DE69612007T2

DE69612007T2 - Ausgangspuffer mit gemeinsam genutzten zwischenknoten

Info

Publication number: DE69612007T2
Application number: DE69612007T
Authority: DE
Inventors: J. Lotfi; D. Porter
Original assignee: Vantis Corp
Current assignee: Lattice Semiconductor Corp
Priority date: 1995-09-01
Filing date: 1996-07-11
Publication date: 2001-10-25
Anticipated expiration: 2016-07-12
Also published as: US5717342A; JPH11512572A; KR19990044240A; EP0847623B1; EP0847623A1; DE69612007D1; WO1997009784A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf das Design von integrierten Schaltungen und insbesondere auf den Entwurf von digitalen Ausgangspuffern.

Beschreibung des diesbezüglichen Standes der Technik

Ausgangspuffer sind ein notwendiger Konstruktionsbestandteil von integrierten Schaltungen. Da die auf einem Chip auftretenden Verzögerungen in den letzten Jahren immer größer geworden sind, ist die Leistung von Ausgangspuffern immer wichtiger geworden.
Bei dem Entwurf von digitalen integrierten Schaltungen, welche viele Ausgänge aufweisen und insbesondere bei denjenigen Schaltungen, bei denen viele der Ausgänge gleichzeitig schalten, muss große Sorgfalt darauf verwendet werden, dass die Einschalttransienten der großen Treibertransistoren kontrolliert werden, welche üblicherweise die Spannung an einem Ausgangsanschluss auf den Wert high oder low treiben. Unter Umständen kann es genauso wichtig sein, den Ausschalttransienten zu kontrollieren. Bedingt durch die unvermeidbare Induktanz der Gehäuse der integrierten Schaltungen der Bondingkabel und der auf dem Chip befindlichen Versorgungsbussen kann ein hoher Stromtransient unerwünschte Spannungsschwankungen in der aktuell anliegenden Versorgungsspannung hervorrufen, welche tatsächlich die zahlreichen Schaltungsblöcke einer integrierten Schaltung erreicht. Da die in den Ausgangspuffern verwendeten Treibertransistoren meistens mit die größten auf dem Chip befindlichen Transistoren sind und eine wichtige Quelle dieser unerwünschten Stromtransienten sein können, falls diese nicht kontrolliert werden, werden Ausgangspuffer in einer derartigen integrierten Schaltung häufig mit einem kontrollierten Stromtransienten entworfen, der oftmals für den Umstand optimiert ist, dem angenommen wird, dass viele, wenn nicht sogar alle der Ausgangspuffer zum gleichen Zeitpunkt schalten. Eine derartige Beschränkung resultiert in einer verringerten Leistung der Ausgangspuffer, welche gemessen werden kann in einer größeren Ausbreitungsverzögerung durch die Ausgangspuffer und/oder in langsameren Anstiegs- und Abfallszeiten der Spannungswellenform an dem Ausgangsanschluss selbst.
In vielen integrierten Schaltungen verbessert sich die Leistung eines Ausgangspuffers (während eines Übergangs an seinem Ausgang) in dem Umfang wie die Anzahl der gleichzeitig schaltenden Ausgänge abnimmt. Dies kommt einfach dadurch zu Stande, dass intern weniger Rauschen in der Energieversorgung erzeugt wird. Unerfreulicherweise hält die verringerte Leistung eines Ausgangspuffers mit kontrollierten Transienten wie oben diskutiert wurde im wesentlichen sogar dann an, wenn nur einer oder einige wenige Ausgänge gleichzeitig geschaltet werden, was ein Nachteil dieses Ansatzes ist. Während einige synchrone Entwurfstechniken sich zugegebenermaßen nur an die im schlechtesten Fall zu erzielende Leistung der zahlreichen verwendeten Schaltungen halten müssen, können andere Entwurfstechniken, welche einen eher synchronen Charakter aufweisen, einen Vorteil aus gültigen Ausgängen von einer integrierten Schaltung, sobald sie verfügbar sind, ziehen können. Solche Entwurfstechniken können nicht den vollen Nutzen ziehen aus Schaltungen, deren Ausgangspuffer eine schlechtere Leistung behalten, sogar wenn nur wenige Ausgänge gleichzeitig schalten.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der Erfindung, einen digitalen Hochleistungsausgangspuffer vorzusehen, der eine höhere Leistung hat wenn einige wenige Ausgangspuffer gleichzeitig schalten als wenn alle Ausgangspuffer gleichzeitig schalten.
Es ist eine weitere Aufgabe der Erfindung, einen digitalen Hochleistungsausgangspuffer vorzusehen, der eine höhere Leistung hat bei einigen wenigen gleichzeitig schaltenden Ausgängen als dies der Fall sein würde wenn lediglich eine entsprechende Reduzierung des Rauschens der Energieversorgung vorgenommen werden würde.
Diese und andere Aufgaben werden von der vorliegenden Erfindung gelöst, welche in einer Ausführungsform einen Ausgangspuffer umfasst, der gewisse Zwischenknoten aufweist, welche mit gleichen Knoten innerhalb anderer Ausgangspuffer geteilt sind. Durch das Teilen derartiger Zwischenknoten wird die elektrische Ausgangsleitfähigkeit (oder Pullup- oder Pulldown-Stärke) der logischen Gatter innerhalb des Ausgangspuffers erhöht, wenn weniger Ausgänge gleichzeitig schalten und weiter wenn zusätzliche Ausgangspuffer angeschlossen werden, um derartige Zwischenknoten zu teilen. Zum Beispiel kann der Drain-Anschluss eines N-Kanals MOS Transistors (NMOS Transistor) innerhalb eines Ausgangspuffers mit dem Dram- Anschluss eines entsprechenden Transistors innerhalb eines anderen Ausgangspuffers geteilt werden, wenn die entsprechenden Gate-Anschlüsse Zu einem gemeinsamen Signal gekoppelt werden und wenn die entsprechenden Source-Anschlüsse an den VSS Energieversorgungsanschluss angeschlossen werden. Genauso kann der Drain-Anschluss eines P-Kanal MOS Transistors (PMOS Transistor) innerhalb eines Ausgangspuffers mit dem Drain-Anschluss eines entsprechenden Transistors innerhalb eines anderen Ausgangspuffers geteilt werden, wenn die entsprechenden Gate-Anschlüsse zu einem gemeinsamen Signal gekoppelt werden und wenn die entsprechenden Source-Anschlüsse mit dem VDD Energieversorgungsanschluss verbunden werden. Da die effektive Pullup- oder Pulldown-Stärke der logischen Gatter innerhalb des Ausgangspuffers ansteigt wenn weniger Ausgänge gleichzeitig schalten, steigt die resultierende Übergangsrate des Ausgangs an mit abnehmender Anzahl von gleichzeitig schaltenden Ausgängen.
In einer Ausführungsform als Vorrichtung sieht die vorliegende Erfindung einen Ausgangspuffer für eine integrierte Schaltung mit mehreren Ausgängen vor, die eine variable Anzahl von gleichzeitig schaltenden Ausgängen hat, wobei der Ausgangspuffer eine erste Logikschaltung zum Erzeugen eines ersten Treibersteuersignals an einem Ausgang der ersten Logikschaltung aufweist, der genannte Ausgang der ersten Logikschaltung eine gesteuerte Ausgangskonduktanz aufweist während des Übergangs von dem ersten Treibersteuersignal zu einem damit verbundenen aktiven Zustand, wobei die gesteuerte Ausgangskonduktanz bei abnehmender Anzahl von gleichzeitig schaltenden Ausgängen ansteigt. Der Ausgangspuffer enthält des weiteren eine erste Treiberschaltung, die auf das erste Treibersteuersignal anspricht zum Treiben der Pufferausgangsspannung in Richtung der ersten Energieversorgungsspannung, wenn das erste Treibersteuersignal in seinen entsprechenden aktiven Zustand übergeht. Die resultierende Übertragungsrate der Pufferausgangsspannung steigt an bei abnehmender Anzahl von gleichzeitig schaltenden Ausgängen, wenn die Pufferausgangsspannung in Richtung auf die erste Energieversorgungsspannung getrieben wird.
In einer anderen Ausbildung der vorliegenden Erfindung enthält eine Ausgangspuffervorrichtung für eine integrierte Schaltung mit mehreren Ausgängen mit einer variablen Anzahl von gleichzeitig schaltenden Ausgängen einen ersten Energieversorgungsanschluss zum Empfangen einer ersten Energieversorgungsspannung, einen zweiten Energieversorgungsanschluss zum Empfangen einer zweiten Energieversorgungsspannung und einen Referenzspannungsanschluss zum Empfangen einer Referenzspannung. Eine Vielzahl von Ausgangspuffern ist vorgesehen, jeder zum Treiben einer entsprechenden Pufferausgangsspannung auf einen entsprechenden Pufferausgangsanschluss. Jeder Ausgangspuffer enthält einen ersten MOS Transistor mit einem Drain/Source-Anschluss, der an den ersten Energieversorgungsanschluss angeschlossen ist, einen Gate-Anschluss und einen Source/Drain- Anschluss, der mit dem Pufferausgangsanschluss verbunden ist. Ein zweiter MOS Transistor enthält einen Drain/Source-Anschluss, der an den Gate-Anschluss des ersten MOS Transistors angeschlossen ist, einen Gate-Anschluss, der mit einem ersten Steuersignal verbunden ist und einen Source/Drain-Anschluss, der mit einem ersten Zwischenknoten verbunden ist. Ein dritter MOS Transistor enthält einen Drain/Source-Anschluss, der mit dem ersten Zwischenknoten verbunden ist, einen Gate-Anschluss, der mit dem Referenzspannungsanschluss verbunden ist und einen Source/Drain- Anschluss, der mit dem zweiten Energieversorgungsanschluss verbunden ist. Die entsprechenden ersten Zwischenknoten innerhalb jedes der entsprechenden Ausgangspuffern sind miteinander verbunden.
In noch einer anderen Ausführungsform der vorliegenden Erfindung weist die Ausgangspuffervorrichtung für eine integrierte Schaltung mit mehreren Ausgängen, wobei eine variable Anzahl von Ausgängen gleichzeitig schalten kann, einen ersten Energieversorgungsanschluss zum Empfangen einer ersten Energieversorgungsspannung, einen zweiten Energieversorgungsanschluss zum Empfangen einer zweiten Energieversorgungsspannung, einen dritten Energieversorgungsanschluss zum Empfangen der ersten Energieversorgungsspannung, einen vierten Energieversorgungsanschluss zum Empfangen der zweiten Energieversorgungsspannung und einen Referenzanschluss zum Empfangen einer Referenzspannung auf. Eine Vielzahl von Ausgangspuffern ist enthalten, wobei jeder Ausgangspuffer eine entsprechende Pufferausgangsspannung auf einen entsprechenden Pufferausgangsanschluss treibt. Jeder Ausgangspuffer enthält ein erstes Logikgatter mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang auf ein Steuersignal mit Wahr-Ausgangspolarität und der zweite Eingang auf ein Steuersignal zur Pufferausgangsaktivierung anspricht, das erste Logikgatter über eine erste Stromregelschaltung mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das erste Logikgatter und die erste Stromregelschaltung einen dazwischen liegenden ersten Zwischenknoten bilden. Ein zweites Logikgatter ist enthalten mit einem Eingang, der an den ersten Logikgatterausgang angeschlossen ist und mit einem Ausgang, wobei das zweite Logikgatter über eine zweite Stromregelschaltung mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das zweite Logikgatter und die zweite Stromregelschaltung einen dazwischen liegenden zweiten Zwischenknoten bilden. Eine erste Treiberschaltung ist enthalten mit einem auf den ersten Logikgatterausgang ansprechenden Eingang und einem mit dem Pufferausgangsanschluss gekoppelten Eingang, wobei die erste Treiberschaltung mit dem dritten Energieversorgungsanschluss gekoppelt ist. Ein drittes Logikgatter hat einen ersten und zweiten Eingang und einen Ausgang, wobei der erste Eingang auf ein Steuersignal mit komplementärer Polarität anspricht, der zweite Eingang auf das Steuersignal zur Pufferausgangsaktivierung anspricht, das dritte Logikgatter über eine dritte Stromregelschaltung mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das dritte Logikgatter und die dritte Stromregelschaltung einen dazwischen liegenden dritten Zwischenknoten bilden. Ein viertes Logikgatter hat einen mit dem dritten Logikgatter gekoppelten Eingang und einen Ausgang, wobei das vierte Logikgatter über eine vierte Stromregelschaltung mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das vierte Logikgatter und die vierte Stromregelschaltung einen dazwischen liegenden vierten Zwischenknoten bilden. Eine zweite Treiberschaltung ist enthalten mit einem auf den vierten Logikgatterausgang ansprechenden Eingang und einem mit dem Pufferausgangsanschluss gekoppelten Ausgang, wobei die zweite Treiberschaltung mit dem vierten Energieversorgungsanschluss gekoppelt ist. Wobei die entsprechenden dritten Zwischenknoten in jedem der mehreren Ausgangspuffer miteinander verbunden sind und wobei die jeweiligen vierten Zwischenknoten in jedem der mehreren Ausgangspuffer miteinander verbunden sind.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Diagramm eines Ausgangspuffers in Übereinstimmung mit der vorliegenden Erfindung.
Fig. 2 ist ein schematisches Diagramm einer Referenzspannungsschaltung, die sinnvoll im Ausgangspuffer von Fig. 1 eingesetzt werden kann.
Fig. 3 ist ein schematisches Diagramm einer Gruppe von 8 Ausgangspuffern, die miteinander in Übereinstimmung mit der vorliegenden Erfindung verbunden sind, wobei jeder Ausgangspuffer aufgebaut ist wie in Fig. 1 gezeigt.
Fig. 4 ist ein Kurvendiagramm, das die Ausgangskurve der Gruppe der Ausgangspuffer aus Fig. 3 für eine verschiedene Anzahl von gleichzeitig schaltenden Ausgängen zeigt.
Fig. 5 ist ein schematisches Diagramm einer alternativen Ausführungsform einer Ausgangstreiberschaltung des Ausgangspuffers von Fig. 1.

AUSFÜHRLICHE BESCHREIBUNG EINES ANWENDUNGSBEISPIELS

Bezug nehmend auf Fig. 1 empfängt ein Ausgangspuffer 10.X ein wahres und ein komplementäres Logiksignal (QX bzw. QBX), welches gepuffert wird, um einen Ausgang IOX zu treiben, der geeignet ist, einen stark belasteten Ausgang zu treiben und insbesondere sinnvoll, Off-chip Anschlusstreiber einsetzbar ist. Ein Ausgangsfreigabesignal OE sorgt für einen Three- State Ausgang (einen hochohmigen Ausgang als auch eine logische "0" und eine logische "1").
Von einem Gesamtüberblick aus gesehen erhält eine Puffersektion 25 das wahre Logiksignal QX und erzeugt ein dazugehöriges Signal NPU zum Treiben des Gate-Anschlusses des NMOS Pullup-Transistors der Ausgangstreibersektion 29, welches der Transistor M19 ist. Das Signal NPU wird invertiert, um ein Signal PPU zu bilden, um den Gate-Anschluss eines PMOS Pullup-Transistors M20 der Ausgangstreibersektion 29 zu treiben. Wenn die Puffersektion 25 von dem Ausgangsfreigabesignal OE gesperrt ist, treibt die Puffersektion 25 das Signal NPU gegen das (an dem Anschluss 20 anliegende) VSS Potential, um den Transistor M19 abzuschalten, anstatt es dem Signal NPU zu erlauben, dem wahren Logiksignal QX zu folgen.
Eine ähnliche Puffersektion 27 empfängt das komplementäre Logiksignal QBX und erzeugt ein dazugehöriges Signal PD, um den Gate-Anschluss des NMOS Pulldown-Transistors M21 der Ausgangstreibersektion 29 zu treiben. Wenn die Puffersektion 27 durch das Ausgangsfreigabesignal OE gesperrt ist, treibt die Puffersektion 27 das Signal PD gegen das VSS Potential, um den Transistor M21 auszuschalten, anstatt es dem Signal PD zu erlauben, dem komplementären Logiksignal QBX zu folgen.
Nun wird wiederum Bezug genommen auf die Puffersektion 25; die Transistoren M3 und M6 bilden einen Inverter, der (bei Freigabe durch das Ausgangsfreigabesignal OE) ein Signal am Knoten 14 erzeugt, welches das Komplement des wahren Logiksignals UX ist. Wenn das Ausgangsfreigabesignal OE low ist (und damit die Puffersektion 25 gesperrt ist), schaltet der Transistor M9 aus, um durch den M3/M6 Inverter fließenden Strom zu eliminieren, und der Transistor M4 wird eingeschaltet, um den Pegel des Knotens 14 auf den High-Zustand zu treiben. Der aus den Transistoren M8 und M10 gebildete Inverter reagiert auf einen derartigen Hochpegel im Knoten 14, indem er das NPU Signal in den Low-Zustand treibt und damit den Transistor M19 des Ausgangstreibers 29 ausschaltet.
Die Transistoren M1 und M5 werden genutzt, um den Strom zu begrenzen, der während eines Ausgangsüberganges von der VDD Energieversorgung abgezogen wird. Eine Referenzspannung REFMOD ist an die Gate-Anschlüsse der Transistoren M1 und M5 angelegt, welche von der Referenzspannung REFMOD vorgespannt sind, um im wesentlichen als konstante Stromquellen zu arbeiten. Entsprechend arbeitet ein Zwischenknoten 12 und ein Zwischenknoten PUCOM als "Pseudo-VDD" Knoten mit gesteuerter elektrischer Leitfähigkeit für die restlichen Bestandteile der Puffersektion 25. Als Alternative, wenn der Zwischenknoten zwischen den Transistoren M5 und M8 (Knoten PUCOM) und der Zwischenknoten 12 zwischen den Transistoren M1 und M3/M4 beide direkt an die auf die im Anschluss 23 geführte VDD Energieversorgung angeschlossen werden würde, würde die Puffersektion 25 dieselbe logische Funktion am Knoten NPU bereitstellen, wie oben beschrieben worden ist, jedoch ohne die von der Referenzspannung REFMOD geleistete Strombegrenzung.
Der Spannungspegel von REFMOD ist vorzugsweise ausgebildet zum Ausgleichen von Schwankungen in dem Pegel der VDD-Energieversorgung, um einen konstanten Strompegel durch die Transistoren M1 und M5 vorzusehen. Daher steigt der Pegel von REFMOD auf eine höhere Spannung an, um einen durch die Transistoren M1 und M5 fließenden Strom konstant zu halten, wenn VDD bei einer hohen Spannung ist und wo die Geschwindigkeit durch einen Ausgangspuffer (und auch durch die anderen Schaltkreise, die in der selben integrierten Schaltung enthalten sind), entsprechend schneller ist. Dies tendiert dahin, die Rate, bei welcher der Knoten NPU in den Zustand high getrieben wird, zu stabilisieren, welche ansonsten mit dem Anstieg des Pegels der VDD Energieversorgung ansteigen würde. Umgekehrt, wenn VDD bei einer niedrigen Spannung ist und wo die Geschwindigkeit durch den Ausgangspuffer (und auch durch die anderen Schaltkreise, die in derselben integrierten Schaltung enthalten sind) üblicherweise geringer ist, passt sich der Pegel von REFMOD an eine niedrigere Spannung an, um den durch die Transistoren M1 und M5 fließenden Strom beizubehalten. Dieses wirkt wiederum stabilisierend auf die Rate, bei der der Knoten NPU in den Zustand high getrieben wird.
Alternativ kann der Spannungspegel von REFMOD ausgebildet sein, um die Schwankungen im Pegel der VDD Energieversorgung überzukompensieren. Entsprechend passt sich der Pegel von REFMOD an, um den Strom durch die Transistoren M1 und M5 abzusenken, wenn VDD bei einer höheren Spannung ist und wo die Geschwindigkeit durch den Ausgangspuffer (und auch durch die anderen Schaltungen, welche in der selben integrierten Schaltung enthalten sind) entsprechend höher ist. Dies reduziert den transienten Strom der Ausgangspuffer 10.X, indem die elektrische Ausgangsleitfähigkeit (Ausgangspullup-Stärke) des M8/M10 Inverters gesenkt wird. Dies senkt die Rate, wo der Knoten NPU in den Zustand high getrieben wird, welche ansonsten mit dem Anstieg des Levels der VDD Energieversorgung ansteigen würde. Umgekehrt passt sich der Pegel von REFMOD an, um den Strom durch die Transistoren M1 und M5 anzuheben, wenn VDD an einer niedrigen Spannung ist und wo die Geschwindigkeit durch den Ausgangspuffer (und auch durch die anderen Schaltungen, welche in dem selben integrierten Schaltkreis enthalten sind) normalerweise niedriger ist. Dies erhöht die Pullup-Stärke des M8/M10 Inverters und erhöht entsprechend die Geschwindigkeit der Ausgangspuffer 10.X durch Steigern der Rate, bei welcher der Knoten NPU in den Zustand high getrieben wird, welche ansonsten mit dem Sinken des Pegels der VDD Energieversorgung absinken würde.
Nun wird wiederum auf die Puffersektion 27 Bezug genommen, in der die Transistoren M14 und M16 einen Inverter bilden, der (wenn er durch das Ausgangsfreigabesignal OE freigegeben ist) ein Signal im Knoten 18 erzeugt, das eine entgegengesetzte Polarität zu dem komplementären Logiksignal QBX hat. Wenn das Ausgangsfreigabesignal OE low ist (und daher die Puffersektion 27 gesperrt ist), ist der Transistor M18 ausgeschaltet, um den Stromfluss durch den M14/M16 Inverter zu eliminieren und der Transistor M15 ist eingeschaltet, um den Pegel des Knotens 18 in den Zustand high zu treiben. Der von den Transistoren M13 und M17 gebildete Inverter antwortet auf diesen hohen Pegel am Knoten 18, indem er das PD Signal in den Zustand low treibt und damit den Transistor M21 des Ausgangstreibers 29 ausschaltet.
Wie oben für die Puffersektion 25 beschrieben worden ist, arbeitet der Zwischenknoten zwischen den Transistoren M11 und M13 (Knoten PDCOM) und der Zwischenknoten 16 zwischen den Transistoren M12 und M14/M15 als Pseudo VDD Knoten mit gesteuerter elektrischer Leitfähigkeit. Die Transistoren M12 und M11 werden benutzt, um den während eines Ausgangsüberganges aus der VDD Energieversorgung gezogenen Strom zu begrenzen. Die Referenzspannung REFMOD ist an die Gate-Anschlüsse der Transistoren M12 und M11 angebunden, welche dann im wesentlichen als konstante Stromquellen arbeiten. Der Spannungspegel von REFMOD ist, wie oben ausgeführt, vorzugsweise derart ausgebildet, um Schwankungen im Pegel der VDD Energieversorgung auszugleichen und moduliert die Ansteige- und Abfallszeit des Signals PD ähnlich wie bereits für das Signal NPU beschrieben.
Ein von den Transistoren M2 und M7 gebildeter Inverter erzeugt das Signal PPU, welches wie zuvor erwähnt, den Gate-Anschluss des PMOS Transistors M20 steuert. Sowohl der NMOS Transistor M19 als auch der PMOS Transistor M20 werden benutzt, um den Ausgang IOX in den Zustand hoch zu treiben, weil der NMOS Transistor M19 einen eher konstanten Strom während eines Spannungsüberganges benötigt, aber die Spannung des Ausgangs IOX nicht komplett bis zum VDD Level treiben kann, während der PMOS Transistor M20 fähig ist, die Spannung komplett bis zum VDD Pegel zu treiben und einen "Rail-to-Rail" Ausgang bildet (einen Ausgang, bei dem die niedrige Ausgangsspannung komplett auf den Pegel der VSS Energieversorgung gefahren wird und bei dem die hohe Ausgangsspannung komplett auf den Pegel der VDD Energieversorgung gefahren wird).
Fig. 2 ist eine schematische Darstellung eines Ausführungsbeispiels einer Schaltung zur Erzeugung der Referenzspannung REFMOD. Die P-Kanal Transistoren M30 und M31 und der N-Kanal Transistor M32 sind in Serie geschaltet zwischen der VDD Energieversorgung, die an den Anschluss 23 geführt ist, und der VSS Energieversorgung, die an den Anschluss 20 geführt ist. Die Gate- und Drain-Anschlüsse des Transistors M30 sind zusammen an einem Knoten 35 verbunden und die Gate- und Drainanschlüsse des Transistors M31 sind an dem Ausgangsknoten REFMOD zusammen geführt. Die beiden Transistoren M30 und M31 sind daher in einer "Dioden" Konfiguration zusammen verbunden. Der Transistor M32 ist vorzugsweise ein schmaler langer NMOS Transistor, der einen kleinen BIAS Strom durch diesen Transistor erzeugt, da sein Gate-Anschluss mit dem VDD Potential vorgespannt ist. Dieser geringe BIAS Strom fließt durch die Transistoren M30 und M31, welche wesentlich größer sind als der Transistor M32 und dessen Strom über jedem Transistor M30 und M31 eine Spannung aufbaut, welche im wesentlichen der P-Kanal Schwellenspannung entspricht. Entsprechend folgt die Referenzspannung REFMOD im wesentlichen der Spannung der VDO Energieversorgung und ist um annäherungsweise den zweifachen Betrag der P-Kanal Schwellenspannung unter den VDD Pegel abgesenkt. Anders ausgedrückt: REFMOD = VDD - 2 · VTP.
In Fig. 3 ist ein Block von Ausgangspuffern 39 gezeigt, welcher einen Ausgangspuffer für jeden der acht individuellen Ausgänge darstellt. Der Ausgangspuffer 10.1 erhält ein wahres und ein komplementäres Logiksignal (Q1 bzw. QB1) und erzeugt einen entsprechenden Ausgang IO1 wenn er durch das Ausgangsfreigabesignal OE freigegeben ist und dieser Ausgangspuffer 10.1 stellt einen Zustand mit hoher Impedanz am Ausgang IO1 bereit, wenn er von dem Ausgangsfreigabesignal OE gesperrt ist. Die Ausgangspuffer 10.2, 10.3, ... 10.8 empfangen entsprechende Logiksignale Q2/QB2, Q3/QB3, ... Q8/QB8 und erzeugen entsprechende Ausgänge IO2, IO3, ... IO8.
Die entsprechenden Zwischenknoten PUCOM von jedem der acht Ausgangspuffer 10.2, 10.2, ... 10.8 sind, wie gezeigt, miteinander verbunden. Ebenso sind die jeweiligen Zwischenknoten PDCOM jedes der acht Ausgangspuffer 10.2, 10.2, ... 10.8 miteinander verbunden.
Um den Betrieb und die Vorteile dieser Ausgangspufferanordnung besser zu verstehen, wird der Fall betrachtet, bei dem nur ein Ausgang in den Zustand high schaltet, während die anderen sieben Ausgänge stabil bleiben (das heißt ihren Wert nicht ändern). Beispielsweise sei angenommen, dass alle acht Ausgangspuffer durch das Ausgangsfreigabesignal OE freigegeben sind und dass das wahre Logiksignal Q1 in den Zustand high getrieben wird (und das dazugehörige komplementäre Logiksignal QB1 in den Zustand low getrieben wird). Dann treibt der Ausgangspuffer 10.1 den Ausgang IO1 entsprechend in den Zustand high, Es wird angenommen, dass die Signale Q2/QB2 bis Q8/QB8 stabil bleiben, so dass die entsprechenden Ausgänge IO2 bis IO8 unverändert bleiben. Zurück verweisend auf Fig. 1 folgt das Signal NPU der Polarität des wahren Logiksignals QX (das selbstverständlich für den Ausgangspuffer 10.1 Q1 ist) und wird entsprechend von der Serienkombination der Transistoren M5 und M8 in den Zustand high getrieben. Der Strom durch den Transistor M5 ist jedoch begrenzt durch die Vorspannung der Referenzspannung REFMOD an den Gate-Anschluss dieses Transistors, wie oben diskutiert wurde. Jedoch sind die Source-, Gate- und Drain-Anschlüsse des Transistors 5 innerhalb jedes der acht Ausgangspuffer jeweils mit der VDD Energieversorgung, der Referenzspannung REFMOD bzw. dem PUCOM Knoten verbunden. Daher sind die entsprechenden Transistoren M5 von jedem der acht Ausgangspuffer im wesentlichen parallel miteinander verbunden durch die Zusammenbindung des PUCOM Knotens und benötigen einen viel höheren Stromfluss wenn sie zusammengeschaltet sind als für einen einzelnen Transistor M5 (den achtfachen Strom in diesem Beispiel). Dieser erhöhte Strom erfordert eine erhöhte Ausgangs-Pullup- Stärke des M8/M10 Inverters.
In einem anderen Beispiel, bei dem zwei Ausgänge gleichzeitig schalten und die anderen sechs Ausgänge unverändert bleiben, muss nun der kombinierte Strom durch die acht Transistoren M5 (der Transistor M5 innerhalb jedes der acht Ausgangspuffer 10.1, 10.2, ... 10.8) genutzt werden um zwei NPU Signale in den Zustand high zu treiben (ein NPU Signal für jeden der beiden in den Zustand high gehenden Ausgangspuffer), und so ist der effektive Anstieg des Stroms auf das vierfache des Wertes durch einen einzelnen Transistor M5 reduziert. Entsprechend ist die Anstiegszeit der zwei in den Zustand high gehenden NPU Signale geringer als in dem oben genannten Übergangsfall für einen einzelnen Ausgang, was zu einer langsameren Anstiegszeit des Ausgangs IOX führt.
In einem letzten Beispiel, bei dem alle acht Ausgangspuffer gleichzeitig in den Zustand high schalten, muss nun der durch die acht Transistoren M5 (der Transistor M5 innerhalb jedes der acht Ausgangspuffer 10.1, 10.2, ... 10.8) fließende Strom genutzt werden, um alle acht NPU Signale in den Zustand high zu treiben (ein NPU Signal innerhalb jedes der acht in den Zustand high schaltenden Ausgangspuffer) und daher ist der effektive Strom nicht unterschiedlich als für einen einzelnen Transistor M5. Entsprechend ist die Anstiegszeit der acht in den Zustand high gehenden NPU Signale nicht unterschiedlich als wenn die PUCOM Knoten nicht geteilt wären, was zu einer Anstiegszeit für die acht Ausgänge IOX führt, die von den Transistoren innerhalb jedes individuellen Ausgangspuffers gesteuert wird.
Fig. 4 ist ein Wellenformdiagramm, das die Anstiegszeit des Ausgangs IOX für eine variierende Anzahl von gleichzeitig schaltenden Ausgängen zeigt. Für den eben beschriebenen Fall, bei dem die Zwischenknoten PUCOM und PDCOM zwischen den Puffern geteilt sind, korrespondiert die Kurve 41 mit einem Ausgang IOX, wenn nur ein Ausgang schaltet. Die Kurve 44, welche eine geringere Anstiegszeit als die Kurve 41 aufweist, entspricht jedem von vier gleichzeitig schaltenden Ausgängen IOX. Die Kurve 48, welche eine noch langsamere Anstiegszeit als die Kurve 44 aufweist, entspricht jedem von acht gleichzeitig schaltenden Ausgängen IOX. Es ist klar zu sehen, dass die Anstiegszeit des Ausganges IOX ansteigt, je weniger Ausgänge gleichzeitig schalten (wenn die Zwischenknoten zwischen den Puffern geteilt werden).
Im Gegensatz hierzu entspricht die Kurve 51 einem Ausgang IOX, wenn nur ein Ausgang schaltet, in einem Ausgangspufferblock, bei dem der Knoten PUCOM nicht zwischen jedem der Ausgangspuffer innerhalb des Blocks geteilt ist. Die Kurve 54 repräsentiert die Anstiegszeit, wenn vier Ausgänge IOX schalten, wobei wiederum angenommen wird, dass PUCOM nicht geteilt ist. Eine Verbesserung der Geschwindigkeit wird nicht erreicht, da jeder Ausgangspuffer unabhängig die Verzögerungs- und Anstiegszeit seiner verschiedenen Signale bestimmt.
Wiederum Bezug nehmend auf die Fig. 1 und 3 kann man eine ähnliche Analyse auf den Zwischenknoten PDCOM anwenden, der zwischen jedem der acht Ausgangspuffer miteinander verbunden (und damit geteilt ist) und der die Anstiegszeit des Signals PD moduliert, das an dem Gate-Anschluss des N-Kanal Pulldown-Transistors anliegt. Entsprechend ist die Abfallzeit des Ausganges IOX des Ausgangspuffers 10.X ebenfalls verändert, um aus der zusätzlichen Geschwindigkeit Vorteil zu ziehen, wenn weniger und weniger Ausgänge gleichzeitig schalten.
Fig. 5 ist ein schematisches Diagramm eines Ausgangstreibers 29a, das ein zusätzliches Ausführungsbeispiel ist, welches sinnvoll in der Ausgangspufferschaltung wie in Fig. 1 gezeigt, eingesetzt werden kann. Der Ausgangspufferausgang IOX wird durch die beiden in Serie geschalteten Transistoren M20a und M19a in den Zustand high getrieben. Der Transistor M20a ist ein PMOS Transistor, an dessen Gate-Anschluss das PPU Signal anliegt und der die an den Anschluss 33 geführte I/O Energieversorgungsspannung VDDIO mit dem Zwischenknoten 60 koppelt. Separate Energieversorgungsanschlüsse werden benutzt, um die Pegel der VDDIO und VSSIO Energieversorgungen an die Ausgangstreibertransistoren anzulegen, um Übergangsrauschen isolieren zu helfen, das vom Schalten großer Ströme innerhalb des Ausgangstreibers insbesondere der Transistoren M19a und M21a herrührt. Auch wenn der Anschluss 33 von dem Benutzer an dieselbe Energieversorgung wie Anschluss 23 verbunden wird, bringt die Trennung der Leiterbahnen auf einer gedruckten Platine innerhalb eines Gehäuses einer integrierten Schaltung und auf dem Die der integrierten Schaltung eine signifikante Rauschunterdrückung. Der Transistor M19a ist ein Depletion NMOS Transistor, an dessen Gate-Anschluss das NPU Signal anliegt und der den Zwischenknoten 60 mit dem Ausgang IOX verbindet. Wie im Ausgangstreiber 29 in Fig. 1 gezeigt, liegt am Gate-Anschluss des Enhancement NMOS Transistors M21 das PD-Signal an und der Transistor M21 koppelt den Ausgang IOX an auf den Anschluss 30 geführte I/O Energieversorgungsspannung VSSIO.
Die Anstiegszeit des Ausgangs IOX des Ausgangstreibers 29a wird von dem PMOS Transistor M20a gesteuert, während der Ausgang IOX immer noch voll auf den VDD Pegel gesteuert sein kann, da der NMOS Transistor 19a vom Depletion-Typ ist (ein N-Kanal Transistor ist mit einer negativen Schwellenspannung). Eine hohe Ausgangsimpedanz des Ausgangstreibers 29a, wenn er nicht freigegeben ist, ist trotzdem beibehalten, indem sichergestellt wird, dass die Transistoren M20a und M21 adäquat ausgeschaltet werden und ist nicht davon abhängig, dass eine bestimmt Depletion Schwellenspannung ausgewählt wird.
Ein Transistor kann konzeptionell dargestellt werden als einen Steueranschluss aufweisend, der den Stromfluss zwischen einem ersten stromleitenden Anschluss und einem zweiten stromleitenden Anschluss steuert. Eine passende Bedingung an dem Steueranschluss veranlasst einen Strom vom ersten zum zweiten oder vom zweiten zum ersten Strom leitenden Anschluss zu fließen. In einem bipolaren NPN Transistor kann der erste stromleitende Anschluss als Kollektor gesehen werden, der Steueranschluss als Basis gesehen werden, und der zweite stromleitende Anschluss als der Emitter gesehen werden. Ein ausreichender Basisstrom in die Basis veranlasst einen Kollektor-Emitter Strom zum Fließen. In einem bipolaren PNP Transistor kann der erste stromleitende Anschluss als Emitter gesehen werden, der Steueranschluss als Basis gesehen werden, und der zweite stromleitende Anschluss als Kollektor gesehen werden. Ein ausreichender Basisstrom, der aus der Basis austritt, veranlasst ein Fließen eines Emitter- Kollektor Stromes.
Ein MOS Transistor kann konzeptionell genauso gesehen werden als einen Steueranschluss aufweisend, welcher den Fluss eines Stroms zwischen einem ersten stromleitenden Anschluss und einem zweiten stromleitenden Anschluss steuert. Obwohl MOS Transistoren häufig mit einem Drain-, einem Gate- und einer Source beschrieben werden, ist in dem meisten dieser Geräte der Drain mit der Source austauschbar. Dies ist so, da das Layout und die Halbleiterfertigung eines Transistors symmetrisch ist (was typischerweise nicht der Fall für bipolare Transistoren ist). Für einen N- Kanal MOS Transistor wird üblicherweise der stromführende Anschluss, der an der höheren Spannung liegt, als Drain bezeichnet. Der stromführende Anschluss, der normalerweise an der niedrigeren Spannung anliegt, wird üblicherweise als Source bezeichnet. Eine ausreichende Spannung an dem Gate (relativ zu der Source-Spannung) verursacht einen Strom, der vom Drain zum Source fließt. Die Source-Spannung, auf die in Gleichungen für N-Kanal MOS Geräte verwiesen wird, bezieht sich nur auf denjenigen Drain- oder Source-Anschluss mit der geringeren Spannung zu jedem beliebigen Zeitpunkt. Zum Beispiel hängt die "Source" eines N-Kanal Gerätes davon ab, welche Seite des Transfer Gates an der niedrigeren Spannung anliegt. Zur Berücksichtigung der Symmetrie der meisten N-Kanal MOS Transistoren kann der Steueranschluss als Gate angesehen werden, der erste stromleitende Anschluss als "Drain/Source" angesehen werden und der zweite stromführende Anschluss kann als "Source/Drain" angesehen werden. Eine derartige Beschreibung ist genauso gültig für einen P-Kanal MOS Transistor, da die Polarität zwischen den Drain und Source Spannungen und die Richtung des Stromflusses zwischen Drain und Source von einer derartigen Terminologie nicht umfasst wird. Alternativ kann ein stromführender Anschluss vereinfachend als "Drain" gesehen werden und der andere als "Source" angesehen werden, mit dem impliziten Wissen, dass die beiden nicht fest sondern austauschbar sind.
Während die Erfindung weitestgehend im Zusammenhang mit den Ausführungsbeispielen wie zuvor beschrieben wurde, ist die Erfindung aber nicht nur auf diese Ausführungsbeispiele beschränkt. Zum Beispiel kann ein anderes Logikgatter als Inverter verwendet werden, um das Signal NPU innerhalb der Puffersektion 25 zu erzeugen. Ebenso kann das im Knoten 14 geführte Signal mittels einer Vielzahl von Ausführungsbeispielen erzeugt werden, so lange es (bei Freigabe oder aktiviertem Gate) einem Eingangssignal folgt und einen inaktiven Zustand annimmt, wenn es gesperrt ist. Als ein zusätzliches Beispiel können bei Zwischenknoten PUCOM und PDCOM zusammen verbunden sein und von zahlreichen Ausgangspuffern geteilt sein. Geschieht dies, ist der Leistungsanstieg sogar noch größer, wenn weniger Ausgangspuffer gleichzeitig schalten. In einem weiteren Beispiel kann, wenn im Knoten NPU ein Übergang in den Zustand low gefahren wird, ein Ausgang mit kontrollierter elektrischer Leitfähigkeit des Inverters M8/M10 geschaffen werden, indem ein entsprechend vorgespannten NMOS Gerät in Serie mit dem Transistor M10 geschaltet wird und der neue erzeugte Zwischenknoten mit anderen Ausgangspuffern geteilt wird. Eine derartige gesteuerte elektrische Leitfähigkeit auf ein niedriggehendes Signal NPU bringt eine gesteigerte Leistung der Turn-off- Übergänge, je weniger Ausgänge gleichzeitig schalten, ähnlich zu dem zuvor beschriebenen Punkt. Darüber hinaus ist hervorzuheben, dass obwohl die Ausführungsbeispiele im Zusammenhang mit einem Ausgangspuffer für eine integrierte Schaltung beschrieben worden ist, eine derartige Schaltung in jedem Schaltungsblock verwendet werden kann, bei dem schwer belastete Ausgänge zu treiben sind. Entsprechend sind andere Ausführungsbeispiele, Variationen und Verbesserungen, die hier nicht beschrieben sind, nicht notwendigerweise vom Umfang der Erfindung ausgeschlossen, welcher von den folgenden Ansprüchen definiert ist.
In den Fällen, in denen in einem beliebigen Anspruch erwähnte technische Merkmale mit Bezugszeichen versehen sind, sind diese Bezugszeichen nur für den Zweck eingefügt, um die Lesbarkeit der Ansprüche zu erhöhen.

Claims

1. Integrierte Schaltung mit mehreren Ausgängen, wobei jeder Ausgang einen ihm zugeordneten Ausgangspuffer (10) mit einer ersten Logikschaltung (25) und einer ersten Treiberschaltung (M19, M20) aufweist und die erste Treiberschaltung (M19, M20) auf ein erstes Treibersteuersignal (NPU) anspricht, das von der Logikschaltung (25) an einem Ausgang der Logikschaltung (25) erzeugt wird, und zwar zum Treiben einer Pufferausgangsspannung in Richtung auf eine erste Energieversorgungsspannung, wenn das erste Treibersteuersignal in einen aktiven Zustand übergeht, wobei der Ausgang der ersten Logikschaltung (25) einen ersten zwischen einer ersten Stromregelschaltung (M5) und einem ersten Logikgatter (M8, M10) gebildeten Zwischenknoten aufweist und der in jedem Puffer (10) befindliche erste Zwischenknoten mit entsprechenden Knoten in· jeweiligen ersten Logikschaltungen der anderen Ausgangspuffer (10) derart verbunden ist, dass die gesteuerte Ausgangskonduktanz der ersten Logikschaltung (25) und die daraus resultierende Übergangsrate der Pufferausgangsspannung beim Treiben dieser Pufferausgangsspannung in Richtung auf die erste Energieversorgungsspannung bei abnehmender Anzahl von gleichzeitig schaltenden Ausgängen ansteigt.

2. Schaltung nach Anspruch 1, bei der jeder Ausgangspuffer (10) ferner aufweist: eine zweite Logikschaltung (27) und eine zweite Treiberschaltung (M21, M20), wobei die zweite Treiberschaltung auf ein zweites Treibersteuersignal (PD) anspricht, das von der zweiten Logikschaltung (27) an einem Ausgang der zweiten Logikschaltung (27) erzeugt wird, und zwar zum Treiben der Pufferausgangsspannung in Richtung auf eine zweite Energieversorgungsspannung, wenn das zweite Treiberausgangssignal (PD) in einen aktiven Zustand übergeht, wobei der Ausgang der zweiten Logikschaltung (27) Einen zwischen einer zweiten Stromregelschaltung (M11) und einem zweiten Logikgatter (M13, M17) gebildeten zweiten Zwischenknoten aufweist und der zweite Zwischenknoten in jedem Ausgangspuffer (10) mit den entsprechenden zweiten Knoten in den jeweiligen zweiten Logikschaltungen der anderen Ausgangspuffer (10) derart verbunden ist, dass die gesteuerte Ausgangskonduktanz der zweiten Logikschaltung (27) und die daraus resultierende Übergangsrate der Pufferausgangsspannung beim Treiben dieser Pufferausgangsspannung in Richtung auf die zweite Energieversorgungsspannung bei abnehmender Anzahl von gleichzeitig schaltenden Ausgängen ansteigen.

3. Schaltung nach Anspruch 1, bei der das erste Logikgatter (M8, M10) einen ersten Inverter mit einem Eingangsanschluss zum Empfangen eines ersten Ausgangssteuersignals und einem Ausgangsanschluss zum Übermitteln des ersten Treibersteuersignals aufweist und bei der die erste Stromregelschaltung (M5) zwischen dem ersten Inverter und einem Energieversorgungsanschluss gekoppelt ist.

4. Schaltung nach Anspruch 2, bei der das zweite Logikgatter (M13, M17) aufweist: einen zweiten Inverter mit einem Eingangsanschluss zum Empfangen eines zweiten Ausgangssteuersignals und einem Ausgangsanschluss zum Übermitteln des zweiten Treibersteuersignals; und bei der die zweite Stromregelschaltung (M11) zwischen dem zweiten Inverter und einem Energieversorgungsanschluss gekoppelt ist.

5. Schaltung nach Anspruch 3, bei der die erste Stromregelschaltung aufweist:

einen Referenzspannungsanschluss zum Empfangen einer Referenzspannung;

einen ersten PMOS-Transistor (M5) mit einer P-Kanal-Schwellenspannung, einem mit dem ersten Zwischenknoten verbundenen Drain-/ Source-Anschluss, einem mit dem Referenzspannungsanschluss verbundenen Gate-Anschluss und einem mit der ersten Energieversorgungsspannung verbundenen Source-/Drain-Anschluss; und

bei der die an dem Referenzanschluss empfangene Referenzspannung bei einer Spannung verweilt, die der ersten Energieversorgungsspannung abzüglich eines auf die P-Kanal-Schwellenspannung bezogenen Betrags ungefähr gleich ist.

6. Schaltung nach Anspruch 4, bei der die zweite Stromregelschaltung aufweist: einen zweiten PMOS-Transistor (M11) mit einer P-Kanal- Schwellenspannung, einem mit dem zweiten Zwischenknoten verbundenen Drain-/Source-Anschluss, einem mit dem Referenzspannungsanschluss verbundenen Gate-Anschluss und einem mit der ersten Energieversorgungsspannung verbundenen Source-/Drain-Anschluss.

7. Schaltung nach Anspruch 1, bei der die erste Treiberschaltung einen NMOS-Transistor (M19, M19a) und einen PMOS-Transistor (M20, M20a) in Parallel- oder Serienkombination aufweist.

8. Schaltung nach Anspruch 1, ferner mit:

einem ersten Energieversorgungsanschluss zum Empfangen der ersten Energieversorgungsspannung;

einem zweiten Energieversorgungsanschluss zum Empfangen einer zweiten Energieversorgungsspannung;

einem Referenzspannungsanschluss zum Empfangen einer Referenzspannung; und

bei der jeder Ausgangspuffer (10) aufweist:

einen Pufferausgangsanschluss zum Übermitteln der Pufferausgangsspannung;

einen ersten MOS-Transistor (M19, M21) mit einem mit dem ersten Energieversorgungsanschluss verbundenen Drain-/Source-Anschluss und einem mit dem Pufferausgangsainschluss verbundenen Gate- Anschluss;

einen zweiten MOS-Transistor (M8, M13) mit einem mit dem Gate-Anschluss des ersten MOS-Transistors verbundenen Drain-/Source-Anschluss, einem mit einem ersten Steuersignal verbundenen Gate-Anschluss und einem mit einem ersten Zwischenknoten verbundenen Source-/Drain-Anschluss;

einen dritten MOS-Transistor (M5, M11) mit einem mit dem ersten Zwischenknoten verbundenen Drain-/Source-Anschluss, einem mit dem Referenzspannungsanschluss verbundenen Gate-Anschluss und einem mit dem zweiten Energieversorgungsanschluss verbundenen Source-/ Drain-Anschluss.

9. Schaltung nach Anspruch 8, bei der die zweiten und dritten MOS-Transistoren jeweils einen PMOS-Transistor bzw. einen NMOS-Transistor aufweisen.

10. Schaltung nach Anspruch 9, bei der die erste auf dem ersten Energieversorgungsanschluss übermittelte Energieversorgungsspannung nominell der auf dem zweiten Energieversorgungsanschluss übermittelten zweiten Energieversorgungsspannung gleich ist.

11. Schaltung nach Anspruch 9, bei der die auf dem ersten Energieversorgungsanschluss übermittelte Energieversorgungsspannung der auf dem zweiten Energieversorgungsanschluss übermittelten zweiten Energieversorgungsspannung nicht gleich ist.

12. Schaltung nach Anspruch 8, ferner mit:

einem dritten Energieversorgungsanschluss zum Empfangen einer dritten Energieversorgungsspannung;

einem vierten Energieversorgungsanschluss zum Empfangen einer vierten Energieversorgungsspannung;

wobei jeder Ausgangspuffer ferner aufweist:

einen vierten MOS-Transistor (M19, M21) mit einem mit dem Pufferausgangsanschluss verbundenen Drain-/Source-Anschluss, einem Gate-Anschluss und einem mit dem dritten Energieversorgungsanschluss verbundenen Source-/Drain-Anschluss;

einen fünften MOS-Transistor (M8, M13) mit einem mit dem Gate-Anschluss des vierten MOS-Transistors verbundenen Drain-/Source-Anschluss, einem mit einem zweiten Steuersignal verbundenen Gate-Anschluss und einem mit einem zweiten Zwischenknoten verbundenen Source-/Drain-Anschluss;

einen sechsten MOS-Transistor (M5, M11) mit einem mit dem zweiten Zwischenknoten verbundenen Drain-/Source-Anschluss, einem mit dem Referenzspannungsanschluss verbundenen Gate-Anschluss und einem mit dem vierten Energieversorgungsanschluss verbundenen Source-/ Drain-Anschluss; und

wobei die jeweiligen zweiten Zwischenknoten in den jeweiligen Ausgangspuffern miteinander verbunden sind.

13. Schaltung nach Anspruch 12, bei der die jeweiligen ersten Zwischenknoten und die jeweiligen zweiten Zwischenknoten in den jeweiligen Ausgangspuffern miteinander verbunden sind.

14. Schaltung nach Anspruch 1, ferner mit:

einem zweiten Energieversorgungsanschluss zum Empfangen der zweiten Energieversorgungsspannung;

einem dritten Energieversorgungsanschluss zum Empfangen der ersten Energieversorgungsspannung;

einem vierten Energieversorgungsanschluss zum Empfangen der zweiten Energieversorgungsspannung;

einem Referenzspannungsanschluss zum Empfangen einer Referenzspannung; und

wobei jeder Ausgangspuffer aufweist:

einen Pufferausgangsanschluss zum Übermitteln der Pufferausgangsspannung;

ein zweites Logikgatter (M3, M4, M6, M9) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang auf ein Steuersignal mit Wahr-Ausgangspolarität und der zweite Eingang auf ein Steuersignal zur Pufferausgangsaktivierung anspricht, das zweite Logikgatter über eine zweite Stromregelschaltung (M1) mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das zweite Logikgatter und die zweite Stromregelschaltung einen dazwischen liegenden zweiten Zwischenknoten (12) bilden;

das erste Logikgatter (M8, M10) mit einem mit dem zweiten Logikgatterausgang gekoppelten Eingang und einem Ausgang, wobei das erste Logikgatter über die erste Stromregelschaltung (M5) mit dem ersten Energieversorgungsanschluss gekoppelt ist;

die erste Treiberschaltung (M19, M20) mit einem auf den ersten Logikgatterausgang ansprechenden Eingang und einem mit dem Pufferausgangsanschluss gekoppelten Ausgang, wobei die erste Treiberschaltung mit dem dritten Energieversorgungsanschluss gekoppelt ist;

ein drittes Logikgatter (M14, M15, M16, M18) mit ersten und zweiten Eingängen und einem Ausgang, wobei der erste Eingang auf ein Steuersignal mit komplementärer Polarität anspricht, der zweite Eingang auf das Steuersignal zur Pufferausgangsaktivierung anspricht, das dritte Logikgatter über eine dritte Stromregelschaltung (M12) mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das dritte Logikgatter und die dritte Stromregelschaltung einen dazwischen liegenden dritten Zwischenknoten (16) bilden;

ein viertes Logikgatter (M13, M17) mit einem mit dem dritten Logikgatterausgang gekoppelten Eingang und einem Ausgang, wobei das vierte Logikgatter über eine vierte Stromregelschaltung (M11) mit dem ersten Energieversorgungsanschluss gekoppelt ist und mit dem zweiten Energieversorgungsanschluss gekoppelt ist und das vierte Logikgatter und die vierte Stromregelschaltung einen dazwischen liegenden vierten Zwischenknoten bilden;

eine zweite Treiberschaltung (M21, M20) mit einem auf den vierten Logikgatterausgang ansprechenden Eingang und einem mit dem Pufferausgangsanschluss gekoppelten Ausgang, wobei die Treiberschaltung mit dem vierten Energieversorgungsanschluss gekoppelt ist;

wobei die jeweiligen dritten Zwischenknoten in jedem der mehreren Ausgangspuffer miteinander verbunden sind; und

wobei die jeweiligen vierten Zwischenknoten in jedem der mehreren Ausgangspuffer miteinander verbunden sind.

15. Schaltung nach Anspruch 14, bei der die erste Treiberschaltung in jedem Ausgangspuffer aufweist:

einen NMOS-Transistor (M19) mit einem mit dem dritten Energieversorgungsanschluss gekoppelten Drain-/Source-Anschluss, einem mit dem ersten Treiberschaltungseingang gekoppelten Gate-Anschluss und einem mit dem ersten Treiberschaltungsausgang gekoppelten Source-/ Drain-Anschluss;

einen Inverter (M2, M7) mit einem mit dem ersten Treiberschaltungseingang gekoppelten Eingang und einem Ausgang;

einem PMOS-Transistor (M2) mit einem mit dem ersten Treiberschaltungsausgang gekoppelten Drain-Anschluss, einem mit dem Inverterausgang gekoppelten Gate-Anschluss und einem mit dem dritten Energieversorgungsanschluss gekoppelten Source-/Drain-Anschluss.

16. Schaltung nach Anspruch 14, bei der die erste Treiberschaltung in jedem Ausgangspuffer aufweist:

einen NMOS-Transistor (M19) mit einem IDrain-/Source-Anschluss, einem mit dem ersten Treiberschaltungseingang gekoppelten Gate-Anschluss, einem mit dem ersten Treiberschaltungsausgang gekoppelten Source-/Drain-Anschluss;

einem PMOS-Transistor (M20) mit einem mit dem Drain-/Source-Anschluss des NMOS-Transistors gekoppelten Drain-Anschluss, einem mit dem Inverterausgang gekoppelten Gate-Anschluss und einem mit dem dritten Energieversorgungsanschluss gekoppelten Source-/Drain-Anschluss.

17. Schaltung nach Anspruch 14, bei der mindestens eine der ersten, zweiten, dritten und vierten Stromregelschaltungen einen PMOS-Transistor mit einer P-Kanal-Schwellenspannung, einem jeweils mit dem jeweiligen ersten, zweiten, dritten und vierten Zwischenknoten verbundenen Drain-/Source-Anschluss, einem mit dem Referenzanschluss verbundenen Gate-Anschluss und einem mit dem ersten Energieversorgungsanschluss verbundenen Source-/Drain-Anschluss aufweist, und bei der die auf dem Referenzanschluss übermittelte Referenzspannung bei einer Spannung verweilt, die der an dem ersten Energieversorgungsanschluss empfangenen ersten Energieversorgungsspannung abzüglich einem auf die P-Kanal-Schwellenspannung bezogenen Betrag ungefähr gleich ist.