DE69430035T2

DE69430035T2 - CMOS-Schaltung zum Ausführen von bollescher Funktionen

Info

Publication number: DE69430035T2
Application number: DE69430035T
Authority: DE
Inventors: Donald A. Draper; Hamid Partovi
Original assignee: Intergraph Corp
Current assignee: Intergraph Corp
Priority date: 1993-11-15
Filing date: 1994-11-05
Publication date: 2002-10-31
Anticipated expiration: 2014-11-06
Also published as: DE69430035D1; EP0653844B1; US5455528A; EP0653844A3; EP0653844A2

Description

Diese Erfindung bezieht sich auf eine elektronische Schaltung gemäß dem Oberbegriff des Anspruchs 1, d. h. Schaltungen, die Boolesche Funktionen implementieren.
Viele Software- und Hardware-Anwendungen erfordern die Implementierung Boolescher Funktionen, wie z. B. UND, ODER, NAND, NOR, EXKLUSIV- ODER usw. Die meisten Booleschen Funktionen können implementiert werden, indem mehrere Transistoren in einer derartigen Weise zusammengeschaltet werden, daß binäre Signale, die die Eingangswerte darstellen, an die Steueranschlüsse der Transistoren angelegt werden, wobei das Ergebnis des logischen Ausdrucks von einem Knoten irgendwo innerhalb der Schaltung ausgegeben wird. Diese Schaltungen werden oft als statisch oder dynamisch klassifiziert. Fig. 1 ist z. B. eine schematische Darstellung einer statischen Schaltung 10, die aus EP-A-0 647 029 bekannt ist, um eine NOR-Funktion ( ) zu implementieren. Die Schaltung 10 umfaßt die PMOS-Transistoren 14, 18 und die NMOS-Transistoren 22, 26. Das binäre Signal, das den A-Wert darstellt, wird an den Gate-Anschluß 30 des PMOS-Transistors 14 und an einen Gate-Anschluß 34 des NMOS- Transistors 26 angelegt. Das binäre Signal, das den B-Wert darstellt, wird an einen Gate-Anschluß 34 des PMOS-Transistors 18 und an einen Gate-Anschluß 38 des NMOS-Transistors 22 angelegt. Ein Source-Anschluß 42 des PMOS-Transistors 14 ist an ein VDD-Potential gekoppelt, während ein Drain-Anschluß 46 des PMOS-Transistors 14 an einem Knoten 54 an einen Source-Anschluß 50 des PMOS-Transistors 18 gekoppelt ist. Ein Drain-Anschluß 58 des PMOS-Transistors 18 ist an einem Knoten 64 an eine ( )-Ausgangsleitung 62 gekoppelt. Die Drain-Anschlüsse 68, 72 der entsprechenden NMOS-Transistoren 22, 26 sind an den entsprechenden Knoten 76 und 78 an die ( )-Ausgangsleitung 62 gekoppelt. Die Source-Anschlüsse 82, 84 der NMOS-Transistoren 22 und 26 sind an ein Massepotential gekoppelt. Aus der Untersuchung der Schaltung 10 sollte leicht offensichtlich werden, daß, wenn sowohl A als auch B tief sind, dann die Transistoren 14 und 18 Strom in den Knoten 64 leiten. Zu diesem Zeitpunkt sind die Transistoren 22 und 26 nichtleitend. Folglich ist die Ausgangsleitung 62 hoch gezogen. Falls andererseits entweder A oder B hoch ist, dann ist der entsprechende PMOS-Transistor 14 oder 18 nichtleitend. Gleichzeitig leiten einer oder beide der NMOS-Transistoren 22 oder 26 Strom von dem Knoten 64 fort, wobei die Ausgangsleitung 62 tief gezogen ist.
Ein Problem bei der Schaltung 10 besteht darin, daß, weil die PMOS- Transistoren für eine gegebene Größe nicht so leitfähig sind wie die NMOS-Transistoren, die PMOS-Transistoren 14 und 18 typischerweise eine beträchtlich größere Größe als die Transistoren 22 und 26 besitzen müssen. Dies verbraucht nicht nur wertvolle Chip-Fläche, sondern die Logikelemente, die die A- und B- Signale erzeugen, müssen deshalb eine größere Eingangskapazität ansteuern. Ein weiteres Problem, das von allen statischen Schaltungen dieses Typs (und diejenigen, die im folgenden beschrieben sind) geteilt wird, besteht darin, daß die Hälfte der Schaltung bei jedem Übergang nichtleitend wird (z. B. wenn A und B hoch gehen, werden die PMOS-Transistoren 14, 18 gesperrt, während die NMOS- Transistoren 22, 26 durchgesteuert werden). Die nichtleitenden Transistoren wirken sowohl an den Eingängen als auch an den Ausgängen wie eine überflüssige Last. Außerdem erzeugt die Reihenschaltung der PMOS-Transistoren 14 und 18 eine unerwünschte Verzögerung durch die Schaltung. Weil es für jedes Eingangssignal einen in Reihe geschalteten PMOS-Transistor geben muß, wird die Komplexität und die Verzögerung der Schaltung sehr schnell unannehmbar, wie die Anzahl der Eingänge zunimmt. Das gleiche würde für eine NAND-Schaltung gelten, obwohl in diesem Fall die Verzögerung und die Komplexität durch in Reihe geschaltete NMOS-Transistoren verursacht würden.
Fig. 2 ist eine schematische Darstellung einer Schaltung 100, die ebenfalls aus EP-A-0 647 029 bekannt ist, die versucht, die Probleme der in Fig. 1 gezeigten Schaltung 10 zu überwinden. Die Schaltung 100 umfaßt die PMOS-Transistoren 104, 108 und die NMOS-Transistoren 120, 122, 124 und 126. Das Eingangssignal A ist an den Gate-Anschluß 128 des NMOS-Transistors 120 angelegt, während das Eingangssignal B an einen Gate-Anschluß 130 des NMOS-Transistors 122 angelegt ist. Das Komplement des Eingangssignals A ist an einen Gate-Anschluß 132 des NMOS-Transistors 124 angelegt, während das Komplement des Eingangssignals B an einen Gate-Anschluß 134 des NMOS-Transistors 126 angelegt ist. Ein Source-Anschluß 138 des PMOS-Transistors 104 ist an VDD gekoppelt, während ein Drain-Anschluß 140 des PMOS-Transistors 104 an einem Knoten 142 an eine ( )-Ausgangsleitung 144 gekoppelt ist. Ein Source-Anschluß 146 des PMOS-Transistors 108 ist außerdem an VDD gekoppelt, während ein Drain-Anschluß 148 des PMOS-Transistors 108 an einem Knoten 150 an eine (A + B)-Ausgangsleitung 152 gekoppelt ist. Ein Gate-Anschluß 154 des PMOS- Transistors 104 ist an den Knoten 150 gekoppelt, während ein Gate-Anschluß 158 des PMOS-Transistors 108 an den Knoten 142 gekoppelt ist.
Die Drain-Anschlüsse 160, 162 der NMOS-Transistoren 120 bzw. 122 sind an den entsprechenden Knoten 164 und 142 an die ( )-Ausgangsleitung 144 gekoppelt. Die Source-Anschlüsse 168, 170 der NMOS-Transistoren 120 und 122 sind an ein Massepotential gekoppelt. Ein Drain-Anschluß 172 des NMOS-Transistors 124 ist an den Knoten 150 gekoppelt, während ein Source-Anschluß 174 des NMOS-Transistors 124 an einem Knoten 180 an einen Drain-Anschluß 176 des NMOS-Transistors 126 gekoppelt ist. Ein Source-Anschluß 184 des NMOS-Transistors 126 ist an ein Massepotential gekoppelt.
Wenn entweder A oder B hoch sind, dann leiten einer oder beide der NMOS-Transistoren 120 oder 122 Strom von ihren entsprechenden Knoten 164 oder 142 fort, was darauf hinarbeitet, die ( )-Ausgangsleitung 144 tief zu ziehen. Außerdem werden einer oder mehrere der NMOS-Transistoren 124 oder 126 nichtleitend, wobei sie den Stromfluß weg vom Knoten 150 verhindern. Da der Knoten 142 tief gezogen ist, beginnt der PMOS-Transistor 108, Strom in den Knoten 150 zu leiten und folglich die (A + B)-Ausgangsleitung 152 hoch zu ziehen. Das Hoch-Signal am Knoten 150 macht den Transistor 104 nichtleitend, während die Schaltung einen Endzustand erreicht, in dem die ( )-Ausgangsleitung 144 tief ist, während die (A + B)-Ausgangsleitung 152 hoch ist. Wenn sowohl A als auch B tief sind, dann sind die NMOS-Transistoren 120 und 122 beide nichtleitend, während die NMOS-Transistoren 124 und 126 Strom vom Knoten 152 weg leiten. Das Ergebnis ist dann ein Hoch-Signal an der ( )-Ausgangsleitung 144 und ein Tief-Signal an der (A + B)-Ausgangsleitung 152.
Während die Schaltung 100 den in Reihe geschalteten Stapel der PMOS- Transistoren beseitigt, der in der Schaltung 10 nach Fig. 1 gezeigt ist, ist sie nicht ohne ihre eigenen Nachteile. Die Schaltung 100 erfordert z. B. sowohl die A- und B-Signale als auch ihre Komplemente als Eingaben, wobei sie folglich eine Inverterstufe zwischen den NMOS-Transistoren 120, 122 und den NMOS-Transistoren 124, 126 erfordert. Dies fügt wiederum Verzögerung zur Schaltung hinzu und verdoppelt die Führung des Zusammenschaltens, da die invertierten Signale in ihre entsprechenden Eingänge eingespeist werden. Es muß außerdem so viele an den Knoten 150 gekoppelte in Reihe geschaltete NMOS-Transistoren geben, wie es Eingänge gibt, folglich wird im Betrieb der Schaltung für weitere Verzögerung gesorgt. Außerdem stützt sich die Schaltung 100 auf die NMOS-Transistoren 120, 122, um jeden Stromfluß vom PMOS-Transistor 104 zu überwinden, um die ( )-Ausgangsleitung 144 tief zu ziehen und den bestehenden Zustand der Schaltung zu ändern, wenn der PMOS-Transistor 104 leitend ist, während der PMOS-Transistor 146 nichtleitend ist. Ähnlich müssen die NMOS-Transistoren 124 und 126 jeden Stromfluß vom PMOS-Transistor 108 überwinden, um die (A + B)-Ausgangsleitung 152 tief zu ziehen und den bestehenden Zustand der Schaltung zu ändern, wenn der PMOS-Transistor 104 nichtleitend ist, während der PMOS-Transistor 146 leitend ist. Der Kampf zwischen den PMOS-Transistoren, die versuchen, ihre entsprechenden Knoten hoch zu ziehen, und den NMOS- Transistoren, die versuchen, ihre entsprechenden Knoten tief zu ziehen, verhindert, daß die Schaltung schnell auf Übergänge des Eingangssignals antwortet. Folglich können einerseits die PMOS-Transistoren 104 und 108 nicht zu groß bemessen werden, sonst können sie verhindern, daß die NMOS-Transistoren 120 und 122 oder die NMOS-Transistoren 124 und 126 ihre Funktion ausführen. Andererseits können die PMOS-Transistoren 104 und 108 nicht zu klein bemessen werden, sonst wird die Erzeugung irgendeines Hoch-Signals auf der ( )-Ausgangsleitung 144 oder der (A + B)-Ausgangsleitung 152 zu lange benötigen.
Eine Schaltung, die zu der in Fig. 2 gezeigten ähnlich ist, ist außerdem aus EP-A-044051 bekannt.
Fig. 3 ist eine schematische Darstellung einer Schaltung 200, die ebenfalls aus EP-A-0 647 029 bekannt ist, die versucht, einige der Probleme der in Fig. 2 gezeigten Schaltung 100 zu überwinden. Die Schaltung 200 ist eine Verbesserung der Schaltung 100, wobei die Komponenten, die die gleichen bleiben, völlig gleich numeriert sind. Kurz, die Schaltung 200 ist die gleiche wie die Schaltung 100, wobei die NMOS-Transistoren 204, 208, 212 und 216 hinzugefügt sind. Aus Gründen, die im folgenden erörtert sind, ist das Komplement des Eingangssignals A an einen Gate-Anschluß 220 des NMOS-Transistors 204 angelegt, das Komplement des Eingangssignals B ist an einen Gate-Anschluß 224 des NMOS-Transistors 208 angelegt, das Eingangssignal A ist an einen Gate-Anschluß 228 des NMOS- Transistors 212 angelegt und das Eingangssignal B ist an einen Gate-Anschluß 232 des NMOS-Transistors 216 angelegt. Ein Drain-Anschluß 236 des NMOS- Transistors 204 ist an VDD gekoppelt, während ein Source-Anschluß 240 des NMOS-Transistors 204 an einem Knoten 244 an einen Drain-Anschluß 242 des NMOS-Transistors 208 gekoppelt ist. Ein Source-Anschluß 248 des NMOS-Transistors 208 ist an einem Knoten 250 an die ( )-Ausgangsleitung 144 gekoppelt. Die Drain-Anschlüsse 254, 256 der jeweiligen NMOS-Transistoren 228, 232 sind an VDD gekoppelt, während die Source-Anschlüsse 258 und 260 der jeweiligen NMOS-Transistoren 212, 216 an den entsprechenden Knoten 262 und 264 an die ( )-Ausgangsleitung 152 gekoppelt sind.
Wenn A oder B hoch ist, dann ist einer oder beide der NMOS-Transistoren 204 oder 208 nichtleitend, wobei die ( )-Ausgangsleitung 144 tief gezogen ist, welcher NMOS-Transistor 120 oder 122 zu diesem Zeitpunkt auch leitend ist. Dies arbeitet darauf hin, den PMOS-Transistor 108 durchzusteuern. Zum gleichen Zeitpunkt sind einer oder beide der NMOS-Transistoren 124 oder 126 nichtleitend, während einer oder beide der NMOS-Transistoren 212 oder 216 Strom in die (A + B)-Ausgangsleitung 152 leiten und folglich den PMOS-Transistor 108 unterstützen, die (A + B)-Ausgangsleitung 152 hoch zu ziehen. Wenn andererseits A und B beide tief sind, dann sind die NMOS-Transistoren 212, 216 nichtleitend, wobei die (A + B)-Ausgangsleitung 152 durch die NMOS-Transistoren 124, 126 tief gezogen ist. Dies arbeitet darauf hin, den PMOS-Transistor 104 durchzusteuern. Zum gleichen Zeitpunkt sind die NMOS-Transistoren 120, 122 nichtleitend, während die NMOS-Transistoren 204, 208 Strom in die ( )-Ausgangsleitung 152 leiten und folglich den PMOS-Transistor 104 unterstützen, die ( )-Ausgangsleitung 144 hoch zu ziehen. Während die Hinzufügung der NMOS-Transistoren 204, 208, 212 und 216 die Einschränkungen der Bemessung der PMOS-Transistoren 104 und 108 überwinden kann, beseitigt sie nicht die Anforderung des Erzeugens sowohl das ursprünglichen Eingangssignals als auch seines Komplements, wobei die in Reihe geschalteten NMOS-Transistoren (einer pro Eingang) immer noch an den Knoten 150 gekoppelt sein müssen. In der Tat verstärkt die Schaltung 200 durch das Hinzufügen der in Reihe geschalteten NMOS-Transistoren 204, 208 zum Knoten 250 das Problem. Außerdem verbrauchen die hinzugefügten Transistoren 204, 208, 212 und 216 zusätzliche Chip-Fläche.
Fig. 4 ist eine schematische Darstellung einer dynamischen Schaltung 300, die aus EP-A-0 647 029 bekannt ist, die versucht, die in den Schaltungen 10, 100 und 200 bemerkten Probleme zu überwinden. Die Schaltung 300 umfaßt einen PMOS-Transistor 304, die NMOS-Transistoren 308, 312, 316 und einen Inverter 320. Das Eingangssignal A ist an einen Gate-Anschluß 324 des NMOS- Transistors 308 angelegt, während das Eingangssignal B an einen Gate-Anschluß 328 des NMOS-Transistors 312 angelegt ist. Ein Vorladungssignal ist an einen Gate-Anschluß 332 des PMOS-Transistors 304 und an einen Gate-Anschluß 336 des NMOS-Transistors 316 angelegt. Ein Source-Anschluß 340 des PMOS-Transistors 304 ist an VDD gekoppelt, während ein Drain-Anschluß 344 des PMOS- Transistors 304 an einem Knoten 252 an einen Eingangsanschluß 348 des Inverters 320 gekoppelt ist. Ein Ausgangsanschluß des Inverters 320 arbeitet als eine (A + B)-Ausgangsleitung 356. Die Drain-Anschlüsse 360, 364 der jeweiligen NMOS-Transistoren 308, 312 sind an den Knoten 352 gekoppelt, während die Source-Anschlüsse 368, 372 der NMOS-Transistoren 308, 312 an einem Knoten 380 an einen Drain-Anschluß 376 des NMOS-Transistors 316 gekoppelt sind. Ein Source-Anschluß 384 des NMOS-Transistors 316 ist an ein Massepotential gekoppelt.
Im Betrieb wird während eines Vorladungszyklus ein Tief-Signal an das Gate 332 des PMOS-Transistors 304 und den Gate-Anschluß 336 des NMOS- Transistors 316 angelegt, wobei folglich der PMOS-Transistor 304 leitend wird, während der NMOS-Transistor 316 nichtleitend wird. Dies wiederum erlaubt, daß der Knoten 352 ungeachtet des Zustands der an die Gate-Anschlüsse 324, 328 der NMOS-Transistoren 308, 312 angelegten Eingangssignale A bzw. B auf ein Hoch-Potential vorgeladen wird. Danach wird das Hoch-Signal während eines Bewertungszyklus an das Gate 332 des PMOS-Transistors 304 und den Gate- Anschluß 336 des NMOS-Transistors 316 angelegt, wobei folglich der PMOS- Transistor nichtleitend wird, während der NMOS-Transistor leitend wird. Wenn eines oder beide der A- oder B-Signale hoch sind, dann werden einer oder beide der NMOS-Transistoren 308 oder 312 leitend, wobei folglich der Knoten 352 tief gezogen wird, was zu einem Hoch-Signal an der (A + B)-Ausgangsleitung 356 führt. Wenn andererseits sowohl A als auch B tief sind, bleiben die NMOS-Transistoren 308 und 312 nichtleitend, der Knoten 352 bleibt auf einem Hoch-Potential und ein Tief-Signal bleibt auf der (A + B)-Ausgangsleitung 356. Während die Schaltung 300 einige der Probleme der vorausgehend erörterten Schaltungen überwindet, wie z. B. einen Satz der Transistoren, der versucht, den Betrieb des anderen Satzes der Transistoren zu überwinden, besitzt sie auch Nachteile. Fig. 5, die aus EP-A-0 647 029 bekannt ist, zeigt z. B. eine Folge von NMOS-Transistoren 410A, 410B, ..., 410N, von den jeder seinen Drain-Anschluß 412A, 412B, ..., 412N an den entsprechenden Knoten 418A, 418B, ..., 418N an einen Eingangsanschluß 414 eines Inverters 416 gekoppelt aufweist. Die Source-Anschlüsse 420A, 420B, ..., 420N sind an ein Massepotential oder an irgendeine andere Stromsenke gekoppelt. Eine Vorladungsschaltung 424 ist an einem Knoten 426 an den Eingangsanschluß 414 gekoppelt, um den Eingangsanschluß 414 auf ein Hoch-Potential vorzuladen, wie beim Eingangsanschluß 348 nach Schaltung 300.
Wie im Stand der Technik bekannt ist, besitzt der Inverter 416 eine ihm zugeordnete Kapazität 430, wobei jeder NMOS-Transistor 410A, 410B, ..., 410N entsprechende ihm zugeordnete Kapazitäten 434A, 434B, ..., 434N besitzt. Wenn die Anzahl der NMOS-Transistoren klein ist, dann ist die dem Inverter 416 zugeordnete Kapazität 430 die Hauptkapazität im System, wobei sie leicht durch die Vorladungsschaltung 424 vorgeladen und durch die NMOS-Transistoren entladen wird. Wenn jedoch die Anzahl der NMOS-Transistoren groß wird, wird die den mehreren NMOS-Transistoren zugeordnete Gesamtkapazität so groß, daß sie die dominierende Kapazität wird, wobei sie die Leistung auf ein unannehmbares Niveau herabsetzt, wenn einzelne NMOS-Transistoren versuchen, die sehr große Kapazität zu entladen. Das Problem kann durch Vergrößerung der Größe der NMOS-Transistoren nicht gelöst werden, weil dann die zugeordneten Kapazitäten ebenfalls vergrößert werden.
Aus US-A-4 692 639 ist eine programmierbare CMOS-Logikanordnung, die eine regenerative Strobe-Schaltung mit einem Ausgangsknoten, einen ersten Transistor, der zwischen den Ausgangsknoten und einen ersten Potentialpegel geschaltet ist, einen zweiten Transistor, der eine mit dem ersten Potentialpegel verbundene Source und ein mit einem Strobe-Signal verbundenes Gate besitzt, einen dritten Transistor, der zwischen ein Gate des ersten Transistors und einen zweiten Potentialpegel geschaltet ist, wobei ein Gate des dritten Transistors mit einem auf das Strobe-Signal bezogenen Signal verbunden ist, und einen komplementären Transistor-Inverter, der zwischen den zweiten Transistor und den zweiten Potentialpegel geschaltet ist, wobei der komplementäre Transistor-Inverter gemeinsame Gates, die mit dem Ausgangs Knoten verbunden sind, und gemeinsamen Drains, die mit dem Gate des ersten Transistors verbunden sind, besitzt, bekannt.
Die Erfindung ist im Anspruch 1 definiert.
Sie ist auf eine Familie von kompakten Hochgeschwindigkeits-Logikgattern gerichtet, die sich gut für komplexere Logik eignen. Die Schaltung nimmt irgendeine Anzahl von Eingängen auf, während sie die Größe oder die Verzögerung durch die Schaltung minimiert. In einer Ausführungsform der vorliegenden Erfindung ist ein erster Transistor mit einem zweiten Transistor verbunden, so daß die ersten und zweiten Transistoren anfangs in einen nichtleitenden Zustand vorgespannt sein können, wenn sich ein erster Schaltungsknoten auf einen ersten Spannungspotential befindet, während sich ein zweiter Schaltungsknoten auf einem zweiten Spannungspotential befindet. Eine Potentialänderungsschaltung ändert selektiv das Spannungspotential an den ersten und zweiten Schaltungsknoten und bewirkt, daß sich die ersten und zweiten Transistoren in einen leitenden Zustand befinden, um einen Spannungsübergang an den ersten und zweiten Schaltungsknoten zu ihren Endwerten zu beschleunigen, wobei sie die ersten und zweiten Schaltungsknoten auf ihren endgültigen Spannungspotentialen aufrechterhält, um eine gewünschte Boolesche Funktion zu implementieren. Eine Initialisierungsschaltung (die im folgenden außerdem als Vorspannungs- oder Vorladungsschaltung bezeichnet wird) ist an die ersten und zweiten Schaltungsknoten gekoppelt, um die ersten und zweiten Schaltungsknoten zu initialisieren. Eine Potentialänderungsschaltung ist an die ersten und zweiten Schaltungsknoten gekoppelt, um das Spannungspotential an den ersten und zweiten Schaltungsknoten selektiv zu ändern. Wenn das Spannungspotential an den ersten und zweiten Schaltungsknoten geändert wird, werden die ersten und zweiten Transistoren leitend und beschleunigen den Spannungsübergang an den ersten und zweiten Schaltungsknoten zu ihren Endwerten.
Die Vorspannungsschaltung ist angeschlossen, um das Sperren der ersten und zweiten Transistoren zu unterstützen, wenn die Schaltung für anschließende Boolesche Bewertungen zurückgesetzt wird. Spezifischer sperrt die Vorspannungsschaltung während einer Vorladungsoperation den Stromfluß durch die ersten und zweiten Transistoren, um eine übermäßige Leistungsaufnahme zu verhindern.
Die Schaltung gemäß der vorliegenden Erfindung kann in einer Anzahl von Logikanwendungen verwendet werden, wie z. B. einfacher ODER/NOR- oder UND/NAND-Schaltungen, verallgemeinerten parallelen/seriellen Logiknetzen, Komparatoren usw. Wenn sie in einer Kette verwendet wird, wie z. B. in einem verallgemeinerten parallelen/seriellen Logiknetz, können die NMOS-Schaltungselemente zusammen mit der Gate-Kopplungsschaltungsanordnung verwendet werden, um den Hochgeschwindigkeitsbetrieb bei minimaler Größe zu sichern.
Fig. 1-4 sind schematische Darstellungen, die alternative Ausführungsformen von Schaltungen des Standes der Technik zeigen, um eine Boolesche Funktion zu implementieren;
Fig. 5 ist eine schematische Darstellung einer bekannten Komparatorschaltung;
Fig. 6 ist eine schematische Darstellung einer bekannten Logikschaltung, um eine ODER/NOR-Funktion zu implementieren;
Fig. 7 ist eine schematische Darstellung einer bekannten Logikschaltung, um eine UND/NAND-Funktion zu implementieren;
Fig. 8 ist eine schematische Darstellung eines bekannten Komparators;
Fig. 9 ist eine schematische Darstellung einer alternativen Ausführungsformen der in Fig. 6 zeigten Schaltung;
Fig. 10 ist eine schematische Darstellung der in Fig. 6 zeigten Schaltung, die eine spezielle Ausführungsform einer Vorladungsschaltung gemäß der vorliegenden Erfindung enthält;
Fig. 11 ist eine schematische Darstellung einer alternativen Ausführungsformen der in Fig. 10 gezeigten Schaltung;
Fig. 12 ist eine schematische Darstellung einer spezielle Ausführungsform eines parallelen/seriellen Logiknetzes;
Fig. 13 ist eine schematische Darstellung, die einen Strompfad in der Schaltung nach Fig. 12 zeigt;
Fig. 14 ist eine schematische Darstellung einer alternativen Ausführungsform der in Fig. 12 gezeigten Schaltung; und
Fig. 15 ist eine schematische Darstellung, die einen Strompfad in der Schaltung nach Fig. 14 zeigt.
Fig. 6 ist eine schematische Darstellung einer Logikschaltung 500, die aus EP-A-0 647 029 bekannt ist, um eine ODER/NOR-Funktion zu implementieren.
Die Schaltung 500 umfaßt einen PMOS-Transistor 502 und einen NMOS- Transistor 504. Die Schaltung 500 umfaßt außerdem die NMOS-Transistoren 506, 508, 510 und 512. An die Gate-Anschlüsse 514, 515 der jeweiligen NMOS-Transistoren 506, 510 ist ein Eingangssignal A angelegt, während an die Gate-Anschlüsse 516, 517 der jeweiligen NMOS-Transistoren 508, 512 ein Eingangssignal B angelegt ist. Der PMOS-Transistor 502 besitzt einen Source-Anschluß 520, der an ein Hoch-Spannungspotential gekoppelt ist, und einen Drain-Anschluß 524, der an einem Knoten 528 an eine (A + B)-Ausgangsleitung 526 gekoppelt ist. Der NMOS-Transistor 504 besitzt einen Source-Anschluß 532, der an ein Tief-Spannungspotential gekoppelt ist, und einen Drain-Anschluß 536, der an einem Knoten 544 an eine ( )-Ausgangsleitung 540 gekoppelt ist. Ein Hoch- Spannungspotential, wie es hierin verwendet wird, kann irgendein Potential oberhalb der Spannungsschwelle des Transistors sein, an den es gekoppelt ist, wobei es z. B. VDD sein kann. Ein Tief-Spannungspotential kann irgendein Spannungspotential unter der Spannungsschwelle des Transistors sein, an den es gekoppelt ist, wobei es z. B. ein Massepotential sein kann. Ein Gate-Anschluß 548 des PMOS-Transistors 502 ist an den Knoten 544 gekoppelt, während ein Gate-Anschluß 552 des NMOS-Transistors 504 an den Knoten 528 gekoppelt ist.
Die NMOS-Transistoren 506, 508 besitzen jeweils die Source-Anschlüsse 560, 562, die an den entsprechenden Knoten 564 und 528 an die (A + B)-Ausgangsleitung 526 gekoppelt sind, und die Drain-Anschlüsse 570, 572, die an das Hoch-Spannungspotential gekoppelt sind. Die NMOS-Transistoren 510 und 512 besitzen jeweils die Drain-Anschlüsse 574, 578, die an den entsprechenden Knoten 544 und 580 an die ( )- Ausgangsleitung 540 gekoppelt sind, und die Source-Anschlüsse 584 und 588, die an das Tief-Spannungspotential gekoppelt sind. Eine Vorladungs- oder Initialisierungsschaltung 592 ist durch eine Leitung 593 an den Knoten 528 gekoppelt, um den Knoten 528 auf ein Tief-Spannungspotential zu initialisieren, während eine Vorladungsschaltung 595 durch eine Leitung 596 an den Knoten 544 gekoppelt ist, um den Knoten 544 auf ein Hoch- Spannungspotential zu initialisieren. Falls gewünscht, kann ein Transistor mit den NMOS-Transistoren 506, 508, 510 und 512 in Reihe geschaltet sein, ganz wie der NMOS-Transistor 316 in Fig. 4, um die Integrität der Vorladungsoperation zu garantieren.
Im Betrieb während eines Vorladungszyklus initialisiert die Vorladungsschaltung 592 den Knoten 528 auf ein Tief-Spannungspotential, während die Vorladungsschaltung 595 den Knoten 544 auf ein Hoch-Spannungspotential initialisiert. Danach werden die NMOS-Transistoren 506, 508, 510 und 512 während eines Bewertungszyklus durch die an ihre entsprechenden Gates angelegten Eingangssignale A und B selektiv leitend gemacht. Wenn eines oder beide der A- und B-Signale hoch sind, dann sind einer oder beide der NMOS-Transistoren 506 oder 508 leitend, wobei einer oder beide der NMOS-Transistoren 510 und 512 leitend sind. Im Ergebnis steigt das Spannungspotential am Knoten 528 an, während das Spannungspotential am Knoten 544 fällt. Wenn das Potential am Knoten 528 auf die Schwellenspannung des NMOS-Transistors 504 ansteigt, beginnt der NMOS-Transistor 504 zu leiten, wobei er die ( )-Ausgangsleitung 540 auf ein Tief-Spannungspotential beschleunigt. Wenn ähnlich die Spannung am Knoten 544 auf die Spannungsschwelle des PMOS-Transistors 502 fällt, beginnt der PMOS-Transistor 502 zu leiten, wobei er die (A + B)-Ausgangsleitung 526 auf ein Hoch-Spannungspotential beschleunigt. Die resultierenden Signale an den Knoten 528 und 544 verriegeln den PMOS-Transistor 502 und den NMOS-Transistor 504 in einem leitenden Zustand, wobei sie die Knoten 528 und 544 in ihren endgültigen Hoch- bzw. Tief-Zuständen aufrechterhalten.
Es sollte angemerkt werden, daß die Schaltung 500 arbeitet, indem sie sowohl den PMOS-Transistor 502 als auch den NMOS-Transistor 504 aus einem anfänglichen nichtleitenden Zustand durchsteuert. Sobald die Schwellenspannung des PMOS-Transistors 502 und des NMOS-Transistors 504 erreicht ist, sind der PMOS-Transistor 502 und der NMOS-Transistor 504 im Prinzip von den NMOS- Transistoren 506, 508, 510 und 512 entkoppelt, wobei sie von diesen Transistoren unabhängig arbeiten. Weil die NMOS-Transistoren 506, 508, 510 und 512 in den Stromfluß entweder vom PMOS-Transistor 502 oder vom NMOS-Transistor 504 nicht überwinden müssen, können der PMOS-Transistor 502 und der NMOS- Transistor 504 in irgendeiner gewünschten Größe hergestellt werden. Der PMOS- Transistor 502 und der NMOS-Transistor 504 können z. B. groß genug gemessen werden, um das Selbstladen einer Schaltung zu überwinden, die eine große Anzahl von Eingangstransistoren besitzt. Außerdem sind alle Eingangstransistoren parallel geschaltet, so daß die den in Reihe geschalteten Transistoren der Schaltungen des Standes der Technik innewohnende Verzögerung beseitigt ist. Weil die Schaltung den Zustand einfach durch das Laden des Knotens 528 und das Entladen des Knotens 544 ändert, fließt schließlich ein sehr kleiner Nettostrom durch die Schaltung, wobei folglich die Schaltung sehr effizient gemacht wird.
Fig. 7 ist eine schematische Darstellung einer Logikschaltung 600, die aus EP-A-0 647 029 bekannt ist, um eine UND/NAND-Funktion zu implementieren. Die Schaltungselemente, die die gleichen wie die der ODER/NOR-Schaltung 500 sind, sind in der gleiche Weise bezeichnet. Aus der Untersuchung wird leicht offensichtlich, daß die Schaltung in der gleichen Weise konstruiert ist, mit der Ausnahme, daß das Komplement der Eingangssignale A und B verwendet wird (weil ein NAND-Gatter das gleiche wie ein ODER-Gatter mit invertierten Eingängen ist). Die Schaltung arbeitet in derselben Weise wie die Schaltung 500, mit Ausnahme, daß ( ) auf der Leitung 526 erscheint, während ( ) auf der Leitung 540 erscheint.
Fig. 8 ist eine schematische Darstellung einer Schaltung 600, die aus EP-A-0 647 029 bekannt ist, die das Problem des Selbstladens vermeidet, auf das bei der in Fig. 5 gezeigten Schaltung gestoßen wird. Die Schaltung 600 enthält mehrere NMOS-Transistoren 610A, 610B, ..., 610N, deren Drain-Anschlüsse 612A, 612B, ..., 612N an den entsprechenden Knoten 616A, 616B, ..., 616N an eine Leitung 614 gekoppelt sind, deren Source-Anschlüsse 618A, 618B, ..., 618N an ein Tief-Spannungspotential gekoppelt sind und deren Gate-Anschlüsse 619A, 619B, ..., 619N an den entsprechenden Knoten 623A, 623B, ..., 623N an die entsprechenden Signalleitungen 621A, 621B, ..., 621N gekoppelt sind. Mehrere NMOS-Transistoren 620A, 620B, ..., 620N besitze, ihre Drain-Anschlüsse 622A, 622B, ..., 622N an ein Hoch-Spannungspotential gekoppelt, ihre Source-Anschlüsse 624A, 624B, ..., 624N an den entsprechenden Knoten 626A, 626B, ..., 626N an eine Leitung 625 gekoppelt und ihre Gale-Anschlüsse 627A, 627B, ..., 627N jeweils an die Knoten 623A, 623B, ..., 623N gekoppelt.
Ein Drain-Anschluß 634 eines NMOS-Transistors 630 ist an einem Knoten 640 an eine Leitung 614 und an einen Gate-Anschluß 636 eines PMOS-Transistors 638 gekoppelt. Ein Drain-Anschluß 642 eines PMOS-Transistors 638 ist an einem Knoten 648 an eine Leitung 625 und an einen Gate-Anschluß 644 des NMOS-Transistors 630 gekoppelt. Ein Source-Anschluß 650 des NMOS-Transistors 630 ist an ein Tief-Spannungspotential gekoppelt, während ein Source-Anschluß 652 des PMOS-Transistors 638 an ein Hoch-Spannungspotential gekoppelt ist. Eine erste Vorladungsleitung 664 einer Vorladungsschaltung 660 ist an den Knoten 640 gekoppelt, während ihre zweite Vorladungsleitung 668 an einen Knoten 648 gekoppelt ist.
Im Betrieb lädt während des Vorladungszyklus die Vorladungsschaltung 660 den Knoten 640 auf ein Hoch-Spannungspotential vor, während sie den Knoten 648 auf ein Tief-Spannungspotential vorlädt. Wenn eines oder mehrere der Signale auf den Leitungen 621A, 621B, ..., 621N hoch ist, dann beginnen die NMOS-Transistoren, an denen sie angeschlossen sind, zu leiten. Folglich fällt die Spannung am Knoten 640, während die Spannung am Knoten 648 ansteigt. Wenn die Spannung am Knoten 640 unter die Schwellenspannung des PMOS-Transistors 638 fällt, dann beginnt der PMOS-Transistor 638 zu leiten und beschleunigt den Knoten 648 auf ein Hoch-Spannungspotential. Wenn ähnlich die Spannung am Knoten 648 auf die Schwellenspannung des NMOS-Transistors 630 ansteigt, dann beginnt der NMOS-Transistor zu leiten und beschleunigt den Knoten 640 auf ein Tief-Spannungspotential. Die resultierenden Signale an den Knoten 640 und 648 verriegeln den NMOS-Transistor 630 und den PMOS-Transistor 638 in einem leitenden Zustand und halten die Knoten 640 und 648 auf ihren endgültigen Tief- bzw. Hoch-Zuständen aufrecht.
Fig. 9 ist eine schematische Darstellung einer aus EP-A-0 647 029 bekannten Schaltung 500A, die zur in Fig. 6 gezeigten Schaltung 500 ähnlich ist. Der einzige Unterschied ist die Ersetzung der PMOS-Transistoren 700 und 704 für die NMOS-Transistoren 506 bzw. 508. Die Gate-Anschlüsse 708, 710 empfangen die Komplemente der Eingangssignale A bzw. B. Die Schaltung arbeitet in der gleichen Weise wie die Schaltung 500 in Fig. 6.
Fig. 10 ist eine schematische Darstellung der in Fig. 6 gezeigten Schaltung, die eine spezielle Ausführungsform der Schaltungsanordnung 700 enthält, um die Knoten 528 und 544 gemäß der vorliegenden Erfindung zu initialisieren. Die Schaltungsanordnung 700 enthält die Inverter 704, 708, die NMOS-Transistoren 712, 716 und die PMOS-Transistoren 720, 724. Das Taktsignal CLK wird an den Eingangsanschluß 728 des Inverters 704 übertragen. Ein Ausgangsanschluß 732 des Inverters 704 ist an einen Eingangsanschluß 736 des Inverters 708, an einen Gate-Anschluß 740 des NMOS-Transistors 712 und an einen Gate-Anschluß 744 des PMOS-Transistors 720 gekoppelt. Ein Source-Anschluß 746 des NMOS-Transistors 712 ist an ein Tief-Spannungspotential gekoppelt, während ein Drain-Anschluß 750 des NMOS-Transistors 712 an die Leitung 593 gekoppelt ist. Ein Source-Anschluß 754 des PMOS-Transistors 720 ist an ein Hoch-Spannungspotential gekoppelt, während ein Drain-Anschluß 758 des PMOS-Transistors 720 an den Source-Anschluß 520 des PMOS-Transistors 502 gekoppelt ist.
Ein Ausgangsanschluß 762 des Inverters 708 ist an einen Gate-Anschluß 766 des NMOS-Transistors 716 und an einen Gate-Anschluß 770 des PMOS- Transistors 724 gekoppelt. Ein Source-Anschluß 774 des NMOS-Transistors 716 ist an ein Tief-Spannungspotential gekoppelt, während ein Drain-Anschluß 778 des NMOS-Transistors 716 an den Source-Anschluß 532 des NMOS-Transistors 504 gekoppelt ist. Ein Source-Anschluß 782 des PMOS-Transistors 724 ist an ein Hoch-Spannungspotential gekoppelt, während ein Drain-Anschluß 784 des PMOS-Transistors 724 an die Leitung 596 gekoppelt ist.
Während des Vorladungszyklus werden der NMOS-Transistor 712 und der PMOS-Transistor 724 leitend, um ihre entsprechenden Knoten 528 und 544 auf ihre Tief- bzw. Hoch-Spannungspotentiale zu initialisieren. Zum gleichen Zeitpunkt werden der PMOS-Transistor 720 und der NMOS-Transistor 716 nichtleitend, um den Stromfluß durch den PMOS-Transistor 502 bzw. den NMOS-Transistor 504 zu sperren. Weil zu diesem Zeitpunkt kein Strom durch den PMOS-Transistor 502 und den NMOS-Transistor 504 fließen kann, stellen der NMOS-Transistor 712 und der PMOS-Transistor 724 schnell die richtigen Potentiale an ihren entsprechenden Knoten mit minimalem Leistungsverlust her. Ohne irgendein Verfahren, um den Stromfluß durch den PMOS-Transistor 502 und den NMOS-Transistor 504 zu sperren, würden der NMOS-Transistors 712 und der PMOS-Transistor 724 mehr Strom als der PMOS-Transistor 502 und der NMOS-Transistor 504 ziehen müssen, um ihre leitenden Zustände zu überwinden. Der NMOS-Transistor 712 und der PMOS-Transistor würden dann sehr groß gemacht werden müssen, wobei eine übermäßige Leistungsaufnahme das Ergebnis sein würde. Durch die Verwendung der Lehren der vorliegenden Erfindung können die NMOS-Transistoren 712, 716 und die PMOS-Transistoren 720, 724 sehr klein gemacht werden, wobei die Leistungsaufnahme minimiert ist.
Fig. 11 ist eine schematischer Darstellung einer alternativen Ausführungsform der in Fig. 10 gezeigten Schaltung, die die Schaltungsanordnung 700A für die Initialisierung der Knoten 528 und 544 enthält. In dieser Ausführungsform sind der PMOS-Transistor 720 und der NMOS-Transistor 716 beseitigt. An ihrer Stelle ist der Source-Anschluß 532 des PMOS-Transistors 502 an den Ausgangsanschluß 762 des Inverters 708 gekoppelt, während der Source-Anschluß 532 des NMOS-Transistors 504 an den Ausgangsanschluß 732 des Inverters 704 gekoppelt ist. Die Schaltung 700A arbeitet außerdem, um den Stromfluß durch den PMOS-Transistor 502 und den NMOS-Transistor 504 während des Vorladungszyklus zu sperren, jedoch effizienter als unter Verwendung des PMOS-Transistors 720 und des NMOS-Transistors 716, die in Reihe geschaltet sind, wie in Fig. 10.
Fig. 12 ist eine schematische Darstellung einer speziellen Ausführungsform eines parallelen/seriellen Logiknetzes 800. Das Netz 800 führt die Funktionen F_H = (W&sub0; + W&sub1;+ ... + Wk)(X&sub0; + X&sub1; + ... + Xm)...(Z&sub0; + Z&sub1; + ... + Zn) und F_L = (NOT F_H) = (W&sub0;W&sub1;...Wk) + (X&sub0;X&sub1;...Xm) + (Z&sub0;Z&sub1;...Zn) aus. Die Signale (Wo, X&sub0;, ..., Z&sub0;) sind an die Gate-Anschlüsse 804(W-Z) der entsprechenden PMOS- Transistoren 808(W-Z) gekoppelt; die Signale (W&sub1;, X&sub1;, ..., Z&sub1;) sind an die Gate- Anschlüsse 812(W-Z) der entsprechenden PMOS-Transistoren 816(W-Z) gekoppelt; und die Signale (Wk, Xm, ..., Zn) sind an die Gate-Anschlüsse 820(W-Z) der entsprechenden PMOS-Transistoren 824(W-Z) gekoppelt. Die Source-Anschlüsse 826WS der PMOS-Transistoren 808W, 816W, ... und 824W sind an ein Hoch- Spannungspotential gekoppelt (z. B. VDD). Die Drain-Anschlüsse 826WD der PMOS-Transistoren 808W, 816W, ... und 824W sind an die Source-Anschlüsse 826XS der PMOS-Transistoren 808X, 816X, ... und 824X gekoppelt. Im allgemeinen sind die Drain-Anschlüsse jedes PMOS-Transistors in der Kette an den Source-Anschluß des nachfolgenden PMOS-Transistors in der Kette und an den Knoten 528 seiner entsprechenden Schaltung 500 gekoppelt. Die Drain-Anschlüsse 826ZD der PMOS-Transistoren 808Z, 816Z, ... und 824Z sind an einen Eingangsanschluß 850 eines Inverters 854 und an den Knoten 528 der letzten Schaltung 500 in der Kette gekoppelt. Ein Ausgangsanschluß 856 des Inverters 854 stellt das F_L-Signal bereit.
Ähnlich sind die Signale (W&sub0;, X&sub0;, ..., Z&sub0;) an die Gate-Anschlüsse 828(W-Z) der entsprechenden PMOS-Transistoren 832(W-Z) gekoppelt; die Signale (W&sub1;, X&sub1;, ..., Z&sub1;) sind an die Gate-Anschlüsse 836(W-Z) der entsprechenden PMOS-Transistoren 840(W-Z) gekoppelt; und die Signale (Wk, Xm, ..., Zn) sind an die Gate- Anschlüsse 844(W-Z) der entsprechenden PMOS-Transistoren 848(W-Z) gekoppelt. Die Source-Anschlüsse 866WS der PMOS-Transistoren 832W, 840W, ... und 848 W sind an ein Tief-Spannungspotential (z. B. Masse) gekoppelt. Die Drain- Anschlüsse 866WD der PMOS-Transistoren 832W, 840W, ... und 848W sind an die Source-Anschlüsse 866XS der PMOS-Transistoren 832X, 840X, ... und 848X gekoppelt. Im allgemeinen sind die Drain-Anschlüsse jedes PMOS-Transistors in der Kette an den Source-Anschluß des nachfolgenden PMOS-Transistors in der Kette und an den Knoten 544 seiner entsprechenden Schaltung 500 gekoppelt. Die Drain-Anschlüsse 866ZD der PMOS-Transistoren 832Z, 840Z, ... und 848Z sind an einen Eingangsanschluß 870 eines Inverters 874 und an den Knoten 544 der letzten Schaltung 500 in der Kette gekoppelt. Ein Ausgangsanschluß 876 des Inverters 874 stellt das F_H-Signal bereit.
Aus der Untersuchung der Fig. 12 ist es offensichtlich, daß der letzte Transistor in jeder Stufe leitend sein muß, um das Signal an den Ausgangsanschlüssen der Inverter 854 und 874 zu ändern. Wenn z. B. die Knoten 528 jeder Schaltung 500 auf ein Tief-Potential initialisiert sind, dann bildet sich, wenn die PMOS-Transistoren 808W, 816X, ... und 824Z leitend sind, ein Strompfad, um die Knoten 528 auf hoch zu laden, wobei ein Tief-Signal am Ausgangsanschluß 856 des Inverters 854 erscheint. Selbstverständlich würden die NMOS-Transistoren 832W, 840X, ... und 848Z außerdem leitend sein, um ein Hoch-Signal am Ausgangsanschluß 876 des Inverters 874 zu erzeugen. Die äquivalente Schaltung, die die PMOS-Transistoren 804W, 816X, ... und 824Z verwendet, ist in Fig. 13 gezeigt (wobei angenommen ist, daß das Hoch-Signal Vdd ist, während angenommen ist, daß das Tief-Signal Masse ist).
Für die Betrachtungen der Größe und der Geschwindigkeit würde es wünschenswert sein, die PMOS-Transistoren in jeder Schaltstufe durch NMOS-Transistoren zu ersetzen, wie in Fig. 14 gezeigt ist, um eine Schaltung 800A zu erzeugen. In der Schaltung 800A sind die PMOS-Transistoren durch die NMOS-Transistoren 908(W-Z), 916(W-Z) und 924(W-Z) ersetzt worden. Weil NMOS-Transistoren verwendet werden, sind die Komplemente der ursprünglichen Eingangssignale nicht notwendig. Außerdem sind die NMOS-Transistoren 930 an die Gate-Anschlüsse jedes NMOS-Transistors 908(W-Z), 916(W-Z), ... und 924(W-Z) gekoppelt. Der Grund für dieses ist das folgende. Fig. 15 ist eine schematische Darstellung, die den Strompfad in der Schaltung 800A zeigt, wenn die NMOS-Transistoren 908W, 916X, ... und 924Z leitend sind. Es wird angenommen, daß das Hoch- Signal gleich VDD ist. Jeder NMOS-Transistor versucht, seinen entsprechenden Knoten hoch zu ziehen, aber das VDD-Signal fällt an jedem Knoten um VT. Diese Signalverschlechterung ist in den meisten Anwendungen unannehmbar. Des Hinzufügen der Transistoren 930 wird dem Signal am Gate-Anschluß jedes Transistors 908W, 916X, ... und 924Z erlaubt, zu schweben, wobei die Gate-Kopplung das Signal an jedem Knoten vergrößert. Falls z. B. die Gate-Kopplung bewirkt, daß das Signal am Gate-Anschluß 904 W auf VDD + 1/2 VDD ansteigt, dann steigt das Signal am Knoten 950 auf VDD - VT + 1/2 VDD an. Dies bewirkt, daß der nächste NMOS-Transistor in der Kette stark leitend wird, was (im Ergebnis der weiteren Gate-Kopplung in jedem Transistor) sowohl die Geschwindigkeit als auch die Signalstärke vergrößert, wenn das Signal durch die Kette rieselt.

Claims

1. Elektronische Schaltung, umfassend:

einen ersten und einen zweiten Eingangsknoten zum Empfangen eines ersten bzw. eines zweiten Eingangssignals (A, B, A, B); einen ersten und einen zweiten Ausgangsknoten zum Bereitstellen eines ersten bzw. eines zweiten Ausgangssignals (A + B, ; A·B, ); einen Takteingangsknoten zum Empfangen eines Taktsignals (CLK), das eine Vorladungs- und eine Bewertungsperiode definiert;

einen ersten Transistor (502), der einen Gate-Anschluß (548), der an einem ersten Schaltungsknoten (544) an einen Drain-Anschluß (536) eines zweiten Transistors (504) angeschlossen ist, sowie einen Drain-Anschluß (524), der an einem zweiten Schaltungsknoten (528) an einen Gate-Anschluß (552) des zweiten Transistors (504) angeschlossen ist, besitzt, wobei die ersten und zweiten Schaltungsknoten (544, 528) mit dem ersten bzw. dem zweiten Ausgangsknoten gekoppelt sind und die ersten und zweiten Transistoren (502, 504) vom komplementären Typ sind;

eine Initialisierungs-Schaltungsanordnung (592, 595), die mit dem Takteingangsknoten, mit dem ersten Schaltungsknoten (544) und mit dem zweiten Schaltungsknoten (528) gekoppelt ist, um während der Vorladungsperiode den ersten Schaltungsknoten (544) auf ein erstes Spannungspotential vorzuspannen und den zweiten Schaltungsknoten (528) auf ein zweites Spannungspotential vorzuspannen, wobei die ersten und zweiten Spannungspotentiale verschieden sind;

eine Potentialänderungs-Schaltungsanordnung (506, 508, 510, 512), die mit dem ersten Schaltungsknoten (544), mit dem zweiten Schaltungsknoten (528) und mit dem Eingangsknoten gekoppelt ist, um während der Bewertungsperiode die ersten und zweiten Transistoren (502, 504) in einen leitenden Zustand vorzuspannen, indem das Spannungspotential am ersten Schaltungsknoten (544) als Antwort auf die Eingangssignale (A, B, , ) vom ersten Spannungspotential zum zweiten Spannungspotential geändert wird und indem das Spannungspotential am zweiten Schaltungsknoten (528) als Antwort auf die Eingangssignale (A, B, , ) vom zweiten Spannungspotential zum ersten Spannungspotential geändert wird;

gekennzeichnet durch eine Stromsperr-Schaltungsanordnung, die mit dem Takteingangsknoten gekoppelt ist und an einen Source-Anschluß (520) des ersten Transistors (502) und an einen Source-Anschluß (532) des zweiten Transistors (504) angeschlossen ist, um während der Vorladungsperiode einen Stromfluß durch die ersten und zweiten Transistoren (502, 504) zu sperren.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromsperr-Schaltungsanordnung Mittel enthält, die den Source-Anschluß (520) des ersten Transistors (502) mit einem dritten Spannungspotential koppeln, wenn die Initialisierungs-Schaltungsanordnung (592, 595) den ersten Schaltungsknoten (544) auf das erste Spannungspotential vorspannt, und den Source-Anschluß (532) des zweiten Transistors (504) mit einem vierten Spannungspotential koppeln, wenn der zweite Schaltungsknoten (528) auf das zweite Spannungspotential vorgespannt ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das erste Spannungspotential gleich dem dritten Spannungspotential ist und daß das zweite Spannungspotential gleich dem vierten Spannungspotential ist.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Initialisierungs-Schaltungsanordnung (700; 700A) umfaßt:

einen ersten Initialisierungstransistor (724), der mit einem Gate-Anschluß (770) und einem Source-Anschluß (784) mit dem ersten Schaltungsknoten (544) gekoppelt ist;

einen zweiten Initialisierungstransistor (712), der mit einem Gate-Anschluß (740) und mit einem Source-Anschluß (750) mit dem zweiten Schaltungsknoten (528) gekoppelt ist;

Mittel, die mit dem Source-Anschluß (520) des ersten Transistors (502) und mit dem Gate-Anschluß (770) des ersten Initialisierungstransistors (724) gekoppelt sind, um das dritte Spannungspotential an den Source-Anschluß (520) des ersten Transistors (502) und an den Gate-Anschluß (770) des ersten Initialisierungstransistors (724) anzulegen, wenn der erste Schaltungsknoten (544) auf das erste Spannungspotential vorgespannt ist; und

Mittel, die mit dem Source-Anschluß (532) des zweiten Transistors (504) und mit dem Gate-Anschluß (740) des zweiten Initialisierungstransistors (712) gekoppelt sind, um das vierte Spannungspotential an den Source-Anschluß (532) des zweiten Transistors (504) und an den Gate-Anschluß (740) des zweiten Initialisierungstransistors (712) anzulegen, wenn der zweite Schaltungsknoten (528) auf das zweite Spannungspotential vorgespannt ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß das erste Spannungspotential gleich dem dritten Spannungspotential ist und daß das zweite Spannungspotential gleich dem vierten Spannungspotential ist.