DE69429073T2

DE69429073T2 - Logische struktur und schaltung für schnellen übertrag

Info

Publication number: DE69429073T2
Application number: DE69429073T
Authority: DE
Inventors: J. New
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 1993-09-02
Filing date: 1994-08-31
Publication date: 2002-03-21
Anticipated expiration: 2014-09-01
Also published as: JPH08503570A; US5349250A; JP3594601B2; EP1126613A2; EP0667059B1; EP0667059A1; WO1995006979A1; DE69429073D1; EP1126613A3

Description

Die vorliegende Erfindung betrifft große integrierte Schaltungen, und insbesondere programmierbare oder konfigurierbare Logikanordnungen.
Eine Art von Funktion, die mit programmierbaren Logikanordnungen ausgeführt wird, ist Arithmetik. Ein Bauelement wie z. B. eine konfigurierbare Logikmatrix von Xilinx, Inc., Zessionarin der vorliegenden Erfindung, kann arithmetische Vorgänge sowie eine Vielzahl anderer Logikfunktionen ausführen. Solche Bauelemente sind in den US-Patenten Nr. 4,870,302 und 4,706,216 beschrieben. Da diese Bauelemente für allgemeine Funktionen gedacht sind, ist die Arithmetik relativ langsam und erfordert eine erhebliche Menge an Siliciumfläche.
Weitere programmierbare Logikanordnungen, wie beispielsweise die programmierbare Matrix-Logikanordnung, die im US-Patent Nr. 4,124,899 von Birkner beschrieben wird, sowie vom Benutzer programmierbare Bauelemente, die in Elgamal et al, US-Patent Nr. 4,758,745 beschrieben werden, können ebenfalls zur Durchführung von Arithmetikvorgängen programmiert werden. Bei diesen Bauelementen ist die Geschwindigkeit der Ausführung von arithmetischen und anderen Funktionen, die Übertragslogik benutzen, durch die Ausbreitung des Übertragssignalssignals begrenzt. Auch ist die Mehrzwecklogik, die zum Ausführen der Übertragsfunktion verwendet wird, signifikant.
Zur Vermittlung eines Verständnisses darüber, wie Logikanordnungen arithmetische Vorgänge durchführen, und insbesondere darüber, was Verzögerungen verursacht, konzentriert sich die nachfolgende Beschreibung von Arithmetikfunktionen auf Addierer. Die Beschreibung lässt sich jedoch durchaus auch auf Subtrahierer, Inkrementierer, Dekrementierer und Akkumulatoren sowie auf andere Schaltungen ausweiten, die eine Übertragslogik verwenden.
Die nachfolgende Erörterung konzentriert sich auf die Durchführung der mittleren Stufen in einem Mehrbit-Addierer. Das niedrigstwertige Bit ist ein Sonderfall, da kein Übertragssignal von einem geringerwertigen Bit empfangen werden kann. Das höchstwertige Bit ist ein Sonderfall, da das Übertragsbit zur Ermittlung eines Überlaufzustands verwendet werden kann. Diese beiden Sonderfälle werden später ausführlich erörtert.
Unter Bezugnahme auf die Fig. 1a, 1b und 2 wird erläutert, wie die Geschwindigkeit eines Einzelbit-Schnellübertragsaddierers (Fig. 1a und 1b) und somit eines Mehrbit-Schnellübertragsaddierers, der durch Kaskadieren von Einzelbit-Addierern (Fig. 2) konstruiert wurde, durch die Geschwindigkeit begrenzt ist, mit der das Signal am Eintragsanschluss zum Austragsanschluss übertragen wird.
Die Verknüpfungslogikgleichungen, die das Verhalten des in Fig. 1a gezeigten Einzelbit-Addierers bestimmen, lauten wie folgt:
(1) Si = (Ai@Bi)@Ci
(2) Ci+1 = Ai·Bi + (Ai@Bi)·Ci
dabei repräsentiert:
@ die Exklusiv-ODER-Funktion (XOR),
· die AND-Funktion und
+ die OR-Funktion.
Gleichung (1) zeigt, dass die Summe eine Funktion eines Eintrags von einem geringerwertigen Bit zusätzlich zur Addition der Einzelbits Ai und Bi ist. Der Schnellübertrags- Addiereralgorithmus der Gleichungen (1) und (2) zeigt, dass die Summe für ein bestimmtes Bit erst dann errechnet werden kann, wenn der Austrag vom vorherigen Bit zur Verfügung steht. Die Summe Si ist der Ausgang eines XOR-Gates und kann erst dann erzeugt werden, wenn jeder seiner Eingänge, von dem einer das Eintragssignal Ci ist, zur Verfügung steht.
Ferner kann das Austragssignal Ci...1 ebenfalls erst dann generiert werden, wenn das geringerwertige Übertragsbit Ci zur Verfügung steht.
Nachfolgend wird unter Bezugnahme auf Fig. 2 die Übertragung des Übertragssignals durch aufeinanderfolgende Stufen eines Schnellübertragsaddierers erläutert. Das AND-Gate 67 in der zweiten Addiererstufe Addi+1 erhält einen seiner Eingänge vom Ausgang des XOR-Gates 66 nach einer Verzögerung von nur einem Gate. Aber unter der Annahme, dass das Eintragssignal Ci voreingestellt ist (d. h., dass Addi das niedrigstwertige Bit ist), könnte das AND-Gate 67 eine zusätzliche Verzögerung von 3 Gates darauf warten, dass sich der Effekt von Ai und Bi durch die Gates 61, 62 und 65 ausbreitet, bevor sein anderer Eingang, der Austrag Ci+1 von dem geringerwertigen Bit, von dem Austrag des geringerwertigen Bits Ci und den zu addierenden geringerwertigen Bits Ai und Bi erzeugt wurde. Darüber hinaus wird der Austrag Ci+2 des zweiten Bits Addi+1 um weitere 2 Gates nach der Erzeugung des Übertragsbits Ci+1, verzögert. Das heißt, eine Kombination der Eingänge auf Ai+1 und Bi+1 mit dem Eintragssignal Ci+1 zum Erzeugen von Ci+2 erfordert, dass Ci+1 durch das AND-Gate 67 und das OR-Gate 70 übertragen wird. Somit gibt es erst 5 Gate-Verzögerungen nach dem Anlegen der Eingangssignale Ai und Bi ein gültiges Eintragssignal Ci+2 für den Eingang in eine dritte Stufe. Somit wird die Geschwindigkeit des konventionellen Schnellübertragsaddierers durch die Fortpflanzungsgeschwindigkeit des Übertragssignals begrenzt. Die Ausbreitungsverzögerung eines konventionellen Schnellübertragsaddierers beträgt 2n + 1 Gates, wobei n die Anzahl der Stufen im Mehrbit-Addierer ist.
Da die Addition der Grundstein vieler anderer wichtiger Funktionen und Vorgänge ist, ist es für die Computerindustrie wichtig, schnellere Addiererschaltungen durch Beschleunigen der Übertragsfortpflanzungszeit zu entwickeln. Im allgemeinen funktionieren diese Methoden dadurch, dass ein Kompromiss zwischen Dichtigkeit und Komplexität der Komponenten und der Übertragsfortpflanzungsgeschwindigkeit gefunden wird.
Ein gut bekannter Algorithmus, mit dem eine höhere Übertragsfortpflanzungsgeschwindigkeit erzielt wird, wird als Vorgriffsübertragslogik bezeichnet. Eine Schaltung zum Ausführen einer Vorgriffsübertragslogik ist in Fig. 3 dargestellt. Ein Verständnis dieser Logik erfordert die Einführung von zwei neuen Variablen:
(3) Pi = Ai@Bi
(4) Gi = Ai·Bi
Die Variable P wird als "Übertragsfortpflanzung" bezeichnet, da, wenn P hoch ist, der Eintrag zum Austrag übertragen wird. Die Variable G wird als "Übertragsgenerierung" bezeichnet, da, wenn G hoch ist, ein Austrag durch die Addition der Bits generiert wird.
Die Gleichungen (1) und (2) können im Hinblick auf diese neuen Variablen umgeschrieben werden:
(5) Si = Pi@Ci
(6) Ci+1 = Gi + Pi·Ci
Mit einer geringfügigen algebraischen Manipulation können mit der Gleichung (6) neue Gleichungen geschrieben werden, bei denen das Übertragsbit auf jeder Ebene nur von den Summanden auf jeder Ebene und dem niedrigstwertigen Übertragsbit abhängig ist. Die folgenden Gleichungen werden in dem in Fig. 3 gezeigten Vierbit-Addierer ausgeführt
(7) (a) C&sub1; = A&sub0;B&sub0; = G&sub0;
(b) C&sub2; = G&sub1; + P&sub1;C&sub1; = G&sub1;+ P&sub1;C&sub1;
(c) C&sub3; = G&sub2; + P&sub2;C&sub2; = G&sub2; + P2 (G&sub1; + P&sub1;Ci) = G&sub2;+ P&sub2;G&sub1;+ P&sub2;P&sub1;C&sub1;
(d) C&sub4; = G&sub3; + P&sub3;C&sub3; = G&sub3; + P&sub3; (G&sub2; + P&sub2;G&sub1; + P&sub2;P&sub1;C&sub1;) = G&sub3; + P&sub3;G&sub2; + P&sub3;P&sub2;G&sub1; + P&sub3;P&sub2;P&sub1;C&sub1;
Jedes Gi und Pi ist lediglich eine Funktion von Ai und Bi und nicht von vorherigen Übertragswerten, wie aus den Gleichungen 3 und 4 hervorgeht. Zum Zweiten ist in Gleichung 7b zu beachten, dass C&sub2; als Funktion von G&sub1;, P&sub1; und C&sub1; errechnet wird, und dass in Gleichung 7c C&sub3; als Funktion von G&sub2;, P&sub2; und C&sub2; errechnet wird. Da jedoch C&sub2; im Sinne von C&sub1; gelöst wurde, kann C&sub3; ebenfalls im Sinne von C&sub1; gelöst werden. Bei einer Betrachtung von Gleichung 7d und der allgemeineren Gleichung 6 wird man feststellen, dass jedes Ci+1 eine Funktion mehrerer Gi-Fälle, Pi-Fälle und von C&sub1; ist. Aus Fig. 3 ist ersichtlich, dass das geringerwertige Bit nur für die Berechnung der Summe, nicht für die Berechnung des Übertragsbits in das nächstwertige Bit gespeist wird. Da jedes Übertragsbit eine Funktion mehrerer Gi-Fälle, Pi-Fälle und von C&sub1; ist, sind die einzelnen Übertragsbits lediglich abhängig vom Austrag des niedrigstwertigen Bits. Somit ist die Übertragsstufenverzögerung der Vorgriffsübertragsschaltung nicht von der Zahl der addierten Bits abhängig.
Weiterhin bezugnehmend auf Fig. 3 und Fig. 1a, beträgt die Verzögerung zwischen dem Anlegen der Eingangssignale (A und B) und dem Erscheinen eines gültigen Signals an den Erzeugungsausgängen (Gi-Fälle) und den Fortpflanzungsausgängen (Pi-Fälle) einer Addiererstufe 1 Gate (dies lässt sich aus Fig. 1a ersehen). Die in Fig. 3 durch den Übertragswiederherstellungsteil der Vorgriffsübertragsschaltungsanordnung addierte Verzögerung beträgt 2 Gates, was insgesamt eine 3-Gate-Verzögerung vom Anlegen der Eingangssignale am Addierer bis zu dem Zeitpunkt ergibt, an dem das letzte Austragsbit zur Verfügung steht. Diese Beziehung ist unabhängig von der Zahl der addierten Bits. Für eine Mehrbit-Addiererschaltung ist die Verzögerung erheblich geringer als die Verzögerung einer konventionellen Schnellübertragsaddiererschaltung. Mit zunehmender Anzahl von Stufen steigt jedoch die Zahl der Komponenten erheblich. Eine Vorgriffsübertragslogik erfordert weitaus mehr Komponenten als der konventionelle Schnellübertragsaddierer für die Ausführung einer Stufe eines Mehrbit Addierers. Dies veranschaulicht die Idee, dass eine schnellere Übertragsfortpflanzung eine höhere Komponentendichtigkeit erfordert.
Fig. 4 zeigt ein weiteres Beispiel für Schaltungskomponenten zum Ausführen eines Addierers. Der Addierer von Fig. 4 ist sehr schnell, braucht aber, wie der Addierer von Fig. 3, viele Komponenten. Auch hier erfordert eine schnellere Übertragslogik eine höhere Komponentendichtigkeit.
Auf den Seiten 6-30 bis 6-44 in "The Programmable Gate Array Data Book" von Xilinx, Inc., Copyright 1989, das von Xilinx, Inc., 2100 Logic Drive, San Jose, CA 95124 erhältlich ist, sind eine Reihe verschiedener Addierer und Zähler aufgeführt, die in programmierbaren Logikanordnungen von Xilinx gemäß dem Stand der Technik ausgeführt werden können. Xilinx, Inc., Inhaber der Urheberrechte, erhebt keine Einwände dagegen, dass diese Seiten fotokopiert werden, behält sich jedoch ansonsten alle Urheberrechte vor. Der Addierer von Fig. 4 wird auf Seite 6-30 des Xilinx-Datenbuches gezeigt. Fig. 5 zeigt einen Zähler, der auf Seite 6-34 des Xilinx-Datenbuches dargestellt ist. Die Fig. 4 und 5 zeigen somit Anwendungen von Arithmetikfunktionen, die in frühen Xilinx-Bauelementen ausgeführt wurden. In frühen Xilinx-Bauelementen erfordert die Berechnung der Summe einen Funktionsgenerator, und die Berechnung der Übertragsfunktion erfordert einen weiteren Funktionsgenerator. Typischerweise befinden sich zwei Funktionsgeneratoren in einem Logikblock einer konfigurierbaren Logikmatrix des Standes der Technik von Xilinx.
Somit werden in den Addiererschaltungen der Fig. 4 und 5, sowie auch bei anderen Xilinx-Addiererschaltungen gemäß dem Stand der Technik, wenigstens zwei Funktionsgeneratoren für die Ausführung jeder Stufe eines Addierers oder Zählers benötigt.
Die Wahrheitstabelle in Fig. 6c zeigt die logischen Beziehungen zwischen zwei Einzelbits, die addiert werden, dem Eintragsbit und dem Austragsbit. Eine sorgfältige Analyse dieser Wahrheitstabelle brachte ein nützliches Muster zu Tage. Wenn A und B gleich sind (Zeilen 1, 2, 7 und 8), dann ist der Wert des Austragsbits Cout, der Wert von A und von B. Sind A und B hingegen nicht gleich (Zeilen 3-6), dann ist der Wert des Austragsbits Cout der Wert des Eintragsbits Cin. Zwei äquivalente Verknüpfungslogikgleichungen repräsentieren dieses Muster:
(10) Cout = (A@B)·(Cin) + ·A
(11) Cout = (A@B)·(Cin) + ·A
Die Schaltung in Fig. 6a implementiert Gleichung (10). Diese Schaltung erfüllt zwei Bedingungen. Wenn A und B nicht gleich sind, dann wird das Signal am Eintragsanschluss zum Austragsanschluss weitergegeben, und wenn A und B gleich sind, dann wird das Signal auf A zum Austragsanschluss weitergegeben. Wie in Fig. 6a gezeigt wird, werden die beiden addierten Einzelbits A und B an die beiden Eingangsanschlüsse des XOR-Gates 51 angelegt. Wenn A und B gleich sind, dann; schaltet ein niedriges Ausgangssignal vom XOR- Gate 51 den Durchgangstransistor T1 ein und den Durchgangstransistor T2 aus, so dass das Signal von A zum Austragsanschluss Cout durchgelassen wird. Wenn A und B nicht gleich sind, dann ist der Ausgang des XOR-Gates 51 hoch, wodurch der Durchgangstransistor T2 ein- und der Durchgangstransistor T1 ausgeschaltet wird. Dadurch wird das Signal des Eintragsanschlusses Cin wiederum zum Austragsanschluss Cout durchgelassen.
Fig. 7a zeigt einen Volladdierer. Die Fig. 6b und 7b zeigen alternative Darstellungen der Schaltungen von Fig. 6a bzw. 7a. Der Inverter und die Transistoren der Fig. 6a und 7a werden als Multiplexer M in den Illustrationen der Fig. 6b und 7b repräsentiert.
Nachfolgend wird anhand eines Vergleichs der Fig. 2 und 7a gezeigt, dass die oben beschriebene Schnellübertragslogik eine schnellere Ausbreitung des Übertragssignals ermöglicht als ein konventioneller Schnellübertragsaddierer. Fig. 7a zeigt eine Stufe einer Volladdiererschaltung, die gemäß EP-A-0 456 475 hergestellt wurde. Die Übertragsfortpflanzung wird wie oben in Verbindung mit Fig. 6a erörtert gesteuert. Wie oben beschrieben und in Fig. 2 dargestellt, beträgt die Stufenverzögerung eines konventionellen Schnellübertragsaddierers 1 AND-Gate plus 1 OR-Gate pro addiertem Bitpaar plus 1 XOR- Gate. Im Gegensatz dazu tritt, wie in Fig. 7a gezeigt, die ungünstigste Verzögerung dieser Schaltung dann auf, wenn eines der Eingangssignale, in diesem Fall Bi, zum Austragssignal übertragen wird, d. h., wenn das Signal das XOR-Gate 91 plus Inverter 92 passiert, um den Durchgangstransistor 93 einzuschalten. Dies geschieht gleichzeitig für alle addierten Bits. Die Stufenverzögerung für ein Übertragssignal für die Ausbreitung (für die Ausbreitung eines Übertragssignals) durch eine lange Reihe von Transistoren, wie z. B. Transistor 94, fügt nur eine minimale Zeit im Vergleich zu einer Gate-Verzögerung zum Erzeugen des Ergebnisses einer Addition hinzu. Wenn vier Volladdiererschaltungen wie in Fig. 7a gezeigt kaskadiert werden, dann steht das Ausgangssignal Cout im ungünstigsten Fall nach einer XOR-Gate- Verzögerung plus einer Inverterverzögerung plus der äußerst geringen Stufenverzögerung durch vier Durchgangstransistoren zur Verfügung.
Gemäß der vorliegenden Erfindung wird eine programmierbare Logikanordnung bereitgestellt, umfassend eine Matrix aus Logikblöcken, wobei jeder Logikblock wenigstens eine Schaltung hat, umfassend: einen ersten Eingangsanschluss zum Anlegen eines ersten Eingangswertes; wenigstens zwei weitere Eingangsanschlüsse zum Erzeugen von wenigstens zwei weiteren Eingangswerten; einen Eintragsanschluss und einen Austragsanschluss; einen Multiplexer zum Verbinden des genannten ersten Eingangsanschlusses oder des genannten Eintragsanschlusses mit dem genannten Austragsanschluss; und eine Nachschlagtabelle, die mit dem genannten ersten Eingangsanschluss und mit den genannten wenigstens zwei weiteren Eingangsanschlüssen verbunden ist und ein Mittel zum Erzeugen eines zweiten Eingangswertes als eine Funktion der genannten wenigstens zwei weiteren Eingangswerte umfasst; wobei die genannte Nachschlagtabelle zum Erzeugen eines Ausbreitungssignals vorgesehen ist, das bewirkt, dass der genannte Multiplexer den genannten Eingangsanschluss mit dem genannten Austragsanschluss verbindet, wenn - und nur dann - der genannte erste Eingangswert gleich dem genannten zweiten Eingangswert ist, und den genannten Eintragsanschluss mit dem genannten Austragsanschluss verbindet, wenn - und nur dann - der genannte erste Eingangswert nicht gleich dem genannten zweiten Eingangswert ist.
Die Schnellübertragslogikschaltung ist dann nützlich, wenn Addierer, Subtrahierer, Akkumulatoren und andere Funktionen implementiert werden, die Übertragslogik verwenden. Der Schnellübertragspfad wird mit dedizierter Hardware und dedizierter Verbindungsschaltungsanordnung in einer konfigurierbaren Logikmatrix realisiert, während ein Übertragsausbneitungssignal zum Erzeugen des Übertragssignals in programmierbaren Funktionsgeneratoren ausgeführt wird. Diese dedizierte Übertragspfad- Schaltungsanordnung ermöglicht eine schnelle Fortpflanzung des Übertragssignals und eine hohe Dichtigkeit von Logikfunktionen, die Übertragslogik verwenden. Das Übertragsausbreitungssignal wird auch zum Erzeugen der Summe verwendet. Es werden zwei Ausgestaltungen beschrieben, eine, bei der die Summe in einem programmierbaren Funktionsgenerator errechnet wird, und eine, bei der die Summe in einem dedizierten XOR- Gate ermittelt wird.
In einer Ausgestaltung ist eine Schaltung mit Übertragslogik etwa viermal so schnell wie der Stand der Technik, kann mit etwa der Hälfte der Zahl von Logikblöcken realisiert werden und lässt Universallogikressourcen für andere Funktionen frei. Eine Ausgestaltung ermöglicht auch das Addieren oder Subtrahieren einer Konstante zu/von einer Variablen, ohne eine Verbindungsschaltungsanordnung zum Bereitstellen der Konstante zu benutzen.
Die Erfindung nutzt eine boolesche Funktionsvereinfachung von einer von zwei logisch äquivalenten Übertragsfunktionen:
(8) Ci+1 = (Ai@Bi)·(Ci) + (Ai@Bi)·Bi
(9) Ci+1 = (Ai@Bi)·(Ci) + (Ai@Bi)·Ai
Der Schnellübertragspfad empfängt die obige Ci-Funktion und erzeugt die obige Ci+ 1 Funktion. Die XOR-Funktionen von Ai und Bi in den obigen Gleichungen werden durch Nachschlagtabellen-Funktionsgeneratoren erzeugt. Der Übertragspfad wird in einer Matrix implementiert, wobei der Austrag eines Bits mit dem Eintrag des nächsten Bits verbunden ist. So wird ein Übertragspfad mit hoher Geschwindigkeit erzielt. In einer Ausgestaltung wird auch ein XOR-Gate vorgesehen, so dass die Summenfunktion Si vollendet werden kann, ohne dass mehr als ein Funktionsgenerator für ein Bit benötigt wird.
Wenn die Übertragslogik-Hardware in eine konfigurierbare Logikmatrix in Verbindung mit Universallogikblöcken eingebaut wird, dann haben die Schnellübertrags- Logikschaltungen vorzugsweise eine dedizierte Verbindungsstruktur zwischen Übertragseingängen und Übertragsausgängen benachbarter Logikblöcke, wodurch die Leistung noch weiter verbessert wird.
Die vorliegende Erfindung wird nachfolgend beispielhaft unter Bezugnahme auf die Begleitzeichnungen beschrieben. Dabei zeigt:
Fig. 1a ein schematisches Diagramm einer Stufe eines konventionellen Volladdierers.
Fig. 1b ein schematisches Symbol für die konventionelle, in Fig. 1a gezeigte Volladdiererstufe.
Fig. 2 ein schematisches Diagramm von zwei kaskadenartig zusammengeschalteten Volladdierern.
Fig. 3 ein schematisches Diagramm eines Vierbit-Addierers mit Vorgriffsübertragslogik.
Fig. 4 ein schematisches Diagramm eines Addierers des Standes der Technik.
Fig. 5 ein schematisches Diagramm eines Zählers des Standes der Technik.
Fig. 6a ein schematisches Diagramm einer Schaltung, die ein Bit Übertragslogik gemäß der vorliegenden Erfindung bereitstellt.
Fig. 6b eine alternative Darstellung der Schaltung von Fig. 6a.
Fig. 6c eine Wahrheitstabelle zum Anzeigen der Beziehung zwischen den Variablen A, B Cin und Cout.
Fig. 7a ein schematisches Diagramm einer Schaltung, die ein Volladdiererbit bereitstellt.
Fig. 7b eine alternative Darstellung der Schaltung von Fig. 7a.
Fig. 8a ein vereinfachtes Diagramm des Arithmetikteils der in der Xilinx, Inc. XC4000 Bauelementefamilie zur Anwendung kommenden Übertragslogik.
Fig. 8b ein vereinfachtes Diagramm des Arithmetikteils der Übertragslogik gemäß der vorliegenden Erfindung.
Fig. 9a eine Nachschlagtabellen-Ausgestaltung der Funktionsgeneratoren der Fig. 8a und 8b.
Fig. 9b eine weitere Nachschlagtabellen-Ausgestaltung der Funktionsgeneratoren der Fig. 8a und 8b.
Fig. 9c einen Karnaugh-Plan für den Nachschlagtabellen-Funktionsgenerator von Fig. 9a oder 9b.
Fig. 9d eine der 2¹&sup6; Logikfunktionen, die mit dem Nachschlagtabellen- Funktionsgenerator von Fig. 9a oder 9b ausgeführt werden können.
Fig. 10 ein schematisches Diagramm eines Logikblocks mit zwei Stufen, der in der Xilinx, Inc. XC4000-Bauelementefamilie zum Einsatz kommt, das die Schaltung von Fig. 8a beinhaltet.
Fig. 11a ein schematisches Diagramm einer Logikmatrix, die eine Ausgestaltung einer dedizierten Übertragslogik-Verbindungsschaltungsanordnung zeigt.
Fig. 11b ein schematisches Diagramm, das ein Beispiel einer Übertrags- Verbindungsschaltungsanordnung zeigt, die mit programmierbaren Verbindungen ausgeführt werden kann.
Fig. 11c ein schematisches Diagramm einer Ausgestaltung einer dedizierten Übertragslogik-Verbindungsschaltungsanordnung.
Fig. 12a ein schematisches Diagramm eines konfigurierbaren Logikblocks (CLB) gemäß der vorliegenden Erfindung, mit vier Stufen, der die Schaltung von Fig. 8b ausführt, wenn sie mit einem anderen CLB zum Errechnen der Summe kombiniert wird.
Fig. 12b einen weiteren CLB gemäß der vorliegenden Erfindung, der die Schaltung von Fig. 8b unter Verwendung von dedizierter Hardware zum Errechnen der Summe ausführt.
Fig. 12c eine Fliese, die den CLB von Fig. 12a oder 12b mit einer Verbindungsleitungsverlegung zum Verbinden einer Matrix von CLBs kombiniert.
Fig. 12d zwei der Fliesen von Fig. 12c, die horizontal miteinander verbunden sind.
Fig. 12e ein FPGA-Chip, das Kernfelder, wie z. B. in Fig. 12c gezeigt, sowie Rand- und Eckfelder für chipexterne Verbindungen aufweist.
Fig. 8a illustriert eine Schaltung des Standes der Technik zum Ausführen einer Übertragslogik in einem konfigurierbaren Logikblock. Fig. 8b illustriert eine Schaltung gemäß der vorliegenden Erfindung. Erfindungsgemäß wird die Arithmetiklogik in einer Kombination von programmierbaren Bauelementen und Hardware ausgeführt. Wie in der Anordnung des Standes der Technik wird der Übertragspfad mit Hardware ausgeführt, um eine hohe Geschwindigkeit zu erzielen, umfassend MUX 913 in Fig. 8a und MUX 923 in Fig. 8b. Wie in Fig. 8a gezeigt, werden auch die Datenmodifikationsfunktion 911 und das XOR-Gate 912 zum Empfangen von Eingangssignalen in dedizierter Hardware ausgeführt, während zusätzliche Datenmodifikationsfunktionen 914 und 917 sowie XOR-Gates 915 und 916 zum Errechnen der Summe im programmierbaren Funktionsgenerator 902 ausgeführt werden.
In Fig. 8b werden die Datenmodifikationsschaltungsanordnung 921 und das XOR- Gate 922 im Funktionsgenerator 903 ausgeführt, während das XOR-Gate 926 zum Errechnen der Summe in der Einheit 904 ausgeführt wird, die entweder ein programmierbarer Funktionsgenerator oder ein dediziertes XOR-Gate ist.

Übertragslogik gemäß Ausführung in Bauelementen der Xilinx XC4000 Familie

Die Fig. 10, 11a, 11b und 11c zeigen Schaltpläne, die in den Bauelementen der Xilinx XC4000 Familie zum Ausführen der Struktur von Fig. 5a eingesetzt werden.
In Fig. 10 ist die Schnellübertragslogik in eine Schaltung eingebaut, die Nachschlagtabellen-Funktionsgeneratoren, Multiplexer, Speicherzellen und zusätzliche Logik-Gates aufweist, die bei der Konfiguration der Schaltung für mehrere Einsatzzwecke verwendet werden.
Der Betrieb der Nachschlagtabellen-Funktionsgeneratoren wird in Verbindung mit den Fig. 9a-9d beschrieben. Fig. 9a illustriert eine 16-Bit-Nachschlagtabelle, die ein Ausgangssignal als Reaktion auf eine von sechszehn möglichen Kombinationen von vier Eingangssignalen erzeugen kann. Somit steuern die Eingangssignale A und B den X- Decoder zum Auswählen von einer der vier Spalten in der 16-Bit-Nachschlagtabelle. Die Eingangssignale C und D steuern den Y-Decoder zum Auswählen von einer der vier Reihen in der 16-Bit-Nachschlagtabelle. Die 16-Bit-Nachschlagtabetle erzeugt ein Ausgangssignal, das das Bit am Schnittpunkt der gewählten Reihe und Spalte repräsentiert. Es gibt 16 solche Schnittpunkte und somit 16 solche Bits. Es gibt 2¹&sup6; mögliche Funktionskombinationen, die mit 16 Bits repräsentiert werden können. Wenn also ein NOR-Gate von den 16 Bits in der Nachschlagtabelle simuliert werden soll, dann würde der Kamaugh-Plan für die Nachschlagtabelle dem in Fig. 9c gezeigten entsprechen. In Fig. 9c sind alle Bits "0", mit Ausnahme des Bits am Schnittpunkt der ersten Reihe (die A = 0, B = 0 repräsentiert) und der ersten Spalte (die C = 0, D = 0 repräsentiert). Wenn eine weniger häufig verwendete Funktion mit der 16-Bit-Nachschlagtabelle erzeugt werden soll (z. B. wenn ein Ausgangssignal "1" für A = 1, B = 0, C = 0, D = 0 gewünscht wird), dann wird eine binäre "1" am Schnittpunkt der zweiten Reihe und der ersten Spalte gespeichert. Wird eine binäre "1" gewünscht, wenn A = 0, B = 0, C = 0 und D = 0 und auch dann, wenn A = 1, B = 0, C = 0 und D = 0, dann wird eine binäre "1" an jedem der Schnittpunkte der ersten Spalte mit der ersten Reihe und der zweite Reihe gespeichert. Die durch diese Beladung der Nachschlagtabelle repräsentierte Logikschaltung entspricht der in Fig. 9d gezeigten. Somit repräsentiert die Nachschlagtabelle von Fig. 9a eine elegante und einfache Implementation von einer beliebigen der 2¹&sup6; Logikfunktionen.
Fig. 9b zeigt eine weitere Struktur zur Erzielung eines beliebigen der sechszehn Auswahlbits. Jedes der Register 0-15 in der senkrechten Spalte auf der linken Seite mit der Bezeichnung "16 Select Bits" enthält ein gewähltes Signal, entweder eine binäre 1 oder 0. Durch Wählen der richtigen Kombination der Signale A, B, C oder D sowie deren Komplemente wird ein bestimmtes Bit, das an einem bestimmten der 16 Orte im 16 Select Bits Register gespeichert ist, zur Ausgangsleitung übertragen. So wird beispielsweise zum Senden des Bits im "1" Register zur Ausgangsleitung das Signal A, B, C, D an die so bezeichneten Leitungen angelegt. Zum Senden des mit "15" bezeichneten Signals am sechszehnten Ort im 16 Select Bits Register zur Ausgangsleitung wird das Signal A, B, C, B an die entsprechenden Spalten angelegt. Auch hier kann wieder eine beliebige der 2¹&sup6; Logikfunktionen mit dieser Struktur implementiert werden.
Bezugnehmend auf Fig. 10, Eingangsanschlüsse F1 und F2 erzeugen jeweils Eingangssignale A&sub0; und B&sub0;. Der Funktionsgenerator F, das XNOR-Gate X101, die Speicherzellen CL0, CL1, der Multiplexer M2 und ein dritter Eingangsanschluss F3 wirken zusammen, damit dieselbe Schaltung selektiv als Addierer oder als Subtrahierer fungieren kann. Ein Bauelement, bei dem eine Speicherzelle (nicht dargestellt) ein Ausgangssignal S&sub0; vom Funktionsgenerator F erhält, ermöglicht es der Schaltung, auch als Akkumulator oder Zähler zu fungieren. Ein Eingang des XNOR-Gates X101 ist der Ausgang von M2, und der andere Eingang ist der Ausgang des NOR-Gates N201. Die beiden Eingänge zum NOR- Gate N201 sind das Komplement des Signals des Eingangsanschlusses F2 und das Komplement des Wertes in CL7. Damit die Schaltung als mittlere Stufe in einem Mehrbit- Addierer fungieren kann, wird CL7 zum Anlegen eines niedrigen Signals an das NOR-Gate N201 gesetzt. Dies hat zur Folge, dass der Ausgang des NOR-Gates N201 das Signal am Eingangsanschluss F2 ist.
Um zu steuern, ob die Schaltung im Inkrementiermodus oder im Dekrementiermodus arbeitet, bestimmt der Multiplexer M2, ob das vom NOR-Gate N201 angelegte Signal vom XNOR-Gate X101 invertiert wird oder nicht. Der von M2 bereitgestellte Wert wird von F3 oder CL1 gemäß Steuerung durch CL0 bereitgestellt. CL1 wird typischerweise dazu verwendet, einen Statikwert zu erzeugen, während F3 ein sich dynamisch änderndes Signal erzeugt.
Wenn M2 bewirkt, dass die Schaltung im Inkrementiermodus arbeitet, dann wird das Signal B&sub0; durch das XNOR-Gate X101 zum XNOR-Gate X103 übertragen. Die Wahrheitstabelle eines XNOR-Gates zeigt, dass ein Eingangssignal an einem Anschluss eines XNOR-Gates zum Ausgang des XNOR-Gates weitergeleitet wird, wenn das Signal am anderen Eingangsanschluss hoch ist. Wenn also der Ausgang von M2 hoch ist, dann arbeitet die Übertragslogik im Inkrementiermodus. Wenn jedoch der Ausgang von M2 niedrig ist, dann wird das Signal B&sub0; durch das XNOR-Gate X101 invertiert, und die Übertragslogik der Schaltung arbeitet im Dekrementiermodus. Ferner, wenn das Steuersignal zum Wählen des Inkrementier-/Dekrementiermodus am F3-Anschluss entsteht, dann wird dieses Signal auch am Funktionsgenerator F angelegt, so dass die im Funktionsgenerator F implementierte Summenlogik demgemäß ebenfalls im Inkrementier- oder Dekrementiermodus arbeitet.
Man nehme zunächst an, dass die Schaltung als Addierer oder Inkrementierer verwendet wird und dass der Multiplexer M2 ein hohes Signal erzeugt, so dass der Eingang B&sub0; zum Eingang des XNOR-Gates X103 weitergeleitet wird.
Eine zweite Gruppe von Speicherzellen, CL2-CL5 und CL7, arbeiten zusammen, damit die Schaltung von Fig. 10 mehrere Funktionen ausführen kann. Damit die Schaltung als mittlere Stufe in einem Mehrbit-Addierer arbeiten kann, werden die Speicherzellen CL3, CL4 und CL5 in den H-Zustand gesetzt. Somit fungiert die Kombination von X103 und 1104 als XOR-Gate (äquivalent zum XOR-Gate 91 in Fig. 7a), so dass der Ausgang des XNOR- Gates X103 den Inverter 1104 passiert. Durch das Setzen der Speicherzelle CL4 in den H- Zustand wird das Signal vom Anschluss F1 auf die Leitung 105 gesetzt. In dieser Konfiguration ist die F-Stufe von Fig. 10 äquivalent zur Übertragsschaltung der Fig. 6a und 7a. Das Signal von F1 wird zu C&sub1; übertragen, wenn der Transistor T102 (äquivalent zum Transistor 93 von Fig. 7a) als Reaktion darauf, dass A&sub0; gleich B&sub0; ist, einschaltet. Durch das Setzen der Speicherzelle CL5 in den H-Zustand wird verhindert, dass der Wert in Zelle CL7 gleichzeitig zur Leitung 105 übertragen wird.
Durch das Setzen der Speicherzelle CL3 in den L-Zustand wird bewirkt, dass die Transistoren T101 und T102 von dem Signal in der Speicherzelle CL2 gesteuert werden. Wenn CL2 in den H-Zustand geht, dann schaltet der Transistor T101 ein und bewirkt, dass C&sub0; zu C&sub1; übertragen wird. Mit dieser Konfiguration der Speicherzellen CL2 und CL3 kann das Übertragssignal C&sub0; die Übertragslogik der F-Stufe überspringen. Ein derartiges Überspringen der Übertragslogik einer bestimmten Stufe kann nützlich sein, wenn Layout-Beschränkungen voraussetzen, dass eine bestimmte Stufe in einem Logikblock für etwas anderes als eine Stufe in dem Addierer (oder Zähler usw.) verwendet wird.
Wenn die Speicherzelle CL2 in den L-Zustand gesetzt wird (während CL3 noch immer im L-Zustand ist), dann schaltet T101 aus und T102 schaltet ein. Wenn T102 eingeschaltet ist, dann wird das Signal auf Leitung 105 zu C&sub0; übertragen. Das Signal auf Leitung 105 wird durch die Speicherzellen CL4, CL5 und CL7 gesteuert, die zusammen mit den Invertern I105 und I106 den 3 : 1 Multiplexer M101 bilden. Der Multiplexer M101 steuert, welches der 3 Signale, das Signal am Anschluss F1, die Ergänzung des Signals am Anschluss F3 ( )oder das Signal in der Speicherzelle CL7, auf die Leitung 105 gesetzt wird. Man beachte, dass das Signal auf F3 von Multiplexer M2 oder von Multiplexer M101 verwendet werden kann.
Wie zuvor bemerkt, wenn die F-Stufe als mittlere Stufe in einem Mehrbit-Addierer arbeitet, dann werden Speicherzelten so programmiert, dass das Signal am Anschluss F1 auf die Leitung 105 gesetzt wird. Außerdem wird CL3 in den H-Zustand gesetzt, so dass der vom XNOR-Gate X103 erzeugte Wert, der als Funktion der A&sub0; und B&sub0; Eingänge auf den Leitungen F1 und F2 gesetzt wird, bestimmt, ob das Eintragssignal C&sub0; oder der Wert von F1 übertragen wird.
Damit die F-Stufe das niedrigstwertige Bit in einem Mehrbit-Addierer addiert, kann der Eintrag auf Null voreingestellt werden, indem eine logische Null entweder an EintragT oder EintragB angelegt und die Speicherzelle MC zum Übertragen des Signals gesetzt wird. (Das Erzeugen dieses logischen Null-Signals wird nachfolgend in Zusammenhang mit Fig. 11a erörtert.)
Alternativ kann zum Voreinstellen des Eintragssignals C&sub0; der G-Stufe jedes beliebige Signal auf , das Signal in CL7 oder das Signal auf F1 verwendet werden. Das Signal wird so gewählt, dass es auf die Leitung 105 gesetzt wird, indem CL5 in den H- Zustand und CL4 in den L-Zustand gesetzt wird, und das Signal in CL7 wird so gewählt, dass sowohl CL4 als auch CL5 in den L-Zustand gebracht werden. Der F1- Eingangsanschluss kann auch verwendet werden, um das C&sub1;-Signal voreinzustellen, wenn das Bit mit der niedrigsten Ordnung in der G-Stufe errechnet wird. F1 kann verwendet werden, wenn der F1-Eingang zum F-Funktionsgenerator nicht benötigt wird. Um F1 als Eingang zum Voreinstellen von C&sub1; zu verwenden, werden Signale im H-Zustand in den Speicherzellen CL4 und CL5 gespeichert. Außerdem wird CL3 in den L-Zustand und CL2 in den L-Zustand gesetzt, wodurch der Transistor T101 aus- und der Transistor T102 eingeschaltet wird, so dass das Signal auf Leitung 105 zu C&sub1; Obertragen wird.
Die Speicherzelle CL7 fungiert nicht nur als Teil des 3 : 1 Multiplexers M101, sondern sie steuert auch einen Eingang zu den NOR-Gates N201 und N202. Damit die F-Stufe als mittlere Stufe in einem Mehrbit-Addierer zum Addieren der Werte A&sub0; und B&sub0; an den Anschlüssen F1 und F2 fungieren kann, wird CL7 in den H-Zustand gesetzt, so dass der Ausgang von N201 das Signal arn Eingangsanschluss F2 ist. Zum Addieren einer Konstante zum Eingangswert A&sub0; auf F1 wird CL7 in den L-Zustand gesetzt. Dadurch wird der Eingang von N201 in den H-Zustand gezwungen, wodurch der Ausgang von N201 in den L-Zustand gezwungen und bewirkt wird, dass der Summand vom Multiplexer M2 gewählt wird. Die Speicherzelle CL0 kann bewirken, dass M2 zwischen dem Anlegen des Wertes in CL1 und des Wertes von F3 an das XNOR-Gate X101 zum Erzeugen eines Ausgangs gewählt wird, der von X103 zu A&sub0; auf Anschluss F1 addiert wird. Somit kann durch Programmieren von CL7 in den L-Zustand ein Bit auf einen konstanten Wert programmiert werden, der zu einem Eingangswert hinzuaddiert wird, ohne dass die Verbindungsressourcen in Anspruch genommen werden müssen, mit denen der Anschluss F2 verbunden würde, die zum Übertragen von Signalen zu anderen Logikblöcken (nicht dargestellt) gebraucht werden könnte.
Nicht alle Kombinationen von Logikwerten in den Speicherzellen von Fig. 10 sind akzeptabel. So könnte man sich beispielsweise in M101 darüber streiten, ob die Speicherzelle CL4 im H-Zustand und die Speicherzelle CL5 im L-Zustand sein muss, da sowohl das hohe als auch das niedrige Signal gleichzeitig auf Leitung 105 gesetzt werden können. Um einen solchen Widerspruch zu verhindern, kann Software zum Programmieren der Speicherzellen so programmiert werden, dass eine solche Kombination verhindert wird.
Alternativ kann eine zusätzliche Speicherzelle hinzugefügt werden, um nur eines der beiden Signale zu wählen, das auf Leitung 105 gesetzt wird.
Wie oben erörtert, werden zwei Stufen, die F-Stufe und die G-Stufe, die jeweils ein Bit eines Mehrbit-Addierers repräsentieren, wie in Fig. 10 gezeigt kaskadenartig zusammengeschaltet. Somit kann ein einzelner Logikblock zwei Bits in einer Mehrbit- Funktion implementieren, die Übertragslogik benutzt. Dies ist eine erhebliche Verbesserung der Dichtigkeit von Komponenten, die zum Ausführen von Funktionen erforderlich sind, die Übertragslogik verwenden, im Vergleich zu den früheren Xilinx-Bauelementen. Im Gegensatz dazu wird, wie in Fig. 5 gezeigt, ein Mehrbit-Zähler in der Schaltungsanordnung des Standes der Technik mit einer Dichtigkeit von nur einem Bit pro Logikblock realisiert.
Was die G-Stufe von Fig. 10 betrifft, so empfängt ein Multiplexer M3 in der G-Stufe das Austragssignal der F-Stufe, C&sub1;, nachdem es durch zwei Inverter I107 und I108 gepuffert wurde. In einem Addierer wird das Austragssignal C&sub1; im G-Funktionsgenerator mit den Summanden A&sub1; und B&sub1; kombiniert, die jeweils am Anschluss G4 und G1 vorliegen, um das Summenbit S&sub1; zu errechnen. Das Austragssignal C&sub1; der F-Stufe steht ebenfalls zur Verfügung, um vom Transistor T103 zum Austrag Ci+2 der G-Stufe übertragen zu werden, je nach den Konfigurationsbedingungen der Übertragslogik der G-Stufe.
Ein großer Teil der Übertragslogik der G-Stufe ist identisch mit der Übertragslogik der F-Stufe. So arbeitet beispielsweise das XNOR-Gate X102 der G-Stufe analog zum XNOR-Gate X101 der F-Stufe und wird vom Ausgang desselben Multiplexers M2 gesteuert, um zu ermitteln, ob die G-Stufe als Addierer oder Inkrementierer einerseits oder als Subtrahierer oder Dekrementierer andererseits fungiert. Zusätzlich fungiert das NOR-Gate N202 der G-Stufe als NOR-Gate N201 der F-Stufe, wo ein Ausgang von der Speicherzelle CL7 gesteuert wird, um den Summanden der G-Stufe auf einen konstanten Wert zu zwingen, ohne dass die Verbindungsressourcen verwendet werden müssen, die mit den Eingangsanschlüssen der G-Stufe gekoppelt sind.
Im Gegensatz zu den Speicherzellen CL2 und CL3 der F-Stufe hat die G-Stufe jedoch nur eine Speicherzelle CL6. CL6 arbeitet ähnlich wie CL3 und steuert, ob die G-Stufe als Mittelstufe in einem Mehrbit-Addierer fungiert oder ob das Übertragssignal die Übertragslogik der G-Stufe umgeht. Wenn CL6 im H-Zustand ist, dann schaltet der Transistor T105 ein, und die G-Stufe fungiert als Mittelstufe in einem Mehrbit-Addierer. Wenn CL6 im L-Zustand ist, wodurch bewirkt wird, dass ein niedriges Signal durch den Transistor T106 an den Inverter I110 angelegt wird, dann schaltet T103 ein (und T104 aus). Durch das Einschalten des Transistors T103 kann das Übertragssignal bei C&sub1; die Übertragslogik der G-Stufe umgehen. Wie bei der F-Stufe, kann das Umgehen der G-Stufe oder einer beliebigen anderen bestimmten Stufe in einem Logikblock, von einem Design- Layout möglicherweise verlangt werden, das die G-Stufe für eine andere Funktion benötigt.
Die Multiplexer M3 und M4 in der G-Stufe werden auf andere Weise verbunden und benutzt als die Multiplexer M1 und M2 der F-Stufe. Der Multiplexer M2 der F-Stufe steuert, ob die Übertragslogik der G-Stufe sowie die Übertragslogik der F-Stufe im Inkrementiermodus oder im Dekrementiermodus arbeitet. Die G-Stufe hat jedoch ihren eigenen Multiplexer M4, der steuert, ob die Summenlogik im Funktionsgenerator G im Inkrementiermodus oder im Dekrementiermodus arbeitet. M4 ist so verdrahtet, dass die Summenlogik auf diese Weise gesteuert wird, da einer seiner Eingänge, G3, mit derselben Verbindungsschaltungsanordnung (nicht dargestellt) gekoppelt ist wie der entsprechende Eingang F3, der den Inkrementier-/Dekrementiermodus des F-Funktionsgenerators steuert.
Die anderen Eingänge der Multiplexer M3 und M4 der G-Stufe sind so verteilt, dass gleichzeitig benötigte Signale nicht in denselben Multiplexer eingehen. Zum Arbeiten als mittlere Stufe in einem Mehrbit-Addierer, benötigt der G-Funktionsgenerator sowohl ein Signal, das steuert, ob er im Inkrementier- oder im Dekrementiermodus arbeitet, als auch ein Austragssignal von dem geringerwertigen Bit. Somit wird das an F3 angelegte Inkrementier- /Dekrementiermodus-Signal auch durch G3 an den Multiplexer M4 angelegt, und das Austragssignal vom geringerwertigen Bit wird zum Multiplexer M3 geleitet, so dass beide Signale gleichzeitig dem G-Funktionsgenerator zur Verfügung stehen.
Um einen Überlauf zu erfassen, wie nachfolgend beschrieben wird, müssen ferner die Signale C&sub1; und C&sub0; verglichen werden und daher gleichzeitig zur Verfügung stehen. Somit wird das Signal C&sub1; an den Multiplexer M3 und das Signal C&sub0; an den anderen Multiplexer M4 angelegt, so dass beide zusammen als Eingang zum G-Funktionsgenerator zur Verfügung stehen.
Die Schaltung von Fig. 10, die zwei kaskadenartig zusammengeschaltete Stufen umfasst, hat ferner die Fähigkeit, in der G-Stufe einen Überlauf der im vorherigen Block stattgefundenen Verarbeitung des höchstwertigen Bits zu erfassen. Es ist in der Technik bekannt, dass ein Überlauf dadurch erfasst wird, dass erkannt wird, dass der Übertrag des Vorzeichenbits sich vom Übertrag des höchstwertigen Bits unterscheidet. Somit kann das Erfassen eines Überlaufzustands erfolgen, indem die XOR-Funktion des Übertrags des Vorzeichenbits und des Übertrags des höchstwertigen Bits errechnet wird. In der in Fig. 10 gezeigten Schaltung wird der Übertrag des höchstwertigen Bits bei C&sub0; präsentiert, dem Eintrag zur F-Stufe, und der Übertrag des Vorzeichenbits (der eine Funktion der A&sub0; und B&sub0; Signale zur F-Stufe und des C&sub0; Signals ist) wird an C&sub1; angelegt, dem Austrag der F-Stufe. Co wird durch I120 und I121 zum Multiplexer M4 in der G-Stufe geleitet. C&sub1; wird durch I107 und I108 zum Multiplexer M3 in der G-Stufe geleitet. Zum Konfigurieren der Schaltung von Fig. 10 zum Erfassen eines Überlaufs wird M3 so programmiert, dass C&sub1; zum G- Funktionsgenerator geleitet wird, und M4 wird so programmiert, dass C&sub0;, zum G- Funktionsgenerator geleitet wird. Der G-Funktionsgenerator wird so programmiert, dass er die XOR-Funktion von C&sub1; und C&sub0; errechnet, was, wie oben erörtert, ein Überlauferfassungssignal ist.
Die Schaltung von Fig. 10 kann auch im Dekrementiermodus arbeiten. Im Dekrementiermodus kann die Schaltung einen Zähler dekrementieren oder eine Subtraktion durchführen, einschließlich einer Subtraktion einer Konstante von einer Variablen.
Mit der Schaltung von Fig. 10 können mehrere Subtraktionsarten eingesetzt werden. Drei übliche Subtraktionsarten sind Zweier-Komplement, Einer-Komplement und Vorzeichen-Größe.
Wenn der Zweier-Komplement-Subtraktionsmodus verwendet werden soll, dann wird das Eintragsbit des niedrigstwertigen Bits auf eine logische Eins voreingestellt. Soll das niedrigstwertige Bit von der F-Stufe kommen, dann wird der Eintrag des niedrigstwertigen Bits durch EintragT oder EintragB voreingestellt, und die Speicherzelle MC wird so gesetzt, dass sie das Signal zu C&sub0; überträgt. Um ein voreingestelltes Signal an EintragB oder EintragT der F-Stufe anzulegen, wird das voreingestellte Signal in der F-Stufe eines anderen Logikblocks erzeugt und mit der F-Stufe des niedrigstwertigen Bits mit einem Mittel verbunden, das nachfolgend in Verbindung mit den Fig. 10-12 erörtert wird. Das Signal kann in der F-Stufe wie oben erörtert generiert und durch die G-Stufe zum nächsten Logikblock geleitet werden, indem Transistor T103 ein- und Transistor T104 ausgeschaltet wird. Somit wird die Übertragslogik in der G-Stufe dieses Logikblocks zum Erzeugen eines voreingestellten Signals umgangen.
Alternativ wird, wenn das niedrigstwertige Bit von der G-Stufe kommen soll, in einer Zweier-Komplement-Subtraktion der Transistor T101 aus- und der Transistor T102 eingeschaltet (durch das Setzen von CL3 und CL2 in den L-Zustand), so dass einer der drei Eingänge des Multiplexers M101 zum Voreinstellen von C&sub1; auf eine logische Eins verwendet werden kann. Multiplexer M101 kann die logische Eins durch den F3-Anschluss bereitstellen, indem ein L-Signal an F3 angelegt und CL5 in den H-Zustand und CL4 in den L-Zustand gesetzt wird. Der Multiplexer M101 kann die logische Eins als gespeicherten Wert in der Speicherzelle CL7 bereitstellen, indem CL7 in den H-Zustand, CL5 in den L-Zustand und CL4 in den L-Zustand gesetzt wird. Der Multiplexer M101 kann die logische Eins durch den F1-Eingangsanschluss bereitstellen, indem ein hohes Signal an F1 angelegt wird und CL5 sowie CL4 in den H-Zustand gesetzt werden.
Beim Durchführen einer Einer-Komplement-Subtraktion oder einer Vorzeichen- Größen-Subtraktion wird der Eintrag des niedrigstwertigen Bits gewöhnlich auf eine logische Null voreingestellt. Im Falle einer Einer-Komplement-Subtraktion muss der Austrag des Vorzeichenbits zum niedrigstwertigen Bit addiert werden, um die endgültige Antwort zu erzeugen. Dies kann dadurch erfolgen, dass der Austragsanschluss des Vorzeichenbits mit dem Eintragsanschluss des niedrigstwertigen Bits verbunden wird, anstatt den Eintrag des niedrigstwertigen Bits voreinzustellen. Alternativ wird der Austrag des Vorzeichenbits zur generierten Summe addiert. Wenn das niedrigstwertige Bit in der F-Stufe errechnet werden soll, dann wird der Eintrag C&sub0; auf Null voreingestellt, indem eine logische Null an EintragT oder EintragB angelegt und die Speicherzelle MC so gesetzt wird, dass das Signal zu C&sub0; gesendet wird. Wenn das niedrigstwertige Bit in der G-Stufe errechnet werden soll, dann wird der Eintrag C&sub1; durch einem der drei Pfade im Multiplexer M101 wie oben erörtert auf Null voreingestellt. Zum Erzielen der logischen Null durch den F3-Anschluss wird ein H-Signal an F3 angelegt (da es invertiert wird). Zum Erzeugen des Logiksignals durch CL7 wird die logische Null an CL7 angelegt. Zum Erzeugen der logischen Null durch F1 wird ein L-Signal an F1 angelegt.
Für eine Zweier-Komplement- und eine Einer-Komplement-Subtraktion muss der Ausgang des Multiplexers M2 in den L-Zustand gesetzt werden. Für eine Vorzeichen- Größen-Subtraktion ist der Ausgang von M2 davon abhängig, ob die Vorzeichen der beiden zu subtrahierenden Zahlen gleich sind. Für eine Vorzeichen-Größen-Subtraktion wird der Ausgang von M2 in den L-Zustand gesetzt, wenn die beiden Zahlen das gleiche Vorzeichen haben. Der Ausgang von M2 wird in den H-Zustand gesetzt, wenn die beiden Zahlen entgegengesetzte Vorzeichen haben.

Schaltung von Fig. 10, eingesetzt in einem Mehrbit-Addierer

Nachfolgend wird ein Mehrbit-Addierer unter Bezugnahme auf Fig. 11a beschrieben. Hier wird eine geordnete Matrix von Blöcken 1-4, bei der jeder Block eine Schaltung gemäß Fig. 10 aufweist, so vorgesehen, dass der in Fig. 10 mit Ci+2 und in Fig. 11a mit Austrag an jedem Logikblock bezeichnete Austrag mit dem Eintrag des Logikblocks darüber, in beiden Figuren mit EintragB bezeichnet, und dem Eintrag des Logikblocks darunter verbunden wird, der in beiden Figuren mit EintragT bezeichnet ist. Ferner kann jeder Logikblock selektiv ein Übertragssignal entweder vom Logikblock darüber (an Anschluss EintragT) oder vom Logikblock darunter (am Anschluss EintragB) empfangen. Ob ein Logikblock ein Übertragssignal vom Logikblock darüber oder vom Logikblock darunter empfängt, wird von der Speicherzelle MC gesteuert. Wenn MC im H-Zustand ist, dann ist der Transistor T152 eingeschaltet, und das Übertragssignal vom Logikblock darunter wird am Anschluss EintragB empfangen. Wenn MC im L-Zustand ist, dann ist der Transistor T151 eingeschaltet, und das Übertragssignal vom Logikblock darüber wird am Anschluss EintragT empfangen. So verbindet beispielsweise die Leitung L112 den Austragsanschluss von Block 2 mit dem Eintragsanschluss EintragB von Block 1 und mit dem Eintragsanschluss EintragT von Block 3. Ebenso verbindet die Leitung L113 den Austragsanschluss von Block 4 mit dem Eintragsanschluss EintragB von Block 3 und dem Eintragsanschluss EintragT von Block 5 (nicht dargestellt). Somit empfängt Block 3 ein Übertragssignal an EintragB von Block 4 auf L113 und an EintragT von Block 2 auf L112. Die Art und Weise, in der die Speicherzelle MC programmiert wird, bestimmt, welcher der Transistoren T151 und T152 eingeschaltet ist, und somit, welche der Übertragssignale von der internen Schaltungsanordnung von Logikblock 3 verwendet werden.
Wie in Fig. 10 dargestellt, werden zwei zusätzliche Gate-Verzögerungen pro zwei Bits durch die Inverter I101 und I102 addiert, um die Signalqualität auf einer langen Leitung zu erhalten (etwa vier Gate-Verzögerungen für vier Bits). Im Gegensatz dazu steht das Ausgangssignal Cout von vier kaskadierten konventionellen Schnellübertrags-Volladdierern, wie z. B. in Fig. 2 gezeigt, erst dann zur Verfügung, wenn ein XOR-Gate, vier AND-Gates und vier OR-Gates übertragen werden (neun Gate-Verzögerungen). Während Vorgriffsübertragsschaltungen, wie z. B. in Fig. 3 gezeigt, schnellere Übertragsfortpflanzungen nur durch eine weit höhere Dichtigkeit von Komponenten erzielen, braucht die Schaltung von Fig. 10 nicht mehr Komponenten als ein konventioneller Schnellübertragsaddierer.
Der Hauptvorteil der dedizierten Übertragsverbindungsschaltungsanordnung besteht darin, dass sie weitaus schneller arbeitet als eine programmierbare Übertragsverbindungsschaltungsanordnung. Diese erhöhte Leistung geht auf Kosten der Flexibilität der programmierbaren Verbindungen. Die in Fig. 11a gezeigte dedizierte Verbindungsschaltungsanordnung ist jedoch flexibel, da die Übertragssignale in einer von zwei Richtungen durch die Matrix übertragen werden können.
Fig. 11b zeigt eine Verbindungsstruktur, die keine dedizierte Verbindungsschaltungsanordnung zum Übertragen von Signalen in einer Reihe von Richtungen durch eine Matrix verwendet. Fig. 11 zeigt nur eine Teilmenge von Speicherzellen und Verbindungen, die in der Verbindungsstruktur zum Verbinden von Logikblöcken zur Bildung eines Mehrbit-Addierers oder einer anderen Mehrbit-Funktion notwendig wären, die Übertragslogik verwendet. Gemäß Fig. 11 kann der Ausgang C&sub0; von Logikblock 11-2 entweder mit dem Logikblock 11-1 oder mit dem Logikblock 11-3 verbunden werden, indem ein entsprechender Transistor eingeschaltet wird, den die Speicherzelte M11- 2 steuert, die den Ausgang des Logikblocks 11-2 mit der Verbindungsleitung 11-a verbindet. Wenn es gewünscht wird, den Ausgang C&sub0; des Logikblocks 11-2 mit dem Eingang CIB von Logikblock 11-1 zu verbinden, dann wird die Speicherzelle M11-1 so programmiert, dass sie ihren entsprechenden Transistor einschaltet, so dass das Signal auf Leitung 11-a zum Anschluss CIB von Block 11-1 übertragen wird. Wenn es gewünscht wird, den Ausgang C&sub0; mit dem Logikblock 11-3 zu verbinden, dann wird die Speicherzelle M11-3 eingeschaltet, um die Verbindungsleitung 11-a mit dem Eingang CIT des Logikblocks 11-3 zu verbinden. Weitere Speicherzellen (nicht dargestellt) können ebenfalls so programmiert werden, dass die Richtung der Signalfortpflanzung von einem Logikblock zum nächsten gesteuert wird. So lässt sich leicht ersehen, dass eine große Zahl von Speicherzellen benötigt wird, um Flexibilität bei der Steuerung der Fortpflanzungsrichtung des Übertragssignals durch die Stufen eines Mehrbit-Addierers zu erzielen.
Eine in Fig. 11c gezeigte weitere Schaltung weist eine weiterentwickelte dedizierte Übertragsverbindungsschaltungsanordnung auf. Diese dedizierte Verbindungsschaltungsanordnung ermöglicht die Erstellung einer Übertragskette auf serpentinenartige Weise mit beliebiger Lange. Einige der Blöcke sind wie in Fig. 11a konfiguriert, d. h. so, dass das Austragssignal zum Logikblock darüber und zum Logikblock darunter übertragen wird. Am oberen und am unteren Rand der Matrix sind die Schaltungen jedoch unterschiedlich konfiguriert. Am oberen Rand wird das Austragssignal eines Logikblockes zum Eintrag des unteren Logikblockes und zum Eintrag des Logikblockes auf der rechten Seite übertragen. Ferner empfängt jeder obere Logikblock ein Eintragssignal vom Logikblock darunter und von dem Logikblock auf der linken Seite. Jede Schaltung am Boden ist so konfiguriert, dass das Austragssignal eines Logikblocks zum Eintrag des Logikblocks darüber und zum Eintrag des Logikblocks auf der rechten Seite übertragen wird. Ferner empfängt jede untere Schaltung ein Eintragssignal vom Logikblock darüber und vom Logikblock auf der linken Seite. Die Speicherzelle MC jedes Logikblocks steuert, welches Eintragssignal der beiden verfügbaren Eintragssignale von dem Logikblock empfangen wird, wie in Verbindung mit 11a erörtert wurde.
Die in Fig. 11c gezeigte hochentwickelte dedizierte Verbindungsschaltungsanordnung ist insbesondere bei der Erzielung erhöhter Flexibilität bei Design-Layouts nützlich. Mehrbit-Addierer oder -zähler oder andere Mehrbit- Arithmetikfunktionen brauchen nicht auf eine bestimmte Spalte von Logikblöcken beschränkt zu sein. So kann beispielsweise ein Acht-Bit-Zähler in Hufeisenkonfiguration ausgeführt werden, die aus Logikblöcken B3, B4, A4 und A3 besteht, wobei A3 das niedrigstwertige Bit und das nächste höherwertige Bit, A4 die nächsten beiden höherwertigen Bits, B4 das nächste und schließlich B3 die beiden höchstwertigen Bits enthält. Die Speicherzellen MC (Fig. 10) jedes Blockes werden so programmiert, dass das Übertragssignal von C&sub0; von Logikblock A3 zu CIT von Logikblock A4, dann von C&sub0; von Logikblock A4 zu CIB von Logikblock B4 und schließlich von C&sub0; von Logikblock B4 zu CIB von Logikblock B3 gesendet wird. Da die interne Schaltungsanordnung der Logikblöcke (wie in Fig. 10 gezeigt) die Umgehung der Übertragslogik von (einem) beliebigen Bit(s) ermöglicht, braucht der Acht-Bit- Zähler (oder eine andere Funktion mit Übertragslogik) nicht in benachbarten Blöcken realisiert zu werden. So könnten sich beispielsweise die niedrigstwertigen Bits im Logikblock A2 anstatt A3 befinden, während sich die übrigen sechs Bits wie im obigen Beispiel in A4, B4, B3 befinden. Durch geeignetes Programmieren der Speicherzellen CL2 und CL3 und CL6 in Block A3 umgeht das Übertragssignal C&sub0; von Logikblock A2 die Übertragslogik von Logikblock A3 und geht weiter zu CIT von Logikblock A4.

Übertragslogikschaltungen gemäß der vorliegenden Erfindung

Fig. 12a illustriert einen konfigurierbaren Logikblock CLB, der die Ausgestaltung von Fig. 8b ausführt. Vier Funktionsgeneratoren F, G, H und J sind im Logikblock CLB enthalten. Die Funktionsgeneratoren F, G, H und J umfassen jeweils Nachschlagtabellen, wie oben in Verbindung mit den Fig. 9a bis 9d erörtert wurde. Somit stellt jeder Funktionsgenerator irgendeine Funktion der Eingangssignale F0 bis F3, G0 bis G3, H0 bis H3 bzw. J0 bis J3 bereit. Zum Ausführen einer Arithmetikfunktion von Eingangsvariablen A und B wird ein Bit in jedem der Funktionsgeneratoren gehandhabt. So kann beispielsweise das Summenbit S&sub0; der niedrigsten Ordnung anhand der Bits von A und B der niedrigsten Ordnung, nämlich Bits A&sub0; und B&sub0;, im F-Funktionsgenerator errechnet werden. Bit A&sub0; wird an den FB- Eingangsanschluss sowie an einen Eingangsanschluss F0, F1, F2 oder F3 des F- Funktionsgenerators angelegt. Bit B&sub0; wird an einen anderen Anschluss des F- Funktionsgenerators angelegt oder in dem Funktionsgenerator als eine Funktion der anderen Eingänge generiert. Zur Durchführung einer Addition wird eine logische 0 an die Eintragsleitung CIN angelegt. Ebenso werden die Bits A&sub1; und B&sub1; zum G-Funktionsgenerator gesendet, usw. für die Bits höherer Ordnung. Die Funktionsgeneratoren werden jeweils so programmiert, dass die entsprechende Nachschlagtabelle zum Erzeugen der XOR-Funktion der Bits A und B geladen wird, wie durch Einheit 903 von Fig. 8b angezeigt wird. (Wie in Fig. 8b gezeigt, kann der B-Eingangswert innerhalb des Funktionsgenerator in Abhängigkeit anderer Eingänge auf Leitungen generiert werden, die nicht für den A-Eingang verwendet werden. Dies ist deshalb möglich, weil der Funktionsgenerator eine beliebige Funktion von vier Eingängen bereitstellen kann). Somit führen die Funktionsgeneratoren eine beliebige Datenmodifikation 921 aus und generieren jeweils die XOR-Funktion 922 der entsprechenden Bits Ai und Bi. Diese Ausgestaltung begrenzt keine Arithmetikvorgänge zu Vier-Bit-Zahlen, weil der CLB als Teil einer Matrix von CLBs gebildet wird, und Bits höherer Ordnung in CLBs gehandhabt werden können, die über dem gezeigten CLB angeschlossen sind.
Mit den Funktionsgeneratoren sind Schnellübertrags-MUXs C1, C2, C3 und C4 assoziiert. Der MUX C1 empfängt ein Eintragssignal CIN (das 0 ist, wenn der arithmetische Vorgang Addition ist und der F-Funktionsgenerator die Bits niedrigster Ordnung empfängt) und ein B-Eingangssignal FB, und erzeugt ein Ausgangssignal C1OUT. Der MUX C2 empfängt das C1OUT-Signal und ein zweites B-Eingangssignal GB und erzeugt ein Ausgangssignal C2OUT. Die MUXs C3 und C4 sind gleichwertig angeschlossen. Der MUX C4 erzeugt das COUT-Signal vom Logikblock CLB. Die Funktionsgeneratoren F, G, H und J erzeugen als Ausgangssignale X, Y, Z und V jeweils das entsprechende Übertragsausbreitungssignal Pi. Diese Ausgangssignale steuern Übertrags-MUXs C1, C2, C3 und C4, wie in Verbindung mit Fig. 6a erörtert wurde, und erzeugen somit eine kumulative Austragsfunktion COUT.
Das Übertragssignal muss regelmäßig neu gespeist werden, wie in Verbindung mit den Invertern I101 und I102 von Fig. 10 erörtert wurde. Die Frequenz, mit der Neuspeisungspuffer bereitgestellt werden, ist von der Verbindungsarchitektur abhängig, in der die Erfindung zum Einsatz kommt. Wie in Fig. 12a gezeigt, wird ein Neuspeisungspuffer, der die Inverter I121 und I122 umfasst, alle vier Multiplexer im Übertragspfad oder einmal pro CLB positioniert. In einer anderen Ausgestaltung werden Neuspeisungspuffer alle zwei Multiplexer im Übertragspfad bereitgestellt, so dass zwei Neuspeisungspuffer in jedem CLB vorgesehen werden. Die Erfindung ist natürlich nicht auf eine Architektur begrenzt, bei der ein CLB vier Funktionsgeneratoren umfasst. Es sind auch viele weitere Variationen möglich.
Die Ausgestaltung von Fig. 12a verwendet einen anderen CLB, der mit dem gezeigten identisch ist, sich aber daneben, vorzugsweise rechts oder links von dem gezeigten, befindet, um die Summe Si von Fig. 8b zu erzeugen. Zur Bereitstellung des Übertragsausbreitungssignals Pi zum Summen-CLB auf der linken oder rechten Seite werden die MUXs B1, B2, B3 und B4 von ihren jeweiligen Speicherzellen 1 und 5 gesetzt, um die Ausgänge der Übertrags-MUXs C1, C2, C3 und C4 weiterzuleiten. Die Speicherzellen 3 und 7 werden ebenso gesetzt, um zu bewirken, dass die MUXs S3 und S1 die Ausgänge der MUXs B3 und B1 weiterleiten. Somit erscheinen die Ausgänge der Übertrags-MUXs C1, C2, C3 und C4 an den Ausgangsleitungen XB, YB, ZB und VB. Im Summen-CLB auf der linken oder rechten Seite des Übertrags-CLB ist der Ausgang XB mit der Leitung FB und einem der Eingänge F0 bis F3 verbunden. Der Ausgang X ist mit einem anderen der Eingänge F0 bis F3 verbunden. Äquivalente Verbindungen werden mit den G-, H- und J-Funktionsgeneratoren vorgenommen. Im Summen-CLB erzeugen dann die Funktionsgeneratoren F, G, H und J die Summenausgänge für aufeinanderfolgende Bits.
Fig. 12b zeigt eine weitere Ausgestaltung der Erfindung, die nur einen einzigen Funktionsgenerator pro Bit erfordert. Der CLB von Fig. 12b ist dem von Fig. 12a ähnlich, enthält jedoch XOR-Gates S1 bis S4 zum Errechnen der Summe.
In der Ausgestaltung von Fig. 12a steuert eine einzelne Speicherzelle 1 beide MUXs B3 und B4, während in der Ausgestaltung von Fig. 12b der MUX B4 von der Speicherzelle 9 gesteuert wird, und der MUX B3 ist ein MUX mit drei Eingängen, der von den Speicherzellen 6 und 7 gesteuert wird. Und, wie erörtert, werden in der Ausgestaltung von Fig. 12a Übertrag und Summe eines Bits in zwei verschiedenen CLBs errechnet, während in der Ausgestaltung von Fig. 12b die XOR-Gates S1 bis S4 es zulassen, dass sowohl Übertrag als auch Summe in einem einzelnen CLB errechnet werden. Somit ist die Ausgestaltung von Fig. 12b effizienter für die Ausführung von Arithmetikfunktionen, und die Ausgestaltung von Fig. 12a hat eine höhere Dichtigkeit und daher geringere Kosten pro CLB. Natürlich sind viele weitere Variationen möglich. So kann beispielsweise in Fig. 12b die Speicherzelle 9 MUX B3 steuern und auch eine der Speicherzellen 6 und 7 ersetzen, um eine Einzelsteuerung zu MUX B4 bereitzustellen, um eine Speicherzelle einzusparen. In einer weiteren Ausgestaltung kann eine Speicherzelle den Übertragsmodus in allen vier Speicherzellen B1 bis B4 aktivieren.
Man beachte, dass in den Ausgestaltungen der Fig. 12a und 12b keine Notwendigkeit für die Multiplexer M1, M3 und M4 von Fig. 10 oder für die zugehörigen Konfigurationsspeicherzellen zum Konfigurieren der Multiplexer M1, M3 und M4 besteht. Man beachte auch, dass im Gegensatz zu Fig. 10, die Funktionsgeneratoreingänge, z. B. F0 bis F3, vollständig austauschbar sind. Ein Eingangssignal kann zu einem beliebigen gewählten dieser Eingänge geleitet werden, was dann von Vorteil sein kann, wenn die Signale durch die Verbindungsstruktur geleitet werden, wie nachfolgend erörtert wird. Man beachte auch, dass in den Fig. 12a und 12b jede Datenmodifizierungslogik (siehe Datenmodifikationseinheit 921 in Fig. 8b) vollständig vom Benutzer wählbar und nicht dadurch beschränkt ist, dass Arithmetikeingänge auf bestimmte Stifte gelegt werden müssen. Somit kann die Software, die das Benutzer-Design leitet, eine Route leichter finden, und die Route benötigt gewöhnlich einen kürzeren Weg. Beim Vergleich der Erfindung gemäß Fig. 8b mit dem Bauelement von Fig. 8a, setzt das Bauelement von Fig. 8a ferner voraus, dass die Eingänge Ai, Bi und Ci an den Funktionsgenerator 902 angelegt werden, wodurch die Zahl der zusätzlichen Eingänge auf einen begrenzt wird. Im Gegensatz dazu, kann die Ausgestaltung von Fig. 8b in der Datenmodifikationsfunktion 921 eine beliebige Funktion von drei Variablen aufnehmen. Wenn die Summe Si in einem anderen Funktionsgenerator 904 errechnet wird, dann kann dieser Funktionsgenerator die Si- Funktion im Datenmodifikationsbereich 927 durch eine beliebige Funktion von zwei zusätzlichen Eingängen modifizieren.

Zusätzliche Funktionalität

Wenn die Übertragsmultiplexer C1 bis C4 von Fig. 12a oder 12b nicht für die Übertragsfunktion in einem Arithmetikvorgang verwendet werden, dann können sie zum Erzeugen der AND- oder OR-Funktion sowie bestimmter anderer Funktionen zum Einsatz kommen. So wird beispielsweise durch Anlegen einer logischen 0 auf die Leitung FB von Fig. 12a ein Multiplexer C1 so programmiert, dass die AND-Funktion des X-Ausgangssignals des F-Funktionsgenerators und des Eintragssignals CIN erzeugt wird. Durch Anlegen einer logischen 1 an die Leitung FB wird der Multiplexer C1 so programmiert, dass er die OR- Funktion des Komplements des X-Ausgangssignals und des Eintragssignals CIN generiert.

Verlegungsarchitektur, bei der Übertragsschaltung verwendet werden kann

Eine Architektur zum Leiten von Signalen von einem CLB zu einem anderen ist in den Fig. 12c und 12d illustriert. Fig. 12c zeigt eine Fliese, die Logik und Verlegung kombiniert. Fig. 12d zeigt zwei horizontal benachbarte Fliesen, TILE1,1 und TILE2,1, die so miteinander verbunden sind, wie es der Fall ist, wenn ein Chip wie z. B. das in Fig. 12e gezeigte gebildet wird. Die nach rechts verlaufenden Leitungen in TILE1,1 sind auf die nach links in TILE2,1 verlaufenden Leitungen ausgerichtet und mit ihnen verbunden. Die Kernfliese von Fig. 12c beinhaltet auch Leitungen am oberen und unteren Ende der Fliese. Wenn eine über die andere gesetzt wird, dann stehen die oberen und die unteren Leitungen auch miteinander in Verbindung. In einem kompletten integrierten Circuit-Chip werden die Fliesen von Fig. 12c so kombiniert, dass sich eine Struktur wie die in Fig. 12e gezeigte ergibt, bei der Elemente C Kernfliesen enthalten, Elemente N, S, E und W Fliesen am nördlichen, südlichen, östlichen und westlichen Rand für den Eingang und den Ausgang zum Chip umfassen, und die Elemente NW, NE, SW und SE Eckfliesen für zusätzliche Chip-Ein- und - ausgänge umfassen. Aufgrund von Teilern wie DS und DC können benachbarte stromführende Leitungen programmierbar verbunden oder nicht verbunden werden.
In Fig. 12c ist der CLB von Fig. 12a oder 12b näher zur Mitte der Figur hin dargestellt. Die Eingangsleitungen JB bis CLK auf der linken Seite in den Fig. 12a und 12b sind auch entsprechend auf der linken Seite des CLB von Fig. 12c positioniert. Der Einfachheit halber sind nur die Leitungen JF, F0 und CLK bezeichnet. Wie in Fig. 12a oder 12b, verläuft die Eintrags-Eingangsleitung CIN vom unteren Rand der Zeichnung in den CLB, und die Austragsleitung COUT verläuft vom oberen Rand der Zeichnung hinaus. Die Ausgangsleitungen VB bis X verlaufen von der rechten Seite des CLB in Fig. 12a und 12b sowie in Fig. 12c. In Fig. 12c sind nur die Leitungen VB und X bezeichnet. Fig. 12c zeigt auch 24 Eingangsauswahlleitungen M0 bis M23, von denen nur M23 der Einfachheit halber bezeichnet ist. Die Leitungen M0 bis M23 wählen Eingangssignale von den Fliesen aus dem Norden, Süden, Osten und Westen für den Eingang zum CLB. Viele kleine offene Kreise sind in Fig. 12c dargestellt. Jeder repräsentiert einen programmierbaren Verbindungspunkt oder PIP, der mit Hilfe eines Transistors, mehrerer Transistoren, einer Trennsicherung, einer EPROM-Zelle oder einem anderen Mittel so programmiert werden kann, dass die horizontale Leitung und die vertikale Leitung, die sich in dem Kreis kreuzen, elektrisch verbunden sind. Der Einfachheit halber ist nur ein PIP bezeichnet. Fig. 12c zeigt auch Hartverbindungen, die jeweils durch einen schwarzen Fleck dargestellt sind. Die CLB-Ausgangsleitungen VB bis X können programmierbar durch einen PIP mit einer der Leitungen verbunden werden, z. B. Q0 mit Hartverbindungen.
Bezugnehmend auf Fig. 12d, kann das Ausbreitungssignal Pi am X-Ausgang des F- Funktionsgenerators von CLB1,1 in der Fliese TILE1,1 durch PIPX1,1,1 mit der Direktverbindungsleitung Q01,1 verbunden werden, die in die Fliese TILE2,1 verläuft, und kann durch PIPF04,2,1 mit dem F0-Eingang von CLB2,1 verbunden werden. Wie Fig. 12a zeigt, ist das Austragssignal Ci+1 vom Schnellübertrags-MUX C1 durch Multiplexer B1 und S1 mit dem XB-Ausgang von CLB1,1 verbunden. PIPXB2,1,1 verbindet sich mit einer anderen Direktverbindungsleitung Q11,1, die durch PIPGB3,2,1 mit der Eingangsleitung G0 des G- Funktionsgenerators von CLB2,1 verbunden ist. Dies dient als Eintragseingang Ci für das nächste Summenbit, das im G-Funktionsgenerator von TILE2,1 errechnet werden soll. Bits höherer Ordnung sind entsprechend verbunden. Somit treten die Fortpflanzungs- und Schnellübertragsfunktionen im TILE1,1 und die Summenfunktion im TILE2,1 auf.
Die vollständige Austauschbarkeit der Stifte F0 bis F3 kann eine von zwei vorteilhaften Auswirkungen haben. In der Ausgestaltung von Fig. 12d kann eine geringe Zahl von PIPs eine ausreichende Verknüpfbarkeit ergeben. Da jeder PIP etwa sechs Transistoren erfordert, wird durch eine Verringerung der Zahl von PIPs die Größe des Chips verringert. Alternativ steht, wenn mehr PIPs bereitgestellt werden, ein schneller Weg für alle Funktionsgeneratoreingänge allgemein zur Verfügung, und daher ist der Chipbetrieb schneller.

Zusammenfassung

Es wurden zwei Ausgestaltungen der Erfindung in Verbindung mit den Fig. 12a und 12b ausführlich beschrieben. Weitere Ausgestaltungen der vorliegenden Erfindung, die die hierin gelehrten Merkmale aufweisen, werden für eine Fachperson im Hinblick auf die obige Offenbarung offensichtlich sein. So ist es beispielsweise möglich, Logikblöcke miteinander zu verbinden, die nicht nebeneinander liegen. Ferner zeigen die Fig. 12a und 12b zwar einen Logikblock mit vier Übertragslogikstufen und vier Funktionsgeneratoren, doch können die Logikblöcke auch mit anderen Stufenzahlen gebildet werden.
Für ein weiteres Beispiel ist es offensichtlich, dass, obwohl die Steuerschaltungsanordnung der Fig. 12a und 12b als durch Speicherzellen gesteuert beschrieben wurde, diese Speicherzellen SRAM-Speicherzellen, EPROMS, EEPROMS, Sicherungen oder Trennsicherungen sein können. Es ist auch offensichtlich, dass Steuersignale durch Ausgangssignale von Logik-Gates und andere verfügbare Signale bereitgestellt werden können.

Claims

1. Programmierbare Logikanordnung, umfassend eine Matrix aus Logikblöcken, wobei jeder Logikblock wenigstens eine Schaltung hat, umfassend:

ein Mittel zum Erzeugen eines ersten Eingangswertes (Bi);

einen Eingangsanschluss zum Anlegen eines zweiten Eingangswertes (Ai);

einen Eintragsanschluss (Ci) und einen Austragsanschluss (Ci+1);

einen Multiplexer (923) zum Verbinden des genannten Eingangsanschlusses oder des genannten Eintragsanschlusses mit dem genannten Austragsanschluss; und

eine Nachschlagtabelle (903) zum Erzeugen eines Ausbreitungssignals, das bewirkt, dass der genannte Multiplexer den genannten Eingangsanschluss mit dem genannten Austragsanschluss verbindet, wenn - und nur dann - der genannte erste Eingangswert gleich dem genannten zweiten Eingangswert (Ai = Bi) ist, und den genannten Eintragsanschluss mit dem genannten Austragsanschluss verbindet, wenn - und nur dann - der genannte erste Eingangswert nicht gleich dem genannten zweiten Eingangswert (Ai ≠ Bi) ist, wobei der genannte erste Eingangswert (Bi) von einer Mehrzahl von Eingängen in die genannte Nachschlagtabelle abhängig ist.

2. Programmierbare Logikanordnung nach Anspruch 1, ferner umfassend:

ein Funktionserzeugungsmittel (904), das das genannte Ausbreitungssignal und ein Signal auf dem genannten Eintragsanschluss als Eingang empfängt, wobei das genannte Funktionserzeugungsmittel die XOR-Funktion des genannten Ausbreitungssignals und das genannte Signal an dem genannten Eintragsanschluss erzeugen kann.

3. Programmierbare Logikanordnung nach Anspruch 2, bei der das genannte Funktionserzeugungsmittel (904) ein XOR-Gate ist.

4. Programmierbare Logikanordnung nach Anspruch 1, bei der zwei benachbarte der genannten Logikblöcke die Summe und den Übertrag der genannten Eingangswerte berechnen, wobei dieser Logikblock zum Errechnen der Summe eine Nachschlagtabelle (904) umfasst, die alle Funktionen von wenigstens zwei Eingängen erzeugen kann.

5. Programmierbare Logikanordnung nach Anspruch 1, bei der das genannte Mittel zum Erzeugen eines ersten Eingangswertes (Bi) ferner eine Funktion umfasst, die in der genannten Nachschlagtabelle gespeichert ist und die den genannten ersten Eingangswert als vom Anwender wählbare Funktion der genannten Mehrzahl von Eingängen bereitstellt.