DE4034559C2 - Sperrschicht-Feldeffekttransistor und Verfahren zu seiner Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf einen Sperrschicht-Feld­ effekttransistor gemäß dem Oberbegriff des Patentanspruchs 1 mit einem pn-Junction Gate (nachfolgend als JFET bezeich­ net) sowie auf ein Verfahren zur Herstellung dieses Tran­ sistors und insbesondere auf JFETs aus einem Verbundhalb­ leiter, beispielsweise aus Galliumarsenid.

Die Fig. 1 zeigt einen Querschnitt durch einen konventio­ nellen Sperrschicht-Feldeffekttransistor (junction field effect transistor) Der Transistor enthält eine metallische Sourceelektrode 1, eine metallische Gateelektrode 2 und ei­ ne metallische Drainelektrode 3. Die Gateelektrode 2 befin­ det sich auf einem Gatebereich 4, der einen Restteil einer Schicht 4 vom p-Typ darstellt. Die Source- und Drainelek­ troden 1 und 3 liegen auf einer n-Typ-Kanalschicht 6 und bilden ohmsche Kontakte mit dieser Kanalschicht 6. Der Ga­ tebereich 4 liegt ebenfalls auf der Kanalschicht 6 zwischen den Source- und Drainelektroden 1 und 3 und bildet mit der Schicht 6 einen gleichrichtenden Übergang (rectifying junc­ tion). Typischerweise liegt die Kanalschicht 6 auf einer Pufferschicht 8, die undotiert ist. Die gesamte Struktur befindet sich auf einem Substrat 9, beispielsweise auf ei­ nem halbisolierenden Galliumarsenidsubstrat, wenn die ande­ ren im JFET verwendeten Materialien Galliumarsenid oder Aluminium-Galliumarsenid sind. Der Gatebereich 4 wird durch Ätzen einer halbleitenden Schicht erhalten, die durch epi­ taktisches Aufwachsen, beispielsweise durch Molekularstrah­ lepitaxie (MBE) auf der Kanalschicht 6 gebildet wird. Die Fläche des zwischen dem Gatebereich 4 und der Kanalschicht 6 liegenden Übergangs bzw. Zonenübergangs (junction) wird durch die Stärke des Ätzens der epitaktischen Schicht ge­ steuert.

Die Betriebseigenschaften des in Fig. 1 gezeigten JFETs, insbesondere sein Frequenzverhalten, hängen von der Fläche des Zonenübergangs zwischen dem Gatebereich 4 und der Ka­ nalschicht 6 ab. Die Grenzfrequenz bzw. Abschneidefrequenz f_T des JFETs bei Verwendung in einem Verstärker oder die maximale Oszillatorfrequenz f_max bei Verwendung des JFETs in einem Oszillator sind typischerweise besser als die Ab­ schneidefrequenz und Oszillatorfrequenz eines durch Ionen­ implantation gebildeten JFETs, wie nachfolgend beschrieben wird. Jedoch ist die Steuerung des Ätzschrittes zur Bildung des Zonenübergangs zwischen dem Gatebereich 4 und der Ka­ nalschicht 6 schwierig, so daß sich für Einrichtungen, die an sich identische Eigenschaften haben sollten, unter­ schiedliche Eigenschaften ergeben, wenn sie zu unterschied­ lichen Zeiten hergestellt werden.

Nachfolgend wird anhand der Fig. 2 näher beschrieben, warum die Eigenschaften des JFETs mit der in Fig. 1 gezeigten Struktur schwanken können. Gemäß Fig. 2 besitzt eine Kanal­ schicht 6 eine Breite W von 200 µm, wobei der Abstand 1 zwischen dem Gatebereich 4 und der Sourceelektrode 1 nur 1 µm beträgt. Um sicherzustellen, daß die gesamte p-Typ- Schicht zwischen Source- und Drainelektrode mit Ausnahme des Gatebereichs 4 in einem Ätzschritt entfernt bzw. abge­ tragen wird, wird auch die n-Typ-Kanalschicht 6 geätzt und partiell entfernt, und zwar in der Nachbarschaft des Gate­ bereichs 4. Die Fig. 2 zeigt die Grenzfläche zwischen der Kanalschicht 6 und der Gateschicht 4 vor dem Ätzen in ge­ brochenen Linien, wobei die durchgezogenen Linien die Ka­ nalschicht 6 nach dem Ätzen zeigen. Beim Ätzen werden typi­ scherweise 100 bis 300 Å (10 bis 30 nm) der Kanalschicht 6 abgetragen. Die Dicke t des Kanals variiert also von etwa 1000 Å (100 nm) in der Nähe von Source- und Drainelektroden bis hin zu etwa 700 Å (70 nm) an den beiden einander gegen­ überliegenden Seiten des Gatebereichs 4. Die Trägerkonzen­ tration n von Elektronen in der Kanalschicht 6 liegt typi­ scherweise bei etwa 1,5 × 10¹⁷ cm^-3, während die Elektro­ nenmobilität µ_e etwa 4000 cm²/(V s) beträgt. Der Sourcewi­ derstand R ergibt sich zu:

R = (ρ/t) (1/W).

Hierin sind ρ der spezifische Widerstand des Materials (= (1/qnµ_e) und q die Elektronenladung (= 1,601 × 10^-19 C). Für eine typische Trägerkonzentration und Beweglichkeit ist ρ = 1,041 × 10^-2 Ohm-cm.

Liegt die Kanaldicke t konstant bei 1000 Å (100 nm), so be­ trägt der Sourcewiderstand R = 5,2 Ohm. Beträgt die Dicke t des Kanals aber nur 700 Å (70 nm), weil 300 Å (30 nm) von der Kanalschicht beim Ätzen abgetragen worden sind, so steigt der Sourcewiderstand R auf 7,5 Ohm an. Die Änderung des Sourcewiderstands P beträgt also 44%, je nachdem, wie weit die Kanalschicht beim Ätzen abgetragen worden ist.

Versuche haben gezeigt, daß der Sourcewiderstand in sehr viel größerem Umfang schwankt, beispielsweise um etwa 100%, wenn JFETs durch dasselbe Verfahren, jedoch zu unter schied­ lichen Zeiten, hergestellt werden.

Die Fig. 3 zeigt einen Querschnitt durch den Aufbau eines konventionellen Sperrschicht-Feldeffekttransistors, der durch Ionenimplantation nach einem Verfahren hergestellt wird, das sehr ähnlich zu jenem ist, das konventionell zur Herstellung von Schottky-Feldeffekttransistoren aus Galli­ umarsenid benutzt wird. In Fig. 3 sind die gleichen Elemen­ te wie in den anderen Figuren mit den gleichen Bezugszei­ chen versehen. Gemäß dem in Fig. 3 gezeigten Aufbau liegt der p-Typ-Gatebereich 4 innerhalb der n-Typ-Kanalschicht 6 sowie an deren Oberfläche, und zwar dort, wo die Gateelek­ trode 2 angeordnet ist. Die Struktur nach Fig. 3 enthält ähnliche oder identische Source- und Drainbereiche 7 und 7′ jeweils unterhalb der Sourceelektrode 1 und der Drainelek­ trode 3, wobei diese Bereiche 7, 7′ relativ stark n⁺ do­ tiert sind. Ein JFET dieses Typs kann beispielsweise da­ durch hergestellt werden, daß die Schicht 6 vom n-Typ durch epitaktisches Aufwachsen, durch Diffusion oder durch Ione­ nimplantation von Verunreinigungen erzeugt wird. Anschlie­ ßend wird der Zentralbereich der Schicht 6 vom n-Typ mas­ kiert, um Ionen abzuschirmen, wobei dann die Bereiche 7 und 7′ vom n⁺-Typ durch Ionenimplantation erzeugt werden. Schließlich wird der Gatebereich 4 vom p-Typ durch Diffusi­ on oder durch Ionenimplantation gebildet, und zwar unter Verwendung einer Maske, die den außerhalb des Gatebereichs 4 liegenden Bereich gegenüber zu dotierenden Ionen vom p- Typ während der Ionenimplantation oder Ionendiffusion ab­ schirmt. Die sich ergebende JFET-Struktur läßt sich genauer herstellen als die Struktur nach Fig. 1, da kein Ätzprozeß im Bereich der pn-Übergangs erforderlich ist. Der auf diese Weise erhaltene pn-Übergang weist jedoch eine parasitäre Kapazität auf, und zwar zusätzlich zur bereits vorhandenen Gatekapazität, wodurch sich das Frequenzverhalten des JFETs verschlechtert.

Das Frequenzverhalten eines Feldeffekttransistors wird häu­ fig durch die Abschneidefrequenz f_T (cutoff frequency) dar­ gestellt. Diese ergibt sich zu

f_T = (g_m/2πC_gs).

Hierin sind g_m die Steilheit bzw. der Übertragungsleitwert (transconductance) der Einrichtung und C_gs die Kapazität zwischen Gate und Source.

Die Elemente der parasitären Kapazität der Struktur nach Fig. 3 sind in den Fig. 4(a) und 4(b) dargestellt. Fig. 4(a) zeigt einen Querschnitt durch den Zentralbereich des JFETs nach Fig. 3, wobei der Zentralbereich den Gatebereich 4 und die Gateelektrode 2 enthält. Die Struktur des Über­ gangs bzw. Zonenübergangs ist vergrößert in Fig. 4(b) dar­ gestellt. Ferner ist in Fig. 4 die Verarmungsschicht einge­ zeichnet, die im Bereich des Übergangs zwischen dem Gatebe­ reich 4 vom p-Typ und der Kanalschicht 6 vom n-Typ erzeugt wird. Die Verarmungsschicht trägt das Bezugszeichen 10. Die kapazitiven Komponenten der Verarmungsschicht 10 sind C′_o im tiefsten Teil des Übergangs, der parallel zur Oberfläche liegt, auf der sich die Gateelektrode 2 befindet, und C′_f in den beiden Seitenbereichen des Übergangs, die praktisch quer bzw. senkrecht zur Oberfläche liegen, auf der sich die Gateelektrode 2 befindet. Diese kapazitiven Komponenten liegen elektrisch parallel zueinander, so daß sich die Ge­ samtkapazität durch ihre arithmetische Summe ergibt, also zu C_gs = C′_o + 2C′_f.

Ein spezielles Beispiel der Kapazität des JFETs nach Fig. 3 ist in Fig. 5 dargestellt. Bei diesem Beispiel betragen die Gatelänge 1, also die Länge des Gatebereichs zwischen der Source- und der Drainelektrode, 0,5 µm, die Kanalbreite 200 µm und die Tiefe t des Gatebereichs 0,1 µm. Die kapazitive Komponente an jeder der Querseiten des Gatebereichs liegt bei etwa 1/5 der Kapazität des tiefsten Teils des Gatebe­ reichs, wenn die oben genannten Abmessungen realisiert sind. Für eine Steilheit (transconductance) von 200 ms/mm und eine Kapazität pro Flächeneinheit von 1,0 × 10^-12 F/min liegt die Abschneidefrequenz (cutoff frequency) f_T bei die­ ser herkömmlichen Struktur bei etwa 30 GHz. Diese Abschnei­ defrequenz ist sehr viel kleiner als gewünscht. Die JFET- Struktur nach Fig. 1 weist eine kleinere Sperrschichtkapa­ zität (junction capacitance) als die Struktur nach Fig. 3 auf, da keine Lateralkomponenten der Sperrschichtkapazität in der Struktur nach Fig. 1 vorhanden sind. Ein JFET gemäß Fig. 1 besitzt daher eine höhere Abschneidefrequenz (cutoff frequency) f_T.

Wie die vorangegangene Beschreibung zeigt, muß nach dem Stand der Technik gewählt werden. Entweder lassen sich re­ produzierbar JFETs mit konsistenten Eigenschaften herstel­ len, indem die Planarstruktur nach Fig. 3 gebildet wird, oder es lassen sich Strukturen nach Fig. 1 herstellen, die infolge der reduzierten Gatekapazität ein besseres Fre­ quenzverhalten aufweisen, insbesondere eine höhere Ab­ schneidefrequenz f_T.

Der Erfindung liegt die Aufgabe zugrunde, einen Sperr­ schicht-Feldeffekttransistor zu schaffen, der verbesserte Hochfrequenz-Eigenschaften aufweist sowie eine Planarstruktur, die sich einfach und reproduzierbar mit konsistenten Eigenschaften herstellen läßt. Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfahren zum Herstellen eines solchen Transistors anzugeben.

Das erfindungsgemäße Verfahren ist durch die Merkmale von Anspruch 8 gegeben, und der erfindungsgemäße Transistor ist durch die Merkmale von Anspruch 1 gegeben, dessen Oberbegriff ausgehend vom Transistor gemäß Fig. 3 gebildet ist.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigt:

Fig. 1 einen Querschnitt durch einen herkömmlichen Sperr­ schicht-Feldeffekttransistor mit einer durch Ätzen gebildeten MESA-Struktur,

Fig. 2 ein perspektivisch dargestelltes Detail des Sperr­ schicht-Feldeffekttransistors nach Fig. 1,

Fig. 3 einen Querschnitt durch einen weiteren herkömmli­ chen Sperrschicht-Feldeffekttransistor, der durch Ionenimplantation oder Diffusion hergestellt wor­ den ist,

Fig. 4(a) und 4(b) Querschnittsansichten von Teilen des Sperrschicht-Feldeffekttransistors nach Fig. 3,

Fig. 5 eine Teilansicht des Sperrschicht-Feldeffekttran­ sistors nach Fig. 3,

Fig. 6 eine Querschnittsansicht eines Sperrschicht- Feldeffekttransistors in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung,

Fig. 7(a) bis 7(d) Herstellungsschritte zur Bildung des Sperrschicht-Feldeffekttransistors nach Fig. 6,

Fig. 8(a) und 8(b) Detailansichten von Teilen des Sperr­ schicht-Feldeffekttransistors nach Fig. 6, und

Fig. 9 eine graphische Darstellung der Verstärkung (gain) als Funktion der Frequenz bei einem Sperrschicht- Feldeffekttransistor nach der Erfindung sowie bei einem herkömmlichen Sperrschicht-Feldeffekttran­ sistor.

Ein Sperrschicht-Feldeffekttransistor (junction field ef­ fect transistor) in Übereinstimmung mit einem Ausführungs­ beispiel der Erfindung gemäß Fig. 6 enthält einen Halblei­ terkörper mit einer Anzahl von Elementen. Ein Substrat 9, beispielsweise aus halbisolierendem Galliumarsenid, trägt auf seiner Oberfläche eine Pufferschicht 8, die vorzugswei­ se aus undotiertem Galliumarsenid besteht. Die Puffer­ schicht 8 weist einen relativ hohen spezifischen Widerstand auf und kann wenigstens annähernd oder ganz vom Eigenlei­ tungstyp (intrinsic type) sein. Sie ist somit frei von Do­ tierstoffen. Andererseits kann das halbisolierende Substrat 9 wahlweise Verunreinigungen enthalten, beispielsweise Chrom, um halbisolierende Eigenschaften zu erzielen.

Im allgemeinen ähnliche oder identische und relativ hochdo­ tierte n⁺ Source- und Drainbereiche 7 und 7′ befinden sich voneinander beabstandet im Halbleiterkörper und reichen bis zur Körperoberfläche, die dem Substrat 9 abgewandt ist. Ei­ ne Sourceelektrode 1 und eine Drainelektrode 3 befinden sich auf der Oberfläche des Halbleiterkörpers und jeweils in ohmschem Kontakt mit den Source- und Drainbereichen 7 und 7′. Eine Schicht 6 vom n-Typ befindet sich innerhalb des Halbleiterkörpers und im Abstand von der genannten Oberfläche, auf der die Source- und Drainelektroden 1 und 3 angeordnet sind. Die Schicht 6 erstreckt sich zwischen den n⁺-Bereichen 7 und 7′ und verbindet beide elektrisch mit­ einander. Beispielsweise kann die Schicht 6 aus Galliumar­ senid bestehen oder in einem Transistor mit hoher Elektro­ nenbeweglichkeit (HEMT), der eine Version des JFETs dar­ stellt, aus Al_xGa_1-xAs, wobei 0 < × 1 ist. Besteht die Kanalschicht 6 aus Galliumarsenid, so arbeitet sie als Stromkanal, durch die hindurch ein Strom zwischen den Be­ reichen 7 und 7′ fließt. Besteht dagegen bei einem HEMT die Schicht 6 aus Al_xGa_1-xAs, so bildet sich ein zweidimensio­ nales Elektronengas (2DEG) in der Pufferschicht 8 benach­ bart zur Schicht 6 infolge des Heteroübergangs zwischen der Schicht 6 und der Pufferschicht 8. Da die Beweglichkeit der Elektronen im 2DEG sehr viel größer ist als in der Al_xGa_1-xAs-Schicht, fließt der Strom, also der Kanalstrom zwischen den Bereichen 7 und 7′, im wesentlichen in der Pufferschicht 8. Zum Zwecke der Identifikation wird jedoch auch die Schicht 6 als Kanalschicht bezeichnet, wenn ein HEMT betroffen ist, wobei jedoch zu berücksichtigen ist, daß dann die Kanalschicht 6 nicht als Stromkanal arbeitet. Ein Gatebereich 4 vom p-Typ erstreckt sich von der Oberflä­ che, auf der die Source- und Drainelektroden liegen, zur halbleitenden Kanalschicht 6 vom n-Typ und bildet einen gleichrichtenden Übergang (rectifying junction) an der Grenzfläche zwischen dem halbleitenden Gatebereich 4 vom p- Typ und der Schicht 6 vom n-Typ. Ein undotierter und halb­ leitender Materialbereich 5 mit relativ hohem spezifischem Widerstand befindet sich zwischen der Oberfläche, auf der die Source- und Drainelektroden angeordnet sind, und der Kanalschicht 6, wobei der Materialbereich 5 den Gatebereich 4 umgibt. Vorzugsweise weist der Bereich 5 mit relativ ho­ hem spezifischem Widerstand eigenleitende Eigenschaften auf, ist also weder vom n-Typ noch vom p-Typ. Am vorteil­ haftesten ist es, wenn der Bereich 5 undotiert ist. Eine Gateelektrode 2 ist auf derselben Oberfläche des halblei­ tenden Körpers angeordnet, auf der sich auch die Source- und Drainelektroden 1 und 3 befinden. Die Gateelektrode 2 steht in ohmschem Kontakt mit dem Gatebereich 4 und kann, wie die Fig. 6 zeigt, den Gatebereich 4 überragen und somit teilweise oberhalb des Bereichs 5 liegen, der den relativ hohen spezifischen Widerstand aufweist. Vorzugsweise be­ steht der Bereich 5 mit relativ hohem spezifischem Wider­ stand aus Galliumarsenid.

Ein Verfahren zur Herstellung der in Fig. 6 gezeigten Struktur wird nachfolgend anhand der Fig. 7(a) bis 7(d) nä­ her beschrieben. Die Herstellung des JFETs beginnt mit der Produktion eines Halbleiterkörpers, der die Struktur nach Fig. 7(a) aufweist. Der Halbleiterkörper wird dadurch ge­ bildet, daß auf einem Galliumarsenidsubstrat 9, vorzugswei­ se auf einem halbisolierenden Galliumarsenidsubstrat, durch epitaktisches Aufwachsen eine undotierte Galliumarsenid- Pufferschicht 8 gebildet wird. Die Pufferschicht 8 weist eine Dicke von etwa 1 µm auf. Sodann wird durch einen Auf­ wachsvorgang eine Kanalschicht 6 vom n-Typ auf der Puffer­ schicht 8 erzeugt, wobei die Dicke der Kanalschicht 6 im Bereich von 0,01 bis 0,5 µm liegt. Besteht die Kanalschicht 6 aus Galliumarsenid, so ist sie dotiert, um eine Ladungs­ trägerkonzentration von etwa 10¹⁷ bis 10¹⁹ cm^-3 zu bilden. In einem alternativen Ausführungsbeispiel der Erfindung, das sich auf einen HEMT bezieht, kann die Kanalschicht 6 aus Aluminium-Galliumarsenid bestehen und eine ähnliche Dicke und ähnliche elektrische Eigenschaften besitzen. Schließlich wird auf der Kanalschicht 6 durch einen Auf­ wachsvorgang eine undotierte Schicht 5 mit relativ hohem spezifischem Widerstand gebildet, wobei die Schicht 5 vor­ zugsweise aus Galliumarsenid besteht. Die Schicht 5 ist vorzugsweise eigenleitend, also weder vom n-Typ noch vom p- Typ. Höchst vorzugsweise ist die Schicht mit hohem spezifi­ schem Widerstand frei von Dotierstoffen, die innerhalb der Schicht freie oder eingefangene elektrische Ladungen her­ vorrufen könnten. Die genannten Schichten werden alle mit Hilfe konventioneller Techniken hergestellt, beispielsweise mit Hilfe der MBE-Technik, der MOCVD-Technik (metal organic chemical vapor deposition), usw.

Gemäß Fig. 7(b) wird eine Photoresistschicht 11a auf die einen relativ hohen spezifischen Widerstand aufweisende Schicht 5 aufgebracht und strukturiert, um zwei im Abstand voneinander liegende Bereiche freizugeben. Der Resistfilm maskiert den Zentralbereich des Halbleiterkörpers bei Durchführung einer Ionenimplantation, verhindert also den Durchgang von Ionen. Wie in Fig. 7(b) durch die Pfeile an­ gedeutet, werden Ionen, die eine Leitfähigkeit im n-Typ hervorrufen, in den Körper implantiert, um die beiden zu­ einander beabstandeten n⁺-Bereiche 7 und 7′ zu erzeugen. Typischerweise sind die implantierten Ionen Siliciumionen mit einer Energie von 175 KeV, wobei mit einer Dosis von 2 × 10¹² Ionen × cm^-2 dotiert wird. Die Ionen durchdringen die einen hohen spezifischen Widerstand aufweisende Schicht 5 und die Kanalschicht 6 und gelangen ferner in die Puffer­ schicht 8 hinein, so daß schließlich die n⁺-Bereiche 7 und 7′ erhalten werden. Besteht die Kanalschicht 6 aus Alumini­ um-Galliumarsenid und besteht ferner die Schicht 5 aus Gal­ liumarsenid, so werden die n⁺-Bereiche 7 und 7′ partiell Aluminium-Galliumarsenid und zum Teil Galliumarsenid ent­ halten. Nach der Ionenimplantation erfolgt ein Temperungs­ schritt bei 750°C für etwa 15 Minuten, um die implantierten Ionen zu aktivieren. Die Herstellung der n⁺-Bereiche 7 und 7′ ist dann beendet.

Nachdem entsprechend Fig. 7(c) die Photoresistmaske 11a entfernt worden ist, wird an ihrer Stelle eine neue Photo­ resistmaske 11b gebildet. Die Maske 11b enthält eine Öff­ nung im Zentralbereich, also in einem Bereich, der mittig zwischen den n⁺-Bereichen 7 und 7′ liegt. Die Maske 11b dient als Ionenimplantationsmaske, so daß nur Ionen durch die Öffnung in der Maske hindurch in die einen relativ ho­ hen spezifischen Widerstand aufweisende Schicht 5 implan­ tiert werden können, um dort eine Leitfähigkeit vom p-Typ hervorzurufen. Typischerweise werden Magnesiumionen mit ei­ ner Energie von 120 KeV und einer Dosis von 1 × 10¹² Ionen × cm^-2 implantiert. Nach der Ionenimplantation wird die Struktur getempert, und zwar bei etwa 800°C für 30 Minuten, um die Verunreinigungen vom p-Typ zu aktivieren und den Ga­ tebereich 4 vom p-Typ zu bilden.

Im letzten Schritt nach Fig. 7(d) werden, nachdem die Pho­ toresistmaske 11b entfernt worden ist, die Source- und Drainelektroden 1 und 3 niedergeschlagen, und zwar auf die jeweiligen n⁺-Bereiche 7 und 7′ an der Oberfläche des Halb­ leiterkörpers. Auf derselben Oberfläche, auf der sich die Source- und Drainelektroden 1 und 3 befinden, wird dann zu­ sätzlich die Gateelektrode 2 niedergeschlagen, die jedoch in Kontakt mit dem Gatebereich 4 steht. Vorzugsweise über­ ragt die Gateelektrode 2 auf der genannten Oberfläche den Gatebereich 4 seitlich, um auf diese Weise den Widerstand des Gates zu reduzieren. Die Gateelektrode 2 liegt also zum Teil auch noch auf der Schicht 5. Da die Schicht 5 einen relativ hohen spezifischen Widerstand aufweist oder intrin­ sisch ist, ergeben sich durch die ausgedehnte Gateelektrode keine schädlichen Effekte. Die genannten ohmschen Kontakt­ elektroden können typischerweise drei Schichten enthalten, nämlich AuGe/Ni/Au, wobei AuGe in Kontakt mit dem Halblei­ terkörper steht.

Der Sperrschicht-Feldeffekttransistor nach Fig. 6 ist dem konventionellen Sperrschicht-Feldeffekttransistor nach den Fig. 1 und 3 insofern überlegen, als einerseits gleichmäßi­ ge elektrische Eigenschaften gewährleistet werden können, auch wenn unterschiedliche dieser Transistoren zu verschie­ denen Zeiten hergestellt werden, und er andererseits ein besseres Hochfrequenzverhalten aufweist.

In den Fig. 8(a) und 8(b) ist der Gatebereich des JFETs nach der Erfindung im einzelnen dargestellt. Wie anhand der Fig. 8(b) zu erkennen ist, befindet sich der Verarmungsbe­ reich am pn-Übergang im wesentlichen vollständig innerhalb der Kanalschicht 6. Die Gate-zu-Source-Kapazität C_gs gleicht somit der Kapazität C_o, da die Querkomponenten C_f vernachlässigbar sind. Die reduzierte Kapazität erhöht die Abschneidefrequenz (cutoff frequency) f_T des neuen JFETs auf etwa 42 GHz in einer Struktur mit den Abmessungen, die ähnlich zu denjenigen sind, die im Beispiel nach Fig. 5 be­ schrieben wurden. Das berechnete Frequenzverhalten für den neuen JFET-Transistor ist in Fig. 9 anhand der Kurve (i) dargestellt, während das berechnete Frequenzverhalten für den Transistor nach Fig. 4 anhand der Kurve (ii) gemäß Fig. 9 gezeigt ist. Die Fig. 9 läßt erkennen, daß der JFET nach der Erfindung ein wesentlich besseres Hochfrequenzverhalten aufweist.

Da beim neuen JFET nach der Erfindung ein einfach gesteuer­ ter Ionenimplantationsprozeß für die Bildung des Gatebe­ reichs zur Anwendung gelangt, weisen Einrichtungen, die zu verschiedenen Zeiten hergestellt werden, sehr ähnliche oder nahezu identische elektrische Eigenschaften auf. Mit ande­ ren Worten besitzt der JFET nach der Erfindung den Vorteil der herkömmlichen Struktur nach Fig. 3 im Hinblick auf die gleichförmige Herstellung und zusätzlich den Vorteil der verbesserten Hochfrequenzeigenschaft der herkömmlichen Struktur nach Fig. 1. Die einfache Struktur des neuen JFETs läßt sich ohne Schwierigkeiten und kostengünstig herstel­ len. Die einen hohen spezifischen Widerstand aufweisende Schicht 5 erlaubt nicht nur eine kontrollierte Bildung des Gatebereichs 4, sondern schützt auch die Kanalschicht 6.

Besteht die Schicht 6 aus Aluminium-Galliumarsenid und nicht aus Galliumarsenid, so wird ein Transistor mit hoher Elektronenbeweglichkeit (HEMT) erhalten, der noch bessere Hochfrequenzeigenschaften besitzt.

Vorstehend wurde erwähnt, daß der neue JFET durch Ionenim­ plantation hergestellt wird. Die Source- und Drainbereiche 7, 7′ und/oder der Gatebereich 4 können aber auch durch Diffusion von Verunreinigungen hergestellt werden, um Be­ reiche gewünschten Leitungstyps zu erhalten. Bei der Ionen­ implantationstechnik zur Bildung des Gatebereichs 4 wird vorzugsweise Magnesium als Dotierstoff verwendet. Es ist aber auch möglich, in die einen relativ hohen spezifischen Widerstand aufweisende Schicht 5 Zink zu implantieren oder hineinzudiffundieren, um den Gatebereich 4 zu bilden. Die Tiefe (Eindringtiefe) für die Verunreinigungen, die den Gatebereich 4 bilden, läßt sich durch den Ionenimplantati­ onsprozeß besser steuern als beim Diffusionsprozeß.

Ein wichtiges Merkmal der Erfindung besteht darin, daß der Gatebereich 4 innerhalb der Schicht 5 liegt, die einen re­ lativ hohen spezifischen Widerstand (resistivity) aufweist. Wäre der Bereich der Schicht 5 außerhalb des Gatebereichs 4 kein Halbleiter, so könnten die Vorteile der Erfindung nicht erzielt werden. Wäre z. B. die Schicht 5 außerhalb des Bereichs 4 ein Dielektrikum, beispielsweise Siliciumdi­ oxid, Siliciumnitrid oder SiON auf der Kanalschicht 6, so wären Oberflächen- und Grenzflächen-Zustände sowie Ladungs­ träger-Einfangstellen vorhanden, die den Betrieb des Feld­ effekttransistors stören würden. Darüber hinaus würden Un­ terschiede in den thermischen Ausdehnungskoeffizienten zu mechanischen Spannungen führen, die ebenfalls das elektri­ sche Verhalten nachteilig beeinflussen könnten. Zur Bildung des Bereichs zur Niederschlagung eines solchen dielektri­ schen Bereichs müßte die Kanalschicht 6 geätzt werden, was wiederum zu den Herstellungsungenauigkeiten führen würde, die bereits im Zusammenhang mit der Struktur nach Fig. 1 diskutiert worden sind. Darüber hinaus müßte die Kanal­ schicht 6 relativ zur Umgebung freigelegt werden. Eine der­ artige Freilegung ist jedoch insbesondere bei einem HEMT unerwünscht, wenn die Schicht 6 aus Aluminium-Galliumarse­ nid besteht, da sich dann eine Oxidschicht bilden würde.

Andererseits läßt sich bei der Erfindung der gleichrichten­ de Übergang (rectifying junction) zwischen dem Gatebereich 4 und der Kanalschicht 6 präzise an der Grenzfläche zwi­ schen der Schicht 5 und der Kanalschicht 6 bilden. Schwan­ kungen gegenüber dieser präzisen Positionierung können to­ leriert werden, ohne daß ein signifikantes Ansteigen der Gate-zu-Source-Kapazität und damit eine Verminderung des Frequenzansprechverhaltens beobachtet werden. Um das ge­ wünschte erweiterte Frequenzansprechverhalten beim Tran­ sistor nach der Erfindung zu erhalten, müssen die in ihm verwendeten Halbleitermaterialien Verbundhalbleiter sein (compound semiconductors), wie z. B. Galliumarsenid. Natür­ lich läßt sich der JFET nach der Erfindung auch aus Silici­ um herstellen, wenn für bestimmte Anwendungen ein niedriges Frequenzansprechverhalten gewünscht wird. Vorstehend wurde beschrieben, daß die JFET-Struktur nach der Erfindung eine Pufferschicht 8 aufweist, die die Kanalschicht 6 gegenüber dem Substrat 9 isoliert. Die Pufferschicht dient ferner da­ zu, eine bessere Oberfläche als die Substratoberfläche be­ reitzustellen, und zwar für den Aufwachsvorgang der Kanal­ schicht 6. Allerdings ist die Pufferschicht 8 im Hinblick auf die JFET-Struktur nach der Erfindung nicht wesentlich. Sie kann daher auch entfallen.

Claims (10)

1. Sperrschicht-Feldeffekttransistor mit

• - einem von einer ersten Halbleiterfläche aus erzeugten hochdotierten Sourcebereich (7) von erstem Leitungstyp;
• - einem von dieser Halbleiteroberfläche aus erzeugten hoch­ dotierten Drainbereich (7′) vom ersten Leitungstyp;
• - einem Kanalbereich (6) vom ersten Leitungstyp zwischen diesen beiden Bereichen;
• - einer Sourceelektrode (1) auf dem Sourcebereich, einer Drainelektrode (3) auf dem Drainbereich und einer Gateelek­ trode (2) zwischen diesen beiden Elektroden, welche drei Elektroden auf der genannten Halbleiteroberfläche ausgebil­ det sind;
• - einem Gatebereich (4) vom anderen Leitungstyp zwischen der Gateelektrode und dem Kanalbereich, um mit diesem einen pn- Übergang zu bilden; und
• - einer die genannte Struktur tragenden Halbleiterunterlage (8, 9);
• - gekennzeichnet durch
• - einen Widerstandsbereich (5) mit hohem spezifischen Wider­ stand zwischen dem Kanalbereich, dem Sourcebereich, dem Drainbereich und der genannten Halbleiteroberfläche, durch den der Gatebereich hindurchführt.

2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode (2) auf der Halbleiteroberfläche zum Teil auch auf dem Widerstandsbereich (5) liegt.

3. Transistor nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Sourcebereich (7), der Drainbereich (7′) und der Kanalbereich (6) n-leitend sind und demgemäß der Gatebereich (4) p-leitend ist.

4. Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Widerstandsbereich (5) eigenleitend ist.

5. Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die genannte Unterlage aus einem halb­ isolierenden Material besteht.

6. Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Unterlage aus einem Substrat (9) und einer auf diesem aufgebrachten Pufferschicht (8) aus einem Material mit hohem spezifischen Widerstand besteht.

7. Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß alle Schichten aus Verbindungshalblei­ tern bestehen.

8. Verfahren zum Herstellen eines Sperrschicht-Feldeffekt­ transistors, mit folgenden Schritten:

• - Aufwachsen einer Kanalschicht (6) mit erstem Leitungstyp auf eine Halbleiterunterlage (8, 9);
• - Aufwachsen einer Widerstandsschicht (5) aus einem Material mit hohem spezifischem Widerstand auf die Kanalschicht;
• - Eindotieren von Dotierungsstoffen in die Widerstands­ schicht und die Kanalschicht zum Erzielen eines hochdotier­ ten Sourcebereichs (7) und eines hochdotierten Drainbereichs (7′) vom ersten Leitungstyp;
• - Eindotieren von Dotierungsstoffen in die Widerstands­ schicht (5) zum Erzielen eines Gatebereichs (4) vom anderen Leitungstyp, der bis zur Kanalschicht reicht, um mit dieser einen pn-Übergang zu bilden; und
• - Ausbilden einer Sourceelektrode (1), einer Gateelektrode (2) und einer Drainelektrode (3) über dem Sourcebereich (7), dem Gatebereich (4) bzw. dem Drainbereich (7′).

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß als Unterlage ein Substrat aus einem halbisolierenden Mate­ rial verwendet wird.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß als Unterlage ein Halbleitersubstrat (9) mit einer auf ihm aufgebrachten Pufferschicht (8) aus einem Material mit hohem spezifischem Widerstand verwendet wird.