DE3917558A1 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung, insbesonders eine Halbleiterspeichereinrichtung, die zur Verbesserung der Zugriffszeit und der Verminderung des Verbrauchs an elektrischer Leistung geeignet ist.

Ein Stand der Technik zur Verbesserung der Zugriffszeit und zur Verminderung des Leistungsverbrauchs von Halbleiterspeichereinrichtungen wurde beispielsweise in der japanischen Patentveröffentlichung Nr. 28 516/1987 beschrieben, wonach die Wortleitungen unterteilt werden. Nach diesem Verfahren wird die Wortleitung in eine Mehrzahl von Wortleitungen unterteilt, und nur eine unterteilte Wortleitung unter diesen wird ausgewählt, um nur eine Speicherzelle zu aktivieren, die damit verbunden ist. Daher ergibt sich eine Halbleiterspeichereinrichtung, in der unerwünschte Speicherzellen nicht aktiviert werden und die mit hohen Geschwindigkeiten arbeitet und dabei einen verminderten Betrag elektrischer Leistung verbraucht.

Wenn der vorstehend erläuterte Stand der Technik auf eine Halbleiterspeichereinrichtung angewendet wird, die dynamische Speicherzellen verwendet, die aufgefrischt werden müssen, wächst jedoch die Zahl der Auffrischungen, die innerhalb einer vorbestimmten Auffrischungszeit durchgeführt werden müssen, und die Gesamtzeit wächst aufgrund der Auf­ frischungen.

Fig. 6 veranschaulicht die Auffrischungszeit, die Auffrischungszahl, den Auffrischungszyklus in einer verteilten Art und die Zahl gleichzeitig aktivierter Bits für jede Speicherkapazität einer Halbleiterspeichereinrichtung, die dynamische Speicherzellen verwendet. Wie sich aus dieser Tabelle entnehmen läßt, ist der Auffrischungszyklus in einer verteilten Art 16 µs, welcher Wert unabhängig von der Speicherkapazität konstant ist. Die Gesamtauffrischungszeit wächst also dann nicht, wenn die Speicherkapazität erhöht wird. Daher wird bei der dynamischen 4M-Bit-Halbleiterspeichereinrichtung die Zahl gleichzeitig aktivierter Bits so hoch wie 4 Kilobits.

Fig. 7 ist eine Darstellung, die die innere Anordnung eines Plättchens einer dynamischen 4M-Bit-Halbleiterspeichereinrichtung zeigt, worin man in der Form einer Matrix angeordnete Speicherzellen 1, einen Zeilendekodierer 2 zum Dekodieren der Zeilenadresseninformation, Wortleitungen 9 zum Aktivieren der Speicherzellen 1, einen Spaltendekodierer 12 zum Erfassen der Spaltenadresseninformation, einen Richtungsverstärker 13 und Datenleitungen 14 erkennt. Um eine Speicherkapazität von 4 Megabits darzustellen, sind Speicherzellen in einer Zahl von 2048 in der seitlichen Richtung und in der Vertikalrichtung in Fig. 7 angeordnet. Das bedeutet, daß 1024 Speicherzellen mit einer einzelnen Wortleitung 9 verbunden sind. Um dem oben erwähnten Auffrischungszyklus zu genügen, müssen daher die vier Wortleitungen 9 gleichzeitig ausgewählt werden, wozu es nicht zulässig ist, das Verfahren der Unterteilung der Wortleitungen in eine Mehrzahl von Leitungen anzuwenden, das dadurch den vorerwähnten Stand der Technik offenbart wurde. Daher sinkt die Arbeitsgeschwindigkeit, und der Verbrauch an elektrischer Energie wächst aufgrund des Wachstums der Lastkapazität der Wortleitungen und der Erhöhung der Zahl gleichzeitig aktivierter Bits.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung hoher Kapazität zu entwickeln, die mit hohen Geschwindigkeiten arbeitet und einen geringen Verbrauch an elektrischer Leistung aufweist.

Gegenstand der Erfindung, womit diese Aufgabe gelöst wird, ist eine Halbleiterspeichereinrichtung, die aufweist: eine Mehrzahl von Speicherzellengruppen, die durch Unterteilen in der Spaltenrichtung einer Speicherzellengruppe gebildet ist, die aus in der Form einer Matrix angeordneten Speicherzellen besteht; Speicherzellengruppen-Auswahlleitungen, die entsprechend dieser Mehrzahl von Speicherzellengruppen vorgesehen sind und nur bestimmte unter diesen Speicherzellengruppen auswählen; und ein Mittel, welches entweder eine erste Art, die nur eine aus der Mehrzahl der Speicherzellengruppen- Auswahlleitungen gewählte Leitung aktiviert, oder eine zweite Art auswählt, die die Mehrzahl der Speicherzellengruppen- Auswahlleitungen gleichzeitig aktiviert.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im Fall einer Halbleiterspeichereinrichtung, die dynamische Speicherzellen verwendet, wählt das genannte Steuermittel die erste Art während des Betriebs zum Einschreiben und Ablesen der Daten und die zweite Art während des Auffrischungsbetriebs aus.

Während des gewöhnlichen Betriebs wird daher nur eine unterteilte Wortleitung einschließlich einer ausgewählten Speicherzelle aktiviert, und während des Auffrischungsbetriebs werden eine Mehrzahl von unterteilten Wortleitungen gleichzeitig aktiviert. Es wird daher ermöglicht, eine dynamische Halbleiterspeichereinrichtung hoher Kapazität zu verwirklichen, die mit hohen Geschwindigkeiten unter geringem Verbrauch an elektrischer Leistung arbeitet, ohne daß die Zahl der Auffrischungen erhöht zu werden braucht.

Die Erfindung wird anhand der in der Zeichnung veranschaulichten Ausführungsbeispiele näher erläutert; darin zeigt:

Fig. 1 ein Blockdiagramm einer Halbleiterspeichereinrichtung nach einem Ausführungsbeispiel der Erfindung;

Fig. 2 ein Zeitdiagramm zur Veranschaulichung des Ablesebetriebs der in Fig. 1 gezeigten Halbleiterspeichereinrichtung;

Fig. 3 ein Zeitdiagramm zur Veranschaulichung des Auffrischungsbetriebs der in Fig. 1 gezeigten Halbleiterspeichereinrichtung;

Fig. 4 eine schematische Darstellung der Anordnung der entsprechend dem Ausführungsbeispiel nach Fig. 1 aufgebauten Halbleiterspeichereinrichtung;

Fig. 5 ein Blockdiagramm zur Veranschaulichung eines weiteren Ausführungsbeispiels der Erfindung;

Fig. 6 die schon erwähnte Tabelle zur Veranschaulichung der Auffrischungszeit, der Auffrischungszahl usw. der bekannten Halbleiterspeichereinrichtung, die dynamische Speicherzellen verwendet; und

Fig. 7 die Darstellung der Anordnung einer bekannten dynamischen Halbleiterspeichereinrichtung.

Ein Ausführungsbeispiel der Erfindung wird nun im einzelnen anhand der Zeichnung beschrieben.

Fig. 1 zeigt den Fall, wo Speicherzellengruppen 1 a, 1 b und 1 c angeordnet sind, die in der Spaltenrichtung in drei unterteilt sind. Wortleitungen 9 a bis 9 c sind in den Speicherzellengruppen 1 a bis 1 c angeordnet und mit den Ausgangsanschlüssen von UND-Gates 5 a bis 5 c verbunden. Mit den Ausgangsanschlüssen eines Zeilendekodierers 2 sind vorhergehende Wortleitungen 8 verbunden, die parallel zu den Wortleitungen 9 a bis 9 c angeordnet sind. Jede Wortleitung 8 ist mit den Eingangsanschlüssen an einer Seite der UND-Gates 5 a bis 5 c verbunden. Speicherzellengruppen-Auswahlleitungen 7 a bis 7 c, die Ausgangssignale von ODER-Gates 6 a bis 6 c sind, sind mit den Eingangsanschlüssen an der anderen Seite der UND-Gates 5 a bis 5 c und mit Richtungsverstärkern 13 a bis 13 c verbunden, die angrenzen an die Speicherzellengruppen 1 a bis 1 c angeordnet sind. Eine Signalleitung eines Plättchenfreigabesignals ist mit einem Vorwärtseingangsanschluß eines UND-Gates 3 verbunden, das einen Rückwärtseingangsanschluß hat, und eine Signalleitung eines Auffrischungssignals ist mit einem Rückwärtseingangsanschluß desselben verbunden. Eine Ausgangssignalleitung 10 des UND-Gates 3 ist mit Eingangsanschlüssen an einer Seite der ODER-Gates 6 a bis 6 c verbunden. Die Ausgangssignalleitungen 11 a bis 11 c eines Speicherzellengruppen-Auswahldekodierers 4 sind mit den Eingangsanschlüssen an der anderen Seite der ODER-Gates 6 a bis 6 c verbunden.

Der Betrieb der so aufgebauten Halbleiterspeichereinrichtung wird nun in Zusammenhang mit den Fig. 2 und 3 beschrieben, wo das Plättchenfreigabesignal , das Auffrischungssignal , Adresse, Schreibfreigabesignal ; das Ausgangsfreigabesignal und das Datenausgangssignal Dout die Signale sind, die in einem allgemeinen MOS-Speicher, wie z. B. einem pseudostatischen Speicher, verwendet und hier nicht im einzelnen erläutert werden.

Zunächst wird bei dem in Fig. 2 dargestellten Ablesebetrieb die Adresse von einer Adressenpufferstufe, die in Fig. 1 nicht dargestellt ist, zu einem Zeitpunkt empfangen, wenn das Plättchenfreigabesignal bricht. Unter den so empfangenen Adressen wird die Zeilenadresseninformation vom Zeilendekodierer 2 dekodiert, um eine der vorhergehenden Wortleitungen 8 zu aktivieren. Ähnlich wird die Speicherzellengruppen- Auswahladresseninformation durch den Speicherzellengruppen- Auswahldekodierer 4 dekodiert, um eine der Ausgangssignalleitungen 11 a bis 11 c zu aktivieren. Während des Ablesevorgangs gibt es keine Periode, in der die UND-Bedingung des UND-Gates 3 nicht gehalten wird, das das Rückwärtseingangsanschluß hat, d. h. es gibt keine Periode, in der das Plättchenfreigabesignal das hohe Niveau hat und das Auffrischungssignal das niedrige Niveau hat. Daher wird die Ausgangssignalleitung 10 nicht aktiviert und behält das niedrige Niveau. Dann übertragen die ODER-Gates 6 a bis 6 c die Ausgangssignale 11 a bis 11 c des Speicherzellengruppen- Auswahldekodierers 4 direkt zu den Speicherzellengruppen- Auswahlleitungen 7 a bis 7 c, so daß z. B. die Speicherzellengruppen- Auswahlleitung 7 a aktiviert wird, die aus den Speicherzellengruppen- Auswahlleitungen 7 a bis 7 c ausgewählt wird. Das UND-Gate 5 a wird an einem Punkt geöffnet, wo die aktivierte vorhergehende Wortleitung 8 die aktivierte Speicherzellengruppen- Auswahlleitung 7 a schneidet, und die Wortleitung 9 a wird aktiviert. Gleichzeitig wird der Richtungsverstärker 13 a, der aus den Richtungsverstärkern 13 a bis 13 c ausgewählt wird, aktiviert, welcher Richtungsverstärker 13 a beispielsweise der Speicherzellengruppe 1 a entspricht. Vorstehend wurde der Fall des Ablesebetriebs beschrieben. Das Gleiche gilt indessen auch im Fall des Einschreibebetriebs. Während der üblichen Ablese- und Einschreibvorgänge ist daher die Zahl der gleichzeitig aktivierten Bits nur die beispielsweise der Wortleitung 9 a.

Gemäß Fig. 3 wird der Auffrischungsbetrieb durch Einstellen des Auffrischungssignals auf das niedrige Niveau während der Periode durchgeführt, in der das Plättchenfreigabesignal das hohe Niveau annimmt. Erwähnt wird hier der Fall des sog. automatischen Auffrischungsbetriebs, d. h der Fall der Art, die einen Auffrischungsadressenzähler auf dem Plättchen hat und bei der keine Auffrischungsadresse von der äußeren Einheit zugeführt werden muß. Die Zeilenadresseninformation des internen Auffrischungsadressenzählers wird durch den Zeilendekodierer 2 dekodiert, um eine der vorherigen Wortleitungen 8 zu aktvieren. Dann gilt die UND-Bedingung des UND-Gates 3, d. h. das Plättchenfreigabesignal nimmt das hohe Niveau an, und das Auffrischungssignal nimmt das niedrige Niveau an, so daß die Ausgangssignalleitung 10 aktiviert wird. Daher werden die Speicherzellengruppen- Auswahlleitungen 7 a bis 7 c gleichzeitig sämtlich unabhängig von den Signalen auf den Ausgangssignalleitungen 11 a bis 11 c des Speicherzellengruppen-Auswahldekodierers aktiviert, und der Auffrischungsbetrieb wird in der Weise durchgeführt, daß die mit der aktivierten vorherigen Wortleitung und den Richtungsverstärkern 13 a bis 13 c verbundenen Wortleitungen 9 a bis 9 c sämtlich gleichzeitig aktiviert werden.

Durch das vorstehend beschriebene Ausführungsbeispiel der Erfindung wird es ermöglicht, eine Halbleiterspeichereinrichtung unter Verwendung dynamischer Speicherzellen zu verwirklichen, die mit hohen Geschwindigkeiten arbeitet, elektrische Leistung in geringen Mengen verbraucht und eine hohe Kapazität aufweist, ohne daß die Anzahl der Auffrischvorgänge erhöht wird. Außerdem sind die UND-Gates 5 a bis 5 c so einfach aufgebaut, daß der Anstieg der Plättchenfläche praktisch vernachlässigt werden kann.

Fig. 4 ist ein Diagramm zur Veranschaulichung der inneren Anordnung eines Plättchens der Halbleiterspeichereinrichtung, die entsprechend dem Beispiel der Fig. 1 aufgebaut ist. In diesem Fall ist der Zeilendekodierer 2 in der Mitte des Plättchens angeordnet, um die vorhergehende Wortleitung 8 in zwei zu unterteilen, und das Speicherzeilenmuster ist in acht in der Spaltenrichtung unterteilt, um die Länge der vorhergehenden Wortleitung und die Länge der Wortleitung zu verkürzen sowie auch die Lastkapazität zu verringern, um damit die Arbeitsgeschwindigkeit weiter zu steigern und den Verbrauch an elektrischer Leistung weiter zu senken, was als Ergbnis der Verringerung der Zahl gleichzeitig aktivierter Bits ermöglicht wird.

Fig. 5 veranschaulicht das Ausführungsbeispiel der Fig. 1, wobei jedoch die Verbindungspunkte der vorhergehenden Wortleitung 8 und der Wortleitungen 9 a bis 9 c geändert sind. Die UND-Gates 5 a bis 5 c sind mit den Mitten der Wortleitungen 9 a bis 9 c verbunden, um die Verzögerung in den Wortleitungen zu verringern.

Im Vorstehenden wurde die Erfindung anhand von Ausführungsbeispielen konkret beschrieben. Die Erfindung ist jedoch auf die vorstehend erläuterten Ausführungsbeispiele in keiner Weise beschränkt, sondern läßt sich in einer Auswahl anderer Wege ohne Verlassen des Bereichs der Erfindung modifizieren. Beispielsweise waren die Speicherzellen in drei Gruppen und acht Gruppen unterteilt. Jedoch ist die Erfindung darauf nicht beschränkt. Außerdem waren die UND-Gates 5 a bis 5 c ein Beispiel der Schaltungsmittel zwischen der vorhergehenden Wortleitung 8 und den Wortleitungen 9 a bis 9 c, und Fachleute können leicht verstehen, daß es verschiedene Arten zur konkreten Durchführung der Erfindung gibt. Ferner sollen die Zeitdiagramme in den Fig. 2 und 3 die Erfindung keineswegs beschränken, und das in Fig. 1 dargestellte UND-Gate 3 kann in einer Auswahl von Wegen hinsichtlich der Signale und Zeitpunkte modifiziert werden. Beispielsweise wird es möglich, eine Bezeichnungsmethode, wie z. B. vor einer -Auffrischungsart unter Verwendung von und zu verwenden, die bei den allgemeinen dynamischen MOS-Speichern weithin bekannt sind. Es ist ferner möglich, die Anzahl von Auffrischungen zu senken, indem man gleichzeitig eine Mehrzahl von Wortleitungen zur Zeit des Auffrischungsvorgangs auswählt. Weiter kann, obwohl dieses Ausführungsbeispiel den Fall der Verwendung der dynamischen Speicherzellen betraf, die aufgefrischt werden müssen, die Erfindung auch an solchen Halbleiterspeichereinrichtungen angepaßt werden, die statische Speicherzellen und nicht-flüchtige Speicherzellen verwenden und in denen eine Zahl von Bits gleichzeitig übertragen werden muß. Weiter ist es, sowohl das vorstehende Ausführungsbeispiel auf den Fall zweier Arten zum Auswählen der Speicherzellengruppen, die unterteilt sind, gerichtet war, möglich, viele andere Arten nach Bedarf zu verwenden. Wenn die vorhergehenden Wortleitungen aus einer zweiten Schicht mit einem niedrigen Widerstand, wie z. B. einer Aluminiumschicht, bestehen, ist es möglich, Zugang zu den Speicherzellen mit hohen Geschwindigkeiten zu erreichen, ohne daß die Plättchenfläche gesteigert wird, wobei nur geringe Beträge an elektrischer Leistung verbraucht werden.

Wie oben beschrieben wurde, geht es bei der Erfindung um eine Halbleiterspeichereinrichtung mit vorhergehenden Wortleitungen, die über einer Mehrzahl von Speicherzellengruppen angeordnet sind, und mit unterteilten Wortleitungen, die für jede der Mehrzahl von Speicherzellengruppen vorgesehen sind und durch Auswahlsignale der Speicherzellengruppen-Auswahlleitungen und die Ausgangssignale der vorhergehenden Wortleitungen aktiviert werden, wobei eine Einrichtung vorgesehen ist, die entweder eine erste Art zum Aktivieren einer Speicherzellengruppen-Auswahlleitung, die aus einer Mehrzahl von Speicherzellengruppen-Auswahlleitungen gewählt wird, oder eine zweite Art zum gleichzeitigen Aktivieren der Mehrzahl der Speicherzellengruppen-Auswahlleitungen auswählt. Wenn die Erfindung beispielsweise auf die Halbleiterspeichereinrichtung mit Verwendung dynamischer Speicherzellen angewendet wird, ergibt sich eine Hochkapazität-Halbleiterspeichereinrichtung, die mit hohen Geschwindigkeiten unter Verbrauch geringer Beträge an elektrischer Energie arbeitet, ohne daß die Zahl der Auffrischungen erhöht wird.

Claims (7)

1. Halbleiterspeichereinrichtung, die aufweist: eine Mehrzahl von Speicherzellengruppen (1 a, 1 b, 1 c), die durch Unterteilen in der Spaltenrichtung einer Speicherzellengruppe gebildet ist, die aus in der Form einer Matrix angeordneten Speicherzellen besteht; Speicherzellengruppen-Auswahlleitungen (7 a, 7 b, 7 c), die entsprechend dieser Mehrzahl von Speicherzellengruppen (1 a, 1 b, 1 c) vorgesehen sind und nur bestimmte unter diesen Speicherzellengruppen (1 a, 1 b, 1 c) auswählen; und ein Mittel (3), welches entweder eine erste Art, die nur eine aus der Mehrzahl der Speicherzellen-Auswahlleitungen (7 a, 7 b, 7 c) gewählte Leitung aktiviert, oder eine zweite Art auswählt, die die Mehrzahl der Speicherzellengruppen- Auswahlleitungen (7 a, 7 b, 7 c) gleichzeitig aktiviert.

2. Einrichtung nach Anspruch 1, wobei das Steuermittel (3) die erste Art während des Betriebs zum Einschreiben und Ablesen der Daten auswählt und die zweite Art während des Auffrischungsbetriebs auswählt.

3. Einrichtung nach Anspruch 1, wobei das Steuermittel (3), das die zweite Art ausgewählt hat, alle Speicherzellengruppen-Auswahlleitungen (7 a, 7 b, 7 c) aktiviert.

4. Einrichtung nach Anspruch 1, wobei die Speicherzellen dynamische Speicherzellen sind.

5. Einrichtung nach Anspruch 1, wobei die Speicherzellen statische Speicherzellen sind.

6. Einrichtung nach Anspruch 1, wobei die Speicherzellen nicht-flüchtige Speicherzellen sind.

7. Einrichtung nach Anspruch 1, wobei ein Zeilendekodierer (2) in der Mitte zur gleichmäßigen Unterteilung der Speicherzellengruppen (1 a, 1 b, 1 c) in die rechte Seite und die linke Seite angeordnet ist.