DE3887879T2 - Empfänger mit veränderlicher datenrate. - Google Patents

Description

• Die Erfindung betrifft Empfänger mit veränderlicher Datenrate zum Empfangen von Datensignalen veränderlicher Datenrate, die einem Trägersignal als Eingangsdatenstrom aufmoduliert sind, und zum Erzeugen von driftfreien, phasengleichen Echtzeit-Datensignalen; mit einer PLL-Schaltung, die eine Nachführschleife mit einem spannunggesteuerten Oszillator aufweist, der auf die empfangene Trägerfrequenz abstimmbar ist, sowie eine Datendetektorschleife, die den Eingangsdatenstrom empfängt. Ein solcher Empfänger ist aus den Proceedings of the 7th International Conference on Digital Satellite Communications (ICDSC- 7), München, 12.-16. Mai 1986, Artikel von C. J. Wolejsza, Seiten 683-689, bekannt. Die Erfindung betrifft insbesondere Phasenumtastempfänger (PSK-Empfänger), die ohne Schwierigkeiten und ohne Neuplanung oder Änderung der grundlegenden Hardware auf unterschiedliche Datenfrequenzen eingestellt oder programmiert werden können. Außerdem wird mit der Erfindung eine gegenüber dem bekannten Stand der Technik schnellere Erfassung des Datenstromes erreicht.
• In bekannten Datenerfassungssystemen oder -empfängern wurden PLL- Schaltungen zur Erfassung und Verriegelung am Datenstrom eingesetzt. Die Erfassungszeit solcher Systeme ist eine mathematische Funktion von Dopplerverschiebung dividiert durch Datenrate. Je größer dieses Verhältnis wird, um so schwieriger ist es, mit dem Trägersignal zu verriegeln.
• Bei bekannten Datenerfassungssystemen wurde Frequenzmultiplikation in der Rückgewinnungsschleife eingesetzt, wie in detailliert beschriebenen Beispielen später noch erläutert wird. Die Durchführung der Multiplikation in den Rückgewinnungsschleifen erzielt eine wirksame Vergrößerung des Dopplerverschiebungsverhältnisses. Bei der Binär- Phasenumtastung (BPSK) wird dieses Verhältnis verdoppelt oder um den Faktor zwei vergrößert. Bei einer Quadratur-Phasenumtastung (QPSK) vergrößert sich das Verhältnis um den Faktor vier, was ein Erfassen des Datenstromes schwieriger und zeitaufwendiger macht.
• Bei bekannten Datenerfassungssystemen war es erforderlich, den Aufbau der Erfassungsschleife zu ändern, um eine Änderung der Datenrate zu erreichen.
• Es ist außerordentlich wünschenswert, einen Empfänger mit einer in der Frequenz veränderlichen Datenrate zu schaffen. Außerdem ist es außerordentlich wünschenswert in dem Empfänger für eine veränderliche Datenrate eine Datenerfassungsschleife vorzusehen, die wegen der Multiplikation der Dopplerverschiebung keine erhöhte Erfassungszeit benötigt.
• Nach der Erfindung ist ein wie oben definierter Empfänger mit veränderlicher Datenrate gekennzeichnet durch eine an die Datendetektorschleife angekoppelte Komparatorschaltung zum Erkennen von Datenübergängen; elektronische Schaltmittel, die zwischen die Datendetektorschleife und die Nachführschleife geschaltet sind; Phasenverriegelungsdetektormittel, die mit den elektronischen Schaltmitteln, mit der Nachführschleife und der Datendetektorschleife gekoppelt sind, um zu erkennen, wenn die Fehlersignale in der Nachführschleife eine vorbestimmte Spannungsdifferenz erreichen und damit anzeigen, daß die Nachführschleife mit der Phase und Frequenz der Trägersignale des Eingangsdatenstromes verriegelt ist, und wobei die Phasenverriegelungsdetektormittel mit Mitteln ausgestattet sind, um die elektronischen Schaltmittel zu schließen, damit die PLL-Schaltung eine Anpassung an ein mit veränderlicher Datenrate moduliertes Trägersignal durchführt.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein Blockdiagramm einer bekannten PLL-Schaltung, bei der ein analoger Multiplizierer mit niedriger Geschwindigkeit verwendet wird,
• Fig. 2 ist ein Blockdiagramm einer bekannten PLL-Schaltung, bei der zwei Mischer und ein Frequenzverdoppler verwendet werden,
• Fig. 3 ist ein Blockdiagramm des erfindungsgemäßen PLL- Schaltung-Empfängers mit veränderlicher Datenrate und Hochgeschwindigkeitsmultiplizierer;
• Fig. 4 ist ein detaillierteres Blockdiagramm der vorliegenden Erfindung, das einen Prozeßcontroller zur Modifizierung oder Anpassung der veränderlichen Datenrate zeigt,
• Fig. 5 ist eine graphische Darstellung, die die mit der vorliegenden Erfindung erreichte Verkürzung der Erfassungszeit darstellt, und
• Fig. 6A bis 6C sind Wellenformen, die das Fehlersignal nach Figuren 1 bis 4 und ebenfalls die Verkürzung der Erfassungszeit darstellen.
Beschreibung einer bevorzugten Ausführungsform
• In Fig. 1 ist ein Blockschaltbild einer bekannten PLL-Schaltung gezeigt. Diese PLL-Schaltung 10 enthält einen analogen Multiplizierer 10 niedriger Geschwindigkeit. Das Eingangssignal an Leitung 12 ist vorzugsweise ein differentialcodiertes, binäres Phasenumtastsignal, das einem ZF-Filter 13 zugeführt wird, um an Leitung 14 ein Ausgangssignal zu erzeugen, das ein gefiltertes Eingangssignal ist. Das Signal an Leitung 14 wird zwei Mischern, 15 und 16, zugeführt. Der Mischer 15 in der Datenerkennungsschleife ist mit einem Tiefpaßfilter 17 verbunden, und das Ausgangssignal des Tiefpaßfilters wird einem Komparator 18 zugeführt, um an Leitung 21 das Datenausgangssignal zu erzeugen, wie es Fachleuten bekannt ist. Eine Bit-Synchronisierschaltung 19 empfängt vom Ausgang des Tiefpaßfilters 17 auf Leitung 22 ein Signal und erzeugt an Leitung 20 ein Ausgangssignal, das dem Komparator 18 zugeführt wird, was das Eingangsdatenstromsignal synchronisiert. Das Ausgangssignal des Tiefpaßfilters 17 an Leitung 22 wird dem analogen Multiplizierer 11 zugeführt, um an Leitung 23 ein Fehlersignal zu erzeugen. Das Ausgangssignal des Mischers 16 wird einem Tiefpaßfilter 24 zugeführt, um an Leitung 25 ein gefiltertes Fehlerkomponentensignal zu erzeugen, das dem analogen Multiplizierer 11 zugeführt wird, um an Leitung 23 das bereits erwähnte Fehlersignal zu erzeugen. Das Fehlersignal an Leitung 23 wird dem Schleifenfilter 26 zugeführt, um ein analoges Spannungsfehlersignal an Leitung 27 zu erzeugen, das einem spannungsgesteuerten Oszillator (VCO) 28 zugeführt wird, der wiederum eine Annäherung an die Trägerfrequenz und Phase als Spannungssignal an Leitung 29 erzeugt, die dem Mischer 15 zugeführt wird, um die Datenerkennungsschleife zu vervollständigen. Leitung 29 ist ebenfalls mit einem 90º-Phasenverschieber 31 gekoppelt, um ein Quadratur- oder phasenverschobenes Signal an Leitung 32 zu erzeugen, das dem Mischer 16 zugeführt wird, um die Nachführschleife der PLL- Schaltung 10 zu vervollständigen.
• Es wird bemerkt, daß die Frequenz des an Leitung 22 liegenden Signals vor Durchführung der Verriegelung die Interferenz mal Eingangsdaten enthält und die Frequenz des an Leitung 25 liegenden Signals die Interferenz mal Datenrate, jedoch gegenüber dem an Leitung 22 liegenden Signal um 90º verschoben, enthält. Darum ist, bei entfernten Daten, das Ausgangssignal an Leitung 23 gleich der doppelten Interferenz der an Leitungen 22 und 25 vorhandenen Interferenz. Der Nachteil für das Entfernen der Daten ist die Verdoppelung der Interferenzfrequenz an Leitung 23. PLL-Schaltungen der in Fig. 1 dargestellten Art verwenden analoge Multiplizierer mit niedriger Geschwindigkeit und sind bei Verwendung der derzeit vorhandenen technischen Möglichkeiten auf etwa 25 MHz beschränkt.
• In Fig. 2 ist eine andere Art bekannter PLL-Schaltungen, hier mit 33 bezeichnet, dargestellt, die einen Frequenzverdoppler 34 verwendet. Das Eingangssignal an Leitung 35 ist vorzugsweise ein differentialcodiertes, binäres Phasenumtastsignal, das einem ZF-filter 36 zugeführt wird, und das gefilterte Ausgangssignal wird dem Frequenzverdoppler 34 zugeführt, um ein Signal an Leitung 37 zu erzeugen, dessen Frequenz der zweifachen Trägerfrequenz entspricht und aus dem die Daten entfernt sind. Das Signal an Leitung 37 wird einem Mischer 38 zugeführt, dessen Ausgangssignal einem Schleifenfilter 39 zugeführt wird, um an Leitung 41 ein Fehlersignal zu erzeugen, das einem spannungsgesteuerten Oszillator 42 zugeführt wird, der vorzugsweise mit der Trägerfrequenz betrieben wird. Das Ausgangssignal des spannungsgesteuerten Oszillators an Leitung 43 wird einem Frequenzverdoppler 40 zugeführt, dessen Ausgangssignal einem Mischer 38 zugeführt wird. Das Ausgangssignal des spannungsgesteuerten Oszillators 42 an Leitung 43 wird ebenfalls einem 90º-Phasenverschieber 44 zugeführt, um an Leitung 45 ein um 90º phasenverschobenes Signal zu erzeugen, das einem Mischer 46 zusammen mit dem Eingangssignal an Leitung 35 zugeführt wird, um ein Ausgangssignal an Leitung 47 zu erzeugen, das einem Tiefpaßfilter 48 zugeführt wird. Das Ausgangssignal des Tiefpaßfilters 48 an Leitung 49 wird einem Bit-Synchronisierer 51 zugeführt, und dessen Ausgangssignal an Leitung 52 wird einem Komparator 53 zugeführt, um das Datenausgangssignal an Leitung 54 zu erzeugen. Der genannte Frequenzverdoppler 34 hat die Interferenzfrequenz des ankommenden Signal s verdoppelt, wobei ein Signal entsteht, das wegen der erhöhten Interferenzfrequenz nur unter Schwierigkeiten mit der Nachführschleife zu verriegeln ist. Daraus ergibt sich eine Verlängerung der Erfassungszeit ankommender Signale.
• In Fig. 3 ist ein Blockdiagramm einer PLL-Schaltung 55 nach der vorliegenden Erfindung gezeigt. Die bevorzugte Ausführungsform nach Fig. 3 kann für einen starren oder einen mit einer einzigen Datenrate operierenden Burst-Modus verwendet oder, wie später erläutert wird, für einen veränderlichen Datenratenmodus eingesetzt werden, indem die frequenz des Bit-Synchronisierers 69 über einen weiten Bereich verändert wird. Sollen die Frequenzbereiche stärker erweitert werden, dann können Tiefpaßfilter 67, 62 in Daten- und Nachführschleife umgeschaltet oder verändert werden, um eine Erweiterung der veränderlichen Datenrate zu erzielen. Ein weiteres Merkmal der vorliegenden Erfindung besteht darin, daß sowohl binäre, phasenumgetastete, nichtcodierte Datensignale an Leitung 56 akzeptiert werden, als auch, bei Betrieb im bevorzugten Modus, differentialcodierte, binärcodeverschiebende Code-Signale, nachdem eine Verriegelung mit dem Block von Trägertonsignalen stattgefunden hat, die dem Datenstrom vorangehen. Für diese Beschreibung wird das Signal an Leitung 56 zuerst als ein Trägertonsignal erklärt werden, das dem ZF-Filter 57 zugeführt wird, dessen Ausgangssignal an Leitung 58 einem Mischer 59 zugeführt wird. Das Ausgangssignal des Mischers 59 an Leitung 61 wird einem Tiefpaßfilter 62 zugeführt, dessen Durchlaßbereich vorzugsweise der Datenfrequenz entspricht. Das gefilterte Ausgangssignal an Leitung 63 wird dem neuartigen Phasenverriegelungserkennungsmittel, das als Verriegelungsdetektor 64 dargestellt ist, zugeführt. Das gefilterte Datensignal an Leitung 58 wird ebenfalls einem Mischer 65 in der Datenerkennungsschleife zugeführt. Das Ausgangssignal des Mischers 65 an Leitung 66 wird einem Tiefpaßfilter 67 zugeführt, das den gleichen Durchlaßbereich wie das Tiefpaßfilter 62 hat. Das gefilterte Ausgangssignal an Leitung 68 wird dem Verriegelungsdetektor 64 sowie einem Bit-Synchronisierer 69, einem Komparator 71 (der das Echtdatenausgangssignal an Leitung 72 erzeugt) und einem Komparator 73 zugeführt. Die Komparatoren 71 und 73 erzeugen Plus-Eins- und Minus-Eins-Ausgangssignale als Folge von an Leitung 68 auftretenden Datenübergängen um Null. Liegt eine hohe Spannung an Leitung 68 und eine niedrige Spannung an Leitung 63 an, so erkennt der Verriegelungsdetektor 64, daß die Verriegelungsschleife mit dem Trägersignal verriegelt ist. Bei der bevorzugten Ausführungsform nach Fig. 3 geht ein Block von Trägersignalen dem Datenstrom voraus, die in vorausbestimmter Weise lang genug ist, um die Verriegelungserkennung zu ermöglichen. Nach der Verriegelung mit dem Trägersignal wird ein Verriegelungssignal an Leitung 74 erzeugt, das einen Schalter 75 schließt, der die Datenerkennungsschleife mit der Nachführschleife verbindet und den Betrieb der PLL-Schaltung 55 abschließt. Das Nachführfehlersignal an Leitung 63 wird einem Hochgeschwindigkeitsmultiplizierer 76 zugeführt, der an Leitung 77 ein Fehlerausgangssignal erzeugt, das im Filter 78 gefiltert wird und als gefiltertes Fehlersignal an Leitung 79 erscheint und dem spannungsgesteuerten Oszillator 81 zugeführt wird. Das Ausgangssignal des spannungsgesteuerten Oszillators an Leitung 82 wird dem Mischer 65 und, über einen 90º-Phasenschieber 83, Mischer 59 zugeführt, womit die Nachführschleife abgeschlossen ist. Im bevorzugten Betriebsmodus ist der Schalter 75 ursprünglich geöffnet, und das an Leitung 56 empfangene Trägersignal bewirkt, daß der Verriegelungsdetektor 64 den Schalter 75 vor dem Empfang der Datenstromübertragung an Leitung 56 schließt. Der Vorteil des Empfängers mit veränderlicher Datenrate und der Phasenverriegelungsschleife 55 nach Fig. 3 liegt darin, daß die Nachführschleife phasengleich verriegelt, so daß das Signal an Leitung 56 nicht differential codiert sein muß. Wenn jedoch ein differential codiertes BPSK-Signal der Leitung 56 zugeführt wird, wenn der Schalter 75 geschlossen ist, dann kann das System arbeiten und ist auch in Phasenübereinstimmung. Es wird darauf hingewiesen, daß während der kurzen Erfassungszeit, wenn das Trägersignal in der Nachführschleife vorhanden ist, die Interferenzfrequenz in keiner Weise multipliziert wird, was die Erfassungszeit verkürzt. Wenn der Verriegelungsdetektor 64 einmal den Schalter 75 geschlossen hat, führt der Empfänger einen datenmodulierten Träger an Leitung 56 auf der niedrigeren Frequenz nachführen.
• Die Filter 62 und 67 sind dafür ausgelegt, den vollständigen Datenfrequenzbereich zu umfassen, so daß, wenn die Dopplerverschiebung so groß ist wie die Datenrate, das System immer noch synchronisiert und mit dem Trägersignal verriegelt. Die Möglichkeit, mit diesem System Signale innerhalb des vollständigen Datenfrequenzbereiches zu synchronisieren, bedeutet eine Vergrößerung des Synchronisierbereiches, denn mit bekannten System ist es nicht möglich, Signale innerhalb des Datenfrequenzbereiches zu synchronisieren. Die anhand der Fig. 3 beschriebene PLL-Schaltung verwendet einen Hochgeschwindigkeitsmultiplizierer 76. Die Frequenz der PLL-Schaltung kann auf etwa 2 GHz erhöht werden, indem ein Hochgeschwindigkeitsmultiplizierer eingesetzt wird, der Datenraten von etwa 2 GHz bearbeiten kann. Das vorliegende System kann mit einem analogen Multiplizierer bei niedrigeren Frequenzen betrieben werden, wird jedoch vorzugsweise mit einem Hochgeschwindigkeitsmultiplizierer 76 der in unserem Patent US-A-4 833 639 beschriebenen Art betrieben, der als Unterbrechermultiplizierer hoher Geschwindigkeit eingesetzt werden kann.
• In Fig. 4 ist ein detaillierteres Blockschaltbild der vorliegenden Erfindung gezeigt, das einen Prozeßcontroller 85 als Empfänger 80 mit veränderlicher Datenrate darstellt. Die Einzelteile und die Betriebsart des in Fig. 4 dargestellten Empfängers 80 gleichen denen des in Fig. 3 dargestellten Empfängers, und identische Einzelteile sind mit gleichen Bezugsziffern bezeichnet. So wird z. B. der Eingangsstrom an Leitung 56 einem ZF-Filter 57 zugeführt, das dem der Fig. 3 gleicht. Das Ausgangssignal des ZF-Filters 57 wird jedoch einem Verstärker 84 zugeführt, der für den Betrieb der automatischen Schwundausgleichschaltung verwendet wird, was nachfolgend erklärt wird. Der gefilterte Datenstrom an Leitung 58 wird wiederum Mischern 65 und 59 zugeführt, wie bereits beschrieben wurde. Die Datenschleife, die als Ergebnis ein demoduliertes Datensignal an Leitung 68 erzeugt, verwendet die gleichen Bauelemente mit den gleichen Bezugszeichen wie in Fig. 3. Die Nachführschleife, die den Hochgeschwindigkeitsmultiplizierer 76 verwendet, ist ebenfalls wie in Fig. 3 beziffert. Es wird bemerkt, daß das Ausgangssignal eines Tiefpaßfilters 62 an Leitung 63 einem Absolutwert-Detektor 64' zugeführt wird, der im vorigen Beispiel im Verriegelungsdetektor 64 vorgesehen war. In ähnlicher Weise war der Absolutwert-Detektor 68' in der Automatischen-Schwundausgleich-Leitung 68'' vorher im Verriegelungsdetektor 64; hier wird jedoch dargestellt, daß sein Ausgangssignal mit dem Verstärker 84 gekoppelt ist, und das gleiche Signal an Leitung 68'' wird mit dem Verriegelungsdetektor 64 gekoppelt. Die bevorzugte Ausführungsform des Empfängers mit veränderlicher Datenrate verwendet einen Prozeßcontroller 85 mit einer Steuerleitung 86, die mit einer programmierbaren Widerstandsanordnung 87 verbunden ist, und mit einer zweiten programmierbaren Widerstandsanordnung 88, die mit den Tiefpaßfiltern 67 bzw. 62 verbunden ist, um ein Ändern der Filterbandbreiten zu ermöglichen. Es wird davon ausgegangen, daß die programmierbaren Widerstandsanordnungen 87 und 88 eine Mehrzahl von analogen Widerständen und Bauelementen enthalten können, die durch Schalter auswählbare Hardware sind und geschaltet werden, um die erwünschte Filterbandbreite bereitzustellen. Zur Implementierung des Empfängers mit veränderlicher Datenrate ist weiter eine Steuerleitung 89 dargestellt, die mit dem Bit-Synchronisierer 69 (im gestrichelten Block dargestellt) verbunden ist. Als weiterer Ausgang des Bit-Synchronisierers ist ein On-Time-Taktgeber an Leitung 90 dargestellt, der auch ein Eingangssignal an einen Komparator 71 liefert. Die mit dem ZF-Verstärker 84 verbundene Automatische-Schwund-Ausgleichleitung 68'' dient dazu, an Leitung 58 ein den Mischern 65 und 59 zuzuführendes Signal mit konstantem Leistungspegel aufrechtzuerhalten, damit die Parameter des Schleifenaufbaus der Tiefpaßfilter konstant gehalten werden können, selbst wenn an der Signaleingangsleitung 56 Leistungsänderungen auftreten.
• Der Bit-Synchronisierer 69 kann, wie dargestellt, als Früh/Spät-Gatter Bit-Synchronisierer ausgebildet sein. Andere Verfahren, Bit-Synchronisierer auszubilden, wie z. B. Verzögerungs- und Multipliziervorrichtungen und/oder die Verwendung einer digitalen Übergangsnachführung, können ebenfalls eingesetzt werden und erzielen die gleichen Ergebnisse. Es hat sich jedoch herausgestellt, daß sie im Aufbau komplexer und in der Ausführung kostspieliger sind.
• Das wiedergewonnene Datensignal an Leitung 68 wird, wie dargestellt, zwei Abtast- und Halteschaltungen (S&H), 91 und 92, zugeführt, deren jeweilige Ausgangssignale Absolutwert-Detektoren (ABS) 93 und 94 zugeführt werden. Die Ausgangssignale der Absolutwert-Detektoren 93' 94 an den Leitungen 95 und 96 werden einem Differenzverstärker 97 zugeführt, um an Leitung 98 ein Fehlerspannungssignal zu erzeugen, das einem Schleifenfilter 99 zugeführt wird. Das Ausgangssignal des Schleifenfilters 99 wird einem programmierbaren Taktgeber 101 zugeführt, der vom Steuersignal an Leitung 89 des Prozeßcontrollers 85 programmiert wird. Der programmierbare Taktgenerator 101 kann aus einer Mehrzahl von durch Schalter auswählbaren Taktgebern vorbestimmter gewünschter Frequenzen bestehen oder kann als digitaler, synthetisierender Taktgeber ausgebildet sein, um einen On-Time-Takt an Leitung 90 zu erzeugen, der dem Komparator 71 zugeführt wird und auch in Fig. 3 dargestellt ist. Dieser On-Time-Takt wird ebenfalls der Viertel -Bit-Verzögerungsschaltung 102 mit zwei Ausgängen zugeführt. Ein Ausgangssignal dieser Schaltung 102 ist die Vorderflanke des als CLK dargestellten Taktsignals und das andere Ausgangssignal ist die Abfallflanke des als CLK an den Leitungen 103 und 104 dargestellten Taktsignals. Die Taktsignale an Leitungen 103 und 104 werden den Abtast- und Halteschaltungen 91 bzw. 92 zugeführt, die, wie bereits beschrieben, die Eingangsdaten an Leitung 68 synchronisieren. Um eine Fehlerspannung von den Ausgangssignalen der beiden Abtast- und Halteschaltungen, 91, 92, zu entwickeln, werden Absolutwert-Detektoren 93 und 94 verwendet. Die bei 64', 68', 93 und 94 dargestellten Absolutwert-Detektoren können als Ringdioden oder andere gleichwertige Absolutwert-Detektoren ausgebildet sein. Bei der hier beschriebenen bevorzugten Ausführungsform können die Absolutwert-Detektoren jedoch so ausgebildet sein, wie es der Aufbau bevorzugter Ausführungsformen nach Patent US-A-4 833 639 beschreibt, und kann ebenfalls als Unterteiler mit hoher Arbeitsgeschwindigkeit im Hochgeschwindigkeitsmultiplizierer 76 eingesetzt werden.
• Nachdem die bevorzugte Ausführungsform eines Empfängers mit veränderlicher Datenrate beschrieben wurde, die analoge Vorrichtungen verwendet, ist erklärlich, daß die analogen Ausgangssignale an Leitungen 68 und 63 von den Tiefpaßfiltern 62, 67 in digitale Signale umgewandelt werden können, indem A/D-Konverter verwendet werden und die A/D- Konverter mit dem On-Time-Takt auf den entsprechenden Takt gebracht werden. So können der Hochgeschwindigkeitsmultiplizierer 76 und der Bit-Synchronisierer 69 ohne weiteres in digitaler Bauform ausgebildet sein. Die analogen Filter können von digital zu analog oder analog zu digital umgewandelt werden, um eine Umwandlung der Ausbildungsform nach Fig. 4 in ein vom digitalen Prozessor 85 gesteuertes digitales System zu vervollständigen.
• Anhand der Kurven in Fig. 5 wird die Verringerung der Erfassungszeit bei Verwendung der vorliegenden Erfindung verdeutlicht. Die Abszisse des Kurvendiagramms stellt den Phasenfehler oder die Spannung an Leitung 68 abzüglich der Spannung an Leitung 63 dar, die vom Verriegelungsdetektor 64 erkannt wird. Die anfängliche Spannungsdifferenz am Verriegelungsdetektor 64 tastet das logische Tief ab und, während die Phasenfehlerdifferenz sich verringert, vergrößert sich die Übergangsansprechkurve 105 bis sie ein logisches Hoch am Punkt 106 erreicht. Die Zeit TA stellt die Erfassungszeit in Bits dar bei Verwendung der Ausführungsform der vorliegenden Erfindung; diese Zeit ist mit weniger als 50 Bitzeiten vorgegeben und gegenüber der Datenrate unempfindlich. An Punkt 106 wird der Schalter 75 vom Verriegelungsdetektor 64 geschlossen. Der Verriegelungsdetektor 64 tastet weiterhin das logische Hoch ab und hält den Schalter 75 geschlossen. Wenn das Phasenfehlersignal sich abschwächte oder die Nachführschleife die Verriegelung verlöre, würde das logische Hoch am Verriegelungsdetektor 64 nicht mehr erzeugt und der Schalter 75 würde sich automatisch öffnen. Die Kurve 107 ist über die Fig. 5 gelegt, um die Erfassungszeit in Bits darzustellen, die bei Verwendung der PLL-Schaltungen nach Fig. 1 und 2 des bekannten Standes der Technik erforderlich wäre. Da die beiden Figuren des bekannten Standes der Technik Vorrichtungen verwenden, die einer quadratischen Funktion Folgen, ist die Erfassungszeit etwa die gleiche und beträgt, durch Simulation bestätigt, etwa 1500 Bit-Zeiten. Die Erfassungszeit der vorliegenden Erfindung wurde von etwa 1500 auf 50 Bit-Zeiten reduziert, was eine Verbesserung von 30 zu 1 ist.
• In den Fig. 6A bis 6B sind die Wellenformen von Fehlersignalen dargestellt, die in den Ausführungsformen nach Fig. 1 bis 4 erzeugt werden. In Fig. 6A ist ein sinusförmiges Fehlersignal eines Interferenzsignals gezeigt, das an Leitung 23 der Figur und an Leitung 41 der Fig. 2 erscheint. Als Kontrast dazu ist in der Fig. 6B das Spannungsfehler-Interferenzsignal dargestellt, das an Leitung 77 erzeugt wird, wenn der Schalter 75 in den Fig. 3 und 4 geschlossen ist, und zwar als unterbrochenes Interferenzsignal mit der gleichen Frequenz wie das Spannungsfehlersignal in Fig. 6A, jedoch, so wird deutlich, nachdem der Schalter 75 geschlossen ist. Die in Fig. 6C gezeigte Wellenform gibt das Interferenz-Spannungsfehlersignal wieder, das an Leitung 77 erscheint, wenn der Schalter 75 während der Erfassung geöffnet ist. Erfassung wird erreicht, indem ein Signal mit dem originalen Dopplerverschiebungsfehler nachgeführt wird, der also nicht multipliziert wurde, um den Dopplerverschiebefehler zu vergrößern.
• Fig. 6A hat drei Feste Verriegelungspunkte 103, an denen eine zeitliche Verriegelung geschehen kann. Die Festen Verriegelungspunkte in Fig. 6A sind bei π und 2π, was bedeutet, daß die Verriegelung in der falschen Datenphase erfolgen kann. Dieses erklärt auch warum in den Fig. 1 und 2 eine Differentialcodierung notwendig ist, um sicherzustellen, daß die Phase der Daten beim Verriegeln in erforderlicher Weise auftritt. In den Fig. 3 und 4 wird eine Verriegelung bei offenem Schalter 75 nicht vorgenommen, so daß lediglich Fig. 6C zugrundezulegen ist. Die Festen Verriegelungspunkte 109 kommen nur bei Null und 2π vor, das heißt, der Verriegelungsdetektor 64 kann nicht mit der falschen Phase der Daten verriegeln. Die Ausführungsformen nach Fig. 3 und 4 können also mit BPSK-Signalen verriegeln, die nicht differential codiert sind; es ist jedoch auch möglich, mit ihnen differential codierte BPSK-Signale zu empfangen und zu decodieren.
• Nachdem eine bevorzugte Ausführungsform eines Empfängers mit veränderlicher Datenrate und eines Empfängers mit programmierbarer veränderlicher Datenrate beschrieben wurden, ist deutlich, daß die Empfänger nicht nur zum Empfang und Decodieren von BPSK-Signalen unterschiedlicher Datenraten von Nutzen sind, sondern daß die Erfassungszeit zum Verriegeln an einem Eingangsdatenstrom um einen Faktor von 30 zu 1 gegenüber bekannten Ausführungsformen verbessert wurde. Außerdem können die vorliegenden Ausführungsformen von Empfängern mit veränderlicher Datenrate für eine feststehende Datenrate eingesetzt werden, wenn ein Hochfrequenzempfänger verwendet wird.
• Ein typisches, bevorzugtes Anwendungsgebiet der vorliegenden Erfindung ist die Verwendung der Empfänger in einem Satelliten, der Wetterdaten von einer Mehrzahl von Bodenstationen sammelt, die entlang einem Pfad angeordnet sind, die der Satellit passiert, wenn er beispielsweise die Vereinigten Staaten von Nordamerika überfliegt. Bei Annäherung an eine Bodenstation löst ein Satellitensignal das Aussenden der gesammelten Daten im Burst-Modus an den Satelliten aus, wo sie gesammelt und assimiliert werden, bis der Satellit eine Bodenempfangsstation passiert, die als zentrale Sammelstation dient. An diesem Punkt übermittelt der Satellitenempfänger im Burst-Modus an den Empfänger nach der bevorzugten Ausführungsform der Erfindung in der Bodenstation, die sofort alle Wetterstationendaten eines großen Gebietes, z. B. der Vereinigten Staaten, sammelt, bevor sie an Großrechner zur Aufarbeitung für Wettervorhersagen weitergeleitet werden.
• Einige Bodenstationen befinden sich an Orten, wo eine Datenübertragung durch Verwendung bevorzugten unterschiedlicher Datenraten bei der Übermittlung verbessert werden kann. Wann immer es von Vorteil ist, mit einer höheren oder niedrigeren Datenrate zu übermitteln, kann der Empfänger fernprogrammiert werden, mit der gewünschten Datenrate zu empfangen, ohne daß ein Umbau oder Hardware-Änderung erforderlich wäre. Ein Merkmal der vorliegenden Erfindung ist es also, daß die Erfassungs- oder Verriegelungszeit eine Funktion der Bit-Zeit ist und tatsächlich in Echtzeit schneller und bei höheren Datenraten erzielt wird.

Claims (10)

1. Empfänger mit veränderlicher Datenrate zum Empfangen von Datensignalen veränderlicher Datenrate, die einem Trägersignal als Eingangsdatenstrom (56) aufmoduliert sind, und zum Erzeugen von driftfreien, phasengleichen Echtzeit-Datensignalen (72);

mit einer PLL-Schaltung (55), die eine Nachführschleife (61-63, 76-79) mit einem spannungsgesteuerten Oszillator (81), der auf die empfangene Trägerfrequenz abstimmbar ist, sowie eine Datendetektorschleife (66- 68), die den Eingangsdatenstrom (56) empfängt, aufweist;

gekennzeichnet durch

eine an die Datendetektorschleife (66-68) angekoppelte Komparatorschaltung (71, 73) zum Erkennen von Datenübergängen;

elektronische Schaltmittel (75), die zwischen die Datendetektorschleife (66-68) und die Nachführschleife (61-63, 76-79) geschaltet sind;

Phasenverriegelungsdetektormittel (64), die mit den elektronischen Schaltmitteln (75), mit der Nachführschleife und der Datendetektorschleife gekoppelt sind, um zu erkennen, wenn die Fehlersignale (es) in der Nachführschleife eine vorbestimmte Spannungsdifferenz erreichen und damit anzeigen, daß die Nachführschleife mit der Phase und Frequenz der Trägersignale des Eingangsdatenstromes verriegelt ist, und

wobei die Phasenverriegelungsdetektormittel (64) mit Mitteln (74) ausgestattet sind, um die elektronischen Schaltmittel (75) zu schließen, damit die PLL-Schaltung (55) eine Anpassung an ein mit veränderlicher Datenrate moduliertes Trägersignal durchführt.

2. Empfänger mit variabler Datenrate nach Anspruch 1, dadurch gekennzeichnet, daß die PLL-Schaltung (55) einen Hochgeschwindigkeits-Multiplizierer (76) aufweist, der mit den elektronischen Schaltmitteln (75) gekoppelt ist.

3. Empfänger mit variabler Datenrate nach Anspruch 1, dadurch gekennzeichnet, daß die PLL-Schaltung (55) einen Hochgeschwindigkeits-Multiplizierer (76) aufweist, der mit dem Eingang eines Schleifenfilters (78) verbunden ist, und daß der Ausgang des Schleifenfilters (78) mit dem spannungsgesteuerten Oszillator (81) der Nachführschleife verbunden ist.

4. Empfänger mit variabler Datenrate nach Anspruch 3, dadurch gekennzeichnet, daß die elektronischen Schaltmittel (75) zwischen dem Hochgeschwindigkeits-Multiplizierer (76) und der Nachführschleife angeordnet sind.

5. Empfänger mit variabler Datenrate nach Anspruch 1, dadurch gekennzeichnet, daß sowohl die Nachführschleife als auch die Datendetektorschleife je eine programmierbare Tiefpaßfilteranordnung (62, 67), je einen programmierbaren Bitsynchronisierer (69), der an die Datendetektorschleife angekoppelt ist, und Steuermittel zum Verändern der Frequenz der Tiefpaßfilter (62, 67) und zum Verändern der Frequenz des Bitsynchronisierers (69) aufweisen.

6. Empfänger mit variabler Datenrate nach Anspruch 5, dadurch gekennzeichnet, daß die Steuermittel zum Verändern der Frequenz der Tiefpaßfilter einen Prozeßcontroller (85) aufweisen, der an programmierbare Widerstandsanordnungen (88, 87) in den Tiefpaßfiltern angeschlossen ist.

7. Empfänger mit variabler Datenrate nach Anspruch 6, dadurch gekennzeichnet, daß ein digitaler Synthesizer-Taktgeber (101) vorgesehen ist, der mit dem Prozeßcontroller (85) und der Datendektorschleife verbunden ist.

8. Empfänger mit variabler Datenrate nach Anspruch 1, dadurch gekennzeichnet, daß ein Bitsynchronisierer (69) vorgesehen an die Datendetektorschleife (66-68) angeschlossen ist, die eine Früh/Spät-Gatterschaltung (91-97) aufweist.

9. Verfahren zum Reduzieren der Auswertezeit in einem Empfänger in variabler Datenrate, der eine PLL-Schaltung (55) mit einer Datendetektorschleife (66-68) und eine Nachführschleife (61-63, 76-79) aufweist, gekennzeichnet durch folgende Schritte:

Abtrennen der Datendetektorschleife von der Nachführschleife am Eingang des spannungsgesteuerten Oszillators (81) in der Nachführschleife,

Bereitstellung eines elektronischen Schalters (75) am Eingang der Nachführschleife,

Ermittlung der Differenz zwischen den Spannungsfehlersignalen der Datendetektorschleife und der Nachführschleife,

Schließen des elektronischen Schalters (75) zwischen der Datendetektorschleife und der Nachführschleife, um die PLL-Schaltung (55) wie als arbeitsfähige Schaltung zu verbinden, wenn die Phasenfehlerspannungssignal-Differenz anzeigt, daß die Nachführschleife mit dem Trägersignal synchronisiert ist.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß ein Impuls von Trägertonsignalen als Vorspann zu einem Strom von modulierten Daten der PLL-Schaltung (55 zugeführt wird, um die Auswertezeit für das Trägertonsignal weiter verbessern.