JP3462894B2 - 不揮発性半導体メモリ及びそのデータプログラム方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
及びそのデータプログラム方法に関する。

【０００２】

【従来の技術】良く知られているように、ＮＡＮＤ形の
ＥＥＰＲＯＭに用いられる、浮游ゲートを有するメモリ
セルＭＣは図２８に示すように構成される。即ち、浮游
ゲートＦ．Ｇ．とチャネル領域ＣＡとの間にあるゲート
絶縁膜ＧＯをトンネル効果が起こる程度に極めて薄く形
成する。そして制御ゲートＣＧを０Ｖに設定し、基板Ｓ
ｂを高電圧にすることで、浮游ゲートＦＧから基板Ｓｂ
に電子を放出して、２進データの一方を書き込む。反対
に、基板Ｓｂ、ソースＳおよびドレインＤを０Ｖに、制
御ゲートＣＧを高電圧にすることにより、基板Ｓｂから
浮游ゲートＦＧに電子を注入して、２進データの他方を
書き込む。このようなメモリセルＭＣを複数個マトリッ
クス状に接続し、集積回路化したものの一部を図２９
（ａ）に示す。図２９（ｂ）は、図２９（ａ）の各ノー
ドの電圧波形である。メモリセルＭＣにデータをプログ
ラムするときは、まず制御ゲートＣＧに接続されている
全ての行線ＷＬ１〜ＷＬｎを０Ｖに、基板を高電圧にし
て、全てのメモリセルＭＣの浮游ゲートＦＧから基板に
電子を放出する。次に、データを書き込むべきメモリセ
ルＭＣの選択トランジスタＳＴのゲートＳを高電位に設
定する。同時に、信号φを０Ｖにしトランジスタ１０を
オフさせ、メモリセルＭＣを基準電位Ｖ_SSから切り離
す。メモリセルＭＣの浮游ゲートＦＧに電子を注入する
場合は、対応する行線ＷＬを高電位Ｖ１に設定し、対応
する列線Ｄを０Ｖに設定する。このとき浮游ゲートＦＧ
と基板Ｓｂ（チャネル）との間の電位差がトンネルを起
こすのに十分な値となり、基板Ｓｂから浮游ゲートＦＧ
に電子が注入される。一方非選択の行線ＷＬは先の高電
位Ｖ１よりも低いＶ２の電位に設定する。このとき列線
Ｄ（Ｄ１，Ｄ２，…）の電位が０Ｖであったとしても電
位Ｖ２が低いため、浮游ゲートＦＧと基板Ｓｂ（チャネ
ル）との間の電位差がトンネルを起こすのに十分な値と
ならず、浮游ゲートＦＧに電子は注入されない。行線Ｗ
Ｌが高電位Ｖ１に設定されていたとしても、列線Ｄが電
位Ｖ３に設定されていると、このときも浮游ゲートＦＧ
と基板Ｓｂ（チャネル）との間の電位差がトンネルを起
こすのに十分な値とならず、浮游ゲートＦＧに電子は注
入されない。すなわち、図２９（ｂ）からわかるよう
に、時刻Ｔ１では、メモリセル２ｎの浮游ゲートに電子
が注入され、メモリセル１ｎの浮游ゲートＦＧには電子
の注入は起こらない。同様に、時刻Ｔ２では、メモリセ
ル１１の浮游ゲートＦＧに電子が注入され、メモリセル
２１の浮游ゲートＦＧには電子の注入は起こらない。

【０００３】このようなメモリセルＭＣに於いては、浮
游ゲートＦＧに電子が注入されていれば、そのしきい電
圧は正の値となり、浮游ゲートＦＧから電子が放出され
ていればそのしきい電圧は負の値となる。メモリセルＭ
Ｃが選択されると、そのゲートは論理“０”、例えば０
Ｖに設定される。しきい電圧が負の値の浮游ゲートＦＧ
から電子が放出されているメモリセルＭＣはオンしたま
まであるが、しきい電圧が正の浮游ゲートＦＧに電子が
注入されているメモリセルＭＣはオフする。このよう
に、ゲートが０Ｖの選択されたメモリセルＭＣが、オン
かオフかでデータを記憶している。一方、非選択のメモ
リセルＭＣのゲートは、論理“１”、例えば５Ｖに設定
され、浮游ゲートＦＧに電子が注入されているメモリセ
ルＭＣもオンするようになっている。

【０００４】次に図３０に従ってデータの読み出しにつ
いて説明する。

【０００５】電源Ｖ_DDと接地点（Ｖ_SS）には、負荷素子
として働く例えばディプレッション型のＭＯＳトランジ
スタＬ１、選択用のＭＯＳトランジスタ（エンハンスメ
ント型）ＳＴ、およびメモリセル用ＭＯＳトランジスタ
Ｍ１〜Ｍ８が直列接続される。上記ＭＯＳトランジスタ
Ｌ１のゲートは、このＭＯＳトランジスタＬ１と選択用
ＭＯＳトランジスタＳＴとの接続点（ノードＮ１）に接
続されている。上記選択用ＭＯＳトランジスタＳＴのゲ
ートには、メモリセル用ＭＯＳトランジスタＭ１〜Ｍ８
から成るメモリブロック１１を選択するための信号Ｘが
供給される。また、上記メモリセル用ＭＯＳトランジス
タＭ１〜Ｍ８のゲートにはそれぞれ、このメモリブロッ
ク１１の中の１つのメモリセル用ＭＯＳトランジスタを
選択するための信号Ｗ１〜Ｗ８が供給される。そして、
上記ノードＮ１の電位をセンスアンプ１２に供給して増
幅することにより、選択したメモリセル用ＭＯＳトラン
ジスタから記憶データを読み出す。

【０００６】図３０の回路では、例えば、メモリセル用
ＭＯＳトランジスタＭ２，Ｍ４の浮游ゲートから電子が
放出され、しきい電圧が負となっており、且つ、メモリ
セル用ＭＯＳトランジスタＭ４を選択するものとする。
このときには、図３１のタイミングチャートに示すよう
に、信号Ｘを“１”レベル、信号Ｗ１〜Ｗ３，Ｗ５〜Ｗ
８を“１”レベル、および信号Ｗ４を“０”レベルに設
定する。これによって、選択用ＭＯＳトランジスタＳＴ
およびメモリセル用ＭＯＳトランジスタＭ１〜Ｍ３，Ｍ
５〜Ｍ８がオン状態となる。また、メモリセル用ＭＯＳ
トランジスタＭ４のしきい電圧は負であるので、このト
ランジスタＭ４もオン状態となる。従って、ノードＮ１
が放電され、これをセンスアンプ１２で検出、増幅する
ことにより、記憶データを読み出す。次に、メモリセル
用ＭＯＳトランジスタＭ３を選択するとする。この場合
は、信号Ｗ３を“０”レベルに、他の信号は全て“１”
レベルに設定する。このときメモリセル用ＭＯＳトラン
ジスタＭ３は浮游ゲートに電子が注入されておりしきい
電圧は正であるので、トランジスタＭ３はオフ状態とな
る。これにより、ノードＮ１の放電路が遮断され、この
ノードＮ１は負荷ＭＯＳトランジスタＬ１によって充電
される。これをセンスアンプ１２で検出、増幅すること
により、メモリセル用ＭＯＳトランジスタＭ３からデー
タを読み出す。

【０００７】しかし、このようにメモリセル用ＭＯＳト
ランジスタのしきい電圧が負であるか、正であるかでデ
ータの“１”、“０”を記憶するとすると、メモリセル
ブロック１１中のしきい電圧が正のＭＯＳトランジスタ
の数としきい電圧が負のＭＯＳトランジスタの数の比が
異なる場合には、メモリセルブロック１１に流れる電流
の大きさが違ってくる。つまり、ノードＮ１の放電速度
および放電時の“０”レベルの電位は、直列接続された
メモリセル用ＭＯＳトランジスタのしきい電圧が正のも
のと、しきい電圧が負のＭＯＳトランジスタの数の比で
異なることになる。

【０００８】例えば、図３２（ａ）に示すように、メモ
リセルブロック１１におけるメモリセル用ＭＯＳトラン
ジスタＭ１〜Ｍ７はそれらの浮游ゲートに電子が注入さ
れて正のしきい電圧を持ち、トランジスタＭ８のみが負
のしきい電圧である場合、メモリセル用ＭＯＳトランジ
スタＭ８が選択された時は、他の全てのトランジスタＭ
１〜Ｍ７が正のしきい電圧であることから、メモリセル
ブロック１１を流れる電流は最も少ない状態となる。一
方、図５（ｂ）に示すように、メモリセルブロック１１
を構成するメモリセル用ＭＯＳトランジスタＭ１〜Ｍ８
が全て負のしきい電圧を持つ場合には、メモリセル電流
が最も多くなる。これは、しきい電圧が負であるため、
信号Ｗ１〜Ｗ８の電位が図３２（ａ）のものと同じであ
るならば、しきい電圧が負のＭＯＳトランジスタの方が
しきい電圧が正のものより多くの電流を流すためであ
る。このため、前記図３０に示したような回路では、上
記図３２（ａ）に示したようなメモリセルブロック１１
からデータを読み出す時が最も放電速度が遅くなり、こ
のようなメモリセルブロックでデータの読み出し速度が
決まってしまう欠点がある。また、この時にメモリセル
ブロックを流れる電流が最も少ないため、これに合わせ
て負荷トランジスタＬ１の電流駆動能力も決めてやる必
要があり、負荷トランジスタＬ１の電流駆動能力も大き
くできずノードＮ１の充電もまた遅くなる欠点がある。

【０００９】また、上記従来のメモリに於いては、一つ
のメモリセルブロックが一本の列線に対応している。こ
のため、隣り合ったメモリセルブロック同士のメモリセ
ルブロックと列線の接続部がメモリセルアレイの占有面
積を決めるようになってきた。また列線の配線の多さが
歩留まりに影響を与えていた。

【００１０】また、図２８、図２９のメモリセル及び装
置においては、先に述べたように、一度に全てのメモリ
セルの浮游ゲートから電子を放出し、メモリセルのしき
い電圧を負の値にすることによって２進データの一方を
書き込み、その後で選択的に浮游ゲートに電子を注入す
ることによって２進データの他方のデータを書き込む。

【００１１】メモリセルからのデータの読み出しに当っ
ては、選択された行線を論理“０”、例えば０Ｖにし、
非選択な行線を論理“１”、例えば５Ｖに設定する。非
選択な行線に接続されているメモリセルは、そのゲート
である行線が論理“１”である。このため、非選択のメ
モリセルの浮游ゲートに電子が注入されてしきい電圧が
正であっても、メモリセルの浮游ゲートから電子が放出
されメモリセルのしきい電圧が負であっても、オンす
る。けれども、選択された行線は０Ｖである。このた
め、この選択されたメモリセルは、しきい電圧が正のも
のはオフし、しきい電圧が負のものはオンする。このよ
うに選択されたメモリセルがオンするかオフするかで、
メモリセルに記憶されているデータが論理“１”か論理
“０”かを検出するのは前にも述べた通りである。浮游
ゲートに電子の注入されているメモリセルのしきい電圧
は、非選択な時にオンし、選択されたときにオフするよ
うに設定されなければならない。このため、電子の注入
量に関しては注意を要する。このため、メモリセルへの
電子の注入と、この注入量をチェックするための読みだ
しを繰り返し行い、適当な注入量になったときに電子の
注入を止めるようにしている。けれども、極めて薄いゲ
ート絶縁膜を通して電子の注入を行っていることから、
製造工程のばらつきに起因して、ゲート絶縁膜の厚さの
ばらつきや欠陥等により、浮游ゲートへの電子の注入量
はメモリセル間でばらつくことがある。つまり、電子の
注入されたメモリセルのしきい電圧はある幅を持ってば
らついている。よって、最もしきい電圧の低いメモリセ
ルと最もしきい電圧の高いメモリセルとのしきい電圧の
差は、メモリセルを流れる電流の差となり、選択された
メモリセルからのデータ読みだし速度がメモリセルによ
って異なることになる。すなわち、直列に接続された非
選択なメモリセルを通して流れる電流によりデータが検
出されるため、非選択なメモリセルのしきい電圧のばら
つきはそのままメモリセルに流れる電流のばらつきとな
り、データ読みだし速度のばらつきとなる。データ読み
だし速度を速くするためには、メモリセルに流れる電流
は多いほど良い。しかし、電子の注入されたメモリセル
のしきい電圧は正の値でなければならないため、最もし
きい電圧の低いメモリセルのしきい電圧を０Ｖよりわず
かに高い値に設定したとしても、メモリセルのしきい電
圧の分布のばらつきにより、最もしきい電圧の高いメモ
リセルのしきい電圧の値は０Ｖよりもはるかに高い値に
なるのが避けられない。

【００１２】また、従来のＮＯＲ型のフラッシュＥＥＰ
ＲＯＭにおいては、データの書き換えの時、一旦全ての
メモリセルの浮游ゲートに電子を注入し、浮游ゲートに
蓄えている電子の量を全てのメモリセルについて均一に
し、その後、全てのメモリセルの浮游ゲートから電子を
放出し、２進データの一方を記憶する。こののち、メモ
リセルの制御ゲートとドレインに高電圧を印加してチャ
ネル電流を流し、チャネル領域から選択的にメモリセル
の浮游ゲートに電子を注入して、２進データの他方を書
き込む。このような従来のＮＯＲ型のフラッシュＥＥＰ
ＲＯＭにおいては、浮游ゲートから電子を放出しすぎる
と、メモリセルのしきい電圧が負の値になり、選択動作
ができなくなる。このため、電子を放出した後に読み出
しを行って、適当なしきい電圧になったか否かをチェッ
クしている。電子を放出しすぎないようにするため、電
子の放出期間を短く設定し、放出と読み出しを何度も繰
り返して行い、適切なしきい電圧を得るようにしてい
る。けれども、この放出は、制御ゲートを０Ｖにし、ソ
ースあるいはドレインに高電圧を印加して、浮游ゲート
からソースあるいはドレインにトンネル効果で電子を放
出するものである。あるいは、制御ゲートを０Ｖにし、
メモリセルが作られている半導体基板を高電圧にして、
浮游ゲートからチャネル領域に電子をトンネル効果を利
用して放出するようにしている。このため、浮游ゲート
とチャネルとの間のゲート絶縁膜は、トンネル効果が起
こるように、極めて薄く、例えば１００オングストロー
ム程度に作られている。このため、製造工程のばらつき
に起因して、電子の放出後のメモリセルのしきい電圧
は、全メモリセルが均一な値ではなく、ある幅をもって
ばらつく。メモリセルに流れる電流の多い方がデータの
読み出し速度も速くなり、且つマージンも大きくなる。
よって、メモリセルのしきい電圧は低い方がよいが、ば
らつきの中のもっともしきい電圧の高いメモリセルを最
適なしきい電圧になるまで電子を放出すると、ばらつき
の中のもっともしきい電圧の低いメモリセルのしきい電
圧が負の値になってしまい好ましくない。このためこの
ような半導体メモリにおいては、ばらつきの中のもっと
もしきい電圧の低いメモリセルのしきい電圧が負の値に
ならないようにしているので、最もしきい電圧の高いメ
モリセルで読み出し速度が決まってしまい、データ読み
出し速度の高速化は困難であった。

【００１３】図３３はこのような従来のＮＯＲ型のフラ
ッシュＥＥＰＲＯＭのメモリセルアレイの一例である。
図３３（ａ）は平面図、（ｂ）はＡ−Ａ′線断面図、
（ｃ）はＢ−Ｂ′線断面図、（ｄ）はＣ−Ｃ′線断面
図、図３４はそのシンボル図である。図３３において、
１は行線でありメモリセルの制御ゲートを形成してい
る。２は浮游ゲート、３はチャネル領域であり、４はゲ
ート絶縁膜である。５は例えばアルミニュームで作られ
た列線であり、隣り合ったメモリセルで共用されるドレ
イン６が列線５と接続されている。８は、例えばアルミ
ニュームで作られた、データの読み出し時は基準電位
（例えば接地電位）を供給し且つ浮游ゲートから電子を
放出するときは高電圧を供給するための配線であり、隣
り合ったメモリセルで共用されるべく、そのメモリセル
のソース７に接続位置９で接続されている。

【００１４】このように構成された従来のフラッシュＥ
ＥＰＲＯＭにおいては、浮游ゲートから電子を放出しす
ぎてメモリセルのしきい電圧が負の値になったとき、行
線、すなわち制御ゲートが０Ｖの非選択なメモリセルで
もオンする。このため、列線５と配線８が接続状態とな
り、列線５から非選択なメモリセルを介しても配線８に
電流が流れる。これにより、データの読み出し時、ある
いはデータの書き込み時に、列線５に電圧を印加したと
しても、非選択なメモリセルを介して電流が流れ、電圧
が下がってしまう。このためデータの読み出し時に選択
されたメモリセルがオフしていたとしても非選択なメモ
リセルを通して電流が流れてしまい、間違ったデータを
読み出してしまうし、データの書き込み時には、必要な
十分な電圧を供給する事ができない。このため、上述し
たように、電子を浮游ゲートから放出した後の全メモリ
セルのしきい電圧のばらつきの中で最もしきい電圧の低
いメモリセルのしきい電圧を正の値にしておく必要か
ら、最もしきい電圧の高いメモリセルでデータの読み出
し速度が決まってしまい、データの読み出し速度を速く
できないという欠点があった。

【００１５】先にも述べたように、いわゆるＥＥＰＲＯ
Ｍのメモリセルにあっては、ゲート酸化膜よりもはるか
に薄い１００オングストローム程度の酸化膜を介して、
浮游ゲートに電子を注入したり、放出したりすることに
よりデータの書き換えを行なっている。図３５は、更に
異なる方式でデータの書き換えを行なう従来のＥＥＰＲ
ＯＭのこのようなメモリセルを構成するセルトランジス
タのシンボル図で、制御ゲート電圧をＶ_CG、ドレイン電
圧をＶ_D 、ソース電圧をＶ_S 、およびドレイン電流をＩ
_D とすると、制御ゲート電圧Ｖ_CGに対するドレイン電流
Ｉ_D は図３６に示すような特性を示す。図３６におい
て、曲線Ａはイニシャル状態の特性、曲線Ｂは浮游ゲー
トに電子を注入した時の特性であり、電子の注入により
しきい電圧が上昇している。また、曲線Ｃは浮游ゲート
から電子を放出した状態の特性であり、電子の放出によ
りしきい電圧が低下して負になっている。このようなセ
ルトランジスタを用いたメモリセルでは、上記曲線Ｂと
Ｃの特性を利用してデータの“０”と“１”を記憶す
る。

【００１６】図３７は、上記図３５に示したセルトラン
ジスタをマトリックス状に配列して構成したこのような
ＥＥＰＲＯＭの回路構成例を示しており、現在市販され
ているＥＥＰＲＯＭはこのような回路構成が多い。図示
する如く、各セルトランジスタＣＴには選択用のＭＯＳ
トランジスタＳＴが直列接続され、１つのメモリセル１
４が２つのトランジスタＣＴ，ＳＴで構成されている。

【００１７】上記のような構成において、セルトランジ
スタＣＴの浮游ゲートに電子を注入する場合には、選択
用トランジスタＳＴのゲートおよびセルトランジスタＣ
Ｔの制御ゲートに高電圧Ｖ_G ，Ｖ_CGを印加するととも
に、列線１５を０Ｖに設定する。一方、電子を放出する
時には、選択用トランジスタＳＴのゲートと列線１５を
高電圧に設定するとともに、セルトランジスタＣＴの制
御ゲートを０Ｖに設定する。これによって、セルトラン
ジスタＣＴのドレインに高電圧が印加され、浮游ゲート
からドレインに電子が放出される。

【００１８】図３８（ａ）は、上記図３７に示した回路
における一点鎖線で囲んだ領域１６のパターン平面図
で、この図３８（ａ）のＡ−Ａ′線に沿った断面構成を
図３８（ｂ）に示す。図３８（ａ），（ｂ）において、
前記図３７に対応する部分には同じ符号を付しており、
１７はセルトランジスタＣＴのソース領域、１８はセル
トランジスタＣＴのドレイン且つ選択用トランジスタＳ
Ｔのソース領域、１９は選択用トランジスタＳＴのドレ
イン領域、２０はセルトランジスタＣＴの浮游ゲート、
２１はセルトランジスタＣＴの制御ゲート、２２は選択
用トランジスタＳＴのゲート、２３は薄い酸化膜部、２
４は列線１５と選択用トランジスタＳＴのドレインとの
コンタクト部である。

【００１９】このようなＥＥＰＲＯＭにおいては、メモ
リセルにデータをプログラムする時間を短縮するため
に、図３９に示す如く、各列線１５毎にラッチ回路Ｌを
設けておく。そして、各対応する列線１５に接続されて
いるメモリセル１４にプログラムするデータをラッチ回
路Ｌにラッチしておき、ラッチされたデータに基づいて
１行分のメモリセル１４に同時にプログラムするように
している。このように構成されたＥＥＰＲＯＭにおいて
は、データをプログラムする時間は短縮されるが、列線
毎にラッチ回路Ｌを設けているので、ラッチ回路の分だ
け、チップサイズが大きくなり、チップのコストが高く
なるという欠点があった。

【００２０】

【発明が解決しようとする課題】図２８〜図３２に基づ
いて説明した従来の半導体記憶装置では、メモリセルブ
ロックを構成するメモリセル用ＭＯＳトランジスタの正
のしきい電圧のものと負のしきい電圧のものとの数の比
によってメモリセルブロックを流れる電流が異なってい
た。これにより、メモリセルブロックを構成するメモリ
セル用ＭＯＳトランジスタに正のしきい電圧のものが多
いと読み出し速度が低下する欠点がある。また、このよ
うな正のしきい電圧のメモリセルが多く含まれるメモリ
セルブロックに応じて負荷トランジスタの電流駆動能力
を設定する必要があるため、たとえメモリセル用ＭＯＳ
トランジスタとして負のしきい電圧のものが多いメモリ
セルブロックでも読み出し速度の高速化が困難である。

【００２１】第１の本発明は、上記のような事情に鑑み
てなされたもので、その目的は、メモリセルブロックに
大電流を流すことができ、それにより読み出し速度を向
上できる不揮発性半導体メモリを提供することにある。

【００２２】さらに、上記従来の半導体記憶装置には、
先にも述べたように、１つの列上メモリセルブロックに
対応して１つの列線を形成していることによる種々の難
点がある。

【００２３】第２の本発明は、上記のような事情に鑑み
てなされたもので、その目的は、隣り合ったメモリセル
ブロックで一つの列線を共用することにより、列線の数
を従来の半分にし、隣り合ったメモリセルブロック同士
のメモリセルブロックと列線の接続部がメモリセルアレ
イの占有面積を決めないようにした不揮発性半導体メモ
リを実現するためのプログラム方法を提供することにあ
る。

【００２４】また、図２８及び図２９に基づいて説明し
た従来の不揮発性半導体メモリにおいては、上述のよう
に、製造工程のばらつきによるメモリセルのゲート絶縁
膜の厚さのばらつきや結晶欠陥等に起因して、メモリセ
ルの浮游ゲートへの電子の注入量がばらついてしまうと
いう欠点があった。

【００２５】第３の本発明は、上記事情に鑑みてなされ
たもので、その目的は、浮游ゲートに電子の注入された
メモリセルのしきい電圧の分布のばらつきを小さくした
不揮発性半導体メモリを提供することにある。

【００２６】さらに、図３３及び図３４で説明した従来
のＮＯＲ型のフラッシュＥＥＰＲＯＭには、上述のよう
に、浮游ゲートから電子を放出したメモリセルのうちの
最もしきい電圧の低いメモリセルのしきい電圧を正の値
とする必要があることから、最もしきい電圧の高いメモ
リセルによってデータの読み出し速度が決められ、デー
タの読み出し速度を速くできないという欠点があった。

【００２７】第４の本発明は、このような事情に鑑みて
なされたもので、その目的は、より速い読み出し速度の
不揮発性半導体メモリを提供することにある。

【００２８】また、図３５〜図３９に基づいて説明した
ＥＥＰＲＯＭにおいては、前にも述べたように、各列線
にラッチ回路を設けていることから、ラッチ回路の分だ
けチップサイズが大きくなり、チップのコストが高くな
るという欠点があった。

【００２９】第５の本発明は、このような事情に基づい
てなされたもので、その目的は、コストが低く且つ従来
と同様にプログラム時間の短縮された不揮発性半導体メ
モリを提供することにある。

【００３０】

【課題を解決するための手段】第１の本発明は、各々、
浮遊ゲートを有するトランジスタからなるメモリセルが
複数個直列に接続され、前記各メモリセルは、前記浮遊
ゲートに電子が注入された第１状態か、前記浮遊ゲート
から電子が放出された第２の状態かで、前記メモリセル
に２進データのうちの一方のデータを記憶するようにし
た、少なくとも二つに対応して設けたメモリセルブロッ
クと、この少なくとも二つのメモリセルブロックのそれ
ぞれ一端に直列に接続され、前記メモリセルブロックを
選択するための、選択トランジスタと、前記各メモリセ
ルブロックの他端に接続されたスイッチング手段と、前
記メモリセルブロック中に設けられ前記メモリセルと直
列に接続され、対応する前記メモリセルブロック束中の
前記メモリセルの前記浮遊ゲートに電子が注入されてい
るメモリセルと前記浮遊ゲートから電子が放出されてい
るメモリセルの論理状態を決定するためのビットチェッ
クトランジスタと、を具備し、前記少なくとも二つのメ
モリセルブロックの一方のメモリセルブロック中の前記
複数個直列に接続されたメモリセルそれぞれに記憶する
２進データの内、半分以上が２進データの一方のデータ
である場合は、この一方のデータを前記浮遊ゲートから
電子が放出された第２の状態に割り当て、半分以上が２
進データの他方のデータである場合は、この他方のデー
タを前記浮遊ゲートから電子が放出された第２の状態に
割り当て、この割り当て状態を前記少なくとも二つのメ
モリセルブロックの他方のメモリセルブロック中のビッ
トチェックトランジスタに、このビットチェックトラン
ジスタのしきい電圧を低い状態にするか、高い状態にす
るかによって記憶するようにしたものとして構成され
る。

【００３１】第２の本発明は、浮遊ゲートを有するトラ
ンジスタからなるメモリセルが複数個直列に接続された
メモリセルブロックと、このメモリセルブロックの一端
に直列に接続され、前記各メモリセルブロックを選択す
るための、選択トランジスタと、マトリックス状に配列
された前記メモリセルブロックにおける、同一行の前記
メモリセルに接続される、第１の行線と、前記第１の行
線に共通に接続された少なくとも２つの隣り合った前記
メモリセルブロックに、対応する前記選択トランジスタ
を通して接続された列線と、この隣り合ったメモリセル
ブロックのうちの一方の前記メモリセルブロックに接続
された前記選択トランジスタが接続される第２の行線、
及び他方の前記メモリセルブロックに接続された前記選
択トランジスタが接続される第３の行線と、前記各メモ
リセルブロックの他端と基準電位との間に接続されたス
イッチング手段と、を具備した不揮発性半導体メモリに
おけるメモリセルのデータプログラムを行うに当り、前
記スイッチング手段をオフ状態とし、選択された前記隣
り合ったメモリブロックに接続された前記第１の行線を
第１の電位とし、前記選択された前記隣り合ったメモリ
セルブロックそれぞれに接続された前記選択トランジス
タに接続された前記第２及び第３の行線を前記第２の電
位として前記列線を第３の電位にすることにより、前記
隣り合ったメモリセルブロックをこの第３の電位から充
電し、その後前記第２或いは第３の行線のうちの選択さ
れていない前記選択トランジスタをオフ状態とし、その
後前記メモリセルにプログラムするデータに応じ前記列
線を前記第３の電位或いは０Ｖに設定することにより、
選択されている前記選択トランジスタを通して前記メモ
リセルにデータをプログラムするものとして構成され
る。

【００３２】第３の本発明は、ドレイン、ソース及び浮
遊ゲートと制御ゲートとを有するトランジスタからなる
メモリセルが複数個接続されたメモリセルブロックと、
このメモリセルブロックに直列に接続され、前記メモリ
セルブロックを選択するための選択トランジスタと、マ
トリックス状に配列された前記選択トランジスタ及び前
記メモリセルにおける同一行に並ぶ前記メモリセルの制
御ゲートを接続する行線と、この行線にプログラム電圧
を与えることによって同一の前記行線に接続された複数
の前記メモリセルのうち電子の注入が必要な前記メモリ
セルに同時に前記メモリセルの前記浮遊ゲートに電子を
注入して前記メモリセルにデータをプログラムするプロ
グラム手段とを具備した不揮発性半導体メモリにおい
て、電子の注入と電子の注入量のチェックとを前記プロ
グラムの途中で順次繰り返し行い、前記注入量のチェッ
クの結果、電子の注入量が不十分なメモリセルが存在し
た場合に、前記行線に与えるプログラム電圧は前記繰り
返し与える時に前に加えた前記プログラム電圧よりも高
い値にして与える、プログラム電圧供給手段、を具備
し、前記プログラム電圧をより高い値にして与えるとき
に、前記注入量のチェックの結果、前記電子の注入量が
不十分な前記メモリセルの前記浮遊ゲートに同時に電子
を注入するように前記電子の注入量が不十分な前記メモ
リセルのドレインに供給する電圧を制御し、前記注入量
のチェックの結果、前記電子の注入量が十分な前記メモ
リセルに電子の注入が起こらないように前記電子の注入
量が十分な前記メモリセルのドレインに供給する電圧を
制御するようにしたものとして構成される。

【００３３】第４の本発明は、行線と、この行線により
選択的に駆動され、浮遊ゲート中の電子の状態によって
２進データのいずれかを記憶する、浮遊ゲートと制御ゲ
ートとを有するトランジスタからなる、メモリセルと、
このメモリセルの一端に接続される列線と、前記メモリ
セルの他端と基準電位との間に接続され、ゲートが前記
行線に接続された、前記行線が選択されたときにオンす
るトランジスタと、複数の前記行線に接続された前記メ
モリセルの浮遊ゲート中から同時に電子を放出させるデ
ータ消去手段と、前記消去手段によって前記複数の行線
に接続された前記メモリセルの浮遊ゲート中から電子が
放出された後、前記消去手段によって前記浮遊ゲートか
ら電子が放出された前記複数の行線に接続された前記メ
モリセルに対して、前記メモリセルが選択されたときオ
ンし非選択の時にオフするように、前記メモリセルの浮
遊ゲートに電子を注入させて前記メモリセルに２進デー
タのうちの一方を記憶させる第１の書き込み手段と、前
記第１の書き込み手段によって、前記メモリセルに２進
データの内の一方が記憶された後、選択的に、前記メモ
リセルが選択されたとき及び非選択の時に共にオフする
ように、前記メモリセルの浮遊ゲートに電子を注入させ
て前記メモリセルに２進データのうちの他方を記憶させ
る第２の書き込み手段と、を具備したものとして構成さ
れる。

【００３４】第５の本発明は、行線と、この行線により
選択的に駆動され、浮遊ゲート中の電子の状態によって
２進データのいずれかを記憶し、浮遊ゲート、制御ゲー
ト、ドレイン及びソースを有するトランジスタからなる
メモリセルであって、列方向に順次隣り合う任意の２つ
のトランジスタはドレインとソースを交互に共用するも
のとして構成されており、行方向に並ぶもののソースが
それぞれソース共通接続点に共通に接続された、メモリ
セルと、前記メモリセルの各列に対応して設けられ、そ
れぞれが対応する各列の前記メモリセルのドレインに接
続される列線と、前記各ソース共通接続点と基準電位と
の間にそれぞれ接続され、各ゲートが対応する前記各行
線に接続された、前記行線が選択されたときにオンする
トランジスタと、複数の前記行線に接続された前記メモ
リセルの浮遊ゲートから同時に電子を放出させるデータ
消去手段と、前記消去手段によって前記複数の行線に接
続された前記メモリセルの浮遊ゲート中から電子が放出
された後、前記消去手段によって前記浮遊ゲートから電
子が放出された前記複数の行線に接続された前記メモリ
セルに対して、前記メモリセルが選択されたときオンし
非選択の時にオフするように、前記メモリセルの浮遊ゲ
ートに電子を注入させて、前記メモリセルに２進データ
のうちの一方を記憶させる第１の書き込み手段と、前記
第１の書き込み手段によって、前記メモリセルに２進デ
ータの内の一方が記憶された後、選択的に、前記メモリ
セルが選択されたとき及び非選択の時に共にオフするよ
うに、前記メモリセルの浮遊ゲートに電子を注入させて
前記メモリセルに２進データのうちの他方を記憶させる
第２の書き込み手段と、を具備したものとして構成され
る。第６の本発明は、行線と、この行線により選択的に
駆動されるメモリセルと、このメモリセルに接続される
列線と、列デコーダーと、前記列線にその一端が接続さ
れ、この列デコーダーによりスイッチング制御されて、
前記列線を選択する、列ゲートトランジスタと、前記メ
モリセルに記憶されているデータを消去するためのデー
タ消去手段と、前記メモリセルにプログラムするため
に、外部から入力された書き込みデータをラッチするラ
ッチ回路と、前記列ゲートトランジスタをオンさせて前
記列線に前記メモリセルにプログラムすべきデータに応
じた電位を供給し、その後オフさせて前記列線に前記電
位を保持させ、この保持した電位により前記メモリセル
にデータをプログラムする、前記列ゲートトランジスタ
の他端に接続される、前記メモリセルにデータをプログ
ラムするためのデータプログラム手段と、を具備し、前
記外部から入力された書き込みデータを前記ラッチ回路
にラッチすると共に、このラッチしているときに前記デ
ータ消去手段により前記メモリセルに記憶されているデ
ータを消去するようにしたものとして構成される。第７
の本発明は、行線と、この行線により選択的に駆動され
るメモリセルと、このメモリセルに接続される列線と、
列デコーダーと、前記列線にその一端が接続され、この
列デコーダーによりスイッチング制御されて、前記列線
を選択する、列ゲートトランジスタと、前記列ゲートト
ランジスタをオンさせて前記列線に前記メモリセルにプ
ログラムすべきデータに応じた電位を供給し、その後オ
フさせて前記列線に前記電位を保持させ、この保持した
電位により前記メモリセルにデータをプログラムする、
前記列ゲートトランジスタの他端に接続される、前記メ
モリセルにデータをプログラムするためのデータプログ
ラム手段と、前記データプログラム手段によって、前記
列線に前記メモリセルにプログラムすべきデータに応じ
た電位を供給し、前記列線に前記データに応じた電位を
保持した後は、前記列ゲートトランジスタを順次オンさ
せ、所定の電位と前記オンされた列ゲートトランジスタ
を通して伝達された前記列線の電位とを比較増幅し、前
記列線の電位をリフレッシュするようにした、前記列ゲ
ートトランジスタの他端に接続される増幅回路と、を具
備したものとして構成される。

【００３５】

【作用】第１の本発明における各メモリセルブロックに
おいて、ビットチェックトランジスタにより、浮遊ゲー
トに電子が注入されているメモリセルと浮遊ゲートから
電子が放出されているメモリセルの論理状態が決定され
る。これにより、例えば、メモリセルブロックを構成す
るメモリセルのうち、“０”データを記憶するメモリセ
ルの数と、“１”データを記憶するメモリセルの数とを
比較し、多い方のメモリセルを負のしきい電圧とし、少
ない方のメモリセルを正のしきい電圧とし、このことを
ビットチェックトランジスタに記憶させておくことが可
能となる。つまり、各メモリセルブロックについてみれ
ば、負のしきい値のメモリセルの数が多くなるように設
定可能である。このようにすることにより、各メモリセ
ルブロックを流れる電流を多くし、読み出し速度を向上
することができる。

【００３６】第２の本発明においては、隣り合った２つ
のメモリセルブロックを１つの列線に共通に接続し、非
選択なメモリセルブロックにおいて、メモリセルの浮遊
ゲートと基板との間に電子のトンネルが起こらないよう
に、第１の電位よりも低い第３の電位から充電し、この
後に非選択なメモリセルブロックの選択トランジスタを
オフして、非選択なメモリセルブロックにその充電電位
を保たせるようにした。これにより、隣り合った２つの
メモリセルブロックで１つの列線が共用される。つま
り、列線の数は半分に減り、２つのメモリセルブロック
と列線との接続部分の面積が占めるメモリセルアレイ上
の比率が減少される。

【００３７】第３の本発明によれば、メモリセルへのプ
ログラムに当り、行線にプログラム電圧が与えられる。
このプログラムにおいて、浮遊ゲートへの電子の注入と
注入量のチェックが順次繰り返して行われる。そして、
プログラム電圧としては順次前回よりも高いものが加え
られる。これにより、製造工程のばらつき等にかかわり
なく、各メモリセルは最適に電子が注入され、各メモリ
セルのしきい電圧のばらつきが小さくなる。

【００３８】第４の本発明においては、メモリセルの浮
遊ゲートから一旦電子を放出させてそのしきい電圧を負
にした後、第１の書き込み手段により、選択時にオン
し、非選択時にオフするように、メモリセルの浮遊ゲー
トに電子が注入され、２進データの一方が記憶される。
この後、第２の書き込み手段により、選択時も非選択時
も共にオフするように、選択的に、メモリセルの浮遊ゲ
ートに電子が注入され、２進データの他方が記憶され
る。

【００３９】第５の本発明においては、列線が、列ゲー
トトランジスタを介して、データプログラム手段に接続
されている。列デコーダによって列ゲートトランジスタ
が選択的にオンされる。この後、データプログラム手段
によって列線をプログラムすべきデータに応じた電位と
する。この電位によってメモリセルがプログラムされ
る。このプログラムにおいては電流はほとんど消費され
ない。よって、データプログラム手段におけるデータラ
ッチ回路は、メモリセルアレイから離れた任意の位置に
形成される。

【００４０】

【実施例】以下、第１の本発明の一実施例について図面
を参照して説明する。図１は、前述の図３０における選
択用ＭＯＳトランジスタＳＴとメモリセル用ＭＯＳトラ
ンジスタＭ１との間に、信号Ｃで導通制御されるビット
チェック用ＭＯＳトランジスタＣＴを設けたものであ
る。このビットチェック用ＭＯＳトランジスタＣＴの機
能は、このビットチェック用ＭＯＳトランジスタＣＴが
含まれるメモルセルブロック１１１とは異なるある１つ
のメモリセルブロック１１１中における記憶データの
“１”あるいは“０”のうちの多い方のいずれを、浮遊
ゲートから電子が放出された負のしきい電圧を持つＭＯ
Ｓトランジスタに割当てたかを、記憶するものである。
つまり、１つのメモリセルブロック１１１毎に、“１”
のデータを記憶するのが負のしきい電圧のものか、正の
しきい電圧のものかを変えている。すなわち、１つのメ
モリセルブロック１１１中の記憶データの中で“１”の
数が多ければ“１”のデータを負のしきい電圧のものに
割当て、“０”の数が多ければ“０”のデータを負のし
きい電圧のものに割当てている。このようにすることに
より、メモリセルブロック１１１中のメモリセル用ＭＯ
ＳトランジスタＭ１〜Ｍ８は、半数以上が負のしきい電
圧のものとなる。

【００４１】以下、これについて図２を参照して詳しく
説明する。この図２に示す例は、メモリセルブロック１
１１中に８個のメモリセル用ＭＯＳトランジスタが存在
する場合において、“１”，“０”の数と“１”，
“０”に対応するトランジスタのしきい電圧、およびビ
ットチェック用トランジスタのしきい電圧を示してい
る。例えば、ｎｏ．３は、“１”のデータが２個、
“０”のデータが６個ある場合である。この場合には、
“０”のデータを負のしきい電圧を持つＭＯＳトランジ
スタに、“１”のデータを正のしきい電圧を持つＭＯＳ
トランジスタにそれぞれ割当てる。そして、この割当て
を、ビットチェック用ＭＯＳトランジスタＣＴを正のし
きい電圧にすることによって記憶する。また、ｎｏ．６
は“１”のデータが５個、“０”のデータが３個の場合
である。この場合は、“１”のデータを負のしきい電圧
を持つＭＯＳトランジスタに、“０”のデータを正のし
きい電圧を持つＭＯＳトランジスタにそれぞれ割当て
る。そして、この割当てをビットチェック用ＭＯＳトラ
ンジスタＣＴを負のしきい電圧にすることによって記憶
する。また、ｎｏ．５に示すように、“１”のデータと
“０”のデータの数が同じ時は、“１”のデータを負の
しきい電圧を持つＭＯＳトランジスタに、“０”のデー
タを正のしきい電圧を持つＭＯＳトランジスタにそれぞ
れ割当て、ビットチェック用ＭＯＳトランジスタＣＴを
負のしきい電圧にしておく。

【００４２】このような構成によれば、メモリセルブロ
ック１１１中の浮遊ゲートから電子の放出された負のし
きい電圧を持つＭＯＳトランジスタを常に半数以上にで
きる。このため、メモリセルブロック１１１を流れる電
流を多くでき、且つ負荷トランジスタＬ１にも電流駆動
能力の大きいものを使用できるので、読み出し速度を大
幅に向上できる。

【００４３】なお、図２ではメモリセルブロック１１１
が８個のメモリセル用ＭＯＳトランジスタを有する場合
を例に取って説明した。しかし、トランジスタの数はこ
れに限るものではなく、１６個あるいは３２個など他の
数であってもよいのは言うまでもない。

【００４４】図３は、前記図１に示したメモリセルブロ
ック１１１をマトリックス状に配列して形成した半導体
記憶装置を示す。図３において、１１３，１１４はメモ
リセルアレイである。これらのメモリセルアレイ１１
３，１１４はそれぞれ複数のアレイ１１３₁ ，１１３₂
および１１４₁ ，１１４₂ に分割されている。そして、
これらのメモリセルアレイ１１３，１１４における選択
用トランジスタＳ１Ｒ，Ｓ２Ｒ，…およびＳ１Ｌ，Ｓ２
Ｌ，…は、それぞれ、行デコーダ１１５の出力信号Ｘ１
Ｒ，Ｘ２Ｒ，…およびＸ１Ｌ，Ｘ２Ｌ，…によって選択
的に導通制御される。また、ビットチェック用ＭＯＳト
ランジスタＣＴ１Ｒ，ＣＴ２Ｒ，…およびＣＴ１Ｌ，Ｃ
Ｔ２Ｌ，…は、それぞれ、行デコーダ１１５の出力信号
Ｃ１Ｒ，Ｃ２Ｒ，…およびＣ１Ｌ，Ｃ２Ｌ，…によって
選択的に導通制御される。同様に、メモリセル用ＭＯＳ
トランジスタＭ１Ｒ，Ｍ２Ｒ，…，Ｍ８ＲおよびＭ１
Ｌ，Ｍ２Ｌ，…，Ｍ８Ｌも、それぞれ、上記行デコーダ
１１５の出力信号Ｗ１１Ｒ，Ｗ１２Ｒ，…，Ｗ１８Ｒお
よびＷ１１Ｌ，Ｗ１２Ｌ，…，Ｗ１８Ｌによって選択的
に導通制御される。１１６は列デコーダである。この列
デコーダ１１６の出力信号Ｙ１Ｒ，Ｙ２Ｒ，…，ＹｎＲ
およびＹ１Ｌ，Ｙ２Ｌ，…，ＹｎＬにより、セレクトゲ
ートＣＧ１Ｒ，ＣＧ２Ｒ，…，ＣＧｎＲおよびＣＧ１
Ｌ，ＣＧ２Ｌ，…，ＣＧｎＬが選択的に導通制御され
る。上記セレクトゲートＣＧ１Ｒ，ＣＧ２Ｒ，…，ＣＧ
ｎＲおよびＣＧ１Ｌ，ＣＧ２Ｌ，…，ＣＧｎＬの一端
は、それぞれ、各アレイ１１３₁ ，１１３₂ ，１１４₁
および１１４₂ 毎にノードＮ１に共通接続されている。
これらの共通接続点（ノードＮｉ）と電源Ｖ_DDとの間に
は、それぞれ、負荷ＭＯＳトランジスタＬ１，Ｌ１，…
が接続されている。上記各負荷ＭＯＳトランジスタＬ
１，Ｌ１，…の一端としてのノードＮ１には、それぞ
れ、センスアンプ１１２，１１２，…が接続されてい
る。ノードＮ１（３）に接続されたセンスアンプ１１２
（３）の出力Ｄ１Ｒ、およびノードＮ１（２）に接続さ
れたセンスアンプ１１２（２）の出力Ｄ１Ｌはそれぞれ
データ判定回路１１７₁ に供給される。このデータ判定
回路１１７₁ は、インバータ１１８，１１９、Ｐチャネ
ル型のＭＯＳトランジスタＱ１〜Ｑ４およびＮチャネル
型のＭＯＳトランジスタＱ５〜Ｑ８を有する。この判定
回路１１７₁ は、一方のアレイ１１３₁ のメモリセル用
ＭＯＳトランジスタＭから読み出した記憶データを、他
方のアレイ１１４₁ のビットチェック用ＭＯＳトランジ
スタＣＴが正のしきい電圧か負のしきい電圧かに応じ
て、反転させるかあるいは反転させることなくそのまま
出力させるか、選択したメモリセル用ＭＯＳトランジス
タの記憶データを判定し、反転したデータかあるいは反
転しないデータを図示しない出力バッファへ出力する。
同様に判定回路１１７₁ は、一方のアレイ１１４₁ のメ
モリセル用ＭＯＳトランジスタＭから読み出した記憶デ
ータを、他方のアレイ１１３₁ のビットチェック用ＭＯ
ＳトランジスタＣＴが正のしきい電圧か負のしきい電圧
かに応じて、反転させるかあるいは反転させることなく
そのまま出力させるか、選択したメモリセル用ＭＯＳト
ランジスタの記憶データを判定し、反転したデータかあ
るいは反転しないデータを図示しない出力バッファへ出
力する。ノードＮ１（４）に接続されたセンスアンプ１
１２（４）の出力Ｄ２Ｒ、およびノードＮ１（１）に接
続されたセンスアンプ１１２（１）の出力Ｄ２Ｌは、そ
れぞれ、データ判定回路１１７₂に供給される。このデ
ータ判定回路１１７₂ は、上記データ判定回路１１７₁
と同一構成のものである。この判定回路１１７₂ は、一
方のアレイ１１３₂ のメモリセル用ＭＯＳトランジスタ
Ｍから読み出した記憶データを他方のアレイ１１４₂ の
ビットチェック用ＭＯＳトランジスタＣＴが負のしきい
電圧か正のしきい電圧かに応じて、反転させるかあるい
は反転させることなくそのまま出力させるかについて、
選択したメモリセル用ＭＯＳトランジスタＭの記憶デー
タを判定し、反転したデータかあるいは反転しないデー
タを図示しない出力バッファへ出力する。同様に判定回
路１１７₂ は一方のアレイ１１４₂ のメモリセル用ＭＯ
ＳトランジスタＭから読み出した記憶データを他方のア
レイ１１３₂ のビットチェック用ＭＯＳトランジスタＣ
Ｔが負のしきい電圧か正のしきい電圧かに応じて、反転
させるかあるいは反転させることなくそのまま出力させ
るかについて、選択したメモリセル用ＭＯＳトランジス
タＭの記憶データを判定し、反転したデータかあるいは
反転しないデータを図示しない出力バッファへ出力す
る。

【００４５】図示の如く、図３の回路では、行デコーダ
１１５を挟んでその右側と左側に２つのメモリセルアレ
イ１１３，１１４を配置している。右側のメモリセルア
レイ１１３のデータをチェックするビットチェック用Ｍ
ＯＳトランジスタＣＴは対応する左側のメモリセルアレ
イ１１４中に組込まれている。反対に、左側のメモリセ
ルアレイ１１４のデータをチェックするビットチェック
用トランジスタは対応する右側のメモリセルアレイ１１
３中に組込まれている。例えば、ビットチェック用ＭＯ
ＳトランジスタＣＴ１Ｒは、メモリセルＭ１Ｌ〜Ｍ８Ｌ
のチェックのためのものである。トランジスタＣＴ１Ｌ
は、メモリセルＭ１Ｒ〜Ｍ８Ｒのチェックのためのもの
である。このように、図３の構成例では、行デコーダ１
１５を挟んで左右対称の構成とし、左側と右側の対称の
位置に存在する一対のメモリセルブロックの一方は他方
に対するビットチェック用ＭＯＳトランジスタＣＴを有
している。但し、これはシンボル的な回路での話であ
り、実際のパターンをとりたてて対称にする必要はな
い。

【００４６】次に、上記構成の回路動作を図４に示す真
理値表を参照しつつ説明する。Ｄ１Ｌ，Ｄ１Ｒは、前記
図３に示したように、センスアンプ１１２，１１２によ
って読み出されたデータである。このセンスアンプ１１
２，１１２は、負のしきい電圧を持つＭＯＳトランジス
タから成るメモリセルが選択された場合には、“０”の
データを出力し、正のしきい電圧を持つトランジスタか
ら成るメモリセルが選択された場合には“１”のデータ
を出力する。今、アドレス信号Ａ０が“０”の時は、左
側のセルアレイ１１４におけるメモリセルからのデータ
が読み出され、右側のセルアレイ１１３におけるビット
チェックデータが読み出されるものとする。この場合、
データＤ１Ｌは左側のセルアレイから、データＤ１Ｒは
右側のセルアレイからそれぞれ読み出されたデータであ
る。そして、Ｚ１はこれらのデータＤ１Ｌ，Ｄ１Ｒに基
づいてデータ判定回路１１７₁ から出力バッファに対し
て出力されるデータである。図３に示すデータ判定回路
１１７₁ は、この真理値表を満足するように構成されて
いる。センスアンプ１１２によって読み出されたデータ
Ｄ１Ｌが“０”で且つＤ１Ｒも“０”の時は、メモリセ
ルの記憶データおよびビットチェックデータであるＤ１
Ｒが“０”であることから、メモリセル用ＭＯＳトラン
ジスタおよびビットチェック用ＭＯＳトランジスタは負
のしきい電圧である。よって、前記図２より、メモリセ
ルは“１”のデータを記憶している。ゆえに出力Ｚ１は
“１”とする。一方、センスアンプ１１２の出力Ｄ１Ｌ
が“１”で且つＤ１Ｒが“０”の時は、メモリセル用Ｍ
ＯＳトランジスタが正のしきい電圧である。また、ビッ
トチェック用ＭＯＳトランジスタは負のしきい電圧であ
るので、メモリセル用ＭＯＳトランジスタは“０”を記
憶しており、出力Ｚ１は“０”とする。また、センスア
ンプ１１２の出力Ｄ１Ｌが“０”で且つＤ１Ｒが“１”
の時は、メモリセル用ＭＯＳトランジスタが負のしきい
電圧で、ビットチェック用ＭＯＳトランジスタは正のし
きい電圧であることから、メモリセル用ＭＯＳトランジ
スタは“０”を記憶しており、出力Ｚ１は“０”とす
る。さらに、センスアンプ１１２の出力Ｄ１Ｌ，Ｄ１Ｒ
が共に“１”の時は、メモリセル用ＭＯＳトランジスタ
およびビットチェック用ＭＯＳトランジスタは正のしき
い電圧であるので、メモリセル用ＭＯＳトランジスタは
“１”を記憶している。従って、出力Ｚ１は“１”とす
る。

【００４７】アドレス信号Ａ０が“１”の場合も同様で
あり、Ｄ１Ｒがメモリセルデータ、Ｄ１Ｌがチェックデ
ータである。このように、各メモリセルブロック毎に
“１”あるいは“０”を記憶するのが浮遊ゲートに電子
が注入された正のしきい電圧を持つＭＯＳトランジスタ
であるのかあるいは浮遊ゲートから電子が放出された負
のしきい電圧を持つＭＯＳトランジスタであるのかが、
ビットチェックデータにより選別されている。

【００４８】なお、上述した説明では、アドレス信号Ａ
０が“０”の時は左側のメモリセルアレイ１１４中のメ
モリセルからデータが読み出され、アドレス信号Ａ０が
“１”の時は右側のメモリセルアレイ１１３中のメモリ
セルからデータが読み出される。しかしながら、このよ
うな態様に限られるものではなく、要は、あるメモリセ
ルブロックからデータを読み出す時、そのメモリセルブ
ロックに対応するビットチェックデータを有するトラン
ジスタから同時にビットチェックデータを読み出すよう
に構成すれば良い。

【００４９】次に、図５を用いてメモリセルＭ１Ｒから
データを読み出す場合を例に取って説明する。この時
は、列デコーダ１１６の出力信号Ｙ２Ｒ，Ｙ２Ｌは
“１”、他の出力信号Ｙ１Ｒ，Ｙ１Ｌ，ＹｎＲ，ＹｎＬ
は全て“０”である。よって、セレクトゲートＣＧ２
Ｒ，ＣＧ２Ｌはオン状態となる。また、行デコーダ１１
５の出力信号Ｘ１Ｒ，Ｘ１Ｌは“１”レベルに、Ｘ２
Ｒ，…、Ｘ２Ｌ，…は“０”レベルにそれぞれ設定す
る。これによって、信号Ｘ２Ｒ，…、Ｘ２Ｌ，…が供給
されるＭＯＳトランジスタＳ２Ｒ，…、Ｓ２Ｌ，…はオ
フ状態となる。一方、信号Ｘ１Ｒ，Ｘ１Ｌが供給される
ＭＯＳトランジスタＳ１Ｒ，Ｓ１Ｌはオン状態となる。
選択されるメモリセル用ＭＯＳトランジスタＭ１Ｒに接
続されるビットチェック用ＭＯＳトランジスタＣＴ１Ｒ
を制御する信号Ｃ１Ｒは“１”レベルである。メモリセ
ル用ＭＯＳトランジスタＭ１Ｒに対応するビットチェッ
ク用ＭＯＳトランジスタＣＴ１Ｌを制御する信号Ｃ１Ｌ
は“０”レベルである。信号Ｗ１１Ｒ〜Ｗ１８Ｒの内、
選択するＭＯＳトランジスタＭ１Ｒに対する信号Ｗ１１
Ｒのみが“０”レベルで、他の信号Ｗ１２Ｒ〜Ｗ１８Ｒ
は全て“１”レベルとなる。一方、これらのメモリセル
用ＭＯＳトランジスタＷ１１Ｒ〜Ｗ１１Ｒと行デコーダ
１１５を挟んで対抗する信号Ｗ１１Ｌ〜Ｗ１８Ｌは、全
て“１”レベルである。よって、右側のメモリセルアレ
イ１１３では、ゲートが“０”レベルであるメモリセル
Ｍ１Ｒの記憶データが読み出され、センスアンプ１１２
（３）はこれを検出して“１”レベルを出力する。これ
に対し、左側のメモリセルアレイ１１４では、ゲートが
“０”レベルであるビットチェック用ＭＯＳトランジス
タＣＴ１Ｌからデータが読み出される。このとき、ビッ
トチェック用ＭＯＳトランジスタは正のしきい電圧であ
るので、センスアンプ１１２（２）はこれを検出して
“１”レベルを出力する。よって、センスアンプ１１２
（２），１１２（３）の出力は共に“１”レベルである
ので、データ判定回路１１７₁ の出力信号Ｚ１は“１”
レベルとなり、メモリセル用ＭＯＳトランジスタＭ１Ｒ
の記憶データは“１”であることがわかる。

【００５０】図６は、上述したような各信号Ｘ１Ｒ，Ｃ
１Ｒ，Ｗ１１Ｒ〜Ｗ１８Ｒ、Ｘ１Ｌ，Ｃ１Ｌ，Ｗ１１Ｌ
〜Ｗ１８Ｌの真理値表で、この例では上記各信号をアド
レス信号Ａ０，Ａ１，Ａ２，Ａ３から生成している。す
なわち、この真理値表を満足するように回路を組めば良
い。また、信号Ｘ１Ｒ，Ｘ２Ｒ，…を出力する真理値表
は示していないが、これは従来と同じであり、更にアド
レス信号Ａ４，Ａ５等のアドレスを追加してメモリセル
容量に応じていずれか１つが選択されるようにすれば良
い。また、上記図６では１つのメモリセルブロックが８
個のメモリセル用ＭＯＳトランジスタから成る場合のも
のであるが、例えば１６個や３２個のトランジスタから
成る場合には、これに対応してアドレス信号を追加し、
同様の機能を持たせるようにすれば良い。

【００５１】上記実施例によれば、１つのメモリセルブ
ロックを構成するメモリセル用ＭＯＳトランジスタの半
数以上を負のしきい電圧にできるので、従来に比べてメ
モリセルブロックを流れる電流を多く設定でき、且つ負
荷ＭＯＳトランジスタＬ１にも電流駆動能力の大きいも
のが使用できるのでより高速な読み出しが可能となる。

【００５２】次に、第２の本発明の実施例を図７によっ
て説明する。この実施例は、１つの列線を２つのメモリ
セルブロックに共通に接続したものである。即ち、列線
Ｄ１をノードＮ１において選択トランジスタＴ１
（１），Ｔ２（１）；Ｔ１（２），Ｔ２（２）を介して
メモリセルブロックＭＢ（１），ＭＢ（２）に接続して
いる。また、列線Ｄ２をノードＮ２において選択トラン
ジスタＴ１（３），Ｔ２（３）；Ｔ１（４），Ｔ２
（４）を介してメモリセルブロックＭＢ（３），ＭＢ
（４）に接続している。さらに、各メモリセルブロック
ＭＢの他端側はトランジスタ１０を介して基準電位に接
続している。信号Ｓ１が論理“１”になると新たに例え
ばトランジスタＴ１（１）がオンし、左側のメモリセル
束ＭＢ（１），ＭＢ（２）が選択される。トランジスタ
Ｔ２（１），Ｔ１（２），Ｔ２（３），Ｔ１（４）は、
デプレッション型であり、信号Ｓ１あるいは信号Ｓ２が
論理“０”であってもオンのままである。これらのデプ
レッション型のトランジスタの代わりに単に拡散層等の
配線を用いても良い。

【００５３】この実施例においても従来と同様に、メモ
リセルにデータをプログラムするときは、図７（ｂ）か
らわかるように、まずメモリセルの制御ゲートに接続さ
れている全ての行線ＷＬ１〜ＷＬｎを０Ｖにし、基板を
高電圧して全てのメモリセルの浮遊ゲートから基板に電
子を放出する。メモリセルへのデータのプログラムの時
は、従来と同様に、信号φを０Ｖにしてトランジスタ１
０をオフさせ、メモリセル束を基準電位から切り離す。
この後、選択トランジスタＴ１，Ｔ２に供給される信号
Ｓ１，Ｓ２を共に高電位Ｖ１に設定する（ｔ１）。さら
に、選択されるメモリセルブロックに対応する全ての行
線ＷＬ１〜ＷＬｎを電位Ｖ２に設定する。そして列線Ｄ
１，Ｄ２に電位Ｖ３を供給し、メモリセルブロックを電
位Ｖ３から充電する。この後、信号Ｓ２を０Ｖとして、
書き込みを行わないほうの選択トランジスタＴ２をオフ
する（ｔ２）。つまり、図７（ａ）において右側のメモ
リセルブロックＭＢ（２），ＭＢ（４）へのプログラム
を行わないときは、信号Ｓ２を０Ｖとして右側の選択ト
ランジスタＴ２（２），Ｔ２（４）をオフさせる。トラ
ンジスタ１０もオフしていることから、右側のメモリセ
ルブロックＭＢ（２），ＭＢ（４）には、電位Ｖ３から
充電された電位がそのまま保たれる。こののち、列線Ｄ
１，Ｄ２の電位を、０Ｖにするかあるいは電位Ｖ３にす
るかによって、従来のように、左側のメモリセルブロッ
クＭＢ（１），ＭＢ（３）にプログラムが行われる。右
側のメモリセルブロックＭＢ（２），ＭＢ（４）は、電
位Ｖ３から充電されているので、行線ＷＬが高電位Ｖ１
に設定されていたとしても、浮遊ゲートと基板（チャネ
ル）との間の電位差がトンネルを起こすのに十分な値と
ならず、浮遊ゲートに電子が注入されることはない。時
刻ｔ２において、行線ＷＬｎが高電位Ｖ１に、非選択の
行線ＷＬはＶ１よりも低いＶ２の電位に、列線Ｄ１は０
Ｖに、列線Ｄ２は電位Ｖ３にそれぞれ設定されている。
このため、メモリセルＭｎ（１）のみの浮遊ゲートと基
板（チャネル）との間の電位差が、トンネルを起こすの
に十分な値となり、基板から浮遊ゲートに電子が注入さ
れる。同様に、時刻ｔ３には、メモリセルＭ２（１）
に、時刻ｔ４にはメモリセルＭ１（１）の浮遊ゲートに
電子が注入される。

【００５４】以上説明したようにこの実施例によれば、
この実施例に特有のプログラム手順を追加したので、つ
まり、隣り合った２つのメモリセルブロックを１つの列
線に共通に接続し、非選択なメモリセルブロックを浮遊
ゲートと基板との間に電子のトンネルが起こらないよう
に電位Ｖ３から充電し、その後、非選択なメモリセルブ
ロックの選択トランジスタをオフして非選択なメモリセ
ルブロックにその充電電位を保つような、プログラムの
手順を追加したため、隣り合ったメモリセルブロックで
一つの列線を共用することができるようになった。この
ため、列線の数を従来の半分にし、隣り合ったメモリセ
ルブロック同士のメモリセルブロックと列線の接続部が
メモリセルアレイの占有面積を決めないようにすること
ができる。

【００５５】なお、列線の電位は上記のように０Ｖでな
くともよい。電位Ｖ３から充電された電位が、寄生フィ
ールドトランジスタを介して、隣の０Ｖの列線へ放電し
ないようにするためには、１Ｖ，２Ｖ程度の電位に保っ
ておくのが望ましい。

【００５６】次に、第３の本発明の実施例について説明
する。この実施例は、浮遊ゲートへの電子の注入量のば
らつきを抑えるようにしたものである。

【００５７】この実施例の説明に先立ち、第３の本発明
の概要について説明する。

【００５８】第３の本発明は、メモリセルの制御ゲート
に供給する高電圧を、メモリセルのしきい電圧をチェッ
クするためのデータ読み出し毎に、前の電圧値よりも高
くすることにより、上記目的を達成したものである。す
なわち、上記のように、製造工程等のばらつきに起因し
て、ゲート絶縁膜の膜圧がメモリセル毎に均一ではなく
ばらつく。このばらつきにより、浮遊ゲートへの電子の
注入量が異なってくる。各メモリセルのしきい電圧を等
しくしようとすると、ゲート絶縁膜のばらつきに応じて
行線（すなわちメモリセルの制御ゲート）に加える電圧
値を変えねばならない。従来は、全てのメモリセルに対
して、同一の電圧を制御ゲートに加え、電子を注入して
いたため、メモリセルのしきい電圧にばらつきが生じた
のである。これに対し、第３の本発明においては、メモ
リセルの浮遊ゲートに電子を注入する場合、行線を高電
圧にすると共に、電子を注入したいメモリセルが接続さ
れている列線を０Ｖにする。一方、電子を注入しないメ
モリセルが接続されている列線は、浮遊ゲートとチャネ
ルとの間の電界をトンネルを起こさない程度に小さくす
るため、所定の電圧Ｖ３に設定される。このように、行
線を高電圧に、各列線を０ＶあるいはＶ３に設定し、所
定の期間だけ選択的にメモリセルの浮遊ゲートに電子を
注入する。この後、チェックのための読み出しを行う。
メモリセルのしきい電圧が所定の値になっているときに
は、このメモリセルが接続されている列線を、このメモ
リセルにもうこれ以上電子を注入しないようにするため
次に他のメモリセルの浮遊ゲートに電子を注入するとき
に電圧Ｖ３にする。チェックのための読み出しも、通常
の読み出しと同様に、選択された行線を０Ｖにして、メ
モリセルがオフするかどうか見れば良い。チェックのた
めの読み出しが終了した後は、行線に前回よりも更に高
い電圧の高電圧を与える。この高電圧は前回より、例え
ば０．５Ｖか１Ｖ程度高い値でよい。そして、電子の注
入が不十分なメモリセルが接続されている列線を０Ｖに
設定して電子の注入を行わせる。さらに、電子を注入し
たくないメモリセルが接続されている列線と既に電子が
十分注入されたメモリセルが接続されている列線とをそ
れぞれＶ３の電位に設定し、浮遊ゲートへの電子の注入
が行われないようにする。この後のチェック読み出しの
後、行線を更に高い電圧に設定する。この後、上記と同
様に、電子の注入が不十分なメモリセルが接続されてい
る列線を０Ｖにして電子の注入を行わせると共に、電子
を注入したくないメモリセルが接続されている列線と電
子の注入が十分行われているメモリセルが接続されてい
る列線をＶ３の電位に設定して浮遊ゲートへの電子の注
入が行われないようにする。このような動作を順次繰り
返し行い、その都度行線の電位を高めていく。つまり、
チェック読み出しにより電子の注入が完了したものにお
いては列線の電位を上昇させてこれ以上電子の注入が行
われないようにし、電子の注入が足りないもの（このよ
うなものはゲート絶縁膜が厚く作られている可能性があ
る）には更に行線の電位を上昇させて電子の注入を行
う。このように行線の電位を順次上昇させて浮遊ゲート
への電子の注入を行っているため、各メモリセルに対し
てほぼ最適の電位で電子の注入を行うことができる。

【００５９】上記第３の本発明による行線の電位を発生
するための回路を図８を参照して説明する。図８（ａ）
はその行線の電位を発生するための電位発生回路ＰＧ
で、同図（ｂ）は一例としての行デコーダＲＤである。
行デコーダＲＤは、電位発生回路ＰＧの出力ＶＰ′を受
け、このＶＰ′を選択された行線に出力するものであ
る。図８（ａ）の回路ＰＧは、抵抗分割により、所定の
電位を、段階的に低い電位から高い電位まで順に作り、
信号１〜５を順次論理“１”とすることにより、各プロ
グラム毎に、順次電位ＶＰ′を高くして出力するもので
ある。この信号１〜５は、論理“１”の時その電位はＶ
Ｐとなり、論理“０”の時は接地電位すなわち０Ｖにな
る。

【００６０】即ち、図８（ａ）の電位発生回路ＰＧは、
高圧側基準電位ＶＰと接地電位との間に直列に抵抗Ｒ，
Ｒ，…及びトランジスタＴ１０が接続されている。２つ
の抵抗Ｒ，Ｒの接続点であるノードＮ１〜Ｎ５にトラン
ジスタＴ１〜Ｔ５のゲートが接続されている。これらの
トランジスタＴ１〜Ｔ５の一端は高圧側基準電位Ｖ_pに
接続され、他端はそれぞれトランジスタＴ１１〜Ｔ５５
を介して、電位ＶＰ′を出力する出力端ＯＵＴ１につな
がっている。また、出力端ＯＵＴ１には、デプレッショ
ン型トランジスタＴ６を介して、電源電位ＶＣが接続さ
れている。

【００６１】また、図８（ｂ）における行デコーダＲＤ
は、接地電位と電源電位ＶＣとの間に、トランジスタＴ
２１〜Ｔ２４が直列に接続されている。トランジスタＴ
２１〜Ｔ２３のゲートにはアドレスＡが加えられる。ト
ランジスタＴ２４のゲートは接地されている。トランジ
スタＴ２４，Ｔ２３間のノードＮ１０は、ゲートがＶＣ
に設続されたトランジスタＴ２５を介して、ノードＮ１
１つまりトランジスタＴ２７，Ｔ２８のゲートに接続さ
れている。これらのトランジスタＴ２７，Ｔ２８は図８
（ａ）の回路ＰＧから出力される電位ＶＰ′と接地電位
との間に直列に接続されている。これらのトランジスタ
Ｔ２７，Ｔ２８の接続点（ノードＮ１２）が出力端ＯＵ
Ｔ２となっており、行線につながっている。また、電位
ＶＰ′とノードＮ１１との間にトランジスタＴ２６が接
続されている。このトランジスタＴ２６のゲートにはノ
ードＮ１２が接続されている。なお、ここで、トランジ
スタＴ２４，Ｔ２６，Ｔ２７はＰチャネル型である。

【００６２】浮遊ゲートに電子を注入するときは信号Ｐ
を論理“１”に、信号／Ｐを論理“０”にする。この
後、信号１〜５が順次論理“１”になり各プログラム毎
に順次電位ＶＰ′を出力する。

【００６３】チェックのためのデータ読み出し時と通常
の読み出し時は、信号Ｐは論理“０”に、信号／Ｐは論
理“１”になり、ＶＰ′にはＶＣが出力される。図９及
び図１０はこの信号１〜５を作るための回路で、図１１
は図９、図１０の各ノードの信号波形である。図９の回
路は、それぞれ３つのノア回路を有するブロックＢ１，
Ｂ２，…が多段に直列接続されたものである。即ち、ブ
ロックＢ１においては、一対のノア回路ＮＯＲ１１，Ｎ
ＯＲ１２はお互いに一方のノア回路の出力端が他方のノ
ア回路の一方の入力端に接続されフリップフロップ回路
が構成されている。ノア回路ＮＯＲ１１の他方の入力端
には信号Ｐが加えられている。ノア回路ＮＯＲ１２の他
方の入力端には信号ＣＬが加えられている。ノア回路Ｎ
ＯＲ１１の出力はノア回路ＮＯＲ１の一方の入力端に加
えられ、ノア回路ＮＯＲ１の他方の入力端には信号Ｓ２
が加えられる。このようにブロックＢ１が構成されてい
る。他のブロックＢ２，Ｂ３，…もほぼ同様に構成され
る。ただし、ノア回路ＮＯＲ１，ＮＯＲ２，…のうち、
奇数番目のものには信号Ｓ２が入力され、偶数番目のも
のには信号Ｓ１が入力されている。そして、これらのブ
ロックＢ１，Ｂ２，…の直列接続に当っては、図９中、
各ブロックにおける上段のノア回路ＮＯＲ１，ＮＯＲ
２，…の出力を、それぞれ、次段のブロックにおける中
段のノア回路ＮＯＲ２１，ＮＯＲ３１，…の入力端に加
えるようにしている。そして、奇数段のブロックＢ１，
Ｂ３，…における下段及び中段のノア回路ＮＯＲ１２，
ＮＯＲ３２，…；ＮＯＲ１１，ＮＯＲ３１，…からそれ
ぞれ信号１，／１；２，／２；…を得るようにしてい
る。

【００６４】図１０の回路は、信号ｎ′から信号ｎを作
る回路を示している。この回路においては、入力端（ノ
ードＮ０）がＰチャネル型トランジスタＴ１，Ｎチャネ
ル型トランジスタＴ２のゲートに接続されている。これ
らのトランジスタＴ１，Ｔ２の直列回路とＮチャネル型
トランジスタＴ８とが、電源電位ＶＣと接地電位との間
に接続されている。トランジスタＴ８のゲートには信号
Ｐが供給される。２つのトランジスタＴ１，Ｔ２間のノ
ードＮ１は、Ｎチャネル型トランジスタＴ４を介して、
ノードＮ２つまりＰチャネル型トランジスタＴ６，Ｎチ
ャネル型トランジスタＴ７のゲートに接続されている。
トランジスタＴ４のゲートには電源電位ＶＣが供給され
ている。トランジスタＴ６，Ｔ７は、高圧電源電位ＶＰ
と接地電位との間に直列接続されている。トランジスタ
Ｔ６，Ｔ７の中間ノードＮ３が出力端となっており、信
号ｎが出力される。電源電位ＶＣとノードＮ１との間に
Ｐチャネル型トランジスタＴ３が接続され、そのゲート
には信号Ｐが与えられている。さらに高圧側電源ＶＰと
ノードＮ２との間にＰチャネル型トランジスタＴ５が接
続され、そのゲートはノードＮ３に接続されている。

【００６５】図１１からわかるように、浮遊ゲートへの
電子の注入を始めるときは、信号ＣＬが論理“１”とな
り（ｔ１）、図９の回路中のフリップフロップを初期化
する。この後、信号Ｐが論理“１”となり（ｔ２）、こ
れを受けて信号Ｓ１が論理“０”にされる（ｔ２）。信
号１′は信号Ｐにより論理“１”にされ、図１０に示す
回路により、ＶＰが論理“１”の信号１として出力され
る。前述のように、信号２〜５を出力する回路も同様の
構成であり、入力信号２′，３′，４′，５′を２，
３，４，５として出力する。所定の時間が過ぎると信号
Ｐは論理“０”となり（ｔ３）、浮遊ゲートへの電子の
注入は停止する。信号Ｐが論理“０”になるのを受け
て、信号Ｓ２は論理“０”になる。信号Ｐが論理“０”
になっている間（ｔ３）に、浮遊ゲートへの電子の注入
状態をチェックするための読み出しが行われる（ｔ
３）。前述のごとく、電子の注入が十分行われているメ
モリセルが接続されている列線をＶ３の電位に設定し、
浮遊ゲートへの電子の注入が行われないようにする。な
お、この例では、信号１〜４が論理“１”になったとき
の電子の注入をそれぞれ１度しか行わないようにしてい
るが、これは２度あるいは３度と繰り返して行うように
しても良い。

【００６６】読み出しが終り、浮遊ゲートへの電子の注
入が十分なメモリセルが接続されている列線がＶ３の電
位に設定されると、再び、信号Ｐが論理“１”となる
（ｔ４）。これを受けて、信号Ｓ１が、論理“０”にな
り、信号２′が論理“１”にされる。これにともない、
信号２も論理“１”にされ、ＶＰ′は前回よりも高い値
に設定される。所定の時間が過ぎた後、信号Ｐは論理
“０”にされ（ｔ５）、これを受けて信号Ｓ２は論理
“０”になる。この後、再び、電子の注入が十分行われ
ているメモリセルが接続されている列線をＶ３の電位に
設定し、浮遊ゲートへの電子の注入が行われないように
する。この電子の注入と、電子の注入状態のチェックを
繰り返し行う。そして、信号５が論理“１”になるＶ
Ｐ′の電位が最も高い状態になると（ｔ６）、全てのメ
モリセルの浮遊ゲートに電子が十分注入されてメモリセ
ルのしきい電圧が所定の値になるまで信号５’が論理
“１”の状態で、電子の注入と電子の注入状態のチェッ
クとが繰り返し行われる。この図１１の例では、信号５
が２度論理“１”となりＶＰ’が最も電位の高い状態で
の電子の注入が２度行われる例を示している。

【００６７】電子を注入すべき全てのメモリセルのしき
い電圧が所定の値になると、電子の注入と電子の注入量
のチェックのための読み出しは止められ、信号ＣＬが論
理“１”となり（ｔ７）、図９の回路のフリップフロッ
プは初期状態に戻される。

【００６８】このように、本実施例によれば、電子を注
入するための電圧の値を順次高くしていき、その都度電
子の注入量をチェックし、所定のしきい電圧になったも
のから順番に電子の注入を止めるようにしているので、
製造工程のばらつき等によるゲート絶縁膜厚のばらつき
等を吸収できる。これにより、各メモリセルを最適のし
きい電圧に設定できる。このため、電子の注入が終了し
た後のメモリセルのしきい電圧のばらつきを従来よりも
小さくすることができる。よって従来よりもより読み出
し速度を速くした不揮発性半導体メモリを提供できる。

【００６９】図１２は、第３の本発明による電圧ＶＰ′
を発生するための他の実施例を示す。この実施例は、信
号１〜５がゲートに入力されているＮチャネル型トラン
ジスタＴ１〜Ｔ５と、リーク回路ＬＣとの電流の比によ
り、ＶＰ′の電位を決定するものである。この回路で
は、高圧電源電位ＶＰと共通ノードＮとの間にトランジ
スタＴ１〜Ｔ５を接続し、且つ、電源電位ＶＣと共通ノ
ードＮとの間にＮチャネルデプレッション型トランジス
タＴ０を接続している。トランジスタＴ１〜Ｔ５，Ｔ０
のゲートには、それぞれ信号１〜５，／Ｐが供給されて
いる。共通ノードＮと接地電位との間にリーク回路ＬＣ
が接続されている。そして、この共通ノードＮから電位
ＶＰ′が取り出される。

【００７０】この回路において、信号１〜５が順次論理
“１”になる。このため、信号１が論理“１”の時に最
も電位ＶＰ′が低く、信号１〜５の全てが論理“１”に
なったときに最も電位が高くなる。この信号１〜５は、
前述の図９、図１０で示した回路から供給される。

【００７１】以上の実施例では、メモリセルの浮遊ゲー
トに電子を注入するための電圧を５種類設定し、順次高
くしていくようにしている。しかし、５種類である必要
はなく、製造プロセスに合わせ最適の数に設定すれば良
い。本発明の本質は、電子を注入するときの電圧を順次
高くしていき、このことによって、各メモリセルに最適
の電圧で電子を注入するところにあるのであり、上記実
施例の回路に限定されるものではない。

【００７２】次に、第４の本発明の実施例について説明
する。

【００７３】この実施例は、読み出し速度の速いフラッ
シュＥＥＰＲＯＭに関するものである。

【００７４】図面を参照して本実施例を説明する前に第
４の本発明を概略的に説明する。

【００７５】この発明は、メモリセルの制御ゲートとド
レインとに高電圧を印加してチャネル電流を流し、これ
によりホットな電子を発生させて２進データのうちの一
方のデータを書き込んでいるため、従来のように浮遊ゲ
ートからトンネル効果で電子を抜き２進データのうちの
一方のデータを書き込むものに比べて、メモリセルのし
きい電圧のばらつきの幅を小さくして、読み出し速度の
より速いフラッシュＥＥＰＲＯＭを実現したものであ
る。

【００７６】この発明では、メモリセルアレイのレイア
ウト及び回路構成を、メモリセルのしきい電圧が負の時
でもメモリセルにデータを書き込めるようにしたものを
採用している。

【００７７】即ち、この発明では、まずメモリセルの制
御ゲートを０Ｖに設定し、メモリセルのドレインあるい
はメモリセルの形成されている半導体基板に高電圧を印
加する。このようにして、浮遊ゲートからドレインある
いはチャネル領域に、トンネル効果を利用して電子を放
出する。このときは、メモリセルのしきい電圧が負にな
っても良いため、全てのメモリセルのしきい電圧が負に
なるように電子を放出する。その後、メモリセルの行線
及び所定の数のメモリセルのドレインに高電圧を印加し
て、メモリセルにチャネル電流を流し、チャネルから浮
遊ゲートに電子を注入して、２進データの一方をメモリ
セルに書き込む。この後、データを書き込んだメモリセ
ルの行線を所定の電圧値に設定し、同時に、書き込んだ
複数個のメモリセルから同時にデータを読み出す。この
データの書き込みとデータの読み出しを繰り返し行い、
所定のしきい電圧にメモリセルが到達したときに書き込
みをやめる。一般に、ドレインと制御ゲートに高電圧を
印加してチャネル電流を流し、チャネルから浮遊ゲート
に電子を注入するときは、注入後のメモリセルのしきい
電圧は、制御ゲートに印加された電圧の値に比例する。
すなわち、制御ゲートに印加された電圧の値が高けれ
ば、電子が浮遊ゲートにたくさん注入されることになっ
て、注入後のしきい電圧は高くなる。一方、制御ゲート
に印加された電圧がこの値よりも低ければ、電子の浮遊
ゲートへの注入量も少なくなり、注入後のしきい電圧も
低い値となる。本発明においては、メモリセルの制御ゲ
ートに印加する電圧をある程度低い値にして、メモリセ
ルの浮遊ゲートに電子を注入している。このため、メモ
リセルのしきい電圧のばらつきを小さくできると共に、
メモリセルのしきい電圧を正の小さな値に制御できる。
しかも、注入後の読み出しも、少ない数のメモリセルに
対して行い、これらのメモリセルで書き込みと読み出し
を繰り返しているため、メモリセル間のしきい電圧のば
らつきをさらに小さくできる。全てのメモリセルの浮遊
ゲートに電子の注入が終了し、全てのメモリセルに前述
の２進データの一方のデータの書き込みが完了すると、
今度は、制御ゲートにさらに高い高電圧を印加し選択的
にドレインに高電圧を印加して浮遊ゲートに電子を注入
し２進データの他方のデータを選択的に書き込む。この
ようにして、全てのメモリセルに書き込むべき２進デー
タに対応してデータを書き込む。一度目の浮遊ゲートへ
の電子の注入後のメモリセルのしきい電圧の値は、制御
ゲートが０Ｖの非選択の時にはメモリセルはオフし、制
御ゲートに例えば５Ｖ程度が与えられる選択状態の時は
オンするような値に設定される。２度目の電子の注入の
時の制御ゲートの電位は一度目よりも高くされ、電子の
注入後のメモリセルのしきい電圧は選択されたときにオ
ンしない程度まで高くあげられる。このようにメモリセ
ルが選択されたときにオンするかしないかで２進データ
の一方と他方が記憶される。

【００７８】上記第４の本発明の一実施例を図１３を参
照して説明する。図１３は本実施例のフラッシュＥＥＰ
ＲＯＭのメモリセルアレイの一例である。図１３（ａ）
は平面図、（ｂ）はＡ−Ａ′線断面図、（ｃ）はＢ−
Ｂ′線断面図、（ｄ）はＣ−Ｃ′線断面図、（ｅ）はそ
のシンボル図である。図３３と同じ箇所には同じ番号を
付して説明する。１は行線、メモリセルの制御ゲートを
形成している。２は浮遊ゲート、３はチャネル領域、４
はゲート絶縁膜である。５は、例えばアルミニュームで
作られた列線である。隣り合ったメモリセルで共用され
るドレイン６が列線５と接続されている。８は、例えば
アルミニュームで作られた基準電位（例えば接地電位）
を供給するための配線で、隣り合ったメモリセルで共用
されるメモリセルのソース７に、トランジスタ１０を介
して、接続位置９で接続されている。ＳｂはＰ型の半導
体基板である。

【００７９】このような構成の第４の本発明の一実施例
にあっては、メモリセルのソースは、トランジスタ１０
を介して、基準電位と接続されているためメモリセルの
しきい電圧が負になったとしても、列線の電位は下がる
ことはない。電子が放出されてしきい電圧が負になった
メモリセルに電子を注入するときは、メモリセルのソー
ス７を挟んだ隣り合った２つのメモリセルに同時に行わ
れる。そして、この同時に電子の注入されるメモリセル
のブロック毎に配線８が設けられ、この配線８及びこの
配線８に接続される同時に電子が注入されるメモリセル
を有するブロックは、他のブロックとは、ソース領域７
は分離されている。行線が０Ｖの非選択なブロックは、
トランジスタ１０がオフしているため、たとえメモリセ
ルのしきい電圧が負でオンしていたとしても、列線と基
準電位に設定されている非選択なブロックに対応する配
線８との間に電流経路は生じない。このため、行線が高
電圧にされている選択されたメモリセルに、同様にオン
にされているトランジスタ１０を介して、電流が流れ、
メモリセルの浮遊ゲートに電子が注入される。すなわ
ち、本発明においては、複数個のソース７を挟んで隣り
合って配置されるメモリセルに同時に電子を注入するた
め、これらの同時に電子を注入するものに対応するトラ
ンジスタ１０のみをオンさせることができ、選択された
メモリセルのみを基準電位に接続できるのである。以上
に説明したように、ソースを挟んだメモリセルに同時に
電子を注入することもできるが、トランジスタ１０に対
応した同一行に接続されるメモリセルのブロックに電子
を注入することも可能である。

【００８０】図１４に従って第４の本発明の一実施例に
ついてさらに詳しく説明する。図１４は、図１３に示し
たのと同等のメモリブロックＭＢを用いて構成したメモ
リ装置を示している。このメモリブロックＭＢは、一点
鎖線で囲まれたＰウェル上に構成されたものである。こ
のＰウェルには端子ＶＥから電圧が供給される。このメ
モリブロックＭＢにおける行線ＷＬ１，ＷＬ２，…，Ｗ
Ｌｎは行デコーダＲＤに接続されている。このメモリブ
ロックＭＢ中のメモリセルは複数のブロックＢ１，Ｂ
２，…に分割されている。各ブロックＢ１，Ｂ２，…に
は基準電位を与えるためのトランジスタ列１００Ａ，１
００Ａ，…を有する。これらのトランジスタ列１００
Ａ，１００Ａ，…は共通に基準電位ＶＳに接続されてい
る。各トランジスタ列１００Ａは複数のトランジスタ１
００，１００，…を有する。各ブロックＢ１，Ｂ２，…
における列線５，５，…は、トランジスタ２００，２０
１，…を介して、ノードＮ１に共通接続される。これら
のトランジスタ２００，２０１，…のゲートには列デコ
ーダＣＤ１の出力が接続される。さらに、上記ノードＮ
１，Ｎ１，…は、トランジスタ３００，３０１，…を介
して、ノードＮ２に共通に接続される。このノードＮ２
は、負荷回路／センスアンプＬＣＳＡ及びデータ入力回
路ＤＩＮに接続されている。このデータ入力回路ＤＩＮ
には入力端ＩＮからデータＤ_inが加えられる。

【００８１】図１４の装置において、メモリセルの浮遊
ゲートから電子を抜くときは、行線ＷＬ１〜ＷＬｎを０
Ｖにし、ＶＥに高電圧を与えＰウェルを高電圧にする。
これに伴って、メモリセルの浮遊ゲートに蓄えられてい
た電子は、浮遊ゲートからウェルに向けて、放出され
る。結果的に、全てのメモリセルのしきい電圧は負の値
になる。次に、これらしきい電圧が負のメモリセルの浮
遊ゲートに電子を注入する。この電子の注入は、制御ゲ
ートに供給する電圧の値を調整して、メモリセルが非選
択の時オフし且つ選択されたときオンするように、浮遊
ゲートに電子が注入される。基準電位ＶＳは、トランジ
スタ１００を介してメモリセルに供給され、トランジス
タ１００を介して供給される基準電位が共用される。例
えば行線ＷＬ１，ＷＬ２に接続されるメモリセルに同時
に行われる。このとき、列デコーダＣＤ１によって制御
されるトランジスタ２００，２０１，…，２００ｍは同
時にオンにされる。列デコーダＣＤ２の出力によって制
御されるトランジスタ３００，３０１，３０２，…は、
それらのうちの選択された１つのトランジスタのみがオ
ンにされ、残りの非選択なトランジスタはオフにされ
る。このようにして、メモリセルの浮遊ゲートに電子を
注入するために、対象とするメモリセルのドレインに、
データ入力回路ＤＩＮからの高電圧が、トランジスタ１
００に対応したブロックＢ１，Ｂ２，…のうちの選択さ
れた１つに供給される。今、ブロックＢ１が選ばれ、行
線ＷＬ１，ＷＬ２が選択され高電圧にされたとする。こ
のとき、行線ＷＬ１，ＷＬ２に接続されるトランジスタ
１００（１），１００（２）がオンし、オンしたトラン
ジスタ１００（１），１００（２）を介して、基準電位
ＶＳが行線ＷＬ１，ＷＬ２に接続されたメモリセルのソ
ースに供給される。データ入力回路ＤＩＮから出力され
た高電圧によって電流が、データ入力回路ＤＩＮからト
ランジスタ３００、トランジスタ２００，２０１，…，
２００ｍ、メモリセル、オンしたトランジスタ１００
（１），１００（２）を通して基準電位ＶＳに流れ、浮
遊ゲートに電子が注入される。行線ＷＬ１，ＷＬ２は、
適当な高電圧に設定されていることから、浮遊ゲートに
電子が注入されすぎることは無く、浮遊ゲートと制御ゲ
ートの容量結合、浮遊ゲートとドレインとの容量結合、
浮遊ゲートとチャネルとの容量結合、浮遊ゲートとソー
スとの容量結合、並びに制御ゲート及びドレインの電位
で決まる値までしか、浮遊ゲートに電子は注入されな
い。このため、電子の注入が飽和するまで長時間この状
態を続けても良いが、このときの電子の注入時間を短く
するために電子を注入する時間を短く設定し、その都度
電子の注入量をチェックするようにし、注入量が適正と
なったところで電子の注入をやめれば、注入が短い時間
で済むという利点がある。このチェックは、電子の注入
を行った２つの行線の電位を、正規の読み出しを行う電
位よりも低い所定の値に設定し、メモリセルからのデー
タの読み出しを行ない電子の注入を行ったメモリセルが
オフしたところで止めるようにすれば良い。このチェッ
クは電子の注入を行なった複数のメモリセルについて、
同時に行なうようにしてもよいし、各メモリセル毎に行
なうようにしてもよい。

【００８２】非選択な行線、例えばＷＬｎ，ＷＬｎ−１
は０Ｖに設定されている。このため、この２つの行線に
接続されているトランジスタ１００（ｎ），１００（ｎ
−１）はオフしており、行線ＷＬｎ，ＷＬｎ−１に接続
されているメモリセルのソースは、基準電位ＶＳとは切
り離されている。従って、非選択な行線に接続されてい
るメモリセルを介しての電流流出はなく、選択されたメ
モリセルのドレイン電位の低下はない。このため、効率
よく電子の浮遊ゲートへの注入が行える。

【００８３】またこの図１４の実施例では、各メモリブ
ロックＢ１，Ｂ２，…において、一本の行線には１つの
トランジスタ１００しか設けられていないが、これは１
つである必要はなく、メモリセルのソース側の抵抗を考
慮して、最適な個数にするのが望ましい。同様に、各メ
モリブロックにおいて、一本の行線に接続するメモリセ
ルの数も、電子の注入が最も効率よく行える数に設定す
べきである。ただし、この場合は、各メモリブロックに
おいて、一本の行線に接続するメモリセルの数が少なく
すると電子注入の効率は向上するものの、その反面チッ
プサイズが大きくなってコストが上昇してしまうので、
コストの面からも考慮して最適な個数にするべきであ
る。

【００８４】また、前述のごとく、２つの行線に関する
メモリセルに同時に電子を注入する必要はなく、１つの
行線のみを高電圧に設定し、１つの行線に関するメモリ
セルに電子の注入を行っても良い。例えば、行線ＷＬ１
が選択されて高電圧にされ、その他の非選択の行線ＷＬ
２，…ＷＬｎが０Ｖであるとすると、前述の説明のよう
に行線ＷＬ２以外の非選択な行線を通しての電流の流出
はない。しかしながら、行線ＷＬ１が高電圧にされてい
ることから、行線ＷＬ１に接続されているトランジスタ
１００はオンしている。このため、行線ＷＬ１に接続さ
れているメモリセルのソースには基準電位ＶＳが供給さ
れ、これによって行線ＷＬ２のメモリセルのソースにも
基準電位ＶＳが供給されている。Ｐウェルに高電圧ＶＥ
を供給して浮遊ゲートから電子を放出させた後は、メモ
リセルのしきい電圧は負になっている。このことから、
行線ＷＬ２に接続されているメモリセルを通して、基準
電位ＶＳに電流が流れる。しかしながら、行線ＷＬ２を
高電圧にして２つの行線を同時に高電圧にし、電子を注
入するときに、行線ＷＬ２に接続されているメモリセル
に流れる電流よりも、この場合は、行線ＷＬ２が０Ｖで
あるため、行線ＷＬ２に接続されているメモリセルを通
して基準電位ＶＳに流れる電流ははるかに少ない。よっ
て、１つの行線のみを高電圧にしてメモリセルの浮遊ゲ
ートに電子を注入するようにしても、メモリセルのドレ
イン電圧の降下の心配はない。

【００８５】このようにして、全てのメモリセルのしき
い電圧を、非選択の時にオフし且つ選択されたときにオ
ンするような値に設定し、２進データの一方を書き込ん
だ後、今度は選択的にメモリセルの１つ１つに２進デー
タの他方を書き込んで、全てのメモリセルに、それぞれ
対応する２進データを記憶させる。このときは、一般に
よく知られている従来のＮＯＲ型のＥＥＰＲＯＭあるい
は紫外線消去型の通常のＥＰＲＯＭと同様にしてデータ
を書き込む。すなわち、一本の選択された行線を更に高
電圧にし、列デコーダＣＤ１によりトランジスタ２０
０，２０１，…，２００ｍ、の１つをオンとし、列デコ
ーダＣＤ２によりトランジスタ３００，３０１，３０
２，…のうちの１つをオンにして、一本の列線を選択す
る。そして選択された行線と選択された列線との交点に
配置されているメモリセルの制御ゲートとドレインとに
高電圧を印加し、メモリセルの浮遊ゲートに更に電子を
注入して、選択されたときにオフするまでしきい電圧を
上昇させる。このようにして２進データの他方を選択的
に各メモリセルに書き込む。なお、この実施例では、メ
モリセルをＰウエル上に作り、Ｐウエルを高電圧にして
浮遊ゲートから電子を放出してメモリセルのしきい電圧
を負の値になるようにしたが、ウエル領域を使用せず、
従来のようにメモリセルの制御ゲート（すなわち行線）
をＯＶにし、メモリセルのドレイン（すなわち列線）に
高電圧を供給して浮遊ゲートからドレインに電子を放出
するようにしても良い。あるいは、メモリセルのドレイ
ン、ソース及びこのメモリセルが作られている半導体基
板をＯＶにして、メモリセルの制御ゲートである行線に
行デコーダから負の電圧を供給して、浮遊ゲートからメ
モリセルのドレイン、ソース及び基板へ電子を放出して
もよく種々の応用が可能である。

【００８６】図１５（ａ），（ｂ）は、前述のメモリセ
ルの浮遊ゲートから電子を放出させるときに使用する、
電圧ＶＥを発生させるのに好適なそれぞれ異なる回路例
を示す。例えば、１００オングストローム程度の極めて
薄いゲート絶縁膜を通して、トンネル効果を利用して、
電子を浮遊ゲートに注入したり放出したりする場合、ゲ
ート絶縁膜にはトンネル効果が生じる程度の電界を印加
する必要があるが、ゲート絶縁膜に急激に強い電界を印
加すると、ゲート絶縁膜の劣化を早めることが知られて
いる。このため、浮遊ゲートに電子を注入する場合にお
いては、制御ゲートへの印加電圧は徐々に上昇させてい
く必要がある。また、浮遊ゲートから電子を放出させる
場合においても、ウェルに印加する電圧ＶＥは徐々に上
昇させる必要がある。図１５（ａ），（ｂ）は、上記の
ような電圧ＶＥを発生させるのに用いて最適な回路例で
ある。

【００８７】先ず、図１５（ａ）において、信号Ｅが加
えられる入力端ＩＮにはトランジスタＴ１〜Ｔ６を有す
るレベルシフト回路５００が接続されている。この回路
５００は図１０に示した回路図から、トランジスタＴ３
及びＴ８を取り除いたものと、同等の回路構成を有する
この回路５００は、電源ＶＣ（例えば５Ｖ）レベルの信
号を高電圧ＶＰレベルの信号にレベルシフトするための
回路である。この回路５００の出力側のノードＮ１に
は、Ｎチャネル型トランジスタ４０２，Ｐチャネル型ト
ランジスタ４０３；Ｐチャネル型トランジスタ４１０，
Ｎチャネル型トランジスタ４１１のゲートが接続されて
いる。トランジスタ４０３，４０２は、高電圧ＶＰと接
地電位との間に直列に接続されている。トランジスタ４
０３と４０２との接続点のノードＮ２と、高電圧ＶＰと
の間に、Ｎチャネルテプレッション型トランジスタ４０
１，Ｐチャネル型トランジスタ４００が直列に接続され
ている。トランジスタ４０１のゲートはノードＮ２に接
続されている。トランジスタ４００のゲートは、トラン
ジスタ４０１，４００の接続点のノードＮ３に接続され
ている。このノードＮ３はＰチャネル型トランジスタ４
０５のゲートに接続されている。このトランジスタ４０
５とＮチャネル型トランジスタ４０６とが、高電圧ＶＰ
と接地電位との間に直列に接続されている。一方、前記
トランジスタ４１０，４１１は、高電圧ＶＰと接地電位
との間に直列に接続される。トランジスタ４１０と４１
１との接続点であるノードＮ５と、接地電位との間に、
Ｎチャネルプレッション型トランジスタ４０７、Ｎチャ
ネルトランジスタ４０８、Ｎチャネルトランジスタ４０
９が直列に接続されている。トランジスタ４０７，４０
８のゲートはそれらのトランジスタの接続点であるノー
ドＮ６が接続されている。このノードＮ６は、前記トラ
ンジスタ４０６のゲートに接続されている。さらに、ト
ランジスタ４０９のゲートには、電源ＶＣと接地電位と
の間に接続されたインバータＩ２の出力端が接続されて
いる。インバータＩ２の入力には、電源ＶＣと接地電位
との間に接続されたインバータＩ１の出力端が接続さ
れ、インバータＩ１の入力はノードＮ４に接続される。
このノードＮ４は、トランジスタ４０５と４０６との接
続点であり、電圧ＶＥが出力される。浮遊ゲートから電
子を放出するときは入力端ＩＮに供給される信号Ｅを論
理“１”にする。信号Ｅは、回路５００によって高電圧
ＶＰレベルの信号にレベルシフトされる。つまり、ノー
ドＮ１は信号Ｅが論理“１”になると、レベルシフトさ
れた論理“１”となり、電圧ＶＰとして出力される。よ
って、トランジスタ４０２はオンし、トランジスタ４０
３はオフする。すなわち、トランジスタ４００，４０
１，４０２を通して、電圧ＶＰから接地電位へ電流が流
れる。この電流値は、デプレッション型Ｎチャネル型ト
ランジスタ４０１によって決まり、ゲートとドレインが
接続されたＰチャネル型トランジスタ４００のドレイン
に、ゲートが接続されたトランジスタ４０５に流れる電
流は、トランジスタ４００に流れる電流によって決めら
れる。トランジスタ４００とトランジスタ４０５はカレ
ントミラー回路を構成しており、トランジスタ４０５に
流れる電流は、トランジスタ４０５とトランジスタ４０
０のトランジスタサイズの比に応じて決定される。すな
わち、トランジスタ４０５によって充電されるＶＥの電
位の上昇速度は、トランジスタ４０１に流れる電流を調
整することによって、調整される。同様に、ＶＥを放電
するときは、トランジスタ４０７に流れる電流を調整す
ることにより、トランジスタ４０６に流れる電流を変え
ることができ、これによりトランジスタ４０７のトラン
ジスタサイズによって、任意に、ＶＥの放電速度を調整
できる。

【００８８】信号Ｅが論理“０”になり、ＶＥを放電す
るときは、ノードＮ１は論理“０”となり、トランジス
タ４１１はオフし、トランジスタ４１０はオンする。Ｖ
Ｅが充電されているときは、このＶＥがインバータＩ１
及びインバータＩ２を介してトランジスタ４０９のゲー
トに伝達され、トランジスタ４０９がオンする。これに
より、トランジスタ４１０，４０７，４０８，４０９を
通して、高電圧ＶＰから接地電位への電流経路が形成さ
れる。ＶＥが所定の電位以下に放電されると、インバー
タＩ１がこれを検知し、その出力を論理“１”にする。
これに伴って、インバータＩ２はその出力を論理“０”
とし、トランジスタ４０９をオフさせる。よって、ＶＥ
が所定の電位以下になると、トランジスタ４１０，４０
７，４０８，４０９を通る電流経路がなくなり、トラン
ジスタ４１０，４０７を通してトランジスタ４０６のゲ
ートはＶＰまで充電され、ＶＥは接地電位まで放電され
る。

【００８９】ＶＰが外部から供給される電源のときに
は、電流供給能力は大きいと考えられる。このため、ト
ランジスタ４１０，４０７，４０８，４０９を介して電
流が流れても、ＶＰは電位降下を生じない。しかし、高
電圧ＶＰを、ＶＣを利用して、チップ内部で発生させる
タイプのもののときには、電流供給能力は小さい。この
ため、上記の電流経路を流れる電流により、ＶＰに電位
降下が生じ、十分な高電圧が得られない恐れがある。

【００９０】次に、図１５（ｂ）は、チップ内部で高電
圧を発生させ、この高電圧を利用して浮遊ゲートへの電
子の注入及び放出を行うタイプのものに対して、最適な
ＶＥを発生させる回路の例である。図１５（ｂ）の回路
が（ａ）のそれと異なるところは、トランジスタ４０
０，４０１を省き、ノードＮ２を直接トランジスタ４０
５のゲートに接続した点及びトランジスタ４１０のソー
スを電源ＶＰに代えてＶＣに接続した点にある。その他
は、同一の構成である。この回路において、内部で発生
させるＶＰは、内部昇圧電位発生回路による電圧昇圧速
度が遅いことから、図１５（ａ）に示したトランジスタ
４００，４０１による電位の上昇速度の調整の必要はな
い。このため、これらのトランジスタ４００，４０１を
省略できたのである。よって、これらのトランジスタを
通じての電流の流出はない。また図１５（ａ）では、ト
ランジスタ４１０のソースをＶＰに接続していたが、
（ｂ）ではこれをＶＣに変えたので、トランジスタ４１
０，４０７，４０８，４０９の電流経路は、ＶＣと接地
電位との間になり、ＶＰからの電流の流出経路はなくな
った。このため、チップ内部の電圧昇圧回路で発生させ
た内部高電圧の利用が十分可能である。

【００９１】図１６は行デコーダ回路の一例である。電
源ＳＷと接地電位との間に、トランジスタＴ０〜Ｔ４が
直列に接続されている。Ｐチャネル型トランジスタＴ０
のゲートは接地されている。Ｎチャネル型トランジスタ
Ｔ１〜Ｔ３のゲートにはアドレスＡが入力される。Ｎチ
ャネル型トランジスタＴ４のゲートには信号／Ｅが入力
される。トランジスタＴ０，Ｔ１の接続点のノードＮ１
がＰチャネル型トランジスタＴ５及びＮチャネル型トラ
ンジスタＴ６のそれぞれのゲートに接続されている。こ
れらのトランジスタＴ５，Ｔ６は電源ＳＷと接地電位と
の間に接続されている。トランジスタＴ５，Ｔ６の接続
点のノードＮ２からデコード信号が出力される。信号／
Ｅは浮遊ゲートから電子を放出するとき論理“０”とな
り、全ての行線ＷＬを論理“０”、すなわち０Ｖに設定
する。

【００９２】図１７は、図１６に示した行デコーダ回路
の電源ＳＷを発生するための回路の一例である。これら
の各ノードの信号波形を図１８に示す。

【００９３】図１７からわかるように、この回路は、電
源電位ＶＣと接地電位との間に、抵抗Ｒ１，Ｒ２及びＮ
チャネル型トランジスタ７０７が直列に接続されてい
る。このトランジスタ７０７のゲートには信号ＣＥが加
えられている。さらに、電源電位ＶＣと接地電位との間
に、Ｐチャネル型トランジスタ７０８，Ｐチャネル型ト
ランジスタ７０４，Ｎチャネル型トランジスタ７０５，
Ｎチャネルデプレッション型トランジスタ７０３が直列
に接続されている。トランジスタ７０８のゲートには信
号Ｖが加えられている。トランジスタ７０４のゲート
は、前記抵抗Ｒ１，Ｒ２の接続点であるノードＮ１が接
続されている。トランジスタ７０５のゲートには信号／
Ｒが加えられている。トランジスタ７０３のゲートはそ
のソースに接続されている。さらに、電源電位ＶＣと、
前記トランジスタ７０４，７０５の接続点であるノード
Ｎ２との間に、Ｐチャネル型トランジスタ７１０及びＮ
チャネルデプレッション型トランジスタ７１１が直列に
接続されている。これらのトランジスタ７１０，７１１
のゲートには、信号／Ｒ，Ｒが、それぞれ供給されてい
る。さらに、高圧電源電位ＶＰとノードＮ２との間に、
Ｎチャネル型トランジスタ７００〜７０２が接続されて
いる。トランジスタ７００のゲートには信号Ｗ１が供給
されている。トランジスタ７０１，７０２のゲートは、
それぞれ、そのドレインに接続されている。さらに、高
圧電源電位ＶＰとノードＮ２との間には、Ｎチャネル型
トランジスタ７１２が接続され、これのゲートには信号
Ｗ２が供給されている。そして、ノードＮ２からは電源
ＳＷが得られる。

【００９４】図１８からわかるように、メモリセルの浮
遊ゲートから電子を放出する期間Ｔ１においては、信号
／Ｅを論理“０”に、信号Ｒを論理“１”に、信号／Ｒ
を論理“０”にそれぞれ設定する。このとき、電源ＳＷ
にはＶＣの電位が現れ、このＶＣによって行デコーダ回
路が動作する。

【００９５】浮遊ゲートに電子を注入してメモリセルが
非選択の時オフに、選択されたときにオンするようなし
きい電圧にして、全てのメモリセルに、２進データの一
方のデータを記憶させるときは、信号／Ｅを論理“１”
に、信号Ｗ１を論理“１”に、信号Ｒを論理“０”に、
信号／Ｒを論理“１”にそれぞれ設定する。この信号Ｗ
１の論理“１”に対応する電位はＶＰかあるいはこのＶ
ＰよりＮチャネルエンハンスメント型トランジスタのし
きい電圧分だけ高い値である。信号Ｗ１がＶＰの電位で
あるときには、電源ＳＷの電位は、Ｎチャネルエンハン
スメント型トランジスタ７００，７０１，７０２のしき
い電圧の和の分だけ、ＶＰより低い値となる。このＳＷ
の電位は、上記のようなメモリセルのしきい電圧の条件
を満たすように、設定される。前述したように、この期
間を短く設定し、メモリセルのしきい電圧のチェックと
電子の注入を順次繰り返し行うときには、信号Ｖを論理
“１”に（期間Ｔ３，Ｔ５）、信号Ｗ１を論理“０”に
戻して行う。信号ＣＥは、チップが選択状態の時は論理
“１”であり、トランジスタ７０４のゲート電位は抵抗
Ｒ１と抵抗Ｒ２の比によって決まり、ＳＷの電位は抵抗
Ｒ１と抵抗Ｒ２の接続点ノードＮ１の電位よりもＮチャ
ネルエンハンスメント型トランジスタのしきい電圧分だ
け低い電位に設定される。選択されたメモリセルの制御
ゲートには、この電位ＳＷが供給され、メモリセルがオ
フすればＯＫとなる。

【００９６】更に、期間Ｔ６は、メモリセルの浮遊ゲー
トに電子を注入して選択されたときオフするようなしき
い電圧まで上昇させる期間である。このとき、信号Ｗ２
は、論理“１”、すなわち、ＶＰよりＮチャネルエンハ
ンスメント型トランジスタのしきい電圧分だけ高い値
に、設定される。このときは、ＳＷにはＶＰの電位がそ
のまま出力され、浮遊ゲートには選択されたときにオフ
するのに十分な電子が注入される。

【００９７】期間Ｔ７は、通常の読み出しモードを示
し、信号Ｒは論理“１”に、信号／Ｒは論理“０”に設
定され、ＳＷにはＶＣが出力される。期間Ｔ２〜Ｔ６に
おいては、信号／Ｒは論理“１”となり、図１７のトラ
ンジスタ７０５がオンし、ＳＷはトランジスタ７０３を
通して放電される。これらのトランジスタ７０５，７０
３は、ＳＷが電気的に浮遊状態になるのを防止するため
に設けられているものであり、省略することもできる。

【００９８】図１９は、本発明によるデータ入力回路Ｄ
ＩＮの一例を示す。

【００９９】データＤ_inが入力される入力端ＩＮはＰチ
ャネル型トランジスタ８１１及びＮチャネル型８１２の
ゲートに接続されている。これらのトランジスタ８１
１，８１２は、電源電位ＶＣと接地電位との間に直列に
接続されている。これらのトランジスタ８１１，８１２
の接続点であるノードＮ１は、Ｐチャネル型トランジス
タ８１３及びＮチャネル型トランジスタ８１４のゲート
に接続されている。これらのトランジスタ８１３，８１
４及びＮチャネル型トランジスタ８１５が、電源電位Ｖ
Ｃと接地電位との間に直列に接続されている。トランジ
スタ８１５のゲートには信号Ｗ１が供給されている。ト
ランジスタ８１３，８１４の接続点であるノードＮ２
は、Ｎチャネル型トランジスタ８１８を介して、ノード
Ｎ３に接続されている。トランジスタ８１８のゲートは
電源電位ＶＣに接続される。電源電位ＶＣとノードＮ２
との間に、Ｐチャネル型トランジスタ８１７が接続さ
れ、そのゲートに信号Ｗ１が供給されている。また、電
源電位ＶＣとノードＮ３との間にＰチャネル型トランジ
スタ８１９が接続され、それのゲートはノードＮ４に接
続されている。ノードＮ３は、Ｐチャネル型トランジス
タ８２１及びＮチャネル型トランジスタ８２２のゲート
に接続され、これらのトランジスタ８２１，８２２は電
源電位ＶＰ（又はＶＣ）と接地電位との間に直列に接続
されている。これらのトランジスタ８２１，８２２との
接続点はノードＮ４に接続されている。

【０１００】また、上記ノードＮ１は、Ｐチャネル型ト
ランジスタ８２３及びＮチャネル型トランジスタ８２４
のゲートに接続されている。これらのトランジスタ８２
３，８２４及びＮチャネル型トランジスタ８２５は、電
源電位ＶＣと接地電位との間に直列に接続されている。
トランジスタ８２５のゲートには信号Ｗ２が供給されて
いる。トランジスタ８２３，８２４の接続点であるノー
ドＮ７は、Ｎチャネル型トランジスタ８２８を介して、
ノードＮ８に接続されている。トランジスタ８２８のゲ
ートは電源電位ＶＣに接続される。電源電位ＶＣとノー
ドＮ７との間に、ゲートに信号Ｗ２が供給されているＰ
チャネル型トランジスタ８２７が接続されている。電源
電位ＶＰ（又はＶＣ）とノードＮ８との間に、Ｐチャネ
ル型トランジスタ８２９が接続されている。トランジス
タ８２９のゲートにはノードＮ９が接続されている。前
記ノードＮ８はＰチャネル型トランジスタ８３１及びＮ
チャネル型トランジスタ８３２のゲートに接続されてい
る。これらのトランジスタ８３１，８３２は、電源電位
ＶＰ（又はＶＣ）と接地電位との間に直列に接続されて
いる。これらのトランジスタ８３１，８３２の接続点は
前記ノードＮ９に接続されている。このノードＮ９は、
Ｎチャネル型トランジスタ８００のゲートに接続されて
いる。このトランジスタ８００は、電源電位ＶＰ（又は
ＶＣ）とノードＮ１０との間に接続されている。さら
に、電源電位ＶＰ（又はＶＣ）とノードＮ１０との間に
Ｎチャネル型トランジスタ８０１が接続されている。こ
のトランジスタ８０１のゲートにはノードＮ４が接続さ
れている。なお、ノードＮ１０は、図１４のノードＮ２
に対応しており、このノードＮ１０からメモリセルにデ
ータが伝えられる。

【０１０１】上記の回路において、浮遊ゲートに電子を
注入する場合には、制御ゲートの電位よりも浮遊ゲート
の電位は低くても良いため、メモリセルのドレインに与
える電圧はＶＰでなくともＶＣでも良い。浮遊ゲートに
電子を注入して２進データの一方を記憶させるときは、
複数のメモリセルに同時に電子を注入するため、より多
くの電流が流れる。このため、この実施例では、２進デ
ータの一方を書き込むときと他方を書き込むときとで、
メモリセルのドレインに電圧を与えるためのトランジス
タを変えるようにしている。つまり、２進データの一方
を書き込むときに使用するトランジスタの方の電流供給
能力を、２進データの他方を書き込むときに使用するト
ランジスタの電流供給能力よりも大きくしてある。より
詳しくは、複数のメモリセルを選択して２進データの一
方を書き込むときは、入力Ｄ_inを論理“０”に、信号Ｗ
１を論理“１”にする。このとき、トランジスタ８０１
がオンして、メモリセルのドレインに電圧が与えられ
る。そして、２進データの他方を書き込むときは、入力
Ｄ_inを論理“０”に、信号Ｗ２を論理“１”にして、ト
ランジスタ８００をオンさせ、メモリセルのドレインに
電圧を与える。上記のように、トランジスタ８０１の電
流供給能力をトランジスタ８００の電流供給能力よりも
大きく設定して、複数のメモリセルの浮遊ゲートに電子
を注入するときにメモリセルのドレインの電圧が十分高
く保てるようにしている。

【０１０２】以上説明したように、本発明の実施例によ
れば、メモリセルの浮遊ゲートから電子を放出してメモ
リセルのしきい電圧を負にした後、メモリセルの浮遊ゲ
ートに電子を注入することによって、全てのメモリセル
の浮遊ゲートに電子を注入して２進データの一方を記憶
するようにしたので、メモリセルのしきい電圧のばらつ
きの幅が小さく抑えられ、よってこれによりメモリセル
の読み出し速度を速くすることが可能になった。

【０１０３】次に、第５の本発明の実施例について説明
する。この実施例は、ラッチ回路を設けることに起因す
るチップサイズの増大を防止すべく構成されたものであ
る。

【０１０４】図に基づいて第５の本発明の実施例につい
て説明するに先立ち、第５の本発明を概略的に説明す
る。

【０１０５】この発明は、前述のようなＥＥＰＲＯＭの
メモリセルへのデータの書き込みが、トンネル電流を利
用して行われ、これにより浮遊ゲートへの電子の注入
時、あるいは浮遊ゲートからの電子の放出の時に、ほと
んど電流が消費されないことに基づいてなされたもので
ある。

【０１０６】従来のＥＥＰＲＯＭにおいては、先にも述
べたように、上述のラッチ回路を、メモリセルアレイに
隣り合って設けるようにしていた。このため、メモリセ
ルのピッチで各ラッチ回路を配置せねばならなかった。
これにより、逆に、パターンレイアウト的に制約を受
け、パターン面積が大きくなってしまっていた。この第
５の発明においては、ラッチ回路を、メモリセルアレイ
と離れた場所に置くことにより、ラッチ回路のレイアウ
トが自由にでき、チップの空いた場所を有効に利用でき
るようにしたものである。これによりチップサイズを従
来よりも小さくすることが可能になった。

【０１０７】図２０に従って第５の本発明の一実施例を
説明する。

【０１０８】図２０からわかるように、メモリセルアレ
イＭＣＡにはその行を選択するための行デコーダＲＤが
接続されている。メモリセルアレイＭＣＡの各列線１５
は、列ゲートトランジスタＣ１，Ｃ２，…を介して、ノ
ードＮ１に接続されている。各トランジスタＣ１，Ｃ
２，…は、第１列デコーダＣＤ１からのデコード信号ｈ
１，ｈ２，…によって、選択的にオン／オフ制御され
る。ノードＮ１は、ゲートに信号（Ｒ）／（／Ｐ）が供
給されるトランジスタＱ２を介して、負荷回路ＬＣに接
続されている。この負荷回路ＬＣはセンスアンプＳＡに
接続されている。さらに、前記ノードＮ１は、ゲートに
信号（／Ｒ）／（Ｐ）が供給されるトランジスタＱ１を
介してノードＮ２に接続されている。ノードＮ２には、
ラッチ回路Ｌ，Ｌ，…を介して、入力データＤ_inが供給
される。これらのラッチ回路Ｌ，Ｌ，…には、第２列デ
コーダＣＤ２からのデコード信号ｈ１′，ｈ２′，…及
び信号Ｐが供給される。本実施例においては、メモリセ
ルへ書き込むためのデータは、ラッチ回路Ｌ，Ｌ，…に
よってラッチされる。これらのラッチ回路Ｌ，Ｌは、メ
モリセルアレイＭＣＡとは別な場所に配置されている。
同一行のメモリセルへ書き込むデータは、第２の列デコ
ーダの出力ｈ１′，ｈ２′，…に対応して、ラッチ回路
Ｌ，Ｌ，…に各アドレス毎にラッチされる。この後、信
号（／Ｒ）／（Ｐ）は高電位にされ、トランジスタＱ１
はオンする。第１の列デコーダＣＤ１の出力によって列
ゲートトランジスタＣ１，Ｃ２，…を順次オンさせる。
そして、第２の列デコーダＣＤ２によりラッチ回路Ｌ，
Ｌ，…を制御する。このようにして、各メモリセルアレ
イの列に、ラッチ回路Ｌ，Ｌ，…からデータを伝達す
る。各列線１５は、ラッチ回路Ｌからのデータにより、
高電圧に充電されるか、あるいは放電される。この充電
された電位により、メモリセルのフローティングゲート
から電子が放出される。充電された電位は、Ｐ−Ｎ接合
のリーク電流等により徐々に放電されて、電位は下が
る。よって、一定の期間毎に、第１の列デコーダＣＤ１
及び第２の列デコーダＣＤ２により、ラッチ回路Ｌ，
Ｌ，…からのデータを、列ゲートトランジスタＣ１，Ｃ
２，…を順次オンさせ、対応する各列線に伝達する。こ
のようにすれば、メモリセルアレイＭＣＡに隣接させ
て、各列毎にラッチ回路を設ける必要がなく、任意の場
所にラッチ回路Ｌ，Ｌ，…を設けることができ、チップ
上におけるラッチ回路の占める面積を小さくできる。な
お、図２０示されているトランジスタＱ１，Ｑ２，Ｃ１
〜ＣｍはＮチャネル型である。

【０１０９】図２３は、各信号の波形を示す。信号（／
Ｒ）／（Ｐ）は、データを書き込むときに、高電圧（論
理“１”）に設定される（ｔ１）。第２の列デコーダー
ＣＤ２の出力ｈ１′，ｈ２′，……，ｈｍ′が論理
“１”の時に、入力されたデータＤ_inを、ラッチ回路
Ｌ，Ｌ，…にラッチする（ｔ２，ｔ３，ｔ４，…）。こ
のとき、全てのメモリセルのゲート（すなわちＶ_CG）を
高電圧にして、全てのメモリセルの浮游ゲートに電子を
注入しておく（ｔ１）。この注入が終わると、Ｖ_CGを０
Ｖに設定し、次の電子の放出に備える（ｔ５）。次に、
信号ｈ１′，ｈ２′，……，ｈｍ，及び信号ｈ１，ｈ
２，……，ｈｍを順次高電圧（論理“１”）に設定し、
信号Ｐが論理“１”の時にラッチしてあるデータを、対
応する列線へ伝達する（ｔ２′，ｔ３′，ｔ４′）。列
線１５はラッチされたデータに応じて、高電圧に設定さ
れるか、０Ｖのままであるかのいずれかの状態をとる。
高電圧に設定された列線１５に接続されている選択され
たメモリセルは、その浮游ゲートから電子が放出され、
０Ｖの列線に接続されている選択されたメモリセルは浮
游ゲートに電子が注入されたままである。このようにし
てデータが書き込まれる。

【０１１０】図２１は第５の本発明の他の実施例であ
る。この実施例が、図２０のそれと異なる点は、各列線
１５に、Ｎチャネル型トランジスタＱ３を介して、容量
Ｃを接続してある点にあり、この点を除いて図２０と同
じである。トランジスタＱ３のゲートには信号／Ｒ／Ｐ
が加えられている。

【０１１１】データを書き込むとき、ラッチ回路Ｌから
のデータが伝達された後、列ゲートトランジスタＣ１，
Ｃ２，…はオフする。これにより各列線１５は電気的に
浮游状態になる。このため、なるべく長くラッチ回路Ｌ
から伝達されたデータを保持するため、容量Ｃが設けら
れている。データを読み出すときは、トランジスタＱ３
はオフするようにしている。このため、データ読みだし
速度をこの容量Ｃが妨げることはない。

【０１１２】図２２は、第５の本発明の更に他の実施例
である。図２２の例では、図２１のものからラッチ回路
を省いている。図２０及び図２１では、書き込み用のデ
ータを一度ラッチ回路Ｌにラッチしてから書き込んでい
た。これに対し、図２２の例では、ラッチ回路Ｌを設け
ずに、入力データＤ_inを直接各列線１５へ伝達してい
る。つまり、各列に対応したメモリセルへデータを書き
込むため、入力データを順次与え、列ゲートトランジス
タＣ１，Ｃ２，…を順次オンさせ、列線１５にデータを
伝達する。

【０１１３】図２４は、この図２２に示した不揮発性半
導体メモリの各信号の波形を示す。

【０１１４】この図２４からわかるように、信号（／
Ｒ）／（Ｐ）はデータを書き込むときに高電圧（論理
“１”）に設定され、信号（Ｒ）／（／Ｐ）は論理
“０”に設定される（ｔ１）。次に、全てのメモリセル
のゲート（すなわちＶ_CG）を高電圧にして、全てのメモ
リセルの浮游ゲートに電子を注入しておく。この注入が
終わると、Ｖ_CGを０Ｖに設定し、次の電子の放出に備え
る（ｔ２）。信号ｈ１，ｈ２，……，ｈｍを順次高電圧
（論理“１”）に設定し、入力されたデータを対応する
列線へ伝達する（ｔ３〜ｔｍ）。列線１５は入力された
データに応じて高電圧に設定されるか、０Ｖのままであ
るかのいずれかの状態をとる。高電圧に設定された列線
１５に接続されている選択されたメモリセルは、その浮
游ゲートから電子が放出され、０Ｖの列線１５に接続さ
れている選択されたメモリセルは浮游ゲートに電子が注
入されたままである。このようにしてデータが書き込ま
れる。

【０１１５】図２５は、本発明の更に他の実施例を示
し、図２２の実施例と同様に、ラッチ回路Ｌを用いるこ
となく、さらに図２２の実施例に対して回路ＣＩＲを追
加したものである。

【０１１６】即ち、図２５において、回路ＣＩＲは、高
圧電源電位ＶＰとノードＮ３００との間に、ゲートに信
号／φ１が供給されたＰチャネル型トランジスタ９０１
が接続されている。ノードＮ３００とノードＮ４００と
の間に、Ｐチャネル型トランジスタ９０２，Ｎチャネル
型トランジスタ９０３の直列回路と、Ｐチャネル型トラ
ンジスタ９０４，Ｎチャネル型トランジスタ９０５の直
列回路とが、並列に接続されている。ノードＮ４００と
接地電位との間に、ゲートに信号φ１が供給されたトラ
ンジスタ９０７が接続されている。ノードＮ２００が、
トランジスタ９０２，９０３の接続点と、トランジスタ
９０４，９０５のそれぞれのゲートとに接続されてい
る。ノードＮ１００が、トランジスタ９０４，９０５の
接続点と、トランジスタ９０２，９０３のそれぞれのゲ
ートとに接続されている。ノードＮ１００，Ｎ２００間
には、Ｐチャネル型トランジスタ９１１とＮチャネル型
トランジスタ９１２がお互いに並列に接続されている。
トランジスタ９１１及び９１２のゲートには信号／φ２
及び信号φ２がそれぞれ供給されている。ノードＮ１０
０は、高圧電源電位ＶＰと接地電位との間に直列に接続
された抵抗Ｒ１，Ｒ２の接続点である。ノードＮ２００
は、データ入力回路ＤＩＣの出力端である。

【０１１７】図２２の実施例では、列線１５のリーク電
流等による電位の低下を防ぐためには、データを何度も
入力しなくてはならないが、これに対し図２５の実施例
では、回路ＣＩＲを設けることにより、列線１５の電位
を検出して再び増幅するようにしている。このため、デ
ータの入力は一度ですむ。

【０１１８】図２６、図２７に各信号の波形を示す。図
２２の場合と同様、信号（／Ｒ）／（Ｐ）は、データを
書き込むときに高電圧（論理“１”）に設定され、信号
（Ｒ）／（／Ｐ）は論理“０”に設定される（ｔ１）。
次に、全てのメモリセルのゲートすなわちＶ_CGを高電圧
にして、全てのメモリセルの浮游ゲートに電子を注入し
ておく（ｔ１）。この注入が終わると、Ｖ_CGを０Ｖに設
定し、次の電子の放出に備える（ｔ２）。列デコーダＣ
Ｄ１からの信号ｈ１，ｈ２，……，ｈｍを順次高電圧
（論理“１”）に設定し、入力されたデータを対応する
列線へ伝達する（ｔ３〜ｔｍ）。列線１５は、入力され
たデータに応じて高電圧に設定されるか、０Ｖのままで
あるかのいずれかの状態をとる。高電圧に設定された列
線１５に接続されている選択されたメモリセルは、その
浮游ゲートから電子が放出され、０Ｖの列線に接続され
ている選択されたメモリセルは浮游ゲートに電子が注入
されたままである。

【０１１９】回路ＣＩＲは、ノードＮ１００とノードＮ
２００の電位の比較を行い、その結果に応じてノードＮ
２００の電位を増幅するものである。ノードＮ１００の
電位は、抵抗Ｒ１とＲ２との接続点から得られ、ノード
Ｎ２００の高電位レベルと低電位レベルの間の値をと
る。ノードＮ１００とノードＮ２００との間には、トラ
ンジスタ９０２〜９０５によって構成される一種のフリ
ップフロップＦＦが接続され、このフリップフロップＦ
ＦがノードＮ２００の電位を増幅する。図２７は、図２
３に示した信号φ１，φ２、列デコーダＣＤ１の出力ｈ
１，ｈ２の関係を、より分かりやすいように拡大したも
ので、ノードＮ１００、Ｎ２００及び列線１５の電位状
態と共に示している。図２７に示すように、信号φ２が
論理“１”となると、ノードＮ１００とノードＮ２００
とが接続され、Ｎ１００とＮ２００の電位がほぼ等しく
なる（ｔ１１）。この後列デコーダＣＤ１により列線１
５が選択され、選択された列線１５の電位がノードＮ２
００に現れる。もし選択された列線１５が高電位に充電
されていればノードＮ２００の電位は上昇する（ｔ１
２）。この後、信号φ１を論理“１”に設定し、フリッ
プフロップＦＦを活性化させる（ｔ１３）。フリップフ
ロップＦＦは、ノードＮ２００の電位がノードＮ１００
の電位より高いことから、ノードＮ２００を高電圧ＶＰ
に上昇させ、ノードＮ１００をほぼ０Ｖにする。一方、
選択された列線が０Ｖであるならば、ノードＮ２００の
電位が下がり、ノードＮ１００の電位より低くなる（ｔ
１４）。このため信号φ１が論理“１”になったとき、
フリップフロップＦＦはノードＮ２００の電位を０Ｖま
で放電する（ｔ１５）。このように、図２５の実施例で
は列線１５を選択し、選択された列線１５の電位をモニ
ターし、ふたたび元の電位に増幅しているのでラッチ回
路Ｌの必要はない。もしチップサイズに余裕があり、こ
のような回路ＣＩＲを各列線毎に設けることができれ
ば、全部の列線を同時に増幅できるので、列デコーダで
の列線毎の制御が不要になる。

【０１２０】以上説明したように、第５の本発明の実施
例によれば、浮游ゲートからの電子の放出と注入がトン
ネル効果で行われることに注目し、データをプログラム
するときはメモリセル部ではほとんど電流が消費されな
いことを利用したので、データラッチ回路をメモリセル
アレイからはなれた任意の場所に作ることができ、これ
によりチップサイズが縮小された不揮発性半導体メモリ
が提供できる。

【０１２１】また、第５の本発明の実施例によれば、列
線１５の電位をモニターし、この電位を増幅して列線１
５の電位が下がらないようにしたので、ラッチ回路も特
に必要がなくなり、さらにチップサイズの小さな不揮発
性半導体メモリが実現できる。

【０１２２】なお、この発明は、実施例に示したような
メモリセルを持つ不揮発性半導体メモリに限ることな
く、浮遊ゲートからトンネル効果を利用して電子の注入
と放出を行うものであればどのようなものでも適用でき
る。本発明はデータをメモリセルに書き込むときの列線
の電位の制御に関するものであるから、データの書き込
み方法に関係なく、列線の電位を利用してメモリセルの
浮遊ゲートからの電子の放出、あるいはメモリセルの浮
遊ゲートへの電子の注入を行うようなものであれば、ど
のようなものにでも適用できる。たとえばメモリセルが
ＮＡＮＤ型をしたＥＥＰＲＯＭにも適用できることはい
うまでもない。この場合、最初にすべてのメモリセルの
浮遊ゲートから電子を放出してメモリセルのしきい値を
負の値にしておき、その後電子の注入を行うものは列線
を０Ｖに、電子の注入を行わないものには、トンネル効
果が生じないような適当な電圧Ｖ３を列線に供給する。
このとき、フリップフロップＦＦに供給する電源もＶ３
であるのが望ましい。このように列線への電圧の与える
方法を種々変更するようにすれば、どのようなものにで
も適用できる。

【０１２３】

【発明の効果】以上に説明したように、第１の本発明に
よれば、各メモリセル束を構成するメモリセルのうちの
多い方の２進データ（“０”データまたは“１”デー
タ）に対応するメモリセルを負のしきい電圧のものとす
ることができ、これによりメモリセル束を流れる電流を
多くして、読み出し速度を向上させることができる。

【０１２４】第２の本発明によれば、隣り合った少なく
とも２つのメモリセル束で１つの列線を共用することが
でき、これにより、メモリセル束と列線との接続部がメ
モリセルアレイにおいて占有する面積の比率を下げるこ
とができ、且つ、列線の数を減少させて配線の数を少な
くして、歩留りを向上させることができる。

【０１２５】第３の本発明によれば、データプログラム
において浮遊ゲートへの電子の注入後の各メモリセルの
しきい電圧を小さくして、読み出し速度の高速化が可能
である。

【０１２６】第４の本発明によれば、メモリセルの浮遊
ゲートから電子を放出させてそのしきい電圧を負にした
後、メモリセルの浮遊ゲートに電子を注入して２進デー
タの一方を記憶するようにしたので、メモリセルのしき
い電圧のばらつきの幅を小さく抑えて、読み出し速度を
速くすることができる。

【０１２７】第５の本発明によれば、データラッチ回路
をメモリセルアレイから離れた任意の位置に作ることが
でき、チップサイズを小さなものとすることができる。

【図面の簡単な説明】

【図１】第１の本発明の実施例の要部の回路図。

【図２】図１における各種の態様を示す図表。

【図３】図１の回路を用いて構成した半導体記憶装置。

【図４】図３の回路の真理値表。

【図５】図３における読み出し動作を説明する説明図。

【図６】各種信号の真理値表。

【図７】第２の本発明の実施例の要部回路図及びタイミ
ングチャート。

【図８】第３の本発明における実施例の行線の電位を発
生する回路及び列デコーダ。

【図９】信号ｎ′、／ｎ′を作る回路。

【図１０】信号／ｎ′からｎを作る回路。

【図１１】図９、図１０の各ノードの信号波形図。

【図１２】電圧ＶＰ′を発生する他の回路。

【図１３】第４の本発明の実施例の要部の平面図、Ａ−
Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′線断面図、
及びシンボル図。

【図１４】図１３を用いたさらに詳細な実施例。

【図１５】電圧ＶＥを発生させる回路のそれぞれ異なる
例。

【図１６】行デコーダの回路の例。

【図１７】電源ＳＷを発生させる回路の例。

【図１８】図１６、図１７の各ノードにおける信号波形
図。

【図１９】データ入力回路の一例。

【図２０】第５の本発明の第１の実施例。

【図２１】第５の本発明の第２の実施例。

【図２２】第５の本発明の第３の実施例。

【図２３】図２０の各信号の波形図。

【図２４】図２２の各信号の波形図。

【図２５】第５の本発明の第４の実施例。

【図２６】図２５の各信号の波形図。

【図２７】図２５の各信号の波形図。

【図２８】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
の断面図。

【図２９】ＮＡＮＤ型ＥＥＰＲＯＭの要部の回路図及び
その各ノードの電圧波形図。

【図３０】ＮＡＮＤ型ＥＥＰＲＯＭからのデータの読み
出しを説明するための説明図。

【図３１】そのタイミングチャート。

【図３２】ＮＡＮＤ型ＥＥＰＲＯＭの各メモリセルのそ
れぞれ異なるしきい値状態を示す説明図。

【図３３】従来のＥＥＰＲＯＭの要部の平面図、Ａ−
Ａ′線断面図、Ｂ−Ｂ′線断面図、及びＣ−Ｃ′線断面
図。

【図３４】図３３のシンボル図。

【図３５】ＥＥＰＲＯＭのメモリセル。

【図３６】その特性図。

【図３７】図３５のメモリセルを用いたＥＥＰＲＯＭの
要部の回路図。

【図３８】図３７のパターン平面図及びＡ−Ａ′線断面
図。

【図３９】ＥＥＰＲＯＭのラッチ回路の部分を示す回路
図。

【符号の説明】

１ 行線 ２ 浮遊ゲート ３ チャネル領域 ４ ゲート絶縁膜 ５ 列線 ６ ドレイン ７ ソース ８ 配線 ９ 接続位置 １０ トランジスタ １１ メモリブロック １２ センスアンプ １４ メモリセル １５ 列線 １６ 領域 １７ ソース領域 １８ ドレイン／ソース領域 １９ ドレイン領域 ２０ 浮遊ゲート ２１ 制御ゲート ２２ ゲート ２３ 酸化膜部 ２４ コンタクト部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平５−182474（ＪＰ，Ａ) 特開 平５−144277（ＪＰ，Ａ) 特開 平５−28780（ＪＰ，Ａ) 特開 昭62−241199（ＪＰ，Ａ) 特開 昭62−162299（ＪＰ，Ａ) 特開 平２−74069（ＪＰ，Ａ) 特開 昭62−24499（ＪＰ，Ａ) 特開 平１−159895（ＪＰ，Ａ) 特開 平５−182481（ＪＰ，Ａ) 特開 昭61−127179（ＪＰ，Ａ) 特開 平２−94198（ＪＰ，Ａ) 特開 平５−6680（ＪＰ，Ａ) 特開 平３−147596（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】各々、浮遊ゲートを有するトランジスタか
   らなるメモリセルが複数個直列に接続され、前記各メモ
   リセルは、前記浮遊ゲートに電子が注入された第１状態
   か、前記浮遊ゲートから電子が放出された第２の状態か
   で、前記メモリセルに２進データのうちの一方のデータ
   を記憶するようにした、少なくとも二つに対応して設け
   られたメモリセルブロックと、 この少なくとも二つのメモリセルブロックのそれぞれ一
   端に直列に接続され、前記メモリセルブロックを選択す
   るための、選択トランジスタと、 前記各メモリセルブロックの他端に接続されたスイッチ
   ング手段と、 前記メモリセルブロック中に設けられ前記メモリセルと
   直列に接続され、対応する前記メモリセルブロック中の
   前記メモリセルの前記浮遊ゲートに電子が注入されてい
   るメモリセルと前記浮遊ゲートから電子が放出されてい
   るメモリセルの論理状態を決定するためのビットチェッ
   クトランジスタと、 を具備し、前記少なくとも二つのメモリセルブロックの一方のメモ
   リセルブロック中の前記複数個直列に接続されたメモリ
   セルそれぞれに記憶する２進データの内、半分以上が２
   進データの一方のデータである場合は、この一方のデー
   タを前記浮遊ゲートから電子が放出された第２の状態に
   割り当て 、 半分以上が２進データの他方のデータである
   場合は、この他方のデータを前記浮遊ゲートから電子が
   放出された第２の状態に割り当て 、 この割り当て状態を
   前記少なくとも二つのメモリセルブロックの他方のメモ
   リセルブロック中のビットチェックトランジスタに、こ
   のビットチェックトランジスタのしきい電圧を低い状態
   にするか 、 高い状態にするかによって記憶するようにし
   た ことを特徴とする不揮発性半導体メモリ。
2. 【請求項２】浮遊ゲートを有するトランジスタからなる
   メモリセルが複数個直列に接続されたメモリセルブロッ
   クと、 このメモリセルブロックの一端に直列に接続され、前記
   各メモリセルブロックを選択するための、選択トランジ
   スタと、 マトリックス状に配列された前記メモリセルブロックに
   おける、同一行の前記メモリセルに接続される、第１の
   行線と、前記第１の行線に共通に接続された少なくとも２つの隣
   り合った前記メモリセルブロックに、対応する前記選択
   トランジスタを通して接続された 列線と、 この隣り合ったメモリセルブロックのうちの一方の前記
   メモリセルブロックに接続された前記選択トランジスタ
   が接続される第２の行線、及び他方の前記メモリセルブ
   ロックに接続された前記選択トランジスタが接続される
   第３の行線と、 前記各メモリセルブロックの他端と基準電位との間に接
   続されたスイッチング手段と、 を具備した不揮発性半導体メモリにおけるメモリセルの
   データプログラムを行うに当り、 前記スイッチング手段をオフ状態とし、選択された前記
   隣り合ったメモリブロックに接続された前記第１の行線
   を第１の電位とし、前記選択された前記隣り合ったメモ
   リセルブロックそれぞれに接続された前記選択トランジ
   スタに接続された前記第２及び第３の行線を第２の電位
   として前記列線を第３の電位にすることにより、前記隣
   り合ったメモリセルブロックをこの第３の電位から充電
   し、その後前記第２或いは第３の行線のうちの選択され
   ていない前記選択トランジスタをオフ状態とし、その後
   前記メモリセルにプログラムするデータに応じ前記列線
   を前記第３の電位或いは０Ｖに設定することにより、選
   択されている前記選択トランジスタを通して前記メモリ
   セルにデータをプログラムする不揮発性半導体メモリの
   データプログラム方法。
3. 【請求項３】ドレイン、ソース及び浮遊ゲートと制御ゲ
   ートとを有するトランジスタからなるメモリセルが複数
   個接続されたメモリセルブロックと、 このメモリセルブロックに直列に接続され、前記メモリ
   セルブロックを選択するための選択トランジスタと、 マトリックス状に配列された前記選択トランジスタ及び
   前記メモリセルにおける同一行に並ぶ前記メモリセルの
   制御ゲートを接続する行線と、 この行線にプログラム電圧を与えることによって同一の
   前記行線に接続された 複数の前記メモリセルのうち電子
   の注入が必要な前記メモリセルに同時に前記メモリセル
   の前記浮遊ゲートに電子を注入して前記メモリセルにデ
   ータをプログラムするプログラム手段とを具備した不揮
   発性半導体メモリにおいて、電子の注入と電子の注入量
   のチェックとを前記プログラムの途中で順次繰り返し行
   い、前記注入量のチェックの結果、電子の注入量が不十
   分なメモリセルが存在した場合に、前記行線に与えるプ
   ログラム電圧は前記繰り返し与える時に前に加えた前記
   プログラム電圧よりも高い値にして与える、プログラム
   電圧供給手段、を具備し、前記プログラム電圧をより高い値にして与えるときに 、
   前記注入量のチェックの結果、前記電子の注入量が不十
   分な前記メモリセルの前記浮遊ゲートに同時に電子を注
   入するように前記電子の注入量が不十分な前記メモリセ
   ルのドレインに供給する電圧を制御し 、 前記注入量のチ
   ェックの結果、前記電子の注入量が十分な前記メモリセ
   ルに電子の注入が起こらないように前記電子の注入量が
   十分な前記メモリセルのドレインに供給する電圧を制御
   するようにし たことを特徴とする不揮発性半導体メモ
   リ。
4. 【請求項４】行線と、 この行線により選択的に駆動され、浮遊ゲート中の電子
   の状態によって２進データのいずれかを記憶する、浮遊
   ゲートと制御ゲートとを有するトランジスタからなる、
   メモリセルと、 このメモリセルの一端に接続される列線と、 前記メモリセルの他端と基準電位との間に接続され、ゲ
   ートが前記行線に接続された、前記行線が選択されたと
   きにオンするトランジスタと、複数の前記行線に接続された 前記メモリセルの浮遊ゲー
   ト中から同時に電子を放出させるデータ消去手段と、前記消去手段によって前記複数の行線に接続された前記
   メモリセルの浮遊ゲート中から電子が放出された後、前
   記消去手段によって前記浮遊ゲートから電子が放出され
   た前記複数の行線に接続された前記メモリセルに対し
   て、 前記メモリセルが選択されたときオンし非選択の時
   にオフするように、前記メモリセルの浮遊ゲートに電子
   を注入させて前記メモリセルに２進データのうちの一方
   を記憶させる第１の書き込み手段と、前記第１の書き込み手段によって、前記メモリセルに２
   進データの内の一方が記憶された後、選択的に、 前記メ
   モリセルが選択されたとき及び非選択の時に共にオフす
   るように、前記メモリセルの浮遊ゲートに電子を注入さ
   せて前記メモリセルに２進データのうちの他方を記憶さ
   せる第２の書き込み手段と、 を具備したことを特徴とする不揮発性半導体メモリ。
5. 【請求項５】行線と、この行線により選択的に駆動さ
   れ、浮遊ゲート中の電子の状態によって２進データのい
   ずれかを記憶し、浮遊ゲート、制御ゲート、ドレイン及
   びソースを有するトランジスタからなるメモリセルであ
   って、列方向に順次隣り合う任意の２つのトランジスタ
   はドレインとソースを交互に共用するものとして構成さ
   れており、行方向に並ぶもののソースがそれぞれソース
   共通接続点に共通に接続された、メモリセルと、 前記メモリセルの各列に対応して設けられ、それぞれが
   対応する各列の前記メモリセルのドレインに接続される
   列線と、 前記各ソース共通接続点と基準電位との間にそれぞれ接
   続され、各ゲートが対応する前記各行線に接続された、
   前記行線が選択されたときにオンするトランジスタと、複数の前記行線に接続された 前記メモリセルの浮遊ゲー
   トから同時に電子を放出させるデータ消去手段と、前記消去手段によって前記複数の行線に接続された前記
   メモリセルの浮遊ゲート中から電子が放出された後、前
   記消去手段によって前記浮遊ゲートから電子が放出され
   た前記複数の行線に接続された前記メモリセルに対し
   て、 前記メモリセルが選択されたときオンし非選択の時
   にオフするように、前記メモリセルの浮遊ゲートに電子
   を注入させて、前記メモリセルに２進データのうちの一
   方を記憶させる第１の書き込み手段と、前記第１の書き込み手段によって、前記メモリセルに２
   進データの内の一方が記憶された後、選択的に、 前記メ
   モリセルが選択されたとき及び非選択の時に共にオフす
   るように、前記メモリセルの浮遊ゲートに電子を注入さ
   せて前記メモリセルに２進データのうちの他方を記憶さ
   せる第２の書き込み手段と、 を具備したことを特徴とする不揮発性半導体メモリ。
6. 【請求項６】前記各列線と入力回路との間に設けられ、
   ゲートが列デコーダによって制御されるスイッチングト
   ランジスタを更に備え、少なくとも前記スイッチング手
   段を同時にオンさせることにより、前記第１の書き込み
   手段による前記浮遊ゲートへの電子の注入は、選択され
   た前記行線を第１の電圧に設定し、前記選択された行線
   に接続されている複数個のメモリセルに対して同時に行
   うようにしたことを特徴とする請求項５に記載の不揮発
   性半導体メモリ。
7. 【請求項７】前記各列線と入力回路との間に設けられ、
   ゲートが列デコーダによって制御されるスイッチングト
   ランジスタを更に備え、少なくとも前記スイッチング手
   段を同時にオンさせることにより、前記第１の書き込み
   手段による前記浮遊ゲートへの電子を注入は、前記隣り
   合った行線に接続され且つソースが複数個接続された、
   前記メモリセルに対して同時に行うようにしたことを特
   徴とする請求項５に記載の不揮発性半導体メモリ。
8. 【請求項８】前記第１の書き込み手段により前記複数の
   メモリセルの前記浮遊ゲートに電子を注入した後、この
   浮遊ゲートに電子が注入されたメモリセルが接続された
   行線を所定の電圧にすることにより選択し、前記浮遊ゲ
   ートに電子が注入された複数の前記メモリセルから同時
   に１つのセンスアンプによってデータを読み出す、デー
   タ読みだし手段をさらに具備し、前記複数のメモリセル
   から同時にデータを読み出すことにより、前記浮遊ゲー
   トの電子の注入量をチェックするようにしたことを特徴
   とする請求項６または７に記載の不揮発性半導体メモ
   リ。
9. 【請求項９】行線と、 この行線により選択的に駆動されるメモリセルと、 このメモリセルに接続される列線と、 列デコーダーと、 前記列線にその一端が接続され、この列デコーダーによ
   りスイッチング制御されて、前記列線を選択する、列ゲ
   ートトランジスタと、前記メモリセルに記憶されているデータを消去するため
   のデータ消去手段と、 前記メモリセルにプログラムするために、外部から入力
   された書き込みデータをラッチするラッチ回路と、 前記列ゲートトランジスタをオンさせて前記列線に前記
   メモリセルにプログラムすべきデータに応じた電位を供
   給し、その後オフさせて前記列線に前記電位を保持さ
   せ、この保持した電位により前記メモリセルにデータを
   プログラムする、前記列ゲートトランジスタの他端に接
   続される、前記メモリセルにデータをプログラムするた
   めのデータプログラム手段と、 を具備し、前記外部から入力された書き込みデータを前記ラッチ回
   路にラッチすると共に、このラッチしているときに前記
   データ消去手段により前記メモリセルに記憶されている
   データを消去するようにし たことを特徴とする不揮発性
   半導体メモリ。
10. 【請求項１０】前記ラッチ回路にラッチしたデータによ
    り前記列線に電位を供給するようにしたことを特徴とす
    る請求項９記載の不揮発性半導体メモリ。
11. 【請求項１１】行線と、 この行線により選択的に駆動されるメモリセルと、 このメモリセルに接続される列線と、 列デコーダーと、 前記列線にその一端が接続され、この列デコーダーによ
    りスイッチング制御されて、前記列線を選択する、列ゲ
    ートトランジスタと、 前記列ゲートトランジスタをオンさせて前記列線に前記
    メモリセルにプログラムすべきデータに応じた電位を供
    給し、その後オフさせて前記列線に前記電位を保持さ
    せ、この保持した電位により前記メモリセルにデータを
    プログラムする、前記列ゲートトランジスタの他端に接
    続される、前記メモリセルにデータをプロ グラムするた
    めのデータプログラム手段と、 前記データプログラム手段によって、前記列線に前記メ
    モリセルにプログラムすべきデータに応じた電位を供給
    し、前記列線に前記データに応じた電位を保持した後
    は、前記列ゲートトランジスタを順次オンさせ、所定の
    電位と前記オンされた列ゲートトランジスタを通して伝
    達された前記列線の電位とを比較増幅し、前記列線の電
    位をリフレッシュするようにした、前記列ゲートトラン
    ジスタの他端に接続される増幅回路と、 を具備した ことを特徴とする不揮発性半導体メモリ。