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Die Erfindung betrifft eine Verstärkerschaltung, die insbesondere, aber
nicht ausschließlich zum Einstellen der in ECL-Logik verwendeten Logikpegel auf die
in CMOS-Logik verwendeten Logikpegel angewandt wird.
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ECL-Logik hat die Möglichkeit bei Frequenzen über 100 MHz zu arbeiten
und verfügt über Logikpegel von Vdd und (Vdd-400 mV), während die CMOS-Logik
bei Frequenzen unter 50 MHz arbeitet und über Logikpegel von > (Vdd-500 mV) und
< 500 mV verfügt. Wenn auf einem einzigen Chip beide Logikarten angeordnet sind
und man nur über ein Paar von Stromversorgungsleitungen verfügt, d.h. + 5 Volt und
0 Volt, ist es dementsprechend wesentlich, die Möglichkeit zu haben, die Logikpegel
vom einen Logiktyp zum Anpassen an den anderen Logiktyp einzustellen. Zum
Einstellen der Logikpegel wird häufig ein Verstärker verwendet. Im allgemeinen hat der
Verstärker einen symmetrischen Aufbau mit einem symmetrischen Eingang und
Ausgang. Ein Nachteil des Betriebs eines derartigen Verstärkeraufbaus ist, daß,
obgleich die Ausgangsspannungen in bezug auf das Eingangssignal nur geringfügig
verzögert werden, es eine geringe Anstiegs- und Abfallzeit gibt. Dieser letztgenannte
Effekt tritt am Tage in Form eines Nachzieheffekts der Ausgangssignale, weil sie ihren
Endwert nur langsam erreichen.
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Der Erfindung liegt die Aufgabe zugrunde, dieses Problem zu beseitigen.
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Zur Lösung der Aufgabe nach der Erfindung ist eine symmetrische
Verstärkerschaltung mit ersten und zweiten parallel geschalteten Zweigen, die zwischen
ersten und zweiten Stromversorgungsleitungen gekoppelt sind, mit einer ersten
Eingangsschaltung, einer zweiten Eingangsschaltung, einer ersten Ausgangsstufe und einer
zweiten Ausgangsstufe versehen, worin der erste Zweig erste und zweite
Feldeffekttransistoren (FETs) vom gleichen Leitfahigkeitstyp mit Gate-, Source- und Drain-
Elektroden enthält, wobei die Source-Drain-Wege der ersten und zweiten FETs in Reihe
geschaltet sind, wobei die Drain des ersten Transistors über die erste Eingangsschaltung
mit der ersten Stromversorgungsleitung und die Source des zweiten FET mit der
zweiten Stromversorgungsleitung gekoppelt ist, die Streukapazität der Drain des ersten
Transistors einen ersten Knotenpunkt bildet, die Gate des zweiten FET mit dem ersten
Knotenpunkt verbunden ist, der auch mit der ersten Ausgangsstufe verbunden ist, und
worin der zweite Zweig dritte und vierte FETs vom selben Leitfähigkeitstyp wie die
ersten und zweiten FETs enthält, die über Gate-, Source- und Drain-Elektroden
verfügen, wobei die Source-Drain-Wege der dritten und vierten FETs in Reihe
geschaltet sind wobei die Drain des dritten FET über die zweite Eingangsschaltung mit der
ersten Stromversorgungsleitung und die Source des vierten FET mit der zweiten
Stromversorgungsleitung gekoppelt sind, wobei die Streukapazität der Drain des dritten
FET einen zweiten Knotenpunkt darstellt, das Gate des vierten FET mit dem zweiten
Knotenpunkt verbunden ist, der ebenfalls mit der zweiten Ausgangsstufe verbunden ist,
die Drain des dritten FET mit dem Gate des ersten FET und das Gate des dritten FET
mit der Drain des ersten FET verbunden sind.
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Ein Verstärker mit einer derartigen symmetrischen Belastungsschaltung
hat einen geringen Leerlaufstrom, jedoch einen großen Einschaltstrom.
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Zur Lösung einer weiteren Aufgabe der Erfindung ist ein Verstärker zum
Einstellen von in ECL-Logik benutzten Logikpegeln auf in CMOS-Logik benutzte
Logikpegel vorgesehen, der erste und zweite Stromversorgungsleitungen, erste und
zweite parallelgeschaltete Zweige, die sich zwischen den Stromversorgungsleitungen
erstrecken, und der erste Zweig einen ersten npn-Transistor in Emitterfolgerschaltung
enthält, der mit seiner Kollektorelektrode an die erste Stromversorgungsleitung
angeschlossen ist, mit seiner Basiselektrode mit einer ersten Eingangssignalquelle und mit
seiner Emitterelektrode mit der Source eines ersten p-Kanäl-FET (p-FET) in
Gattschaltungskonfiguration verbunden ist, und erste und zweite n-Kanal-FETs (n-FET)
enthält, die mit ihren Source-Drain-Wege zwischen der Drain des ersten p-FET und der
zweiten Stromversorgungsleitung in Reihe geschaltet ist, wobei eine Verbindung der
Drains des ersten p-FET und des ersten n-FET einen ersten Knotenpunkt darstellen, der
zweite Zweig einen zweiten npn-Transistor in Emitterfolgerschaltung enthält, dessen
Kollektorelektrode mit der ersten Stromversorgungsleitung, dessen Basiselektrode mit
einer zweiten Eingangssignalquelle und dessen Emitter mit der Quelle eines zweiten p-
FET in Gattschaltungskonfiguration verbunden sind, und dritte und vierte n-FETs
enthält, die mit ihren Source-Drain-Wege zwischen der Drain des zweiten p-FET und
der zweiten Stromversorgungsleitung verbunden sind, wobei eine Verbindung der Drain
des zweiten p-FET und des dritten n-FET einen zweiten Knotenpunkt darstellt, eine
erste Ausgangsstufe einen dritten p-FET in Gattschaltungskonfiguration enthält, dessen
Source-Drain-Weg mit dem eines fünften n-FET zwischen dem Emitter des ersten npn-
Transistors und der zweiten Stromversorgungsleitung in Reihe geschaltet ist, und eine
zweite Ausgangsstufe einen vierten p-FET in Gattschaltungskonfiguration enthält, dessen
Source-Drain-Weg mit dem eines sechsten n-FET zwischen dem Emitter des zweiten
npn-Transistors und der zweiten Stromversorgungsleitung in Reihe geschaltet ist, die
Gate-Elektroden der zweiten, dritten und sechsten n-FETs mit dem ersten Knotenpunkt
verbunden sind, die Gate-Elektroden der ersten, vierten und fünften n-FETs mit dem
zweiten Knotenpunkt verbunden sind, und die Gates der ersten, zweiten, dritten und
vierten p-FETs mit einer Vorspannungsspeisequelle verbunden sind.
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Aus der britischen Patentschrift GB-A-1 470 565 ist bekannt, daß in
einem Differenzverstärker eine höhere Verstärkung durch positive Rückkopplung vom
Gate des zweiten n-FET zur Drain des ersten n-FET erhalten werden kann. Jedoch hat
die Kombination des ersten und dritten kreuzgekoppelten n-FET, die eine
Verriegelungsfunktion ausführt, und des zweiten und vierten n-FET eine hohe
Schaltgeschwindigkeit und niedrige statische Verlustleistung. Diese Eigenschaften können nicht aus der
Schaltung nach der obengenannten britischen Patentschrift abgeleitet werden.
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Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es
zeigen
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Fig. 1 ein schematisches Blockschaltbild der Verbindung von ECL-Logik
und CMOS-Logik mit einer einzigen Stromversorgung,
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Fig. 2a, 2b und 2c drei Belastungsschaltungen,
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Fig. 3 drei graphische Darstellungen A, B und C, die die Änderung in
Knotenpunktspannung (Vn) gegen die Zeit der Belastungsschaltungen nach Fig. 2A, 2B
und 2C in Beantwortung einer Änderung im Logikpegel darstellen, und
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Fig. 4 ein schematisches Schaltbild nach der Erfindung, in dem an der
rechten Seite ein symmetrischer Verstärker zum Umsetzen von ECL-Logikpegeln in
CMOS-Logikpegel und an der linken Seite eine Vorspannungsspeiseschaltung dargestellt
sind.
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In den verschiedenen Figuren werden übereinstimmende Bezugsziffern
zum Bezeichnen derselben Elemente verwendet.
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In Fig. 1 ist die Verbindung von ECL- und CMOS-Schaltungen 10 bzw.
12 zwischen den selben Versorgungsleitungen 14 und 16 bei 0 Volt bzw. +5 Volt
dargestellt. Da die Logikpegel von ECL sind: Vdd und (Vdd-400 mV) und von CMOS:
> (Vdd-500 mV) und < 500 mV, ist ein Verstärker zum Verbinden der
ECL-Ausgangslogikpegel mit den CMOS-Eingangslogikpegeln erforderlich. Zum Einstellen der
ECL-Logikpegel auf die CMOS-Logikpegel muß der Verstärker, der im
Ausführungsbeispiel nach Fig. 4 einen symmetrischen Verstärker enthält, direkt auf das
Eingangssignal ansprechen können und ein Ausgangssignal frei vom Nachzieheffekt liefern.
Nachziehen wird dadurch verursacht, daß die Ausgangssignale ihren Endwert nur
langsam erreichen.
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Es wurde verwirklicht, daß die Nachzieheffekte dadurch reduziert werden
können, daß eine Verstärkerbelastungsschältung vorgesehen wird, die sehr schnell, d.h.
innerhalb von 4 ns. auf die Änderung im Eingangssignal ansprechen kann.
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In Fig. 2A, 2B und 2C sind Simulierungen von drei verschiedenen
Belastungsschaltungen dargestellt. Jede der veranschaulichten Belastungsschaltungen
enthält zwei n-Kanal-Anreicherungs-Feldeffekttransistoren 20 und 22, deren Source-
Drain-Wege in Reihe geschaltet sind, wobei die Drain des Transistors 22 mit der Source
des Transistors 20 verbunden ist. Beim Simulieren der in Fig. 2A dargestellten
Schaltung werden CMOS-Logikpegel an die Gate-Elektrode des Transistors 20 gelegt.
Die Gate-Elektrode des Transistors 22 ist mit einem Knotenpunkt 23 an die Drain des
Transistors 20 angeschlossen. Die Streukapazität des Knotenpunkts 23 wird durch einen
Kondensator 24 dargestellt. Für Schaltungssimulierung wird ein Widerstand 18 zwischen
dem Knotenpunkt 23 und der Stromversorgungsleitung 16 angeschlossen, damit die
Ladung des Kondensators 24 den richtigen Anfangswert besitzt.
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Fig. 2B und 2C stimmen in dem Sinne mit Fig. 2A überein, daß die
Source-Drain-Wege der n-Kanal-Anreicherungs-Feldeffekttransistoren 20 und 22 in
Reihe geschaltet sind und die Streukapazität am Knotenpunkt 23 durch den Kondensator
24 dargestellt wird. Abweichend jedoch von der Fig. 2A ist ein Transistor in Fig. 2B
und 2C, d.h. der Transistor 20 in Fig. 2B und der Transistor 22 in Fig. 2C, als Diode
geschaltet. Die Bedeutung dieses Unterschieds ist ersichtlich, wenn der Betrieb nach
Fig. 2A gegenüber dem Betrieb nach Fig. 2B und 2C gestellt wird.
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In Fig. 2A sei angenommen, daß die Kapazität (24) am Knotenpunkt 23
auf 5 Volt aufgeladen wird, wobei die Leitungen 14 und 16 0 Volt bzw. 5 Volt führen,
und nach einer Spannung gleich oder etwas größer als die Schwelle eines n-Kanal-
Transistors (oder n-FET) entladen werden muß. Obgleich die Spannung an der Gate-
Elektrode des Transistors 22 die Schwellenspannung überschreitet, wird sie an ihrer
Drain dadurch abgeschnitten, daß der Transistor 20 gesperrt ist und es keinen Strom
gibt. Wenn jedoch das Signal am Gate des Transistors 20 den leitenden Zustand dieses
Transistors herbeiführt, werden beide Transistoren 20 und 22 ganz aufgesteuert und
erzeugen einen hohen Startstrom, der den Kondensator 24 schnell entlädt. Der
Entladungsvorgang setzt sich fort, bis die Spannung am Gate des Transistors 22 im
wesentlichen gleich der Schwellenspannung eines n-FET ist.
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Die Schaltungen nach Fig. 2B und 2C sind langsamer durch die
Verwendung einer MOS-Diode, die am Gate abgeschnitten wird, und deshalb liegt die
Gate-Source-Spannung auf dem Schwellenwert oder gerade darunter. Dieses Problem
wurde im Stand der Technik erkannt, beispielsweise im Artikel "Introduction to VLSI
Systems", von C. Mead und L. Conway, veröffentlicht durch die Addison-Wesley
Publishing Company, S. 20 und 21, da beim Entladen eines Kondensators mit einer
MOS-Diode, wenn die Gate-Source-Spannung sich der Schwelle mehr und mehr nähert,
die Strommenge aus dem Anreicherungstransistor schnell abfällt.
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In Fig. 3 ist eine graphische Darstellung wiedergegeben, die das
Ansprechen der drei Belastungsschaltungen auf eine Änderung im Eingangssignal darstellt.
Die Kurven A, B und C beziehen sich auf die jeweiligen in Fig. 2A, 2B und 2C
dargestellten Belastungsschaltungen. Die Abzisse stellt die Zeit dar und ist in
Nanosekunden eingestuft, die Ordinate stellt die Knotenpunktspannung (Vn) dar und ist in Volt
eingestuft, wobei die Schwellenspannung Vt die Mindestspannung ist. Es ist klar, daß
das Ansprechen der Belastungschaltung nach Fig. 2A viel schneller geht als die der
Schaltungen nach Fig. 2B und 2C.
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In Fig. 4 enthält die veranschaulichte Schaltung zwei Hauptabschnitte:
einen Verstärker 26 und einen Bezugsgenerator 28. Der Verstärker 26 ist ein
symmetrischer Verstärker und enthält eine Eingangsstufe, die durch die npn-Transistoren 30
und 32 in Emitterfolgerschaltung gebildet wird, wobei ihre Kollektoren mit der
Speiseleitung 16 und ihre Emitter mit einer symmetrischen Belastung 33 gekoppelt sind.
Symmetrische Eingangsantriebssignale an den Eingangsklemmen 34 und 36 gelangen an
die Basiselektroden der Transistoren 30 bzw. 32. Für die Schaltungssimulierung wird
der innere Widerstandswert der Antriebssignale durch Widerstände 35 und 37
dargestellt. Die Transistoren 30 und 32 steuern die p-Kanal-FETs 38 und 40 mit
gleichspannungsvorgespanntem Gate. Die Source-Drain-Wege dieser p-FETs sind zwischen
den Emittern der Transistoren 30 und 32 in Reihe geschaltet und die Belastung 33 mit
den Eingangssignalen gelangen an die Sources der p-FETs 38 und 40. Die Belastung 33
enthält die n-Kanal-FETs 42, 43, 44 und 45 in Flipflopschaltung. Insbesondere sind die
Source-Drain-Wege der FETs 42 und 43 und der FETs 44 und 45 in Reihe geschaltet
und jede Reihenkette ist zwischen den jeweiligen p-FETs 38 und 40 und der
Speiseleitung 14 verbunden. Die Übergänge der Drains der FETs 38, 42 und 40, 44 enthalten
Knotenpunkte 52 bzw. 53, die Streukapazitäten enthalten. Die Gate-Elektroden der n-
FETs 43 und 45 sind mit ihren jeweiligen Knotenpunkten 52 und 53 verbunden. Die
Gate-Elektroden der n-FETs 42 und 44 sind mit den Knotenpunkten 53 bzw. 52
kreuzverbunden. Ein Ergebnis der beschriebenen Verbindung der n-FETs 42 bis 45 ist,
daß die n-FETs 42, 45 einen Stromspiegel bilden, wie auch die n-FETs 44, 43, also hat
der Strom in jedem Zweig den gleichen Wert. Im Nichtschaltzustand, wenn die
Schaltung im Ruhezustand ist, ist einer der beiden Eingänge 34, 36 hoch und der andere
niedrig, so daß eine dieser zwei Spiegelschaltungen aktiv ist und einen geringen
Leerlaufstrom aufrechterhält.
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Eine Ausgangsstufe des Verstärkers 26 enthält zwei symmetrische Wege,
die je einen p-Kanal-FET 48, 50 mit gleichspannungsvorgespanntem Gate enthalten,
dessen Source-Drain-Weg mit dem Source-Drain-Weg eines n-Kanal-FET 49 bzw. 51 in
Reihe geschaltet ist. Die Gate-Elektroden der n-FETs 49, 51 sind mit den
Knotenpunkten 53 bzw. 52 in der Belastungschaltung verbunden. Die Gate-Source-Kapazität der n-
FETs 49, 51 ist zwischen den Gate-Elektroden der n-FETs 45 bzw. 43 und der
Speiseleitung 14 verbunden. Die Source-Drain-Wege der p-FETs 48 und 50 sind mit
den Emitterschaltungen der Transistoren 30 und 32 verbunden. Die
Verstärkerausgangssignale mit symmetrischen Signalen auf CMOS-Logikpegeln werden von den
Ausgangsklemmen 54 und 55 abgeleitet. Mit einer derartigen Ausgangsstufe wird eine
Vorderflanke an der Ausgangsklemme 54 (oder 55) durch die Transistoren 30, 48 (oder 32,
50) und eine Rückflanke an der jeweiligen Ausgangsklemme durch den Transistor 49
(oder 51) gesteuert.
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Der Betrieb des Verstärkers 26 wird jetzt beschrieben, wobei davon
ausgegangen wird, daß der Eingang 34 von niedrig nach hoch und der Eingang 36 von
hoch nach niedrig geht. Die Kapazität des Knotenpunkts 52 wird aufgeladen und die des
Knotenpunkts 53 entladen. Dadurch sieht das Einschwingverhalten so aus, daß die n-
FETs 44, 45 leitend werden und das Entladen des Knotenpunkts 53 herbeiführen. In
diesem Zustand ist der n-FET 45 tatsächlich eine MOS-Diode, die eine Spannung
aufrechterhält, die größer ist als die Schwellenspannung am n-FET 44.
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Gleichzeitig verursacht die niedrige Spannung am Knotenpunkt 53 den
Betrieb des n-FET 42 auf Mindeststrom, wobei der n-FET 43 gezwungen wird, im
linearen (oder Trioden-) Gebiet seiner Kennlinie zu arbeiten. Da die Source des p-FET
48 hoch wird, wird dieser p-FET 48 leitend, während gleichzeitig der p-FET 50 auf
Mindeststrom betrieben wird. Das Gate des n-FET 49 wird niedrig und spannt diesen
Transistor auf Mindeststrom vor, wodurch der Ausgang 54 hoch wird, d.h. in Richtung
der Spannung auf der Leitung 16. Umgekehrt wird das Gate des n-FET 51 hoch,
wodurch er leitend wird und dabei verursacht, daß der Ausgang 55 niedrig wird, d.h. in
Richtung der Spannung auf der Leitung 14, beispielsweise 0 Volt.
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Der umgekehrte Zustand gilt, wenn die Signale an den Eingängen 34 und
36 sich zurückändern.
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Bei der Bestimmung der Betriebskennlinien des Verstärkers 26 müssen
mehrere Faktoren berücksichtigt werden. Diese Faktoren umfassen, daß die Belastung
33 niemals vollständig abgeschaltet werden darf, wodurch der Zustand eines zu geringen
Mindeststroms durch die npn-Transistoren 30, 32 vermieden wird. Dies läßt sich damit
veranschaulichen, daß davon ausgegangen wird, daß die Bipolartransistoren 30 und 32
ein Steuersignal an ihren Basen mit einer Größe von 400 mV führen. Angenommen die
Ausgangssignale an ihren Emittern sind 2/3 x 400 mV, so bleibt eine Steuerspannung
zwischen ihren Basen und Emittern von 1/3 x 400 mV (oder 130 mV) zurück. Das
bedeutet, daß das Verhältnis zwischen Höchst- und Mindeststrom die
Exponentialfunktion von (0,13/(KT/q)) ist, die etwa gleich 150 ist. Also muß in einem Leerlaufzustand
ein Mindeststrom durch die npn-Transistoren 30, 32 aufrechterhalten werden, wobei
dafür gesorgt wird, daß die die Belastung bildenden FETs niemals volständig gesperrt
werden. Typisch wird der Leerlaufzustand oder der Strom auf 10 um eingestellt.
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Ein anderer Faktor ist, daß die Eingangs-Ausgangskennlinie des
Verstärkers 26 hauptsächlich durch die p-FETs 38 und 40 bestimmt wird. Die Verstärkung
(oder Beta) dieser p-FET-Transistoren 38 und 40 in Gatt-Schaltungskonfiguration ist das
4/3-Fache der Verstärkung derartiger Transistoren in einer
Sourceschaltungskonfiguration. Diese Erhöhung ergibt sich aus der auftretenden Rückgate-Steuerung der p-
FETs 38, 40. Die Rückgates (n-Töpfe) der p-FETs 38, 40 sind mit der Leitung 16
verbunden, die Vdd führt. Der Einfluß der Drainspannung auf den Strom (Gamma) ist
2/3 der Reaktion im p-Transistor, wenn er gategesteuert wurde. Da die maximal
erreichbare Spannungsverstärkung der Verstarkerschaltung das 30- bis 40-Fache beträgt,
wird ein gewünschter Verstärkungsfaktor von 10 auf einfache Weise erreicht.
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Da die p-FETs 38 und 40 zusammen mit den p-FETs 48 und 50 in einer
gleichspannungsvorgespannten Gate-Konfiguration betrieben werden, ist es wichtig, daß
sie eine stabile Vorspannung besitzen. Es ist unpraktisch, die Gate-Elektroden der p-
FETs 48, 50 aus den Spannungen an den Knotenpunkten 52 und 53 zu steuern, da ihre
"niedrigen" Pegel 2 Volt erreichen können. Ausgehend von einer Speisespannung in der
Größenordnung von 4,5 Volt, betragen die Spitze-Spitze-Werte der Signale an den
Knotenpunkten 52 und 53 (4,25 - 1,5) Volt, d.h. 2,75 Volt.
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Zur Veranschaulichung erhalten die Spannungspegel in der
Verstärkerschaltung in einem Nennfall eine Vdd (Leitung 16) von 5 Volt. Wenn die
Signalspannungen an den Eingängen 34 und 36 4,6 Volt bzw. 4,0 Volt betragen, sind die
Spannungen an den Emittern der Transistoren 30 und 32 3,9 bzw. 4,3 Volt. Die
Knotenpunkte 53 und 52 führen 4,2 bzw. 1,4 Volt und die gemeinsame Verbindung
zwischen den Source-Drain-Wegen der n-FETs 42, 43 und 44, 45 sind 0,1 bzw. 2,0
Volt.
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Wenn nunmehr die Eingangsspannung am Eingang 34 von 4,6 auf 5,0
Volt ansteigt und am Eingang 36 von 5,0 auf 4,6 Volt fällt, steigt der Strom im linken
Zweig vorübergehend bedeutend an, nämlich auf mehr als 100 uA, ändert der Flipflop
in der Belastung 33 den Zustand und führen im Ruhezustand beide Zweige wieder 10
uA. Die Spannungen an den Knotenpunkten 52 und 53 ändern sich zwischen 1,4 und
4,2 Volt. Die Ausgangsstufe ermöglicht dem Verstärker 26 einen guten niedrigen Pegel
und ebenfalls gute Anstiegs- und Abfallzeiten, wobei die Abfallzeiten durch die Gate-
Elektroden der n-FET-Transistoren 43 und 45 bewirkt werden, die mit den
Knotenpunkten 52 bzw. 53 verbunden werden, wobei ihre Streukapazitäten sich schnell entladen,
wie anhand der Fig. 2A beschrieben wurde. Der hohe Pegel ist klein, d.h. (Vdd - Vj
- 0,1) Volt. Da die Schwellenspannung eines p-Kanal-FET höher als (Vj + 0,1) Volt ist,
ist dieser Pegel akzeptabel.
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Beim Implementieren des Verstärkers 26 in einem Chip haben die p-FETs
38 und 40 eine Breite von 48 um und die p-FETs 48, 50 eine Breite von 72 um. Diese
breiten Transistoren bewirken eine hohe Empfindlichkeit der Ruhezustandseinstellung
auf die Bezugsspannungen an einem Ausgang 56 des Bezugsgenerators 28. Der Ausgang
56 kann mit den p-FETs 38, 40, 48 und 50 direkt verbunden werden. Jedoch wenn der
Ausgang 56 für mehr als einen Verstärker verwendet wird, ist es eine Hilfe, einen
geerdeten Gate-n-FET 58 anzuordnen, um zu verhindern, daß von einem Verstärker
erzeugte Übergänge den Bezugsspannungsgenerator 28 erreichen.
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Der Bezugsgenerator 28 selbst enthält einen diodengeschalteten npn-
Transistor 60, dessen Kollektor- und Basiselektroden mit der Speiseleitung 16
verbunden sind. Der Emitterelektrode des Transistors ist mit dem Source-Drain-Weg des
diodengeschalteten p-FET 62 in Reihe geschaltet. Die Drain/Gate-Verbindung des p-
FET 62 ist mit dem Ausgang 56 und mit einer Bezugs-Konstantstromquelle 64
verbunden.
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Ungeachtet welches der Transistoren 30 und 32 durch den hohen Zustand
des Eingangs 34 oder 36 aktiv ist, d.h. bei einer Spannung in der Größenordnung von
der der Speiseleitung 16, spiegelt er im Betrieb den Strom im Weg, der durch den
Transistor 60, den p-FET 62 und die Stromquelle 64 gebildet wird. Demzufolge ist der
Strom von Schwankungen in der Temperatur, in der Speisespannung und in den
Betriebsvariablen unabhängig.