DE3851815T2 - Feldeffekttransistor und dessen Herstellungsmethode. - Google Patents
Feldeffekttransistor und dessen Herstellungsmethode.Info
- Publication number
- DE3851815T2 DE3851815T2 DE3851815T DE3851815T DE3851815T2 DE 3851815 T2 DE3851815 T2 DE 3851815T2 DE 3851815 T DE3851815 T DE 3851815T DE 3851815 T DE3851815 T DE 3851815T DE 3851815 T2 DE3851815 T2 DE 3851815T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- semiconductor
- impurity concentration
- base
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 58
- 239000012535 impurity Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 35
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 description 20
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
- Die Erfindung betrifft einen Feldeffekttransistor und speziell eine Verbesserung eines Kompromisses zwischen dem Einschaltwiderstand und der Durchbruchspannung eines Feldeffekttransistors.
- Fig. 1 ist eine Querschnittsansicht, die einen herkömmlichen MOS-Leistungsfeldeffekttransistor vom vertikalen Doppeldiffusionstyp zeigt. In Fig. 1 hat der Feldeffekttransistor ein Halbleitersubstrat 21 vom n&spplus;-Typ, das mit Störstellen (Dotierstoffen), die einen relativ kleinen Diffusionskoeffizienten haben, beispielsweise Sb, in einer Diffusionskonzentration von ungefähr 10¹&sup9; Atome/cm³ dotiert ist. Eine Epitaxialschicht 22 vom n&supmin;-Typ ist epitaxial auf das n&spplus;-Substrat 21 aufgewachsen. Der spezifische Widerstand und die Dicke der n&supmin;-Epitaxialschicht 22 sind in Abhängigkeit von der Durchbruchspannung des Feldeffekttransistors gewählt. Um eine Durchbruchspannung von beispielsweise 500 V zu erzielen, sind ein spezifischer Widerstand von ungefähr 25 Ω cm und eine Dicke von ungefähr 45 um erforderlich.
- Basis-Schichten 23 vom p-Typ sind teilweise in der Hauptfläche der n&supmin;-Epitaxialschicht 22 gebildet, und n&spplus;-Source- Schichten 24 sind teilweise in der Oberfläche der jeweiligen p-Basis-Schichten 23 gebildet. Die p-Basis-Schichten 23 umfassen einen ersten Bereich 23a, der durch einen relativ tiefreichenden Diffusionsschritt gebildet ist, um ein Latchup eines parasitären Transistors, der durch die n&spplus;-Source- Schicht 24, die p-Basis-Schicht 23 und die n&supmin;-Epitaxialschicht 22 gebildet ist, zu verhindern, sowie einen zweiten Bereich 23b, der durch einen relativ flachen Diffusionsschritt gebildet ist, um einen Kanalbereich 25 zu bilden.
- Eine Gate-Isolierschicht 26 ist sowohl auf der Oberfläche des Kanalbereichs 25 als auch der Oberfläche der n&supmin;-Epitaxialschicht 22 gebildet, und eine Gate-Elektrode 27 ist auf der Gate-Isolierschicht 26 vorgesehen. Source-Elektroden 28 sind auf dein ersten Bereich 23a der p-Basis-Schicht 23 sowie der n&spplus;-Source-Schicht 24 gebildet und mit diesen elektrisch verbunden. Eine gemeinsame Drain-Elektrode 29 ist auf der Rückseite des n&spplus;-Substrats 21 gebildet.
- Wenn bei dem oben beschriebenen MOS-Leistungsfeldeffekttransistor die Source-Elektrode 28 geerdet ist und die Gate- und Drain-Elektrode 27 und 29 jewei1s mit positiven Spannungen versorgt werden, so werden die Kanalbereiche 25 in den p-Basis-Schichten 23 in den n-Typ invertiert, und Elektronen fließen von den n&spplus;-Source-Schichten 24 zu der Drain-Elektrode 29 durch die invertierten Kana1bereiche 25 und die n&supmin;- Epitaxialschicht 22. Damit tritt der Feldeffekttransistor in seinen Einschaltzustand ein.
- Im Einschaltzustand ist der ungefähre Einschaltwiderstand Ron des Feldeffekttransistors durch die folgende Gleichung gegeben:
- Ron = Rch + Rac + Rj + REpi
- mit Rch = Widerstand des Kanalbereichs 25,
- Rac = kumulativer Widerstand in der Oberfläche der n&supmin;-Epitaxialschicht 22,
- Rj = Widerstand des Bereichs der n&supmin;-Epitaxialschicht 22 zwischen den p-Basis-Schichten 23 aufgrund des JFET-Effekts (Sperrschicht-FET-Effekts),
- REpi = Widerstand der n&supmin;-Epitaxialschicht 22.
- Die Widerstandswerte Rch und Rac können vermindert werden durch Miniaturisierung der Einheitszellen des MOS-Feldeffekttransistors und Erhöhen der Kanalbreite pro Flächeneinheit. Der Widerstandswert Rj kann ebenfalls durch geeignete Verbreiterung des Abstands zwischen den p-Basis-Schichten 23 vermindert werden. Der Widerstandswert REpi wird jedoch im allgemeinen erhöht, wenn die gewünschte Durchbruchspannung des MOS-Feldeffekttransistors erhöht wird. Somit ist dieser Widerstandswert REpi hauptsächlich für den hohen Wert des Einschaltwiderstands R on verantwortlich, wenn der MOS-Feldeffekttransistor eine hohe Durchbruchspannung hat. Beispielsweise wird das Verhältnis REpi/Ron ungefähr 0,8 und 0,9 für Durchbruchspannungen von 500 V bzw. 1000 V. Daher ist der wichtige Aspekt bei jeder Verbesserung der Charakteristiken eines MOS-Feldeffekttransistors mit einer so hohen Durchbruchspannung die Frage, wie der Widerstandswert REpi vermindert werden kann.
- Die Veröffentlichung Patent Abstracts of Japan, Vol. 6, Nr. 254 entsprechend der Veröffentlichung JP-A-57-153 469 zeigt einen Feldeffekttransistor, bei dem eine niedrige Widerstandsschicht angrenzend an eine Drain-Elektrode vorgesehen ist. Die Schicht mit niedrigem Widerstand hat eine Störstellendichte, die höher als die einer Drain-Schicht auf der Kanalseite unmittelbar unter einer Gate-Elektrode ist und durch die Ladungsträger gehen.
- Die internationale Veröffentlichung WO 82/02981 zeigt einen MOS-Leistungstransistor mit hoher Durchbruchspannung und vermindertem Einschaltwiderstand. Die hohe Durchbruchspannung wird erreicht durch das Herstellen des Bauelements in einer Epitaxialschicht mit hohem spezifischen Widerstand, die einen Dotierpegel hat, der mit der gewünschten Durchbruchspannung im Einklang ist. Ein verminderter Einschaltwiderstand wird durch lokale Herabsetzung des spezifischen Widerstands der Epitaxialschicht in Oberflächenbereichen zwischen zwei benachbarten Source-Bereichen erhalten.
- Die EP-Patentanmeldung mit der Veröffentlichungsnummer EP-A- 0 118 921 zeigt ein Feldeffekttransistor-Bauelement, das so ausgebildet ist, daß der Drain-Bereich einen Abschnitt mit niedrigem spezifischen Widerstand zwischen den Vertiefungsbereichen hat und der Abschnitt mit hohem spezifischen Widerstand mit dem Grund der Vertiefungsbereiche in Kontakt ist.
- Es ist aus der obigen Beschreibung ersichtlich, daß ein herkömmlicher MOS-Leistungsfeldeffekttransistor den Nachteil aufweist, daß seine Einschaltverluste mit steigender gewünschter Durchbruchspannung höher werden, da der Einschaltwiderstand in der n&supmin;-Epitaxialschicht 22, die die Durchbruchspannung definiert, höher wird.
- Es ist daher eine Aufgabe der Erfindung, einen Feldeffekttransistor mit einem relativ niedrigen Einschaltwiderstand und einer relativ hohen Durchbruchspannung sowie ein Herstellungsverfahren dafür anzugeben.
- Ein Feldeffekttransistor und ein Verfahren zu seiner Herstellung werden gemäß der Erfindung entsprechend der Definition in den Patentansprüchen angegeben. Dieser Transistor umfaßt ein Halbleitersubstrat von einem ersten Leitungstyp mit einer relativ hohen ersten Verunreinigungskonzentration, das eine erste und eine zweite Hauptfläche aufweist; eine Halbleiterzwischenschicht von dem ersten Leitungstyp, die über der ersten Hauptfläche des Halbleitersubstrats ausgebildet ist; eine erste Halbleiterschicht von dem ersten Leitungstyp mit einer relativ geringen zweiten Verunreinigungskonzentration; eine Basis-Schicht von einem zweiten Leitungstyp, die in einer Fläche der ersten Halbleiterschicht ausgebildet ist; eine Source-Schicht von dem ersten Leitungstyp, die in einer Fläche der Basis-Schicht ausgebildet ist; eine Gate-Isolierschicht, die auf einem Teil der Oberfläche zwischen der Source-Schicht und der ersten Halbleiterschicht der Basis-Schicht ausgebildet ist; eine Gate- Elektrode, die auf der Gate-Isolierschicht ausgebildet ist; eine Source-Elektrode, die auf der Basis- und der Source- Schicht ausgebildet und mit ihnen elektrisch verbunden ist; und eine Drain-Elektrode, die auf der zweiten Hauptfläche des Halbleitersubstrats ausgebildet und mit ihr elektrisch verbunden ist. Weitere Merkmale werden nachstehend erörtert.
- Die Erfindung bietet den Vorteil, daß die erste Halbleiterschicht mit einem relativ hohen spezifischen Widerstand eine verminderte Dicke haben kann, so daß der Einschaltwiderstand des Feldeffekttransistors vermindert werden kann, und zwar wegen der Halbleiterzwischenschicht, die einen relativ niedrigen mittleren spezifischen Widerstand hat. Ferner wird das elektrische Feld einer Verarmungsschicht durch die sanfte Verteilung der Verunreinigungs- bzw. Störstellenkonzentration leichter entlastet, so daß die Durchbruchspannung des Feldeffekttransistors ungeachtet einer Dickenverringerung der ersten Halbleiterschicht nicht vermindert wird.
- Die angegebenen und weitere Merkmale, Aspekte und Vorteile der Erfindung ergeben sich aus der nachstehenden genauen Beschreibung der Erfindung im Zusammenhang mit den beigefügten Zeichnungen.
- Fig. 1 ist ein Querschnitt eines herkömmlichen MOS- Leistungsfeldeffekttransistors; und Fig. 2
- Fig. 2 bis 5 sind Querschnitte, die Ausbildungen eines MOS- Leistungsfeldeffekttransistors zeigen.
- Fig. 2 ist ein Querschnitt, der einen Aufbau eines Feldeffekttransistors zu Vergleichszwecken zeigt. Gemäß Fig. 2 weist dieser Feldeffekttransistor ein n+-Halbleitersubstrat 21 auf, das eine relativ hohe Störstellenkonzentration hat. Auf dem n&spplus;-Substrat 21 sind eine Ausdehnungsschicht 12 und eine n&supmin;-Epitaxialschicht 22, die eine relativ geringe Störstellenkonzentration hat, vorgesehen. In der Ausdehnungsschicht ändert sich die Störstellenkonzentration allmählich, so daß der Bereich nahe dem n&spplus;-Substrat 21 eine relativ hohe Störstellenkonzentration hat, wohingegen der Bereich nahe der n&supmin;-Epitaxialschicht 22 eine relativ geringe Störstellenkonzentration hat.
- Basis-Schichten 23 vom p-Typ sind in der Hauptf läche der n -Epitaxialschicht 22 tei1weise ausgebildet, und n&spplus;-Source- Schichten 24 sind in der Oberfläche der jeweiligen p-Basis- Schichten 23 teilweise ausgebildet. Die p-Basis-Schichten 23 umfassen einen ersten Bereich 23a, der relativ tief ist, um einen Latch-up-Effekt eines parasitären Transistors, der durch die n&spplus;-Source-Schicht 24, die p-Basis-Schicht 23 und die n&supmin;-Epitaxialschicht 22 gebildet ist, zu verhindern, sowie einen relativ flachen zweiten Bereich 23b für einen Kanalbereich 25. Eine Gate-Isolierschicht 26 ist sowohl auf der Oberfläche des Kanalbereichs 25 als auch der n&supmin;-Epitaxialschicht 22 ausgebildet, und die Gate-Elektrode 27 ist auf der Gate-Isolierschicht 26 vorgesehen. Source-Elektroden 28 sind auf dem ersten Bereich 23a der p-Basis-Schicht 23 sowie der n&spplus;-Source-Schicht 24 ausgebildet und mit ihnen elektrisch verbunden. Eine gemeinsame Drain-Elektrode 29 ist auf der rückwärtigen Oberfläche des n&spplus;-Substrats 21 vorgesehen.
- Das Herstellungsverfahren des zum Vergleich dienenden MOS- Feldeffekttransistors von Fig. 2 wird nachstehend beschrieben. Zuerst wird das n&spplus;-Substrat 21, das eine relativ hohe Störstellenkonzentration hat, hergestellt, indem in ein Halbleitersubstrat Störstellen vom n-Typ eindotiert werden, die einen relativ großen Diffusionskoeffizienten haben, wie etwa Phosphor und zwar mit einer Konzentration von ungefähr 10¹&sup9; bis 10²&sup0; Atome/cm³. Dann läßt man die n&supmin;-Epitaxialschicht 22, die eine Dicke von 50 um und einen relativ hohen spezifischen Widerstand von ungefähr 25 bis 30 Ω cm hat, epitaxial auf das n&spplus;-Substrat 21 aufwachsen. Danach wird das n&spplus;-Substrat 21 durch Wärmebehandlung um ungefähr 25 um in die n&supmin;-Epitaxialschicht hinein ausgedehnt, um die Ausdehnungsschicht 12 zu bilden. Dabei werden in dem Substrat 21 befindliche Störstellen vom n-Typ durch die Wärmebehandlung in die n&supmin;-Epitaxialschicht 22 hineindiffundiert, um eine sanfte Störstellenkonzentrationsverteilung in der Ausdehnungsschicht 12 zwischen dem n&spplus;-Substrat 21 und der n&supmin;-Epitaxialschicht 22 zu erreichen.
- Dann werden die ersten Bereiche 23a der p-Basis-Schichten 23 einer Tiefe von ungefähr 5 bis 10 um selektiv in der Hauptfläche der n&supmin;-Epitaxialschicht 22 mit einem Ionenimplantationsverfahren, einem selektiven Diffusionsverfahren oder dergleichen gebildet. Danach werden die Gate-Isolierschicht 26 und eine strukturierte Polysiliziumschicht, die als Gate- Elektrode 27 dient, nacheinander auf der n&supmin;-Epitaxialschicht 22 gebildet. Dann werden Störstellen vom p-Typ in die n&supmin;- Epitaxialschicht 22 hineindotiert, wobei die Polysiliziumschicht als Maske verwendet wird, um die zweiten Bereiche 23b der p-Basis-Schichten 23 zu bilden. Da die zweiten Bereiche 23b den Kanalbereich 25 bilden, müssen die Störstellenkonzentration und die Diffusionstiefe der zweiten Bereiche 23b in Abhängigkeit von der Schwellenspannung des Feldeffekttransistors gewählt werden. Im allgemeinen kann die Störstellenkonzentration ungefähr 5 x 10¹³ bis 5 x 10¹&sup4; cm&supmin;³ sein, und die Tiefe kann ungefähr 4 bis 6 um betragen.
- Danach werden die n&spplus;-Source-Schichten 24 mit einer Tiefe von ungefähr 0,5 bis 1 um selektiv in der Oberfläche der p-Basis-Schichten 23 mittels Doppeldiffusion unter Verwendung der Polysiliziumschicht als Maske gebildet. Die Oberflächenstörstellenkonzentration der n&spplus;-Source-Schichten 24 kann ungefähr 3 x 10²&sup0; Atome/cm³ sein. So bilden die Oberflächenabschnitte der zweiten Bereiche 23b zwischen den n&spplus;-Source- Schichten 24 und der n&supmin;-Epitaxialschicht 22 die Kanalbereiche 25. Im allgemeinen kann die Länge der jeweiligen Kanalbereiche 25 ungefähr 3 bis 5 um bei dem MOS-Feldeffekttransistor mit hoher Durchbruchspannung sein.
- Anschließend werden die Source-Elektroden 28, die elektrisch mit der p-Basis-Schicht 23 und der n&spplus;-Source-Schicht 24 verbunden sind, auf diesen Schichten 23 und 24 gebildet, und die gemeinsame Drain-Elektrode 29, die mit dem n&spplus;-Substrat 21 elektrisch verbunden ist, wird auf der rückseitigen Oberfläche des Substrats 21 gebildet. Damit ist der MOS-Leistungsfeldeffekttransistor mit dem in Fig. 2 gezeigten Aufbau fertig.
- Der MOS-Leistungsfeldeffekttransistor dieses Vergleichsbauelements hat eine relativ dünne n&supmin;-Epitaxialschicht 22 (z. B. 25 um bei der obigen Ausführungsform) im Vergleich mit der Epitaxialschicht eines herkömmlichen Baueleinents, die, wie bereits beschrieben, eine Dicke von ungefähr 45 um hat. Daher beträgt die Dicke der n&supmin;-Epitaxia1schicht 22 mit relativ großem spezifischen Widerstand ungefähr die halbe Dicke des Standes der Technik, und somit kann der Widerstandswert REpi erheblich vermindert sein.
- Diese Ausführungsform des Bauelements hat zwar stattdessen die Ausdehnungsschicht 12 mit einer Dicke von ungefähr 25 um, aber der mitttlere spezifische Widerstand der Ausdehnungsschicht 12 ist kleiner als 1/10 des spezifischen Widerstands der n&supmin;-Epitaxialschicht 22. Anders ausgedrückt, der Widerstandswert der Ausdehnungsschicht 12 ist im wesentlichen der gleiche wie der der n&supmin;-Epitaxialschicht 22 mit einer Dicke von ungefähr 4 um. Daher ist der Widerstand REpi kaum von dem Widerstand der Ausdehnungsschicht 12 abhängig. Infolgedessen kann der Einschaltwiderstand aufgrund der n&supmin;- Epitaxialschicht 22 und der Ausdehnungsschicht 12 bei dieser Ausführungsform auf einen Wert von nur ca. 30 % des Einschaltwiderstands aufgrund der n&supmin;-Epitaxialschicht 22 bei einem vergleichbaren herkömmlichen Bauelement vermindert werden.
- Damit kann der gesamte Einschaltwiderstand Ron des MOS-Leistungsfeldeffekttransistors auf ca. 35 bis 40 % desjenigen eines herkömmlichen solchen Transistors vermindert werden.
- Fig. 3 ist ein Querschnitt, der einen zweiten Aufbau eines MOS-Leistungsfeldeffekttransistors zeigt. In Fig. 3 umfaßt dieser MOS-Leistungsfeldeffekttransistor eine Pufferschicht 10 vom n-Typ zusätzlich zu den Schichten des Bauelements von Fig. 2. Die Pufferschicht 10 liegt zwischen einem n&spplus;-Halbleitersubstrat 21 und einer Ausdehnungsschicht 11. Der übrige Aufbau ist der gleiche wie bei der ersten Ausführungsform von Fig. 2.
- Bei der Herstellung des Bauelements mit dem zweiten Aufbau läßt man zuerst die n-Pufferschicht 10 epitaxial auf das n+- Substrat 21 aufwachsen. Das n&spplus;-Substrat 2l wird hergestellt, indem beispielsweise in ein Siliziumsubstrat Störstellen vom n-Typ eindotiert werden, die einen relativ kleinen Diffusionskoeffizienten haben, wie etwa Antimon (Sb), und zwar in einer Konzentration von ungefähr 10¹&sup9; Atome/cm³. Die n-Pufferschicht 10 kann ungefähr 20 um dick und mit Störstellen vom n-Typ mit einem relativ großen Diffusionskoeffizienten, wie etwa Phosphor, und einem spezifischen Widerstand von ca. 0,05 bis 0,5 Ω cm dotiert sein.
- Dann wird auf der n-Pufferschicht 10 durch epitaxiales Aufwachsen eine n&supmin;-Epitaxialschicht 22 vorgesehen, die eine Dicke von ungefähr 20 um und einen spezifischen Widerstand von ungefähr 30 Ω cm hat. Danach wird die n-Pufferschicht 10 durch Wärmebehandlung in gewissem Umfang in die n-Pufferschicht 10 hinein ausgedehnt, um die Ausdehnungsschicht 11 zu bilden. Dabei werden in der Pufferschicht 10 vorhandene Störstellen vom n-Typ durch die Wärmebehandlung in die n&supmin;- Epitaxialschicht hineindiffundiert, um in der Ausdehnungsschicht 11 eine sanfte Verteilung der Störstellenkonzentration vorzusehen. Außerdem hat die n-Pufferschicht 10 eine mittlere Störstellenkonzentration derjenigen des n&spplus;-Substrats 21 und der n -Epitaxialschicht 22. Somit wird zwischen dem n&spplus;-Substrat 21 und der n&supmin;-Epitaxialschicht 22 eine mäßige Störstellenkonzentrationsverteilung realisiert. Die weiteren Abläufe sind die gleichen, wie sie für den obigen ersten Aufbau von Fig. 2 beschrieben wurden.
- Bei diesem zweiten Aufbau ist die Dicke der n&supmin;-Epitaxial- schicht 22 ungefähr 15 um, was kleiner als die Hälfte der Dicke beim Stand der Technik ist, und der mittlere spezifische Widerstand der n-Pufferschicht 10 und der Ausdehnungsschicht 11 ist niedriger als 1/10 desjenigen der n&supmin;-Epitaxialschicht 22, was dem ersten Aufbau gleicht. Daher kann der Gesamteinschaltwiderstand R on des MOS-Leistungsfeldeffekttransistors gemäß dem zweiten Aufbau ebenfalls auf ca. 35 bis 40 % desjenigen eines herkömmlichen Bauelements vermindert werden.
- Fig. 4 ist ein Querschnitt eines dritten Aufbaus eines MOS- Leistungsfeldeffekttransistors. In Fig. 4 ist in der Fläche der n&supmin;-Epitaxialschicht zwischen den p-Basis-Schichten 23 eine n-Halbleiterschicht 30 vorgesehen. Der übrige Aufbau gleicht demjenigen des ersten Aufbaus von Fig. 2.
- Bei der Herstellung des dritten Aufbaus wird die n-Halbleiterschicht 30, die einen relativ niedrigen spezifischen Widerstand hat, zwischen ersten Bereichen 23a der p-Basis- Schichten 23 in der Oberfläche der n&supmin;-Epitaxialschicht 22 gebildet unter Anwendung eines Ionenimplantationsverfahrens, eines selektiven Diffusionsverfahrens oder dergleichen, nachdem die Ausbildung der ersten Bereiche 23a der p-Basis- Schichten 23 beendet ist. Alternativ kann die n-Halbleiterschicht 30 auf der Oberfläche der n&supmin;-Epitaxialschicht 22 unter Anwendung eines epitaxialen Aufwachsverfahrens, eines Ionenimplantationsverfahrens, eines selektiven Diffusionsverfahrens oder dergleichen gebildet werden, bevor die ersten Bereiche 23a der p-Basis-Schichten 23 gebildet werden. Die übrigen Verfahrensschritte sind die gleichen wie bei der oben beschriebenen ersten Ausbildung von Fig. 2.
- Der MOS-Leistungsfeldeffekttransistor gemäß dem dritten Aufbau hat zusätzlich zu denen des ersten Aufbaus nach Fig. 1 die folgenden Vorteile. Dabei wird nämlich der zwischen den p-Basis-Schichten 23 hervorgerufene JFET-Effekt infolge der n-Halbleiterschicht 30 mit relativ niedrigem spezifischen Widerstand, die zwischen den p-Baiss-Schichten 23 anstelle der n&supmin;-Epitaxialschicht 22 mit relativ hohem spezifischen Widerstand gebildet ist, geschwächt. Es wird daher möglich, den Abstand Lp zwischen den p-Basis-Schichten 23 zu verringern, ohne den Widerstand Rj infolge des JFET-Effekts zu erhöhen, so daß die MOS-Zelleinheitsdichte pro Flächeneinheit gesteigert werden kann. Somit können der Widerstand Rch von Kanalbereichen 25 sowie der Widerstand Rj, die Komponenten des Einschaltwiderstands Ron sind, auf ungefähr 35 bis 40 % der Werte bei einem herkömmlicchen Bauelement vermindert werden. Infolgedessen kann der Einschaltwiderstand dieses Bauelements im Vergleich mit dem Bauelement des ersten Aufbaus von Fig. 2 weiter vermindert werden.
- Fig. 5 ist ein Querschnitt einer Ausführungsform des MOS- Leistungsfeldeffekttransistors nach der Erfindung, wobei zwischen den p-Basis-Schichten 23 eine n-Halbleiterschicht 30 ähnlich wie bei dem dritten Aufbau von Fig. 4 vorgesehen ist. Der übrige Aufbau ist der gleiche wie bei dem zweiten Aufbau gemäß Fig. 3. Die Einzelheiten dieser Ausführungsform sind aus der obigen Beschreibung des zweiten und des dritten Aufbaus ersichtlich und entfallen daher, um unnötige Wiederholungen zu vermeiden.
- Bei den obigen Konstruktionen und bei der Ausführungsform wird das elektrische Feld einer Verarmungsschicht, die bei dem Aufbringen einer hohen Spannung über die Source- und die Drain-Elektrode 28 und 29 von den p-Basis-Schichten 23 in die n&supmin;-Epitaxialschicht 22 verläuft, aufgrund des sanften Verlaufs der Störstellenkonzentrationsverteilung zwischen dem n&spplus;-Substrat 21 und der n&supmin;-Epitaxialschicht 22 gemildert. Somit wird die Durchbruchspannung ungeachtet einer Verminderung der Dicke der n&supmin;-Epitaxialschicht 22 nicht verringert. Infolgedessen kann ein MOS-Leistungsfeldeffekttransistor realisiert werden, der sowohl einen relativ niedrigen Einschaltwiderstand als auch eine relativ hohe Durchbruchspannung hat.
- Es wurden zwar MOS-Leistungsfeldeffekttransistoren, die eine Durchbruchspannung von 500 V haben, im einzelnen beschrieben, aber die gleichen Auswirkungen können auch in bezug auf einen Feldeffekttransistor erzielt werden, der eine höhere Durchbruchspannung als 500 V hat, indem die spezifischen Widerstände und die Dicken der n&supmin;-Epitaxialschicht 22 und der n-Pufferschicht 10, die Dicke der Ausdehnungsschichten 11 und 12 und dergleichen auf geeignete Weise entsprechend einer gewünschten Durchbruchspannung ausgelegt werden. Ferner wurden zwar vorstehend Feldeffekttransistoren vom n-Kanaltyp beschrieben, die Erfindung ist aber selbstverständlich auch bei einem Feldeffekttransistor vom p-Kanaltyp anwendbar.
Claims (2)
1. Feldeffekttransistor, umfassend:
- ein Halbleitersubstrat (21) von einem ersten
Leitungstyp mit einer relativ hohen, ersten
Verunreinigungskonzentration, das eine erste und eine
zweite Hauptfläche aufweist;
- eine Halbleiterzwischenschicht (11, 12) von dem
ersten Leitungstyp, die über der ersten
Hauptfläche des Halbleitersubstrats (21) ausgebildet ist;
- eine erste Halbleiterschicht (22) von dem ersten
Leitungstyp mit einer relativ geringen, zweiten
Verunreinigungskonzentration, die auf der
Halbleiterzwischen schicht (11, 12) ausgebildet ist;
- eine Basis-Schicht (23) von einem zweiten
Leitungstyp, die in einer Fläche der ersten
Halbleiterschicht (22) ausgebildet ist und zwei
beabstandete Basis-Bereiche aufweist, die durch die
erste Halbleiterschicht (22) getrennt sind;
- eine Source-Schicht (24) von dem ersten
Leitungstyp, die in einer Hauptfläche der beiden Basis-
Bereiche (23) ausgebildet ist, so daß zwei
Source-Bereiche gebildet werden;
- eine Gate-Isolierschicht (26), die auf einem Teil
der Oberfläche der Source-Bereiche (24), der
ersten Halbleiterschicht (22) und den
Basis-Bereichen (23) ausgebildet ist;
- eine Gate-Elektrode (27), die auf der
Gate-Isolierschicht (26) ausgebildet ist;
- Source-Elektroden (28), die auf jedem der Basis-
Bereiche (23) und der Source-Bereiche (24)
ausgebildet und mit diesen elektrisch verbunden sind;
und
- eine Drain-Elektrode (29), die auf der zweiten
Hauptfläche des Halbleitersubstrats (21)
ausgebildet und mit dieser elektrisch verbunden ist,
dadurch gekennzeichnet,
daß die Basis-Schicht (23) eine erste tiefe Basis-
Schicht (23a) und eine zweite flache Basis-Schicht
(23b) aufweist, die in der Oberfläche der ersten
Halbleiterschicht (22) ausgebildet ist,
daß eine zweite Halbleiterschicht (30) von dem ersten
Leitungstyp mit einem relativ geringen spezifischen
Widerstand in einem Teil der Oberfläche der ersten
Halbleiterschicht (22) zwischen den beiden
Basis-Bereichen (23a, 23b) ausgebildet ist,
daß die Zwischenschicht (11, 12) und die erste
Halbleiterschicht (22) im wesentlichen die gleiche Dicke
aufweisen,
daß eine Pufferschicht (10) von dem ersten Leitungstyp
auf der ersten Hauptfläche des Halbleitersubstrats
(21) zwischen dem Halbleitersubstrat (21) und der
Halbleiterzwischenschicht (11) ausgebildet ist und
eine dritte Verunreinigungskonzentration aufweist, die
in der Mitte zwischen der ersten und der zweiten
Verunreinigungskonzentration liegt,
und daß die Halbleiterzwischenschicht (11) eine
Verunreinigungskonzentration aufweist, die sanft von der
dritten Verunreinigungskonzentration auf die zweite
Verunreinigungskonzentration abnimmt, derart, daß ein
Teil der Halbleiterzwischenschicht (11) in der Nähe
der Pufferschicht (10) eine relativ hohe
Verunreinigungskonzentration aufweist, während ein Teil der
Halbleiterzwischenschicht (11) in der Nähe der ersten
Halbleiterschicht (22) eine relativ geringe
Verunreinigungskonzentration aufweist.
2. Verfahren zur Herstellung eines Feldeffekttransistors
gemäß Anspruch 1, umfassend die folgenden Schritte:
- Herstellen eines Halbleitersubstrats (21) von
einem ersten Leitungstyp und mit einer relativ
hohen, ersten Verunreinigungskonzentration, das
erste und zweite Hauptflächen aufweist, wobei
Verunreinigungen in dem Halbleitersubstrat (21)
einen relativ niedrigen Diffusionskoeffizienten
aufweisen;
- Ausbilden einer Halbleiterzwischenschicht von dem
ersten Leitungstyp (11, 12) über der ersten
Hauptfläche des Halbleitersubstrats (21);
- Ausbilden einer Pufferschicht (10) von dem ersten
Leitungstyp auf der ersten Hauptfläche des
Halbleitersubstrats (21);
- Ausbilden einer ersten Halbleiterschicht (22) von
dem ersten Leitungstyp mit einer relativ geringen
zweiten Verunreinigungskonzentration auf der
Pufferschicht (10), wobei die Pufferschicht (10)
eine dritte Verunreinigungskonzentration
aufweist, die in der Mitte zwischen der ersten und
der zweiten Verunreinigungskonzentration liegt,
wobei die Verunreinigungen in der Pufferschicht
(10) einen relativ hohen Diffusionskoeffizienten
aufweisen;
- Ausdehnen der Pufferschicht (10) in die erste
Halbleiterschicht (22) hinein durch
Wärmebehandlung, um die Halbleiterzwischenschicht (11) von
dem ersten Leitungstyp zwischen der Pufferschicht
(10) und der ersten Halbleiterschicht (22)
auszubilden, wobei die Halbleiterzwischenschicht (11)
eine Verunreinigungskonzentration aufweist, die
sanft von der dritten
Verunreinigungskonzentration auf die zweite Verunreinigungskonzentration
abnimmt, derart, daß ein Teil der
Halbleiterzwischenschicht
(11) in der Nähe der Pufferschicht
(10) eine relativ hohe
Verunreinigungskonzentration aufweist, während ein Teil der
Halbleiterzwischenschicht (11) in der Nähe der ersten
Halbleiterschicht (22) eine relativ geringe
Verunreinigungskonzentration aufweist;
- Ausbilden einer BasisSchicht (23) von einem
zweiten Leitungstyp, die eine erste tiefe Basis-
Schicht (23a) und eine zweite flache Basis-
Schicht (23b) in einer Oberfläche der ersten
Halbleiterschicht (22) enthält, wobei die Basis-
Schicht (23) zwei beabstandete Basis-Bereiche
aufweist, die durch die erste Halbleiterschicht
(22) getrennt sind;
- Ausbilden einer Source-Schicht (24) von dem
ersten Leitungstyp in einer Oberfläche der beiden
Basis-Bereiche (23), so daß zwei Source-Bereiche
gebildet werden;
- Ausbilden einer zweiten Halbleiterschicht (30)
von dem ersten Leitungstyp mit einem relativ
geringen spezifischen Widerstand in einem Teil der
Oberfläche der ersten Halbleiterschicht (22)
zwischen den beiden Basis-Bereichen (23a, 23b);
- Ausbilden einer Gate-Isolierschicht (26) auf
einem Teil der Oberfläche der Source-Bereiche (24),
der ersten Halbleiterschicht (22) und den
Basis-Bereichen (23);
- Ausbilden einer Gate-Elektrode (27) auf der Gate-
Isolierschicht (26);
- Ausbilden von Source-Elektroden (28) auf jedem
von den beiden Basis-Bereichen (23) bzw. den
Source-Bereichen (24); und
- Ausbilden einer Drain-Elektrode (29) auf der
zweiten Hauptfläche des Halbleitersubstrats (21).
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241841A JPH0734471B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
| JP62241839A JPH0734470B2 (ja) | 1987-09-24 | 1987-09-24 | 電界効果型半導体装置 |
| JP62241838A JPS6482564A (en) | 1987-09-24 | 1987-09-24 | Field-effect semiconductor device |
| JP62241840A JPS6482566A (en) | 1987-09-24 | 1987-09-24 | Field-effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3851815D1 DE3851815D1 (de) | 1994-11-17 |
| DE3851815T2 true DE3851815T2 (de) | 1995-05-24 |
Family
ID=27477858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3851815T Expired - Fee Related DE3851815T2 (de) | 1987-09-24 | 1988-07-20 | Feldeffekttransistor und dessen Herstellungsmethode. |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0308612B1 (de) |
| DE (1) | DE3851815T2 (de) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573736B2 (ja) * | 1990-09-18 | 1997-01-22 | 三菱電機株式会社 | 高耐圧低抵抗半導体装置及びその製造方法 |
| JP2799252B2 (ja) * | 1991-04-23 | 1998-09-17 | 三菱電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| JP2001352070A (ja) | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| EP1267415A3 (de) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Leistungshalbleiterbauelement mit RESURF-Schicht |
| US7786533B2 (en) | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| ITTO20060785A1 (it) | 2006-11-02 | 2008-05-03 | St Microelectronics Srl | Dispositivo mos resistente alla radiazione ionizzante |
| CN112599600A (zh) * | 2020-12-03 | 2021-04-02 | 杰华特微电子（杭州）有限公司 | 垂直双扩散晶体管及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658267A (en) * | 1979-10-17 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field-effect transistor |
| IT1154298B (it) * | 1981-02-23 | 1987-01-21 | Motorola Inc | Perfezionemento nei transistori di potenza mos |
| JPS57153469A (en) * | 1981-03-18 | 1982-09-22 | Toshiba Corp | Insulated gate type field effect transistor |
| JPS5984474A (ja) * | 1982-11-05 | 1984-05-16 | Nec Corp | 電力用縦型電界効果トランジスタ |
| JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形ｍｏｓｆｅｔ |
-
1988
- 1988-07-20 DE DE3851815T patent/DE3851815T2/de not_active Expired - Fee Related
- 1988-07-20 EP EP88111722A patent/EP0308612B1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0308612A3 (en) | 1990-07-18 |
| EP0308612B1 (de) | 1994-10-12 |
| EP0308612A2 (de) | 1989-03-29 |
| DE3851815D1 (de) | 1994-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3823270C2 (de) | Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung | |
| DE3853778T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
| DE19649686B4 (de) | Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET) | |
| DE10161129B4 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
| DE3889245T2 (de) | Integrierter und kontrollierter Leistungs-MOSFET. | |
| DE2455730C3 (de) | Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell | |
| DE69512021T2 (de) | DMOS-Anordnung-Struktur und Verfahren zur Herstellung | |
| DE69030415T2 (de) | Verfahren zur Herstellung eines DMOS Transistors | |
| DE3788486T2 (de) | Verfahren zur Herstellung einer monolithischen Hochspannungshalbleiterschaltung. | |
| DE69015666T2 (de) | MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich. | |
| DE68925116T2 (de) | In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür | |
| DE19535140A1 (de) | Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung | |
| DE19806838A1 (de) | Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben | |
| DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
| DE19632077B4 (de) | Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung | |
| DE2512373B2 (de) | Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone | |
| EP0080523A1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor | |
| DE4013643A1 (de) | Bipolartransistor mit isolierter steuerelektrode und verfahren zu seiner herstellung | |
| DE2932043C2 (de) | Feldgesteuerter Thyristor und Verfahren zu seiner Herstellung | |
| DE3877533T2 (de) | Eine halbleiteranordnung mit einem feldeffekttransistor und einer schutzdiode zwischen source und drain. | |
| DE19711729A1 (de) | Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung | |
| DE69017348T2 (de) | Thyristor und Verfahren zu dessen Herstellung. | |
| DE3545040A1 (de) | Verfahren zur herstellung einer vergrabenen schicht und einer kollektorzone in einer monolithischen halbleitervorrichtung | |
| DE4208537A1 (de) | Mos-fet-struktur | |
| DE3851815T2 (de) | Feldeffekttransistor und dessen Herstellungsmethode. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8339 | Ceased/non-payment of the annual fee |