DE2455730C3

DE2455730C3 - Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell

Info

Publication number: DE2455730C3
Application number: DE2455730A
Authority: DE
Inventors: Doris Winifred North Brunswick N.J. Flatley
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1973-12-03
Filing date: 1974-11-25
Publication date: 1985-08-08
Also published as: IN141988B; GB1447849A; BR7409904A; BE822852A; FR2253286A1; SE401581B; JPS50106591A; AU7578974A; NL7415694A; JPS5212550B2; FR2253286B1; CA1013481A; SE7415065L; DE2455730B2; YU313374A; US3890632A; DE2455730A1; YU36421B; IT1025054B

Description

Die Erfindung betriff', einen Feldeffekt-Transistor (FET)gemäßOberbegriff des Patentanspruchs 1.

Bei diesem in der Zeitschrift »Electronics« vom 25. September 1972, Seiten 113 bis 116, beschriebenen, aus Silizium auf Saphir (SOS) hergestellten Feldeffekt-Transistor (FET) wurden Instabilitäten, wie übermäßige Leckströme bei der Gate-Spannung Null beobachtet. Diese Instabilitäten machen sich insbesondere im Betrieb der Feldeffekt-Transistoren bei Temperaturen oberhalb von 150⁰C bemerkbar, wobei wiederum am häufigsten SOS/FETs mit η-leitendem Kanal betroffen sind, die häufig auch vorzeitiges Durchschalten neben den relativ hohen Source-Drain-Leckströmen zeigen.

Bei Feldeffekt-Transistoren mit in ein halbleitendes Substrat eindiffundierten Source- und Drain-Zonen gemäß DE-OS 19 54 638 soll unerwünschten Leckstromwegen zwischen Source- und Drain-Zone durch eine den Bereich des Feldeffekt-Transistors umgebende hochdotierte Zone des Substrats zu begegnen sein. Die relativ hohe Dotierung dieses Gürtels soll dabei allerdings nur höchstens bis an den Bereich der Source- und Drain-Zone und Kanal-Zone heran — also nicht in diese Bereiche hinein — reichen.

Der Erfindung liegt die Aufgabe zugrunde, den eingangs genannten Feldeffekt-Transistor so zu verbessern, daß die an diesem Bauelement beobachteten Instabilitäten, insbesondere Leckströme bei der Gate-Spannung Null, im wesentlichen beseitigt sind. Die erfindungsgemäße Lösung wird im Kennzeichen des Anspruchs 1 angegeben.

Dadurch, daß bei dem in einer Mesa aus einkristallinem Halbleitermaterial auf einem isolierenden Substrat

4(1 hergestellten Feldeffekt-Transistor selektiv hochdotierte Randzonen an gegenüberliegenden Mesa-Seitenflächen der Kanalzone mit höherer Dotierung als im Rest der Kanalzone vorgesehen sind, werden die Schwellenspannung des Bauelements erhöht und die Leckströme verringert Bei einem n-Kanal-Feldeffekt-Transistor können die erfindungsgemäß im Anschluß an die gegenüberliegenden Seitenflächen der Kanalzone hochdotierten Kanalrandzonen vorzugsweise p-leitend mit einer Trägerkonzentration von wenigstens 5 χ 10¹⁶ cm-³dotiertsein.

Ein Ausführungsbeispiel eines erfindungsgemäßen Feldeffekt-Transistors und ein Verfahren zur Herstellung derselben wird nachfolgend in Verbindung mit der Zeichnung näher erläutert, und zwar zeigt

F i g. 1 eine perspektivische Schnittansicht eines SOS/FET gemäß der Erfindung, entlang der Linie 1-1 in F i g. 2 geschnitten; 1

F i g. 2 eine senkrechte Schnittansicht des in F i g. 1 gezeigten Bauelements entlang der Linie 2-2 in F i g. 1; und

Fig.3 bis 9 schematische Ansichten, in denen die verschiedenen Verfahrensschritte bei der Herstellung eineserfindungsgemäßen.stabilisiertenFETveranschaulichtsind.

Zunächst wird auf die F i g. 1 und 2 Bezug genommen, in denen ein Ausführungsbeispiel eines stabilisierten Feldeffekt-Transistors 10 (FET) gezeigt ist. Der FET 10 weist ein Substrat 12 aus elektrisch isolierendem Material, aus Saphir oder Spinell auf. Eine Insel oder Mesa 14 aus einer Schicht aus halbleitendem Material, beispielsweise p-leitendem Silizium, Germanium oder Gaüium-Arsenid, ist vorzugsweise epitaktisch auf einer glatten und ebenen Oberfläche 16 des isolierenden Substrats 12 aufgebracht. Die Mesa 14 weist zwei voneinander getrennt η+ -leitende Source- und Drainzonen 18 bzw. 20 auf, die durch eine p-leitende Kanalzone 22 getrennt sind.

Während des Betriebs des FET 10 im Anreicherungsmodus wird ein η-leitender Kanal im Abschnitt 23 der Kanalzone 22 in der Nähe der dem Substrat 12 abgewandten Oberfläche 25 der Kanalzone 22 gebildet. Die Kanalzone 22 ist mit einer Schicht 24 aus elektrisch isolierendem Material, beispielsweise Siliziumdioxid oder Siliziumnitrid abgedeckt. Die Isolierschicht 24 ist mit der Kanalzone 22 ausgefluchtet und hat die Funktion eines Gate-Isolators. Eine Gate-Eiektrode 27 aus (mit Phosphor) dotiertem polykrista'linem Silizium ist über der Isolierschicht 24 vorgesehen und mit der Kanalzone 22 ausgerichtet. Eine Isolierschicht 29, beispielsweise aus Siliziumdioxid, ist über der Source- und der Drainzone 18 bzw. 20 und außerdem über der Gate-Elektrode 27 angebracht. Drei Fenster oder Öffnungen 26,28 und 31 sind über der Source- und der Drainzone 18 und 20 und über der Gate-Elektrode 27 gebildet, um die Möglichkeit der Herstellung elektrischer Verbindung mit diesen Zonen und der Gate-Elektrode in bekannter Weise zu ermöglichen.

Der FET 10 weist eine selektive Dotierung von Randzonen 32,33,34 und 35 neben den querverlaufenden Seitenflächen 36,37,38 und 39der Mesa 14 auf.

Die Seitenflächen 36 bis 39 der Halbleiter-Mesa 14 verlaufen quer über die Oberfläche 16 des isolierenden Substrats 12; die selektive Dotierung der Randzonen 32 bis 35 im Anschluß an die querverlaufenden Seitenflächen 36 bis 39 erfolgt vorzugsweise durch Ionenimplantation. Die selektive Dotierung der Randzonen 32 bis 35 kann jedoch auch mittels anderer bekannter Dotierver-

fahren und Einrichtungen erfolgen. Wenn die Source- und die Drainzone 18 bzw. 20 des FET 10 η-leitend sind, erfolgt die selektive Dotierung der Randzonen 32 bis 35 mit Leitfähigkeitsmodifizierern von entgegengesetztem Typ, d. h. p-leitenden Modifizierern. Die Ausgangskon-/entration der Ladungsträger der Halbleiter-Mesa 14 kann bei etwa 10^M cm³ liegen.

Bei einem bevorzugten Ausführungsbeispiel des SOS/FET 10 sollte die Ladungsträgerkonzentration der selektiv dotierten Randzonen 33 und 35 in der Kanalzone 22 bei wenigstens 5 χ 10¹⁶cm-³ liegen. Die selektive Dotierung der Randzonen 32 bis 35 erfolgt immer mit einem Doderstoff von entgegengesetztem Leitungstyp zu dem in der Source- und Drainzone 18 bzw. 20 des FET 10 gegebenen Leitungstyp.

Der Aufbau des FET wird nachstehend zum besseren Verständnis anhand eines Verfahrens zur Herstellung demselben weiter erläutert

Es wird nunmehr auf Fi g. 3 Bezug genor.'jnen, in der das beispielsweise aus einkristallinem Saphir bestehende isolierende Substrat 12 gezeigt ist, dessen polierte Oberfläche 16 im wesentüchen parallel zu den 1102)-kristallographischen Ebenen des Substrats 12 veriäufL Eine Halbleiterschicht 14a, die beispielsweise aus p-leitendem, einkristaliinem Silizium bestehen kann, ist auf der Oberfiäche 16 durch Pyrolyse von Silan bei etwa 960⁰C in H2 epitaktisch aufgewachsen und hat beim vorliegenden Ausführungsbeispiel eine (100)-Orientierung. Die Halbleiterschicht 14a hat eine Dicke von etwa 1 μΐη und eine Ladungsträgerkonzentration zwischen etwa 10^l5cm-³und 10^lbcm-³.

Eine Isolierschicht 24a aus Siliziumdioxid oder einem anderen gegen Ätzangriff widerstandsfähigen und für Leitfähigkeitsmodifizierer undurchlässigen Material mit einer Dicke zwischen etwa 100 nm und 200 nm ist auf der Halbleiterschicht 14a niedergeschlagen. Die isolierende Schicht 24a kann auf jede bekannte Weise, beispielsweise durch Aufwachsen der Schicht 24a mittels Oxidation der Halbleiterschicht 14a bei 900⁰C in Dampf (oder bei 940⁰C in feuchtem Sauerstoff), erzeugt werden.

Ein Abschnitt der Isolierschicht 24a wird beispielsweise unter Anwendung fotolithographischer Verfahren und durch Ätzen in einer gepufferten H F-Lösung entfernt, wobei ein Restabschnitt der Isolierschicht 2Ab verbleibt, wie er in Fi g. 4 gezeigt ist. Die Isolierschicht 246 ist eine gegen Ätzangriff widerstandsfähige und für Leitfähigkeitsmodifizierer undurchlässige Maske zur Bildung der Mesa 14 des Halbleitermaterials. Die Mesa 14 wird beispielsweise durch Ätzen in einer rauchenden n-Propanol-KOH-Ätzlösung erzeugt.

Die Mesa 14 hat geneigte, querverlaufende Seitenflächen 36 bis 39, von denen in Fig.4 lediglich die Seitenflächen 36 und 38 sichtbar sind (während die Seitenflächen 37 und 39 in Fig.2 gezeigt sind). Die selektive Dotierung der Halbleiter-Mesa 14 erfolgt vorzugsweise durch Ionenimplantation von Dotierstoffatomen zur Erzeugung der selektiv dotierten Randzonen 32 bis 35, wie sie in F i g. 5 gezeigt sind. Eine bei 150KeV senkrecht in die Mesa 14 implantierte Borionendosis von 1 bis 2x 10¹³cm"² stellt einen optimalen Kompromiß zwischen Stabilität und Randdurchbruchsspannung für einen FET mit n-leitendem Kanal der beschriebenen Art dar. Die in die Randzonen 32 bis 35 implantierten Ladungsträger haben entgegengesetzten (p-leitenden) Leitungstyp gegenüber den η * -leitenden Source- und Drainzonen 18 bzw. 20, und sie haben in der in F i g. 5 gezeigten Weise von den Seitenflächen 36 bis 39 aus eine Tiefe vou 1 μπι oder weniger.

Wesentlich ist bei den erfindungsgemäßen FETs und beim Verfahren zur Herstellung derselben, daß die an > die Seitenflächen 37 und 39 anschließenden dotierten Randzonen 33 und 35 der Kanalzone 22 selektiv dotiert werden, um einen stabilisierten FET zu erzeugen. Die weitere selektive Dotierung der Seiienflächen der Source- und Drainzonen 18 bzw. 20 beeinträchtigt den w Betrieb des FET nicht wesentlich und wird zugelassen, weil andernfalls gesonderte Verfahrensschritte zur Vermeidung dieser selektiven Dotierung erforderlich wären.

Nach der selektiven Dotierung der Randzonen 32 bis 35 kann der stabilisierte FET mit einer Gate-Elektrode entweder aus dotiertem, polykristallinem Silizium oder aus Metall versehen werden.

Zur Herstellung des FET 10 mit einer Gate-Elektrode

27 aus dotiertem polykristallinen! Silizium entsprechend κι der F i g. 1 wird die Gate-Elektrode 27 aus polykristallinem Silizium durch Niederschlagen in der Dampfphase auf der Siliziumdioxidschicht 24b (F i g. 4) aufgebracht und dann mittels bekannter fotolithographischer Verfahren so begrenzt, daß sie mit der Kanalzonc ausgerichtet ist, und Abschnitte der Siliziumdioxidschicht 246 werden ebenfalls durch Ätzen entfernt, um die Gate-Isolierschicht 24 zu bilden, wie in Fig.6 gezeigt ist Unter Verwendung der Gate-Elektrode 27 ds ätzresistente Maske werden die η+ -leitende Source-

;ii und Drainzone 18 bzw. 20 durch Einbringen von η-leitenden Dotierstoffen in der in Fig.6 gezeigten Weise gebildet. Die η+-leitende Source- und Drainzone 18 bzw. 20 können beispielsweise durch Einbringen von Phosphor in die Mesa 14 entweder :n einem Diffusionsofen oder durch Ionenimplantation oder, wie bei anderen Ausführungsbeispielen, von einem dotierten Oxid erzeugt werden. Während dieses "Verfahrensschrittes kann die aus dotiertem polykristalünem Silizium bestehende Gate-Elektrode 27 gleichzeitig zur Erhöhung ihrer Leitfähigkeit dotiert werden.

Nach der Bildung der Source- und der Drainzone 18 bzw. 20 werden die Mesa 14 und die Gate-Elektrode 27 mit der Isolierschicht 29 aus Siliziumdioxid abgedeckt, wie in F i g. 7 gezeigt ist. In der Isolierschicht 29 werden

₄; mittels fotolithographischer Verfahren öffnungen 26,

28 und 31 für elektrische Kontakte 40, 42 und 44 zur Source- und Drainzone 18 bzw. 20 und zur Gate-Elektrode 27 gebildet, wie in F i g. 7 gezeigt ist. Die Kontakte 40, 42 und 44 werden ebenfalls durch fotolithographi-

5Ί sehe Techniken erzeugt, wie sie auf dem Gebiet der Halbleiterherstellung bekannt sind.

Zur Herstellung eines FET mit einer metallischen Gate-Elektrode wird die Isolierschicht TAb (Fig.4) entfernt. Als nächstes werden die η+-leitenden Sources' und Drainzonen 18a und 20a und die Kanalzone 22a mittels einer beliebigen bekannten fotolithographischen Technik, beispielsweise durch Eindiffundieren geeigneter Dotiermittel (Phosphor) in die Mesa 14 von einer gasförmigen oder aus dotiertem Oxid bestehenden hu Quelle oder durch Ionenimplantation erzeugt, wie in Fig.8 gezeigt ist. Die Mesa 14 wird dann zur Bildung einer Isolierschicht 24c in der in F i g. 9 gezeigten Weise oxidiert und öffnungen 46 und 48 werden über der Source- und der Drainzone 18a bzw. 2Oa gebildet, so daß (ι* an diesen Zonen elektrische Kontakte 50 bzw. 52 angebracht werden können, wie sie in F i g. 9 gezeigt sind. Eine metallische Gate-Elektrode 54 wird gebildet, und die elektrischen Kontakte 50 und 52 zur Source-

und Drainzone 18a bzw. 20a werden über die öffnungen 46 bzw. 48 hergestellt, indem eine Niederschlagung von Metall, beispielsweise Aluminium, aus der Dampfphase durchgeführt wird, welches dann mittels fotolithographischer Verfahren (zu der in F i g. 9 gezeigten Form) begrenzt wird. Die Gate-Elektrode 54 aus Aluminium kann eine Dicke von etwa 1400 nm haben.

FETs, die die oben erwähnten dotierten Randzonen 32 bis 35 im Anschluß an die Seitenflächen 36 bis 39 der Mesa 14 aufweisen, haben relativ geringere Leckströme i" zwischen Source und Drain bei Null-Vorspannung im Vergleich zu FETs, die nicht in dieser Weise ausgebildet sind. Die selektive Dotierung der Randzonen 32 bis 35 ändert offensichtlich die physikalischen und chemischen Eigenschaften dieser Zonen. Die experimentellen Resultate zeigen, daß die FETs nach der Erfindung Leckstromniveaus bei Null-Vorspannung haben, die zwei bis drei Größenordnungen geringer als bei Bauelementen ohne eine derartige Randstabilisierung sind. Die Stärke der selektiven Dotierung wird durch die 2» erforderliche oder zulässige Durchbruchsspannung des FET begrenzt, jedoch ist es möglich, diese selektive Dotierung so zu optimieren, daß die Durchbruchsspannung des FET auf der erforderlichen Höhe gehalten wird, während gleichzeitig die erwähnten Vorteile der -¹^ selektiven Dotierung erhalten werden. Eine Ladungsträgerkonzentration zwischen 5xl0^l6cm-³ und 10" cm-³ für die selektiv dotierten Randzonen 32 bis 35 mit einem dem Leitungstyp der Source- und Drainzone entgegengesetzten Leitungstyp ist vorteilhaft für die to Stabilisierung von FETs der beschriebenen Art.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell, einer auf dem Substrat angeordneten Mesa aus epitaktisch abgeschiedenem einkristallinem Silizium mit einer (lOO)-Orientierung der parallel zum Substrat verlaufenden Oberfläche sowie mit quer zum Substrat verlaufenden Seitenflächen und mit einer Source-Zone und einer Drain-Zone eines ersten Leitungstyps, die in durch eine zwischen zwei der Seitenflächen verlaufende Kanalzone des entgegengesetzten Leitungstyps getrennt sind, und mit einer isolierten Gate-Elektrode, gekennzeichnet durch in die beiden Seitenflächen (37,39) der Kanalzone (22) eindotierte Rand- ι s zonen (33,35) mit höherem Gehalt an Leitfähigkeitsmodif izierern als und vom gleichen Leitupgstyp wie in derrestlichen Kanalzone(22).

2. Feldeffekt-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Mesa (14) aus Silizium 2<i besteht und daß die Konzentration von Leitfähigkeits-Modifizierern in den Randzonen (33, 33) der Kanalzone (22) zwischen etwa 5 χ 10" cm-³ und 10¹⁹cm-³ liegt.

3. Feldeffekt-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leitfähigkeitsmodifizierer in den Randzonen (33,35) der Kanalzone (22) durch Ionenimplantation eingebracht sind.

4. Feldeffekt-Tranistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Gate- Elektro- v> de (27) aus dotiertem, polykristallinem Silizium besteht.