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DE3851741T2 - Drahtverbindungen und elektrische kontakte einer integrierten schaltungsanordnung. - Google Patents

Drahtverbindungen und elektrische kontakte einer integrierten schaltungsanordnung.

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DE3851741T2
DE3851741T2 DE3851741T DE3851741T DE3851741T2 DE 3851741 T2 DE3851741 T2 DE 3851741T2 DE 3851741 T DE3851741 T DE 3851741T DE 3851741 T DE3851741 T DE 3851741T DE 3851741 T2 DE3851741 T2 DE 3851741T2
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chip pad
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DE3851741T
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Jon Long
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LSI Logic Corp
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Description

    VERWEIS AUF VERWANDTE ERFINDUNG
  • In dem US-Patent 4 800 419 mit dem Titel "Halteeinheit für integrierte Schaltungen" von Long and Sahakian, das auf denselben Zessionar übertragen ist, wird eine Halteeinheit für eine integrierte Schaltungseinheit (IC) offenbart. Das US- Patent beschreibt ein IC-Gehäuse, das eine zusammengesetzte Halteeinheit enthält, die aus einem starren Anschlußkamm und einer dünnen flexiblen bandartigen Struktur mit innen- und außenliegenden Zinken zum Anschluß an die Bondanschlußflächen der IC-Vorrichtung und an externe Schaltungen gebildet ist. Die vorliegende Erfindung läßt sich auf die in dem oben erwähnten US-Patent offenbarte Struktur anwenden.
  • HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf IC-Vorrichtungen und im besonderen auf das Bilden von Verdrahtungsanschlüssen von integrierten Schaltungen.
  • Beschreibung des Standes der Technik
  • Während der Herstellung von IC-Vorrichtungen werden die Schaltungsbauteile auf einem Chip gebildet, und die IC-Chipeinheit wird mit einer Chipanschlußfläche typischerweise durch einen Epoxidklebstoff verbunden. Elektrische Anschlußdrähte werden mit Kontaktstellen der IC-Vorrichtung durch Bonden an leitende Bauteile oder Zinken und/oder mit der Chipanschlußfläche gebondet. Die Anschlußdrähte werden ihrerseits an externe Schaltungen zum Verarbeiten von Daten- und Steuersignalen angeschlossen.
  • Während des Anbringens des IC-Chips auf der Chipanschlußfläche weist der mit einem Harz hergestellte Epoxidklebstoff die Tendenz auf, entlang der Anschlußfläche über die Klebefläche des Chips und der Anschlußfläche hinaus aus zulaufen und zu fließen. Das Fließen des Harzes erschwert das genaue Bonden der Anschlußdrähte an die leitende Chipanschlußfläche. Bei den bekannten Prozessen ist es erforderlich, eine strenge Kontrolle während des Aufbringens und des Verteilens des Klebstoffs durchzuführen. Weiterhin bestehen Beschränkungen bei den chemischen Eigenschaften des Klebstoffs. Somit wird das Problem des Anschlußdrahtbondens zeitaufwendig und kostspielig.
  • Ein zusätzliches Problem im Zusammenhang mit dem Ausführen von Anschlußdrahtverbindungen besteht in der Möglichkeit von elektrischen Kurzschlüssen zu der Chipanschlußfläche, die während des Bondens des Anschlußdrahtes an die Zinken auftreten können, was zusätzliche Sorgfalt und einen zusätzlichen Testaufwand während der Fertigung erfordert. Die Chipanschlußfläche wird aus elektrisch leitendem Material wie Kupfer hergestellt. Die nicht isolierten Anschlußdrähte können beim Bonden an die Zinken versehentlich mit der leitenden Chipanschlußfläche einen Kontakt bilden, wodurch ein elektrischer Kurzschlußzustand entsteht.
  • Ebenso werden im Rahmen der Massenherstellung von IC-Vorrichtungen eine Vielzahl von Anschlußdrähten mittels automatisierten Bondgeräten mit elektrischen Kontaktstellen und Bondanschlußflächen verbunden. In bekannten Herstellungsverfahren bestimmt ein Bediener visuell die Anschlußfläche und ein Computer bewirkt die Ausrichtung der zu bondenden Kontaktstellen durch das Bondgerät, das zum Zuführen des Bondmaterials Kapillarröhrchen aufweist. Als Ergebnis der dramatischen Zunahme der Zahl von Anschlußdrähten, die bei IC- Vorrichtungen erforderlich sind, und den Begrenzungen im Hinblick auf Größe und Platz zwischen den Bauteilen einer IC-Vorrichtung sind die Anschlußdrähte zwangsläufig sehr eng nebeneinander angeordnet, was ein sehr sorgfältiges und genaues Bonden erforderlich macht, um fehlerhafte Verbindungen und Kurzschlüsse zu vermeiden. Demnach müssen während des Bondvorgangs die Kapillarröhrchen des Bondgerätes präzise relativ zu den elektrischen Kontaktstellen auf der Bondfläche der Chipanschlußfläche der IC-Einheit ausgerichtet werden.
  • Weiterhin hat sich bei dem zusammengesetzten starren Anschlußkamm und der flexiblen Bandeinheit, wie sie in dem oben erwähnten US-Patent beschrieben ist, gezeigt, daß dann, wenn die IC-Vorrichtung einer erhöhten Temperatur ausgesetzt wird, die z. B. während der Dampfphasenherstellung auftritt, in der beispielsweise Temperaturen von mehr als 214ºC auftreten, oder im Rahmen eines Hitzetests entstehen, ein "Greif"-Effekt auftritt. Dieser Greifeffekt führt zu einem Verbiegen oder Trennen der Zinken oder Anschlußdrähte der IC-Einheit, wodurch die ebenen Bauteile der IC-Vorrichtung deformiert werden und die Vorrichtung unbrauchbar wird.
  • Ein weiteres Problem, das sich als Ergebnis des Herstellungsprozesses einstellen kann, besteht in dem Abblättern der Kapton-Schicht, die die Zinken des Rahmens und der Bandeinheit festhält. Während der Herstellung einer IC-Vorrichtung, die den in dem zuvor erwähnten US-Patent offenbarte Ausgestaltung beinhaltet, wird ein Isolationsfilm aus einem Material wie Kapton (ein Produkt der DuPont Corp.) auf der flexiblen bandartigen Struktur abgeschieden. Der Kapton-Film dient zum Sichern der dünnen flexiblen leitenden Anschlüsse, die mit der bandartigen Struktur gebildet werden, und isoliert die Anschlüsse elektrisch voneinander. Kapton-Material neigt bei Feuchtigkeit dazu, brüchig zu werden. Ebenso weist ein durchgehender Kapton-Film die Tendenz auf, von der bandartigen Struktur abzublättern.
  • Aus dem Stand der Technik ist ein integriertes Drahthalteelement zwischen der integrierten Schaltung und einem Anden (vgl. EP-A-0 978 606). Weiterhin wurde vorgeschlagen, einen die integrierte Schaltung umgebenden Isolationsrahmen vorzusehen (siehe PATENT ABSTRACTS OF JAPAN, Bd. 9, Nr. 230 (E-343) [1953], 17. September 1985; & JP-A-60 84854). Ebenso kann ein Isolationsrahmen an der Peripherie des Anschlußkamms gebildet werden, so daß der Anschlußdraht das Ende der integrierten Schaltung mit der Bondfläche nicht kurzschließt (siehe PATENT ABSTRACTS OF JAPAN, Bd. 5, Nr. 78 (E-58) [750], 22. Mai 1981 & JP-A-56 24958). Schließlich wurde auch vorgeschlagen, einen Rahmenkörper mit Nuten zu versehen, die die integrierte Schaltung umgeben. Die Nuten in dem Rahmenkörper werden für Anschlußdrähte vorgesehen, so daß die Anschlußdrähte kein Spiel aufweisen und einander nicht berühren (siehe PATENT ABSTRACTS OF JAPAN, Nr. 66, (E-104) & JP- A-57 7953). Jedoch ist diesen Schriften kein Hinweis auf die weiter unten zu beschreibende Erfindung zu entnehmen.
  • ÜBERBLICK
  • Ein Ziel dieser Erfindung ist, eine integrierte Schaltungseinheit (IC-Einheit) zu schaffen, in der die mit dem Herstellen der elektrischen Anschlüsse von integrierten Schaltungseinheiten verbundenen Probleme wirksam beseitigt sind.
  • Ein weiteres Ziel dieser Erfindung ist, eine IC-Vorrichtung zu schaffen, bei der das Bonden von Anschlußdrähten zwischen dem IC-Chip und den elektrischen Anschlußstellen einer Bondfläche der IC-Einheit vereinfacht ist.
  • Ein weiteres Ziel besteht in der Schaffung einer IC-Vorrichtung, in der die Zahl der elektrischen Kurzschlüsse zwischen den elektrischen Anschlüssen und der Chipanschlußfläche wirksam minimiert wird.
  • Ein weiteres Ziel besteht in der Schaffung einer IC-Vorrichtung, bei der Formverzerrungen vermieden werden, die beim Einwirken von hohen Temperaturen auf die IC-Vorrichtung auftreten können.
  • Entsprechend einem Merkmal dieser Erfindung wird ein Damm aus isolierendem Material auf der Chipanschlußfläche zum Einschließen der IC-Chipstruktur gebildet. Der Damm begrenzt das Fließen des Harzes des Epoxidklebstoffs in die Bondfläche. Der Epoxidklebstoff wird zum Anbringen des IC-Chips auf der Chipanschlußfläche benützt. Ein erhöhter Streifen aus isolierendem Material wird auf der Chipanschlußfläche gebildet, um zu verhindern, daß die Anschlußdrähte mit der Chipanschlußfläche in Kontakt treten. Auf der flexiblen bandartigen Struktur ist auch ein dem präzisen Positionieren während des Bondens dienendes Erkennungsmuster ausgebildet.
  • Ein weiteres Merkmal dieser Erfindung besteht darin, daß mehrere Vertiefungen zur Aufnahme der epoxidartigen Preßmasse vorgesehen sind, wobei die Vertiefungen auf der bandartigen Struktur durch selektives Ätzen der Isolationsschicht gebildet sind, so daß sie zwischen den verbleibenden nicht geätzten Fläche der Isolationsschicht liegen.
  • Ein weiteres Merkmal dieser Erfindung besteht in der Ausbildung von mit Abstand angeordneten Elementen als Teilen des Erkennungsmusters, so daß jedes Paar kollineare Komponenten aufweist, die eine erste und eine zweite Achse festlegen. Das Muster wird von einem optischen Sensor erkannt, um beispielsweise an einen computergesteuerten Bonder weiterzuleitende Signale zu erzeugen, der genau auf die elektrischen Anschlußstellen auf der Bondfläche der IC-Einheit ausgerichtet wird.
  • BESCHREIBUNG DER ZEICHNUNG
  • Zur genauen Erläuterung der Erfindung wird nun auf die Zeichnung Bezug genommen. In der Zeichnung zeigen:
  • Fig. 1 eine Draufsicht einer Halteeinheit für einen IC- Chip, wie er in dem oben erwähnten US-Patent beschrieben ist;
  • Fig. 2 eine vergrößerte Seitenschnittansicht einer Halteeinheit für einen IC-Chip, die eine flexible bandartige Struktur und eine starre Anschlußkammeinheit enthält, so wie sie in dem erwähnten US-Patent offenbart ist;
  • Fig. 3a-d Seitenschnittansichten von aus der Halteeinheit herausgelösten Abschnitten, die die in der erfindungsgemäßen Struktur ausgebildeten Damm- und angehobenen Streifenstrukturen zeigen;
  • Fig. 4 eine vergrößerte Schnittansicht eines Teils einer Halteeinheit für einen IC-Chip, die die Damm- und die erhöhten Streifenstrukturen sowie zusätzlich ein Erkennungsmuster enthält, so wie es bei dieser Erfindung zum Einsatz kommt;
  • Fig. 5 eine Schnittansicht eines Teils einer Halteeinheit für einen IC-Chip, bei dem eine Preßmasse in Vertiefungen zwischen dem Kapton-Material genützt wird, um die Zinken der Einheit zu schützen, entsprechend einer vorteilhaften Ausführung der vorliegenden Erfindung; und
  • Fig. 6 eine darstellende Schnittansicht eines Gehäuses, das den Rahmen und die Bandeinheit enthält.
  • Gleiche Bezugszeichen beziehen sich in der ganzen Zeichnung auf gleiche Bauteile.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Wie in den Fig. 1 und 2 gezeigt ist, enthält eine IC-Einheit einen IC-Chip 10, der an einer Chip-Anschlußfläche 22 befestigt ist. Anschlußdrähte 18 sind an einem Ende mit der Fläche der IC-Chipvorrichtung und an dem anderen Ende mit Zinken 16 verbunden. Die äußeren Teile 24 der Zinken 16 sind elektrisch mit den Anschlüssen 26 verbunden, die sich zur Ausbildung der Gehäuseanschlüsse 28 von dem umgebenden Gehäuse 32 weg erstrecken. Die Gehäuseanschlüsse 28 lassen sich an leitende Anschlüsse oder Drähte anschließen, die in externen Schaltungsteilen enthalten sind. Hierdurch ergibt sich für die integrierte Schaltung ein leitender Pfad durch das IC-Gehäuse zu externen Schaltungen für die Übertragung und den Austausch von Datensignalen.
  • Während des Befestigens des IC-Chips 10 an der Chipanschlußfläche 22 im Rahmen der normalen Halbleitertechnologie wird ein mit Harz hergestellter Epoxidklebstoff benutzt. Wie allgemein bekannt ist, weist das Harz in dem Epoxid die Tendenz auf, während des Verbindungsvorgangs zwischen Chip und Anschlußfläche zu fließen. Das Harz fließt tendenziell auf die Abwärtsbondfläche 44 zu, die eine Reihe elektrischer Kontaktstellen aufweist, an die Anschlußdrähte gebondet werden, beispielsweise die Anschlußdrähte 46 und 48 in den Fig. 3a und 3b. Die Anschlußdrähte 46 bewirken eine Verbindung von der Chipanschlußfläche zu den innenliegenden Zinken 16 und daher mit einer externen Steuerung zum Zuführen von Spannung zu der IC-Chipanschlußfläche. Anschlußdrähte 48 bewirken die Verbindung von der Chipanschlußfläche zu dem IC-Chip 10, wobei die IC-Vorrichtung die Polarität an der Chipanschlußfläche steuert. Jedoch ist es aufgrund des Harzes, das aus dem Klebstoff fließt, schwierig, wenn nicht sogar unmöglich, ein sicheres Bonden zwischen den Anschlußdrähten und den elektrischen Anschlußstellen in der Abwärtsbondfläche zu gewährleisten.
  • Um die schädliche Auswirkung des aus dem Epoxidklebstoff über die Abwärtsbondfläche 44 der Chipanschlußfläche auslaufenden Harzes zu vermeiden, wird ein Damm gebildet, der den IC-Chip 10 umgibt, wie in Fig. 3a gezeigt ist. Der Damm wird auf der Oberfläche der Chipanschlußfläche gebildet und ist nahe am Umfang des IC-Chips angeordnet. Der Damm wird vorzugsweise aus Kapton (Warenzeichen von DuPont) gebildet, das ein Isoliermaterial ist. Das dielektrische Kapton-Material bildet eine fortlaufende Wand oder Barriere und dient in wirksamer Weise zum Aufhalten des Harzflusses über die Oberfläche der Chipanschlußfläche hinweg und zum Zurückhalten des Harzes zwischen der IC-Vorrichtung 10 und dem Damm. Hierdurch wird beim Befestigen von Anschlußdrähten an die Chipanschlußfläche in dem Abwärtsbondkanal vermieden, daß das Harz das Befestigen der Enden von Anschlußdrähten 46 an die Kontaktpunkte auf der Oberfläche der Chipanschlußfläche 22 oder das Befestigen der Anschlußdrähte 48 beeinträchtigt.
  • Gemäß einem weiteren Merkmal dieser Erfindung ist ein erhöhter Streifen 52 zwischen der Chipanschlußfläche 22 und den Zinken 16 vorgesehen, so daß die Anschlußdrähte 50 zwischen der IC-Vorrichtung 10 und den Zinken 16 nicht in Kontakt mit der Chipanschlußfläche 22 treten können. Wie in den Fig. 3c und 3d gezeigt ist, wird der erhöhte Streifen 52 in der Fläche zwischen der Anschlußfläche 22 und den Zinken 16 gebildet und ist so angeordnet, daß die gewünschte Trennung des Anschlußdrahtes 50 von der Fläche aufrechterhalten wird. Der erhöhte Streifen 52 kann aus Kapton oder irgendeinem dielektrischen Material hergestellt werden, das sich in die gewünschte Keilform bringen läßt.
  • Wie in Fig. 4 gezeigt ist, enthalten die Ecken der bandförmigen Struktur 14 ein Erkennungsmuster 54 zum Ausrichten der elektrischen Kontaktstellen 56 der Abwärtsbondfläche und der Kontaktstellen 58 zum präzisen Bonden der IC-Vorrichtung an die innenliegenden Zinken 16 mit einem automatisierten x-y- Bonder. Da es erforderlich ist, die Kapillarröhrchen des Bonders, die zum Zuführen von Bonddrahtmaterial an die Kontaktstellen dienen, an denen Anschlußdrähte angebunden werden, in sehr genauer Weise auszurichten, dient das Erkennungsmuster als Ziel zum Ermöglichen eines präzisen Ausrichtens. Das Erkennungsmuster ist durch Paare von mit Abstand angeordneten geometrischen Elementen gekennzeichnet, die in der vorliegenden Ausführung rechteckig ausgebildet sind und die durch das Ätzen eines festgelegten Musters auf der Metallschicht der Bandstruktur 14 gebildet werden. Die mit Abstand angeordneten Elemente eines Paares legen eine erste Achse fest und die mit Abstand angeordneten Elemente eines zweiten Paares legen eine in unterschiedlicher Richtung zur ersten Achse ausgerichtete Achse fest. Die mit Abstand angeordneten Elemente enthalten kollineare Teile, die entlang einer Achse oder Richtung ausgerichtet sind, und mindestens zwei weitere kollineare Teile, die entlang einer zweiten Achse ausgerichtet sind, vorzugsweise in einem Winkel von 90º zur ersten Achse. Ein optischer Scanner tastet entlang der durch die Ränder eines Komponentenpaars des Musters gebildeten linearen Richtung ab, und wenn die Ränder nicht genau ausgerichtet zueinander abgetastet werden, wird ein Fehlersignal erzeugt, das an einen Computer weitergeleitet wird. Der Computer paßt dann die X-Y-Position des automatisierten Bonders an, so daß er in Bezug auf die zu bondenden Kontaktstellen richtig ausgerichtet wird.
  • Die Fig. 4 und 5 zeigen ein weiteres Merkmal einer vorteilhaften Ausführung dieser Erfindung. Während der Herstellung der Bandeinheit wird eine vorzugsweise aus Kapton hergestellte Isolationsschicht 30 über der bandartigen Struktur 14 abgeschieden, um die dünnen flexiblen Zinken 16 zu schützen und zwischen den einzelnen Anschlüssen eine Isolation zu gewährleisten. Die Isolationsschicht 30 wird geätzt, um Vertiefungen 62 auszubilden, die zwischen den zurückbleibenden nicht geätzten Abschnitten der isolierenden Kapton-Schicht angeordnet sind. Die das Band 14 enthaltende Einheit, der Anschlußkamm 12 und die geätzte Kapton-Schicht mit den Vertiefungen werden in einem Plastikgehäuse 32 untergebracht, wie in der Branche allgemein bekannt ist. Entsprechend dieser Erfindung wird dann eine Epoxidpreßmasse durch eine Öffnung in der Gehäuseform gepreßt, um das Plastikgehäuse zu bilden. Die Preßmasse fließt in die Vertiefungen zwischen den Kapton-Abschnitten. Die Preßmasse umschließt wirksam jeden Leitungsanschluß, zur eine elektrische Isolation zu erzielen und die dünnen flexiblen Zinken an Ort und Stelle zu befestigen.
  • Durch den Gebrauch der Epoxidpreßmaßnahme reduziert sich das Eindringen von Feuchtigkeit erheblich, und da Kapton dafür bekannt ist, daß es empfindlich auf Feuchtigkeit reagiert und dazu tendiert, brüchig zu werden, führt das teilweise Ersetzen durch die Preßmasse zur Minimierung von Problemen, die bei einer durchgehenden vollständigen Kapton-Schicht auftraten. Weiterhin wird das Problem des Abblätterns, das bei einer durchgehenden Kapton-Schicht auftreten kann, im wesentlichen vermieden. Ebenso wird durch die mit Preßmasse gefüllten Vertiefungen der schädliche Greifeffekt vermieden.

Claims (5)

1. Zusammengesetzte Halteeinheit zum Halten eines integrierten Schaltkreischips, enthaltend:
eine dünne flexible bandartige Struktur (14), die eine elektrisch leitende Chipanschlußfläche (22), flexible elektrisch leitende und die Chipanschlußfläche (22) umgebende Zinken (16) mit innen- und außenliegenden Enden und eine die Zinken (16) sichernde und die Chipanschlußfläche (22) haltende Isolationsschicht (30) enthält, mit einem eingearbeiteten Erkennungsmuster (54) zum exakten Positionieren während des Bondens, wobei der integrierte Schaltkreischip (10) mit Hilfe eines Epoxidklebstoffes an der Chipanschlußfläche (22) befestigt ist;
einen starren Anschlußkamm (12), der mit der bandartigen Struktur verbunden ist, und Anschlußleitungen (26, 28) aufweist, deren innenliegende Enden auf die äußeren Enden der Zinken (16) ausgerichtet und mit diesen verbunden sind;
Anschlußdrähte (18; 46, 48, 50) zum elektrischen Verbinden des integrierten Schaltkreischips (10) entweder direkt oder über eine Bondfläche (44) auf der Chipanschlußfläche (22) mit den innenliegenden Enden der Zinken (16);
einen Damm (42) aus isolierendem Material, der auf der Chipanschlußfläche (22) gebildet ist und den integrierten Schaltkreischip (10) umgibt, um das Fließen des Epoxidklebstoffs in die Bondfläche (44) zu verhindern; und
einen erhöhten Streifen (52) aus isolierendem Material, der auf der Chipanschlußfläche (22) gebildet ist und zwischen den innenliegenden Enden der Zinken (16) und dem Damm (42) angeordnet ist, um zu verhindern, daß die Anschlußdrähte (18; 46, 48, 50) mit der Chipanschlußfläche (22) in Kontakt treten.
2. Zusammengesetzte Halteeinheit nach Anspruch 1, in der mehrere Vertiefungen (62) zur Aufnahme einer Epoxidgießmasse auf der bandartigen Struktur (14) durch selektives Ätzen der Isolationsschicht (30) in einer Weise gebildet sind, daß sie zwischen den verbleibenden nicht geätzten Flächen der Isolationsschicht (30) liegen.
3. Zusammengesetzte Halteeinheit nach Anspruch 1, in der das Erkennungsmuster (54) Paare von mit Abstand angeordneten Elementen enthält, wobei jedes Paar kollineare Komponenten aufweist, die eine erste und eine zweite Achse festlegen.
4. Zusammengesetzte Halteeinheit nach Anspruch 3, in der die erste Achse im wesentlichen rechtwinklig zur zweiten Achse verläuft.
5. Zusammengesetzte Halteeinheit nach Anspruch 3, in der jedes der mit Abstand angeordneten Elemente rechteckig ist und Seiten aufweist, die entlang der ersten und zweiten Achse ausgerichtet sind.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987475A (en) * 1988-02-29 1991-01-22 Digital Equipment Corporation Alignment of leads for ceramic integrated circuit packages
US5184207A (en) * 1988-12-07 1993-02-02 Tribotech Semiconductor die packages having lead support frame
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
US5299730A (en) * 1989-08-28 1994-04-05 Lsi Logic Corporation Method and apparatus for isolation of flux materials in flip-chip manufacturing
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5227663A (en) * 1989-12-19 1993-07-13 Lsi Logic Corporation Integral dam and heat sink for semiconductor device assembly
JP2527828B2 (ja) * 1990-02-27 1996-08-28 三菱電機株式会社 半導体パッケ―ジ
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
US5399903A (en) * 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US5168345A (en) * 1990-08-15 1992-12-01 Lsi Logic Corporation Semiconductor device having a universal die size inner lead layout
US5142450A (en) * 1991-04-12 1992-08-25 Motorola, Inc. Non-contact lead design and package
GB2257827B (en) * 1991-07-17 1995-05-03 Lsi Logic Europ Support for semiconductor bond wires
US5451813A (en) * 1991-09-05 1995-09-19 Rohm Co., Ltd. Semiconductor device with lead frame having different thicknesses
JP2970111B2 (ja) * 1991-09-19 1999-11-02 日本電気株式会社 リードフレーム、半導体装置及びその製造方法
US5434750A (en) * 1992-02-07 1995-07-18 Lsi Logic Corporation Partially-molded, PCB chip carrier package for certain non-square die shapes
US5854085A (en) * 1992-06-04 1998-12-29 Lsi Logic Corporation Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
US5801432A (en) * 1992-06-04 1998-09-01 Lsi Logic Corporation Electronic system using multi-layer tab tape semiconductor device having distinct signal, power and ground planes
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5340772A (en) * 1992-07-17 1994-08-23 Lsi Logic Corporation Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die
US5532934A (en) * 1992-07-17 1996-07-02 Lsi Logic Corporation Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions
US5561086A (en) * 1993-06-18 1996-10-01 Lsi Logic Corporation Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches
JPH0714976A (ja) * 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
US5438477A (en) * 1993-08-12 1995-08-01 Lsi Logic Corporation Die-attach technique for flip-chip style mounting of semiconductor dies
US5388327A (en) * 1993-09-15 1995-02-14 Lsi Logic Corporation Fabrication of a dissolvable film carrier containing conductive bump contacts for placement on a semiconductor device package
US5455387A (en) * 1994-07-18 1995-10-03 Olin Corporation Semiconductor package with chip redistribution interposer
JP2546195B2 (ja) * 1994-10-06 1996-10-23 日本電気株式会社 樹脂封止型半導体装置
KR100362504B1 (ko) * 1996-01-22 2003-01-29 앰코 테크놀로지 코리아 주식회사 칩 크기형 반도체 패키지의 제조방법
US6043100A (en) * 1996-04-19 2000-03-28 Weaver; Kevin Chip on tape die reframe process
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
JPH11233531A (ja) * 1998-02-17 1999-08-27 Nec Corp 電子部品の実装構造および実装方法
US5920112A (en) * 1998-04-07 1999-07-06 Micro Networks Corporation Circuit including a corral for containing a protective coating, and method of making same
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US7199477B1 (en) * 2000-09-29 2007-04-03 Altera Corporation Multi-tiered lead package for an integrated circuit
US6908843B2 (en) * 2001-12-28 2005-06-21 Texas Instruments Incorporated Method and system of wire bonding using interposer pads
US6768212B2 (en) * 2002-01-24 2004-07-27 Texas Instruments Incorporated Semiconductor packages and methods for manufacturing such semiconductor packages
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
US20070031996A1 (en) * 2003-04-26 2007-02-08 Chopin Sheila F Packaged integrated circuit having a heat spreader and method therefor
US7323765B2 (en) * 2004-10-13 2008-01-29 Atmel Corporation Die attach paddle for mounting integrated circuit die
US7358617B2 (en) * 2004-11-29 2008-04-15 Texas Instruments Incorporated Bond pad for ball grid array package
US7378721B2 (en) * 2005-12-05 2008-05-27 Honeywell International Inc. Chip on lead frame for small package speed sensor
US8258609B2 (en) * 2007-03-21 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with lead support

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE31967E (en) * 1975-07-07 1985-08-13 National Semiconductor Corporation Gang bonding interconnect tape for semiconductive devices and method of making same
US4234666A (en) * 1978-07-26 1980-11-18 Western Electric Company, Inc. Carrier tapes for semiconductor devices
JPS5624958A (en) * 1979-08-07 1981-03-10 Nec Kyushu Ltd Lead frame for semiconductor device
JPS577953A (en) * 1980-06-18 1982-01-16 Matsushita Electric Ind Co Ltd Semiconductor device
US4380042A (en) * 1981-02-23 1983-04-12 Angelucci Sr Thomas L Printed circuit lead carrier tape
US4496965A (en) * 1981-05-18 1985-01-29 Texas Instruments Incorporated Stacked interdigitated lead frame assembly
EP0078606A3 (de) * 1981-11-02 1985-04-24 Texas Instruments Incorporated Halbleiterzusammenbau mit Drahtträger
US4390598A (en) * 1982-04-05 1983-06-28 Fairchild Camera & Instrument Corp. Lead format for tape automated bonding
US4479298A (en) * 1983-07-26 1984-10-30 Storage Technology Partners Alignment apparatus and method for mounting LSI and VLSI packages to a printed circuit board
JPS6084854A (ja) * 1983-10-14 1985-05-14 Toshiba Corp 樹脂封止型半導体装置
US4672421A (en) * 1984-04-02 1987-06-09 Motorola, Inc. Semiconductor packaging and method
JPS60225450A (ja) * 1984-04-24 1985-11-09 Furukawa Electric Co Ltd:The 半導体装置の製造法
US4663650A (en) * 1984-05-02 1987-05-05 Gte Products Corporation Packaged integrated circuit chip
US4701781A (en) * 1984-07-05 1987-10-20 National Semiconductor Corporation Pre-testable semiconductor die package
JPS61166501A (ja) * 1985-01-18 1986-07-28 Yoshio Morita 水溶液反応による二酸化チタン光学薄膜の形成方法
JPS622626A (ja) * 1985-06-28 1987-01-08 Nec Corp 半導体装置
US4754317A (en) * 1986-04-28 1988-06-28 Monolithic Memories, Inc. Integrated circuit die-to-lead frame interconnection assembly and method

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