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DE3751243T2 - Opto-elektronisches Bauelement und Verfahren zu seiner Herstellung. - Google Patents

Opto-elektronisches Bauelement und Verfahren zu seiner Herstellung.

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DE3751243T2
DE3751243T2 DE3751243T DE3751243T DE3751243T2 DE 3751243 T2 DE3751243 T2 DE 3751243T2 DE 3751243 T DE3751243 T DE 3751243T DE 3751243 T DE3751243 T DE 3751243T DE 3751243 T2 DE3751243 T2 DE 3751243T2
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semiconductor layer
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light emitting
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Motoyasu C O Patent D Morinaga
Masaru C O Patent Div Nakamura
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Description

  • Die Erfindung betrifft einen Feldeffekttransistor mit einer Struktur, die für eine opto-elektronisches integrierte Schaltungsvorrichtung, eine opto-elektronische integrierte Schaltungsvorrichtung mit dem Feldeffekttransistor geeignet ist, und ein Verfahren zum Herstellen desselben bzw. derselben.
  • Im allgemeinen muß beim Herstellen eines Feldeffekttransistors (FET) die Größe eines Gatebereiches genau gesteuert werden, um dessen Charakteristiken zu erfüllen. Beispielsweise beeinflußt bei einem Schottky-Gate- FET (MESFET), der einen Verbindungshalbleiter verwendet, die Gatelange und die Kanaldicke zusätzlich zur Ladungsträgerkonzentration des Kanalbereiches stark die Charakteristiken, wie beispielsweise Abschnürspannung und Gegenwirkleitwert.
  • In einer herkömmlichen MESFET-Struktur ist eine Aussparung in einem Gatebereich einer auf einem halbisolierenden Halbleitersubstrat gebildeten Halbleiterschicht ausgebildet und eine Gateelektrode ist in dieser Aussparung vergraben (ausgesparte Gatestruktur). Um diesen MESFET zu erhalten, ist eine Halbleiterschicht auf einem Substrat aufgewachsen und dann selektiv geatzt, um eine Aussparung zu bilden, und eine Gateelektrode ist in der Aussparung vergraben. Um die gewünschten Charakteristiken in einer derartigen MESFET-Struktur zu erhalten, müssen die Dicke einer als ein Kanalbereich dienenden Halbleiterschicht in dem Aussparungsbereich und die Breite der Aussparung als eine Gatelänge genau gesteuert werden. Die Abschnürspannung Vp eines FET ist im allgemeinen durch die folgende Gleichung gegeben:
  • Vp = φb - qNDA²/2εε&sub0;
  • wobei φb die Barrierehöhe eines Schottky-Überganges, q die Elektronenladung, A die Kanaldicke, ND die Ladungsträgerkonzentration des Kanalbereiches, ε die relative Dielektrizitätskonstante und ε&sub0; die Dielektrizitätskonstante des Vakuums bedeuten. Wenn eine n-Typ-InP- Schicht mit einer Ladungsträgerkonzentration von 1 x 10¹&sup7;/cm³ als eine Kanalschicht verwendet wird, um die Abschnürspannung auf Vp = -0,7 V einzustellen, muß die Kanaldicke auf A = 0,128 um eingestellt werden, wobei angenommen wird, daß φb = 0,5 V und ε = 12,4 vorliegen. Um Schwankungen in Vp innerhalb ±0,1 V einzuschränken, muß die Kanaldicke A innerhalb eines Bereiches von ±55 Å eingestellt werden. Es ist schwierig, die Schwankungen in der Kanaldicke innerhalb eines derart kleinen Bereiches durch das herkömmliche Verfahren einzuschränken, welches die Kanaldicke A durch Steuern einer Ätztiefe einstellt, wie dies oben erläutert wurde.
  • Andererseits muß die Gatelänge auf einen kleinen Wert von beispielsweise 1 um gesteuert werden, um den Gegenwirkleitwert gm zu erhöhen. Es ist auch schwierig, die Breite der Aussparung, die die Gatelänge bestimmt, auf einen derart kleinen Wert zu steuern.
  • In letzter Zeit zieht eine opto-elektronische integrierte Schaltungsvorrichtung (OEIC), die durch Integrieren einer elektronischen Vorrichtung und einer optischen Vorrichtung auf ein einziges Substrat erhalten ist, große Aufmerksamkeit auf sich. Es wird bevorzugt, elektronische und optische Vorrichtungen als einen monolithischen IC hinsichtlich Vereinfachung im Zusammenbauprozeß zur Verbesserung von Zuverlässigkeit und Ausbeute anzuordnen. Wenn zusätzlich die obigen Vorrichtungen als ein monolithischer IC angeordnet sind, kann eine übermäßige Verdrahtung verringert werden, was zu einer Verminderung parasitärer Induktivität oder parasitärer Kapazität führt. Dies ist vorteilhaft für einen Hochgeschwindigkeitsbetrieb.
  • Jedoch hat eine herkömmliche OEIC nicht einen Vorteil wie ein IC, da elektronische und optische Vorrichtungen lediglich auf einem einzigen Substrat durch unabhängige Herstellungsprozesse gebildet sind. Beispielsweise muß in einem Halbleiterlaser eine aktiye Schichtbreite auf etwa 1 um eingestellt werden, um eine stetige Transversal-Modus-Steuerung und einen niedrigen Schwellenstromwert zu erhalten. Wenn daher der obige FET und der Halbleiterlaser auf einem einzigen Substrat zu integrieren sind, ist eine extreme Genauigkeit hinsichtlich Abmessungen für beide Vorrichtungen erforderlich. Es ist schwierig, diese Vorrichtungen auf einem einzigen Substrat durch unabhängige Prozesse zu bilden, um eine geforderte Abmessungsgenauigkeit für beide Vorrichtungen zu erhalten. Dies ist der Fall, weil eine Maskenausrichtung schwierig ist, da die Schichtstruktur von jeder Vorrichtung verschieden ist. Wenn weiterhin diese Vorrichtungen in unabhängigen Prozessen gebildet werden, sind zahlreiche Herstellungsprozesse insgesamt erforderlich, was zu einer niedrigen Ausbeute und hohen Kosten einer OEIC-Vorrichtung führt.
  • Eine Vorrichtung mit einem Lichtemissionselement und einem Feldeffekttransistorelement, bei der die aktiven (lichtemittierenden) und FET-Masken-(Gate-Musterbildungs) Schichten von verschiedenen Halbleiterschichten gebildet sind, ist in Electronic Letters, Band 20, Nr. 15, Juli 1984, K. Kosahara u.a. "Gigabit per second operation by monolithically integrated FiGaAsP/InP LD- FET" beschrieben.
  • Eine herkömmliche FET-Struktur ohne zugeordnetes Lichtemissionselement ist in IEEE Transactions on Electron Devices, Band ED-31, Nr. 6, Juni 1984, 840, 841, C. L. Cheng u.a., "A new self-aligned recessed-gate InP MES- FET" beschrieben.
  • Es ist nun Aufgabe der vorliegenden Erfindung, einen FET mit einer Struktur, nützlich für eine OEIC, und mit überlegenen Eigenschaften vorzusehen.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, eine OEIC-Vorrichtung vorzusehen, die einen FET und eine Lichtemissionsvorrichtung in einer kompakten Abmessung integriert.
  • Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer OEIC-Vorrichtung zu schaffen, das einen FET und eine Lichtemissionsvorrichtung durch einen einfachen Prozeß integrieren kann, der deren gewünschte Eigenschaften oder Charakteristiken befriedigend erzeugt.
  • Somit schafft die Erfindung eine opto-elektronische integrierte Schaltungsvorrichtung, bei der eine Lichtemissionsvorrichtung und ein Feldeffekttransistor auf einem halbisolierenden Substrat integriert sind, wobei die Lichtemissionsvorrichtung eine erste Überzugschicht, eine aktive Schicht und eine zweite Überzugschicht umfaßt, die sequentiell über das halbisolierende Halbleitersubstrat gestapelt sind, und bei der der Feldeffekttransistor eine Kanalschicht, die auf dem Substrat angeordnet ist, stark dotierte Source- und Drainschichten, die eine Öffnung dazwischen auf dem Kanal definieren, eine auf den Source- und Drainschichten gebildete Ätzmaske, Source- und Drainelektroden und eine auf der Öffnung gebildete Gateelektrode umfaßt,
  • wobei die erste Überzugschicht der Lichtemissionsvorrichtung und die Source- und Drainschichten aus einer einzigen planaren ersten Halbleiterschicht gebildet sind, und
  • die aktive Schicht und die Ätzmaskenschicht aus einer zweiten Halbleiterschicht gebildet sind.
  • Die vorliegende Erfindung schafft auch ein Verfahren zum Herstellen einer opto-elektronischen integrierten Schaltungsvorrichtung mit einer Lichtemissionsvorrichtung und einem Feldeffekttransistor, die auf einem Substrat integriert sind, wobei das Verfahren die folgenden Schritte umfaßt:
  • Aufwachsen einer ersten Halbleiterschicht auf dem Substrat, um als eine Kanalschicht des Feldeffekttransistors zu dienen,
  • Aufwachsen einer im Material von der ersten Halbleiterschicht verschiedenen und als eine Ätzstopschicht dienenden zweiten Halbleiterschicht auf der ersten Halbleiterschicht und
  • Aufwachsen einer im Material von der zweiten Halbleiterschicht verschiedenen und als eine erste Überzugschicht der Lichtemissionsvorrichtung und der stark dotierten Source- und Drainschichten dienenden dritten Halbleiterschicht auf der zweiten Halbleiterschicht,
  • wobei das Verfahren weiterhin die folgenden Schritte aufweist:
  • Aufwachsen einer im Material von der dritten Halbleiterschicht verschiedenen vierten Halbleiterschicht,
  • selektives Ätzen der vierten Halbleiterschicht, um darin eine aktive Schicht der Lichtemissionsvorrichtung und jeweilige Ätzmaskenbereiche über den Source- und Drainschichten zu definieren und auch den Gatebereich des Feldeffekttransistors zu definieren,
  • sequentielles Aufwachsen einer fünften Halbleiterschicht, die als eine zweite Überzugschicht der Lichtemissionsvorrichtung dient, und einer als eine Kappenschicht dienenden sechsten Halbleiterschicht,
  • selektives Ätzen der fünften und sechsten Halbleiterschicht in einem Bereich hiervon oberhalb, wo der Feldeffekttransistor gebildet wird, um den darunterliegenden Teil der geätzten vierten Halbleiterschicht frei legen zu lassen, wodurch im wesentlichen gleichzeitig der Feldeffekttransistor gebildet wird, so daß die dritte Halbleiterschicht mit der geätzten vierten Halbleiterschicht als Maske geätzt wird, wodurch darin eine Öffnung an dem Gatebereich auf der zweiten Halbleiterschicht definiert wird, um so beabstandete Source- und Drainschichten in der dritten Halbleiterschicht auszubilden,
  • Bilden von Source- und Drainelektroden über den Source- bzw. Drainschichten, und
  • Bilden einer Gateelektrode (22) in der Öffnung zwischen den Source- und Drainschichten.
  • Ausführungsbeispiele der vorliegenden Erfindung werden im folgenden in Einzelheiten anhand der Zeichnungen beschrieben, bei denen:
  • Fig. 1 eine Schnittdarstellung einer wesentlichen Struktur eines Ausführungsbeispiels einer OEIC-Vorrichtung nach der Erfindung ist,
  • Fig. 2 ein Ersatzschaltungsdiagramm der OEIC ist,
  • Fig. 3A bis 3F Schnittdarstellungen der Herstellungsschritte der Vorrichtung in Fig. 1 sind, und
  • Fig. 4 eine Schnittdarstellung einer wesentlichen Struktur eines anderen Ausführungsbeispiels der erfindungsgemäßen OEIC-Vorrichtung ist.
  • Fig. 1 zeigt eine wesentliche Struktur einer OEIC- Vorrichtung. Eine Laserdiode LD und ein MESFET-Q&sub1; sind auf einem halbisolierenden InP-Substrat 11 integriert.
  • Der Laser LD und der MESFET-Q&sub1; sind ein Teil eines optischen Schalt-Schaltkreises, der als ein monolithischer IC angeordnet ist, wie dies in Fig. 2 gezeigt ist. In Fig. 2 bezeichnen Bezugszeichen Q&sub1; und Q&sub2; einen MESFET, der einen Differenz-Schalt-Schaltkreis bildet, ein Bezugszeichen Q&sub3; einen Stromquellen-MESFET, ein Bezugszeichen LD eine Laserdiode und ein Bezugszeichen R einen Lastwiderstand. Eine geeignete Gleichvorspannung kann an den Laser LD über einen Anschluß B gelegt werden. Dieser optische Schalt-Schaltkreis wird zur EIN/AUS-Steuerung des Lasers LD durch einen Hochgeschwindigkeitsbetrieb von MESFET-Q&sub1; und Q&sub2; verwendet. Um den Hochgeschwindigkeitsbetrieb zu erhalten, wird der optische Schalt-Schaltkreis bevorzugt als ein monolithischer IC angeordnet.
  • Die Laserdiode LD hat eine Doppelheteroübergangstruktur einschließlich einer n-Typ InP-Überzugschicht 14&sub1; (erste Überzugschicht), einer undotierten GaInAsP aktiven Schicht 15&sub1; und einer P-Typ InP-Überzugschicht 15, die auf einem (100) halbisolierenden InP-Substrat 11 gebildet ist. Der MESFET-Q&sub1; umfaßt eine Kanalschicht 12, die auf dem Substrat 11 gebildet ist, Drain- und Sourceschichten 14&sub2; und 14&sub3; einer n-Typ InP-Schicht mit einer hohen Fremdstoffkonzentration, Drain- und Sourceelektroden 21&sub1; und 21&sub2; und eine Gateelektrode 22. Ätzmaskenschichten 15&sub2; und 15&sub3; sind auf wenigstens Teilen der Schichten 14&sub2; und 14&sub3; gebildet. Eine Überzugschicht 14&sub1; des Lasers LD und Source- und Drainschichten 14&sub2;, 14&sub3; des MESFET-Q&sub1; sind auf einer gemeinsamen n-Typ InP- Schicht 14 gebildet. Eine aktive Schicht 15&sub1; der Laserdiode LD und Ätzmaskenschichten 15&sub2; und 15&sub3; des MESFET- Q&sub1; sind aus einer gemeinsamen GaInAsP-Schicht 15 gebildet. Die Laserdiode LD und MESFET-Q&sub1; sind durch eine Isolierschicht 19 isoliert. Eine Elektrode 20 ist auf der p-Typ-Überzugschicht 17 der Laserdiode LD über eine p&spplus;-Typ GaInAsP-Kappenschicht 18 gebildet.
  • Die Schritte zum Herstellen der OEIC werden anhand der Fig. 3A bis 3F erläutert. Wie in Fig. 3A gezeigt ist, wird eine n-Typ InP-Schicht (erste Halbleiterschicht), die als die Kanalschicht des MESFET-Q&sub1; dient, bis zu einer vorbestimmten Dicke auf einem halbisolierenden InP-Substrat 11 aufgewachsen. Dann wird eine n-Typ GaInAsP-Schicht 13 (zweite Halbleiterschicht), die als ein Ätzstopper dient, um eine Änderung in der Dicke der Kanalschicht während der folgenden Ätzprozesse zu verhindern, bis etwa 0,2 um aufgewachsen. Sodann wird eine n-Typ InP-Schicht 14 (dritte Halbleiterschicht), die als eine n-Typ-Überzugschicht der Laserdiode LD und als Source- und Drainschichten mit einer hohen Fremdstoffkonzentration des MESFET-Q&sub1; dient, auf der sich ergebenden Struktur aufgewachsen. Die n-Typ InP-Schicht 14 hat eine Ladungsträgerkonzentration von 1 x 10¹&sup8;/cm³ und eine Dicke von 2 um. Eine undotierte GaInAsP-Schicht 15 (vierte Halbleiterschicht), die als die aktive Schicht der Laserdiode LD und als die Ätzmaskenschicht der Source- und Drainbereiche des MESFET-Q&sub1; dient, wird auf der sich ergebenden Struktur aufgewachsen. In dieser Laserdiode LD umfaßt die vierte Halbleiterschicht 15 tatsächlich eine GaInAsP-Schicht, die als eine optische Wellenleiterschicht dient, zusätzlich zu der aktiven Schicht mit einem Bandabstand, der größer ist als derjenige der aktiven Schicht. Die Dicke der GaInAsP- Schicht 15 beträgt etwa 0,3 um. Eine p-Typ-InP-Schicht 16, die eine Ladungsträgerkonzentration von etwa 1 x 10¹&sup8;/cm³ hat, wird bis zu einer geeigneten Dicke aufgewachsen, um die aktive Schicht zu schützen. Die obige Beschreibung ist die erste Stufe eines Kristallwachstumsprozesses. In diesem Ausführungsbeispiel wird eine Niederdruck-MOCVD-Methode hinsichtlich einer Steuerbarkeit der Filmdicke verwendet. Trimethylindium (TMI) und Phosphin (PH&sub3;) werden als Materialien verwendet, um die InP-Schicht auf zuwachsen. TMI, Trimethylgallium (TMG), PH&sub3; und Arsin (AsH&sub3;) werden als Materialien zum Aufwachsen der GaInAsP-Schicht verwendet. Wasserstoffselenid (H&sub2;Se) wird als ein Dotiergas eines n- Typ-Fremdstoffes verwendet. In jedem Fall wird Wasserstoff (H&sub2;) als ein Trägergas verwendet.
  • Wie in Fig. 3B gezeigt ist, werden die InP-Schicht 16 und die GaInAsP-Schicht 15 darunter selektiv geätzt, um eine Mesa zum Lokalisieren der aktiven Schicht 15&sub1; des Lasers LD zu bilden und um gleichzeitig Ätzmasken 15&sub2; und 15&sub3; des MESFET-Q&sub1; gleichzeitig zu bilden. Ätzmaskenschichten 15&sub2; und 15&sub3; werden als Masken in einem Prozeß zum Herstellen der Aussparung des Gatebereiches verwendet. Der Ätzprozeß wird durchgeführt, indem ein Photoresist als eine Maske verwendet wird, jedoch kann ein SiO&sub2;-Film zwischen die InP-Schicht 15 und das Photoresist eingefügt werden. Da eine Lithographie auf einer vollständig flachen Oberfläche durchgeführt wird, können der aktive Bereich der Laserdiode LD und eine Größe des Kanalbereiches des MESFET-Q&sub1; mit hoher Genauigkeit eingestellt werden. Wenn der SiO&sub2;-Film verwendet wird, muß der Film vor dem nächsten Prozeß entfernt werden.
  • Sodann wird eine zweite Stufe des Kristallaufwachsprozesses beschrieben. In diesem Prozeß werden, wie in Fig. 3C gezeigt ist, eine p-Typ-InP-Schicht 17 (fünfte Halbleiterschicht), die als die p-Typ-Überzugschicht mit einer Ladungsträgerkonzentration von 1 x 10¹&sup8;/cm³ und einer Dicke von 1 bis 4 um dient, und danach eine p&spplus;-Typ-GaInAsP-Schicht 18 (sechste Halbleiterschicht), die als die Kappenschicht dient, aufgewachsen. Dieser Kristallaufwachsprozeß wird auch durch die Niederdruck- MOCVD-Methode durchgeführt. Es sei darauf hingewiesen, daß die Filmdicke nicht genau in diesem Prozeß gesteuert zu werden braucht, so daß Flüssigkristallepitaxie (LPE) verwendet werden kann. Die in Fig. 3B gebildete Aussparung ist klein wie 0,3 bis 0,4 um. Daher kann eine im wesentlichen flache Oberfläche durch die zweite Stufe des Kristallaufwachsprozesses erhalten werden. Das gesamte Kristallwachstum endet in dieser zweiten Stufe des Kristallaufwachsprozesses. Es sei darauf hingewiesen, daß bei Verwendung einer verteilten Rückkopplungs-(DFB-)Laserdiode ein Prozeß des Bildens eines Beugungsgitters durch Zweistrahlinterferenz oder dergleichen nach dem Aufwachsen der InP-Schicht 14 oder der GaInAsP-Schicht 15 beigefügt wird. Im ersteren Fall sind drei Kristallaufwachsprozesse erforderlich. Da jedoch im letzteren Fall eine optische Wellenleiterschicht auf der aktiven Schicht gebildet wird, ist die InP-Schicht 16 zum Schützen der aktiven Schicht nicht erforderlich, und die Anzahl der Kristallaufwachsprozesse ist nicht erhöht.
  • Danach wird, wie in Fig. 3D gezeigt ist, eine Proton- Ionenimplantation um den Vorrichtungsbereich der Laserdiode durchgeführt, um eine Isolierschicht 19 zu bilden. Die Schicht 19 wird gebildet, um den injizierten Strom zu konzentrieren, die Ansprechcharakteristik der Laserdiode durch Verringern einer Übergangsfläche zu verbessern und um Elemente elektrisch zu isolieren. Zu diesem Zweck wird die Isolierschicht so gebildet, daß sie die n-Typ-InP-Schicht 14 und an beiden Seiten der streifenähnlichen Schicht 15&sub1; in einer Entfernung von etwa 2 um erreicht. Es sei darauf hingewiesen, daß diese Proton-Ionenimplantation mittels einer Au-Maske (nicht gezeigt) durchgeführt wird. Diese Au-Maske kann mit einer hohen Abmessungsgenauigkeit erhalten werden, da eine Photolithographie auf einer flachen Oberfläche durchgeführt wird.
  • Danach wird, wie in Fig. 3E gezeigt ist, eine Anodenelektrode 20 der Laserdiode LD durch Auftragen und Legieren eines Au/AuZn/Au-Filmes gebildet. Danach wird die unbenötigte GaInAsP-Schicht 18 mittels der Elektrode 20 als eine Maske entfernt, und ein InP-Ätzprozeß wird durch eine Wasserstoffchlorsäurelösung durchgeführt. Wenn diese Ätzprozeßzeit ausreichend lang ist, nachdem die p-Typ-InP-Schicht 17 auf dem MESFET-Bereich vollständig entfernt ist, wird die n-Typ-InP-Schicht 14 auf dem Gatebereich selektiv infolge der Ätzmaskenschichten 15&sub2; und 15&sub3;, die aus der GaInAsP-Schicht gebildet sind, Source- und Drainbereiche schützend, geätzt. Die n-Typ-InP-Schicht 12, die als die Kanalschicht dient, wird nicht geätzt, da die GaInAsP- Schicht 13 als ein Ätzstopper dient. Somit sind die Drain- und Sourceschichten 14&sub2; und 14&sub3;, die aus der n- Typ-InP-Schicht 14 gebildet sind, isoliert. Ein Isoliergraben zwischen den Schichten 14&sub2; und 14&sub3; hat eine im wesentlichen vertikale Endseite, obwohl sein unterer Teil leicht erweitert ist. Als Ergebnis kann die durch die Schichten 15&sub2; und 15&sub3; definierte Gatelänge erhalten werden.
  • Danach werden, wie in Fig. 3F gezeigt ist, Drain- und Sourceelektroden 21&sub1; und 21&sub2; gebildet. In diesem Ausführungsbeispiel sind die Drain- und Sourceelektroden 21&sub1; und 21&sub2; auf den Ätzmaskenschichten 15&sub2; und 15&sub3; gebildet. Der Bereich der Ätzmaskenschichten 15&sub2; und 15&sub3;, auf dem die Drain- und Sourceelektroden 21&sub1; und 21&sub2; gebildet sind, kann entfernt werden, so daß die Drain- und Sourceelektroden 21&sub1; und 21&sub2; direkt die Schichten 14&sub2; und 14&sub3; kontaktieren. Dann wird die als ein Ätzstopper des Gatebereiches verwendete GaInAsP-Schicht 13 geätzt, um die n-Typ InP-Schicht 12 freizulegen. Ein Au-Film wird auf der freiliegenden InP-Schicht 12 aufgetragen, um die Gateelektrode 22 zu bilden. Die Drain- und Sourceschichten 14&sub2; und 14&sub3; werden so gebildet, daß sie eine umgekehrte Mesa-Gestalt haben. Daher wird der Au-Film nicht auf die Endseiten aufgetragen, und die Gateelektrode 22 ist automatisch zwischen den Drain- und Sourceschichten 14&sub2; und 14&sub3; vergraben.
  • Somit wird gemäß dem obigen Ausführungsbeispiel eine monolithische OEIC-Vorrichtung mit einer Laserdiode und einem MESFET gebildet. Die Laserdiode und der MESFET haben zwei Halbleiterschichten gemeinsam, was zu einer reduzierten Anzahl der Herstellungsprozesse führt. Ein anderer Grund für die reduzierte Anzahl der Herstellungsprozesse liegt darin, daß der Prozeß des Isolierens der Source- und Drainschichten sehr einfach ist. Da die p-Typ-InP-Schicht 17, die als eine p-Typ- Überzugschicht der Laserdiode dient, eine unnötige Schicht auf dem MESFET-Bereich ist, muß sie entfernt werden, um die Source- und Drainschichten zu isolieren. Gemäß dem Ausführungsbeispiel wird durch Ätzen der InP- Schicht mittels der GaInAsP-Schichten 15&sub2; und 15&sub3; auf den Source- und Drainbereichen und der GaInAsP-Schicht 13 auf der Kanalschicht als eine Ätzmaske bzw. einen Ätzstopper die unbenötigte p-Typ-InP-Schicht in dem MESFET-Bereich entfernt, und danach werden die Drain- und Sourceschichten einer n-Typ-InP-Schicht isoliert. Da die Ätzmaskenschichten 15&sub2; und 15&sub3; gleichzeitig mit den Mustern der aktiven Schicht 15&sub1; gemustert werden, ist zusätzlich keine weitere Maskenbildung in diesem Prozeß des Isolierens der Source- und Drainschichten erforderlich.
  • Da in diesem Ausführungsbeispiel das Kristallwachsen mit einer verringerten Anzahl von Prozessen und auf einer flachen Oberfläche durchgeführt wird, wird die Prozeßsteuerung einfach. Daher können gute Kristalle erhalten werden, was in überlegenen Vorrichtungseigenschaften resultiert.
  • Da weiterhin gemäß der vorliegenden Erfindung eine Photolithographie auf einer flachen Oberfläche durchgeführt wird, können Mikroabmessungen, das heißt die aktive Schichtbreite der Laserdiode und die Gatelänge des MESFET genau gesteuert werden. Ein struktureller Parameter kann automatisch durch die Kombination der Materialien der Halbleiterschichten eingestellt werden. Das heißt, beim Bilden des Kanalbereiches des MESFET kann die Gatelänge durch die Ätzmaskenschicht auf den Source- und Drainbereichen gesteuert werden. Änderungen in der Kanalschichtdicke können durch den Ätzstopper auf der Kanalschicht verhindert werden. Somit können die Gatelänge und die Dicke der Kanalschicht des MESFET, die zusammen mit der Laserdiode vorliegt, automatisch und genau gesteuert werden. Als Ergebnis kann eine OEIC-Vorrichtung mit überlegenen Eigenschaften bei guter Ausbeute erzielt werden.
  • Die vorliegende Erfindung ist nicht auf das obige Ausführungsbeispiel beschränkt. Beispielsweise werden GaInAsP-Schichten als die Ätzstopperschicht auf der Kanalschicht und die Ätzmaskenschicht der Source- und Drainbereiche des MESFET und als die aktive Schicht und die Kappenschicht der Laserdiode in diesem Ausführungsbeispiel verwendet, jedoch können GaInAs-Schichten als diese Halbleiterschichten vorgesehen werden. Als eine Kombination von Halbleitermaterialien zum Bilden des Heteroüberganges können AlGaAs/GaAs oder AlInAS/GaInAs zusätzlich zu GaInAsP/InP verwendet werden. Der FET ist nicht auf den MESFET mit einer Schottky-Gatestruktur beschränkt, sondern kann ein MISFET oder ein HEMT sein. Die vorliegende Erfindung kann auf den Fall angewandt werden, in welchem eine Leuchtdiode, zusätzlich zu der Laserdiode als eine Lichtemissionsvorrichtung verwendet werden.
  • Beispielsweise zeigt Fig. 4 ein Ausführungsbeispiel mittels eines AlInAs/GaInAs HEMT anstelle eines InP MESFET. Anstelle der InP-Schicht 12 und der GaInAsP- Schicht 13 in dem vorhergehenden Ausführungsbeispiel werden eine epitaktisch auf dem halbisolierenden Substrat aufgewachsene n&supmin;-Typ-GaInAs-Schicht 24 und eine epitaktisch darauf aufgewachsene n&spplus;-Typ-AlInAs- Schicht 25 gebildet. Zweidimensionales Elektronengas (2DEG) 26 wird an der Zwischenfläche der Schichten 24 und 25 gebildet. Durch Ändern einer Konzentration von 2DEG26 durch Anlegen einer Spannung an die Gateelektrode 22 auf der n&spplus;-AlInAs-Schicht 25 kann der Drainstrom gesteuert werden. CaInAsP-Schichten 27&sub1; und 28&sub1; der Laserdiode LD bilden eine optische Wellenleiterschicht bzw. eine aktive Schicht, und GaInAsP-Schichten 27&sub2;, 27&sub3;, 28&sub2; und 28&sub3; des HEMT-Bereiches dienen als Ätzmaskenschichten. In diesem Ausführungsbeispiel ist die Laserdiode von einem Ständerpilz-Typ. Die Breite eines Grabens eines Bereiches, in welchem die Elektrode 22 des HEMT gebildet ist, und die Breiten der aktiven Schichten und der InP vergrabenen Bereiche 30&sub1; und 30&sub2; auf beiden Seiten hiervon sind gleichzeitig durch einen PEP-Prozeß, in welchem das Substrat flach ist, bevor die p-Typ-InP-Schicht aufgewachsen ist, und durch den folgenden selektiven Ätzprozeß der InGaAsP-Schichten 27 und 28 definiert. Die GaInAsP-Schichten 27 und 28 außerhalb der p-Typ-InP vergrabenen Bereiche 30&sub1; und 30&sub2; der Laserdiode werden durch den selektiven Seitenätzprozeß entfernt. Breiten von Bereichen 30&sub1; und 30&sub2; können auf etwa 0,5 bis 1 um gesteuert werden. Daher können leitende und kapazitive Leckströme außerhalb der aktiven Schicht vermindert werden, so daß lineare Kennlinien bzw. Charakteristiken mit einer Hochgeschwindigkeits-Ansprechzeit erhalten werden können.

Claims (10)

1. Opto-elektronische integrierte Schaltungsvorrichtung, in welcher ein Lichtemissionsvorrichtung (LD) und ein Feldeffekttransistor (Q1) auf einem halbisolierenden Substrat (11) isoliert sind, wobei die Lichtemissionsvorrichtung eine erste Überzugschicht (14&sub1;), eine aktive Schicht (15&sub1;, 28&sub1;) und eine zweite Überzugschicht (17) aufweist, die sequentiell über dem halbisolierenden Halbleitersubstrat (11) gestapelt sind, und
der Feldeffekttransistor eine Kanalschicht (12; 24), die auf dem Substrat (11) angeordnet ist, stark dotierte Source- und Drainschichten (14&sub2;, 14&sub3;), die eine Öffnung dazwischen auf dem Kanal definieren, eine Ätzmaske (15&sub2;, 15&sub3;; 28&sub2;, 28&sub3;), die auf den Source- und Drainschichten (14&sub2;, 14&sub3;) gebildet ist, Source- und Drainelektroden (21&sub1;, 21&sub2;) und eine auf der Öffnung gebildete Gateelektrode (22) umfaßt,
dadurch gekennzeichnet, daß die erste Überzugschicht (14&sub1;) der Lichtemissionsvorrichtung und die Source- und Drainschichten (14&sub2;, 14&sub3;) auf einer einzigen planaren ersten Halbleiterschicht (14) gebildet sind, und
die aktive Schicht (15&sub1;; 28&sub1;) und die Ätzmaskenschicht (15&sub2;, 15&sub3;; 28&sub2;, 28&sub3;) aus einer zweiten Halbleiterschicht (15) gebildet sind.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode (22) auf der Kanalschicht (12) gebildet ist.
3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das halbisolierende Halbleitersubstrat (11) ein InP-Substrat ist, die Kanalschicht (12) des Feldeffekttransistors eine n-Typ InP-Schicht ist, die auf der gesamten Oberfläche des Substrates (11) gebildet ist, die Source- und Drainschichten (14&sub2;, 14&sub3;) des Feldeffekttransistors und die erste Überzugschicht (14&sub1;) der Lichtemissionsvorrichtung n-Typ InP-Schichten sind, die auf der Kanalschicht (12) gebildet sind, die Ätzmaskenschicht (15&sub2;, 15&sub3;) des Feldeffekttransistors und die aktive Schicht (15&sub1;) der Lichtemissionsvorrichtung GaInAsP- Schichten oder GaInAs-Schichten sind, die auf der n-Typ InP-Schicht gebildet sind, und die zweite Überzugschicht (17) der Lichtemissionsvorrichtung eine p-Typ InP-Schicht ist.
4. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Feldeffekttransistor ein Schottky- Gate-Feldeffekttransistor ist, in welchem eine Schottkybarriere zwischen der Gateelektrode (22) und der Kanalschicht (12) gebildet ist.
5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Lichtemissionsvorrichtung eine Laserdiode mit einer Doppelheteroübergangstruktur ist.
6. Verfahren zum Herstellen einer opto-elektronischen integrierten Schaltungsvorrichtung mit einer Lichtemissionsvorrichtung (LD) und einem Feldeffekttransistor (Q1), die auf einem Substrat integriert sind, wobei das Verfahren die folgenden Schritte umfaßt:
Aufwachsen einer ersten Halbleiterschicht (12; 24) auf dem Substrat, um als eine Kanalschicht des Feldeffekttransistors zu dienen;
Aufwachsen einer zweiten Halbleiterschicht (13; 25), die im Material von der ersten Halbleiterschicht (12; 24) verschieden ist und als eine Ätzstopperschicht dient, auf der ersten Halbleiterschicht (12; 24), und
Aufwachsen einer im Material von der zweiten Halbleiterschicht (13; 25) verschiedenen und als eine erste Überzugschicht (14i) der Lichtemissionsvorrichtung und stark dotierter Source- und Drainschichten (14&sub2;, 14&sub3;) dienenden dritten Halbleiterschicht (14) auf der zweiten Halbleiterschicht (13; 25),
dadurch gekennzeichnet, daß das Verfahren die folgenden weiteren Schritte umfaßt
Aufwachsen einer vierten Halbleiterschicht (15; 28), die im Material von der dritten Halbleiterschicht (14) verschieden ist;
selektives Ätzen der vierten Halbleiterschicht (15; 28), um darin eine aktive Schicht (15&sub1;; 28&sub1;) der Lichtemissionsvorrichtung und jeweilige Ätzmaskenbereiche (15&sub2;, 15&sub3;; 28&sub2;, 23&sub3;), oberhalb der Source- und Drainschichten (14&sub2;, 14&sub3;) zu definieren und um auch den Gatebereich des Feldeffekttransistors zu definieren,
selektives Aufwachsen einer fünften Halbleiterschicht (17), die als eine zweite Überzugschicht der Lichtemissionsvorrichtung dient, und einer sechsten Halbleiterschicht (18), die als eine Kappenschicht dient,
selektives Ätzen der fünften und sechsten Halbleiterschicht (17, 18) in einem Bereich hiervon oberhalb, wo der Feldeffekttransistor (Q&sub1;) zu bilden ist, um den darunterliegenden Teil der geätzten vierten Halbleiterschicht (15&sub2;, 15&sub3;; 28&sub2;, 28&sub3;) zu veranlassen, freigelegt zu sein, wodurch im wesentlichen gleichzeitig der Feldeffekttransistor gebildet wird, um die dritte Halbleiterschicht (14) zu veranlassen, mit der geätzten vierten Halbleiterschicht (15&sub2;, 15&sub3;; 28&sub2;, 28&sub3;) als eine Maske geätzt zu werden, damit darin eine Öffnung an dem Gatebereich auf der zweiten Halbleiterschicht (13) definiert wird, um so voneinander beabstandete Source- und Drainschichten (14&sub2;, 14&sub3;), in der dritten Halbleiterschicht (14) zu bilden,
Bilden von Source- und Drainelektroden (21&sub1;, 21&sub2;) über den Source- bzw. Drainschichten (14&sub2;, 14&sub3;), und
Bilden einer Gateelektrode (22) in der Öffnung zwischen den Source- und Drainschichten (14&sub2;, 14&sub3;).
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß es außerdem den Schritt des selektiven Ätzens der zweiten Halbleiterschicht (13) umfaßt, so daß ein in der Öffnung angeordnet er Teil der zweiten Halbleiterschicht (13) vor dem Bilden der Gateelektrode (22) entfernt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das halbisolierende Halbleitersubstrat (11) ein InP-Substrat ist, die erste Halbleiterschicht (12) eine n-Typ InP-Schicht ist, die zweite Halbleiterschicht (13) eine GaInAs-Schicht oder GaInAs- Schicht ist, die dritte Halbleiterschicht (14) eine n-Typ InP-Schicht ist, die vierte Halbleiterschicht (15) eine GaInAsP-Schicht oder eine GaInAs-Schicht ist, die fünfte Halbleiterschicht (14) eine p-Typ InP-Schicht ist und die sechste Halbleiterschicht (18) eine p-Typ GaInAsP-Schicht oder eine GaInAs- Schicht ist.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Feldeffekttransistor ein Schottky-Gate- Feldeffekttransistor ist, in welchem eine Schottkybarriere zwischen der Gateelektrode (22) und der Kanalschicht gebildet ist.
10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Lichtemissionsvorrichtung eine Laserdiode mit einer Doppelheteroübergangsstruktur ist.
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