DE3503182A1

DE3503182A1 - Programmable counter

Info

Publication number: DE3503182A1
Application number: DE19853503182
Authority: DE
Inventors: Günter Dipl.-Ing. 7730 Villingen-Schwenningen Gleim
Original assignee: Deutsche Thomson Brandt GmbH
Current assignee: Deutsche Thomson Brandt GmbH
Priority date: 1985-01-31
Filing date: 1985-01-31
Publication date: 1986-08-07

Abstract

A programmable counter which acts on a pulse suppressor stage by feeding back one or several outputs, in such a manner that the ratio of the pulses CL, generated by a pulse generator, to the pulses CL' supplied to the counter is between 1.0 and 2.0 as a decimal fraction.

Description

Programmierbarer Zähler.Programmable counter.

Die Erfindung geht aus von einem aus mehreren hintereinander geschalteten binären Stufen aufgebauten Zähler mit einem Dlock-Eingang, welchen von einem Oszillator erzeugte Impulse zugeführt werden.The invention is based on one of several connected in series binary level built counter with a dlock input, which is from an oscillator generated pulses are fed.

Soiche Zähierbausteine sind bekannt (z.B. SN 74/61 der Firma Texas Instruments,. Ein derartig aufgebauter Zähler kann die ihm zugeführten Impulse jedoch nur ganzzahlig und in Potenzen von zwei zählen.Such building blocks are known (e.g. SN 74/61 from Texas Instruments ,. A counter constructed in this way can, however, use the pulses supplied to it count only in whole numbers and in powers of two.

(7497) -Zs sind auch Teiler bekannt, die gebrochene Teilerverhältnisse ermöglicnen. Um eine bestimmte Anzahl pro Zeit messen zu können, ist eine nachgeschaltete Zählerkette notwendig d.h. (7497) -Zs are also known as dividers, the fractional division ratios enable. In order to be able to measure a certain number per time, there is a downstream Counter chain necessary i.e.

es werden zwei Teilerketten benötigt. (TTL-Kochbuch Texas Instruments 8. Aufl. Seite 156).two divider chains are required. (TTL cookbook Texas Instruments 8th edition, page 156).

Der Erfidnung lIegt die Aufgabe zugrunde, auch gebrochene Tsiierverhëltnisse mit nur einer Teilerkette zu ermöglichen.The invention is based on the task, also broken tiers with just one divider chain.

Diese Aufgabe wird durch die im Patentanspruch angegebene Erfindung gelöst. Die Erfindung besitzt den Vorteil, mit nur geringem integrierbaren Aufwand Teilerverhältnisse zwischen den Werten 1,0 und 2,0 herzustellen und das Ergebnis der Teiler am Ausgang des Zählers zur Verfügung steht.This object is achieved by the invention specified in the claim solved. The invention has the advantage of using only little integrable Effort to create dividing ratios between the values 1.0 and 2.0 and that Result of the divider is available at the output of the counter.

Nachstehend wird die Erfindung am Beispiel eines Binärzählers erläutert.The invention is explained below using the example of a binary counter.

Figur 1 zeigt ein Blockschaltbild des Zählers; Figur 2 und 3 zeigen Impulsdiagramme der möglichen Kombinationen zur Erzeugung beliebiger TeilerfnktI=ner; Figur 4 zeigt eine zusammenfassende Tabelle zur Erläuterung der Schaltung nach Figur 1.FIG. 1 shows a block diagram of the counter; Figures 2 and 3 show Pulse diagrams of the possible combinations for generating any number of divisors; FIG. 4 shows a summarizing table to explain the circuit according to FIG 1.

Die Wirkungsweise aer Erfindung wird am Beispiel eines Binärzählers nach Figu- 1 beschrieben. Dsr Binärzähler besteht aus beliebig vielen in Kasskade geschalteten Stufen, von denen z.B. die ersten die Stufen 1, 2 und 3 dargestellt sind. Sede Stufe besitzt einenClock-Eingang CL, einen Reset-Eingang R, zwei Ausgänge Q und 9 sowie einen Dateneingang D Dem Clock-Eingang CL der Stufe 1 werden die von einem Oszillator 4 erzeugten Impulse über ein Und-Gatter 5 zugeführt. jedem Ausgang Q der Stufen 1, 2 und 3 ist ein R>ckführungskreis 6, 7 und 6 zugeordnet, der über Schalter 9, 10 bzw. 11 wirksam geschaltet werden kann. Die Ausgangsimflulse an den Ausgängen Q der Stufen 1, 2 und 3 werden den Unc-Gattern 12, 13 und 14 zugeführt, an deren zweiten Eingang die Ausgangsimpulse über verzögernde Inverterstufen 15, 16 und 17 zugeführt werden, so daß an den Ausgängen der Und-Gatter 12, 13 und 14 Nadelimpulse entstehen, die über ein Oder-Gatter 18 und einen Inverter 19 an den Setz-Eingang S einer bistabilen Kippstufe 20 gelegt sind, die das Und-Gatter 5 für den nächsten vom Oszillator 4 abgegebenen Impuls sperrt, so daß für diesen Zeitraum kein die Zähler stufe 1 ansteuernder Clock-Impuls CL' anstehen kann. Die bistabile Kippstufe wird durch die negative Flanke des zu unterdrückenden Impulses CL wieder zurückgesetzt, so daß der nächste eintreffende Impuls CL als Impuls CL' wirksam den Zähler wieterschaltet. Die bistabile Koppstufe 20 bildet zusammen mit dem Und-Gatter 5 eine Impulsunterdrückerstufe 21.The mode of operation of the invention is illustrated using the example of a binary counter according to Figu- 1 described. The binary counter consists of any number in Kasskade switched stages, of which e.g. the first stages 1, 2 and 3 are shown are. Each stage has a clock input CL, a reset input R, and two outputs Q and 9 as well as a data input D The clock input CL of stage 1 receives the from pulses generated via an AND gate 5 are supplied to an oscillator 4. every exit Q of stages 1, 2 and 3 is assigned a feedback loop 6, 7 and 6, the can be activated via switch 9, 10 or 11. The output pulses at the outputs Q of stages 1, 2 and 3 are fed to the Unc gates 12, 13 and 14, at the second input the output pulses via delaying inverter stages 15, 16 and 17 are supplied so that at the outputs of the AND gates 12, 13 and 14 Needle pulses arise over a OR gate 18 and an inverter 19 are applied to the set input S of a bistable flip-flop 20, which is the AND gate 5 blocks for the next pulse emitted by the oscillator 4, so that for this Period of time no clock pulse CL 'controlling counter level 1 can be pending. the The bistable multivibrator is triggered by the negative edge of the pulse to be suppressed CL reset again, so that the next incoming pulse CL as pulse CL ' effectively resets the counter. The bistable coupling stage 20 forms together with the AND gate 5 has a pulse suppressor stage 21.

Zur Erläuterung der Wirkungsweise der Schaltung nach Figur 1 dienen die Figuren 2 und 3, welche die Entstehung der geteilten Clock-Impulse CL' aus den der Schaltung zugeführten Clock-Impulsen CL zeigen. Die Unterdrückung mehrerer Clock-Impulse CL entsteht in Abhängigkeit von Anzahl und Wertigkeit der Rückführungskreise. Der Rückführungskreis 6 besitzt z.B. die Wertigkeit a = 2, der Rückführungskreis 7 die Wertigkeit b = 4 und der Rückführungskreis 8 die Wertigkeit c = 8 usw. Das Verhältnis der vom Oszillator 4 abgegebenen Impulse CL zu den der Zählerstufe 1 zugeführten Clock-Impulsen CL' läßt sich nach folgender Formel berechnen: CL/CL' = 1-nt(at13/a+(bs1)/bt(ct1 )/Ct ( 1td)/d+ ...Serve to explain the mode of operation of the circuit according to FIG Figures 2 and 3, which the emergence of the divided clock pulses CL 'from the show clock pulses CL applied to the circuit. The suppression of several clock impulses CL arises depending on the number and value of the feedback loops. Of the Feedback loop 6 has, for example, the value a = 2, the feedback loop 7 the Value b = 4 and the feedback loop 8 the value c = 8 etc. The ratio of the pulses CL emitted by the oscillator 4 to those supplied to the counter stage 1 Clock pulses CL 'can be calculated using the following formula: CL / CL' = 1-nt (at13 / a + (bs1) / bt (ct1 ) / Ct (1td) / d + ...

wobei n die Anzahl der wirksamen Rückführungskreise und für a, b, c, d die Wertigkeit der Rückführungskreise einzusetzen sind.where n is the number of effective feedback loops and for a, b, c, d the value of the feedback loops are to be used.

Figur 2a zeigt z.B. die Erzeugung der Clock-Impulse CL', wenn nur der Rückführuneskreis 8 wirksam ist, d.h. wenn der Ausgang Q3 der Stufe 3 auf die Impulsunterdrückerstufe 21 einwirkt.Figure 2a shows, for example, the generation of the clock pulses CL ', if only the feedback loop 8 is effective, i.e. when the output Q3 of stage 3 is set to Impulse suppressor stage 21 acts.

DiE Ausgangssignale der nichtwirksamen Rückführungskreises 6 und 7 sind gestrichelt gezeichnet.The output signals of the inactive feedback circuits 6 and 7 are shown in dashed lines.

Figur 2b zeigt den Fall, daß nur der Rückführungskreis 7 wirksam ist.FIG. 2b shows the case in which only the feedback circuit 7 is effective.

Figur 2c zeigt den Fall, daß die Rückführungskreise 7 und 8 wirksam sind.Figure 2c shows the case that the feedback circuits 7 and 8 are effective are.

Figur 3a zeigt den Fall, daß nur der Rückführungskreis 6 wirksam ist.FIG. 3a shows the case in which only the feedback circuit 6 is effective.

Figur 3b zeigt den Fall, daß die Rückführungskreise 6 und 8 wirksam sind.Figure 3b shows the case that the feedback circuits 6 and 8 are effective are.

Figur 3c zeigt den Fall, daß die Rückführungskreise 6 und 7 wirksam sind und Figur 3d zeigt den Fall, daß die Rückführungskreise 6, 7 und 8 wirksam sind.Figure 3c shows the case that the feedback circuits 6 and 7 are effective and Figure 3d shows the case that the feedback circuits 6, 7 and 8 are effective are.

Das Verhältnis der allen Diagrammen nach Figur 2 und Figur 3 zugeordneten Clock-Impulsen CL zu den erzeugten Clock-Impulsen CL' kann aus den Diagrammen auch durch Abzählen der Impulse während der jeweiligen Peridendauer T ermittelt werden.The ratio of all the diagrams assigned to FIG. 2 and FIG. 3 Clock pulses CL for the generated clock pulses CL 'can also be taken from the diagrams can be determined by counting the pulses during the respective period T.

In Figur 4 sind die Ergebnisse der verschiedenen aufgezählten Varianten nochmals tabellarisch in Ubersichtlicher Form zusammengefasst.FIG. 4 shows the results of the various variants listed again summarized in a table in a clear form.

Durch Vorschalten von Teilerstufen vor die Impulsunzerdrückerstufe 21 kann erreicht werden, daß das Verhältnis CL/CL' binär erweiterbar ist. as können somit Verhältnisse CL/CL' von 2,0 - 4,0; 4,0 - 8,0 usw. gebildet werden.By connecting divider stages upstream of the pulse suppressor stage 21 it can be achieved that the ratio CL / CL 'can be expanded in binary form. as can thus ratios CL / CL 'of 2.0-4.0; 4.0 - 8.0 etc. can be formed.

Claims

Claims programmable from several one behind the other binary level counter with a clock input, which is provided by a pulse generator The generated pulses are supplied, that is to say connected to the outputs (Q) of the individual stages (1, 2, 3) feedbacks (6, 7, 8) which can optionally be connected to a pulse suppressor stage t21), which Depending on the count, individual pulses generated by the oscillator (4) for the clock input of the counter is suppressed.

2. Programmable counter according to claim 1, d a d u r c h g e k e n n z e i c h n e t that by switching on one or more feedbacks (6, 7. 8) the ratio of the pulses (tCL) generated by the oscillator (4) to the number of the pulses (CL ') fed to the counter can be set to values between 1.0 and 2.0 is.

3. Programmable counter according to claims 1 and 2, d a d u r c h e k e n n n z e i c h n e t that by switching on a divider in front of the pulse suppressor stage (21) the ratio (CL / CL ') is binary expandable.