DE4201776C1

DE4201776C1 - Synchronous dual counter stage using flip=flops - has AND=gate receiving all flip=flop outputs controlling memory flip=flop coupled to transfer output of dual counter stage

Info

Publication number: DE4201776C1
Application number: DE19924201776
Authority: DE
Inventors: Johannes Prof. Dr.-Ing. 8052 Moosburg De Hoecht
Original assignee: Hurth Maschinen und Werkzeuge 8000 Muenchen De GmbH
Current assignee: Gleason Works
Priority date: 1992-01-23
Filing date: 1992-01-23
Publication date: 1993-09-16
Anticipated expiration: 2012-01-24

Abstract

The counter stage uses flipflops controlled by synchronous count pulses, their outputs providing the counter outputs (Q0..Q3) and coupled to an AND-gate (U3) controlling a memory flipflop (L). The latter is tripped simultaneous with the last count output to provide a count pulse at a transfer output (RCOL) for the next higher counter stage in a counter cascade. The memory flipflop (L) is provided by a D-type flipflop with the transfer output (RCOL) of the dual counter stage coupled in parallel with the control input of the next counter stage. ADVANTAGE - Allows permissible count frequency to be increased.

Description

Die Erfindung betrifft eine kaskadierbare Dualzählstufe mit Flip-Flops, deren Ausgänge jeweils Zählausgänge der Zählstufe sind, die mit synchronen Zählimpulsen getaktet werden und die gesteuert über einen Steuereingang nur kippen, wenn alle niederwertigeren Zählausgänge logisch eins sind, und mit einem Übertragsausgang, der von einem mit den Zählausgängen verbundenen UND-Gatter gesteuert wird.The invention relates to a cascadable dual counter stage with flip-flops, the outputs of which are counting outputs of the counting stage, which are clocked with synchronous counting pulses and can only be controlled via a control input if all lower-order count outputs are logically one, and with a carry output that is controlled by an AND gate connected to the counting outputs.

Eine derartige Dualzählstufe ist aus der Veröffentlichung U. Tietze, Ch. Schenk: Halbleiter-Schaltungstechnik, 9. Auflage, 1989, Springer-Verlag, Berlin, Seite 243 f bekannt. Danach ist es das Kennzeichen synchroner Dualzähler, daß die Zählimpulse gleichzeitig auf alle Takteingänge der Zähl-Flip-Flops gegeben werden. Als Zähl-Flip- Flops kommen steuerbare Toggle-Flip-Flops in Betracht, die nur umkippen, wenn eine Steuervariable am Steuereingang des Flip-Flops gesetzt ist. Für die Kippbedingung eines Zähl-Flip-Flops gilt, daß ein Umkippen nur erlaubt ist, wenn alle niederwertigeren Flip-Flops ausgangsseitig logisch eins sind.Such a dual counter is from the publication U. Tietze, Ch. Schenk: Semiconductor circuit technology, 9th edition, 1989, Springer-Verlag, Berlin, page 243 f known. After that, it is the characteristic of synchronous dual counters that the counting pulses be given simultaneously to all clock inputs of the counting flip-flops. As a counting flip Flops are controllable toggle flip-flops that only tip over if one Control variable is set at the control input of the flip-flop. For the tipping condition a counting flip-flop applies that tipping over is only permitted if all lower flip-flops are logically one on the output side.

Vielstellige Dualzähler ergeben sich durch Kaskadierung mehrerer Zählstufen. Die Kopplung der Stufen stellt ein Übertragsausgang RCO (Ripple Carry Output) in Verbindung mit einem Steuereingang ENT sicher, mit dem sich die Zählstufe und der Übertragsausgang blockieren lassen. Bei der Kaskadierung von Zählstufen wird der Übertragsausgang RCO einer niederwertigeren Stufe mit dem Steuereingang ENT einer höherwertigeren Stufe verbunden.Multi-digit dual counters result from cascading several counter stages. The The stages are coupled by a carry output RCO (Ripple Carry Output) Connection with a control input ENT, with which the counter stage and the Have the carry output blocked. When cascading counter stages, the Carry output RCO of a lower level with control input ENT one higher level connected.

Der Übertragausgang RCO einer Zählstufe ist dann logisch eins, wenn der Steuereingang ENT und sämtliche Zähleingänge dieser Stufe logisch eins sind. Diese logische Verknüpfung wird mit Hilfe eines UND-Gatters realisiert. Dieses als Verknüpfungslogik ausgebildete UND-Gatter besitzt allerdings eine Laufzeit, die bei vielstufigen Zählern zu einer Reduzierung der maximal möglichen Zählfrequenz führt. The carry output RCO of a counter stage is logically one if the Control input ENT and all counter inputs of this level are logically one. These logical connection is realized with the help of an AND gate. This as Logic logic trained AND gate, however, has a term that at multistage counters leads to a reduction in the maximum possible counting frequency.

Gemäß der vorgenannten Veröffentlichung wird zur Erhöhung der möglichen Zählfrequenz vorgeschlagen, den Übertragsausgang der niederwertigsten Zählstufe parallel auf zweite Steuereingänge der höherwertigeren Zählstufen zu geben, und für diese höherwertigeren Zählstufen die Verbindung des Übertragsausgangs RCO mit dem Steuereingang ENT der nächsthöheren Stufe vorzusehen. Bei vielstufigen Zählern und hohen Zählimpulsfrequenzen wirkt sich jedoch die Verknüpfungslogik, d. h. das UND- Gatter der niederwertigsten Zählstufe negativ aus. Dieser RCO-Ausgangsimpuls der niederwertigsten und damit schnellsten Zählstufe ist für den gesamten Kaskadenzähler am kritischsten. Der RCO-Impuls hat die Dauer einer vollen Taktperiode, beispielsweise 10 ns bei einer Taktfrequenz von 100 MHz. Mit der Annahme, daß die typische Gatterlaufzeit eines UND-Gatters 5 ns und die Verzögerungszeit des letzten kippenden Flip-Flops der Zählstufe 4 ns beträgt, erscheint der RCO-Ausgangsimpuls der Zählstufe erst 9 ns später als der Zähl- bzw. Taktimpuls am Eingang der nächsten Zählstufe. Die verbleibende Zeit bis zum Eintreffen des nächsten Taktimpulses verletzt dann typischerweise die Setz-Zeit eines Flip-Flops der nächsten Zählstufe, d. h. die Zeit, in der ein Eingangssignal am Flip-Flop anliegen muß, um sicher übernommen zu werden. Nimmt man eine typische Setz-Zeit von 4 ns an, so begrenzen allein die Verzögerungszeiten und die Setz-Zeit der schnellsten Zählstufe die maximale Zählfrequenz auf 77 MHz. Dabei spielt es keine Rolle, daß die schnellste Zählstufe für sich allein für eine höhere Zählfrequenz als 100 MHz, beispielsweise für 125 MHz ausgelegt ist.According to the aforementioned publication, to increase the possible Counter frequency proposed, the carry output of the least significant counter stage to give in parallel to second control inputs of the higher-order counting stages, and for these higher-order count stages connect the carry output RCO to the Control input ENT of the next higher level must be provided. With multi-level counters and However, the logic logic affects high count pulse frequencies, i. H. this and- Gate of the least significant counter level negative. This RCO output pulse lowest and therefore fastest counter level is for the entire cascade counter most critical. The RCO pulse has the duration of a full clock period, for example 10 ns at a clock frequency of 100 MHz. Assuming that the typical gate run time of an AND gate 5 ns and the delay time of the last one the flip-flops of the counter is 4 ns, the RCO output pulse appears Counter stage only 9 ns later than the counter or clock pulse at the input of the next Counter level. The remaining time until the next clock pulse arrives is violated then typically the set time of a flip-flop of the next counter, i.e. H. the Time in which an input signal must be present at the flip-flop in order to be safely accepted will. If one assumes a typical setting time of 4 ns, only the limit Delay times and the setting time of the fastest counter level the maximum Count frequency to 77 MHz. It does not matter that the fastest count level for alone for a counting frequency higher than 100 MHz, for example 125 MHz is designed.

Aus Patent Abstracts of Japan, E-488, March 12, 1987, Vol. 11/No. 81 bzw. JP-A-61-2 36 214 ist ein Frequenzteiler bekannt, dessen Teilungsverhältnis über separate Eingänge eines Dualzählers einstellbar ist. Die Ausgänge mit Ausnahme des niederwertigsten Zählausgangs steuern in Verbindung mit einem von einem Flip-Flop rückgekoppelten Signal ein NAND-Gatter, das ausgangsseitig mit dem Dateneingang des Flip-Flops verbunden ist. Die nicht alle in gleicher Weise verschalteten Ausgänge des Zählers und die vorgesehene Rückkoppelschleife sind ungünstig im Hinblick auf das Stabilitätsverhalten und die optimale Auslegung der Leitbahnführungen im Hochfrequenzbereich.From Patent Abstracts of Japan, E-488, March 12, 1987, Vol. 11 / No. 81 or JP-A-61-2 36 214 discloses a frequency divider whose division ratio is separate Inputs of a dual counter is adjustable. The outputs except the least significant count output control in conjunction with one of a flip-flop fed back signal a NAND gate, the output side with the data input of the flip-flop is connected. The outputs are not all connected in the same way of the counter and the intended feedback loop are unfavorable with regard to that Stability behavior and the optimal design of the guideway guides in the High frequency range.

Der Erfindung liegt die Aufgabe zugrunde, eine Dualzählstufe der eingangs genannten Art anzugeben, mit der sich die maximale Zählfrequenz erhöhen läßt.The invention has for its object a dual counting stage of the aforementioned Specify the type with which the maximum counting frequency can be increased.

Diese Aufgabe wird mit den Merkmalen des Patentanspruches 1 gelöst. This object is achieved with the features of claim 1.

Die Erfindung hat den Vorteil, daß der RCO-Übertragsimpuls im wesentlichen gleichzeitig mit dem Kippen des letzten Zählausganges der Zählstufe zur Verfügung steht, ohne daß die Gatterlaufzeit der dem Übertragsausgang vorgeschalteten Verknüpfungslogik eine Rolle spielt. Damit läßt sich mit den Zahlen des vorstehenden Beispiels eine theoretische maximale Zählfrequenz von 125 MHz erreichen, die allerdings aufgrund unvermeidbarer Leitungslaufzeiten auf etwa 115 MHz reduziert wird. Diese Zählfrequenz reicht jedoch aus, um einen Zähler mit einer demgegenüber niedrigeren Zählfrequenz zu betreiben, ohne daß beispielsweise Setz-Zeiten von Flip- Flops kritisch werden.The invention has the advantage that the RCO carry pulse essentially available simultaneously with the tilting of the last counting output of the counting level stands without the gate runtime upstream of the carry output Linking logic plays a role. This can be done with the numbers of the above For example, reach a theoretical maximum counting frequency of 125 MHz however reduced to around 115 MHz due to unavoidable cable run times becomes. However, this counting frequency is sufficient to have a counter with a counter operate lower counting frequency without, for example, setting times of flip- Flops become critical.

Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Embodiments of the invention are characterized in the subclaims.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen näher erläutert, die in den Figuren der Zeichnung dargestellt sind. Es zeigtThe invention is explained in more detail below with the aid of exemplary embodiments which are shown in the figures of the drawing. It shows

Fig. 1 ein Prinzipschaltbild einer synchronen Dualzählstufe, Fig. 1 is a schematic diagram of a synchronous Dualzählstufe,

Fig. 2 ein Prinzipschaltbild einer Zählerkaskade mit vier Zählausgängen pro Zählstufe, Fig. 2 is a schematic diagram of a cascade counter with counting outputs four per counting stage,

Fig. 3 ein Impulsdiagramm zur Erläuterung der Wirkungsweise der erfindungsgemäßen Zählstufe und Fig. 3 is a timing diagram to explain the operation of the counter stage according to the invention and

Fig. 4 ein Prinzipschaltbild für den Aufbau einer Zählkaskade mit 32 Zählausgängen und 5 Zählstufen. Fig. 4 is a block diagram for the construction of a counting cascade with 32 counting outputs and 5 counting stages.

Gemäß Fig. 1 enthält die synchrone Dualzählstufe Toggle-Flip-Flops F0 bis F3, deren Ausgänge jeweils Zählausgänge Q0 bis Q3 der Zählstufe sind. Die Flip-Flops werden an ihrem Takteingang von Zählimpulsen CLK getaktet. Der Steuereingang T des niederwertigsten Toggle-Flip-Flops F0 liegt auf logischem Eins-Potential. Das Flip- Flop F0 ändert seinen Ausgangszustand, d. h. den Zählausgang Q0 von den Flip-Flops der Zählstufe am häufigsten. Ausgangsseitig ist F0 außer mit dem Zählausgang Q0 mit dem Steuereingang T des nächsthöherwertigeren Flip-Flops F1 verbunden. Um die Steuerbedingung für die synchrone Dualzählstufe zu erfüllen, nach der die Flip-Flops nur kippen dürfen, wenn alle niederwertigeren Zählausgänge logisch eins sind, ist den Steuereingängen T der nächsthöheren Flip-Flops F2 bzw. F3 jeweils ein UND-Gatter U1 bzw. U2 vorgeschaltet. Eingangsseitig werden diese Gatter U1 und U2 von den Ausgängen aller jeweils nächst niedrigeren Zähl-Flip-Flops gesteuert.Referring to FIG. 1, the synchronous Dualzählstufe toggle flip-flops F0 to F3 contains whose outputs are each count outputs Q0 to Q3 of the counter stage. The flip-flops are clocked at their clock input by counting pulses CLK. The control input T of the least significant toggle flip-flop F0 is at logic one potential. The flip-flop F0 changes its initial state, ie the counting output Q0 from the flip-flops of the counting stage most frequently. On the output side, F0 is connected to the control input T of the next higher flip-flop F1 in addition to the counting output Q0. In order to meet the control condition for the synchronous dual counter stage, according to which the flip-flops may only flip if all lower-order count outputs are logically one, the control inputs T of the next higher flip-flops F2 and F3 are each an AND gate U1 and U2 upstream. On the input side, these gates U1 and U2 are controlled by the outputs of all the next lower counting flip-flops.

Gemäß der Erfindung ist vorgesehen, daß der Übertragsausgang RCOL der Zählstufe nicht direkt mit der diesen Übertragsausgang steuernden Verknüpfungslogik U3 verbunden ist, sondern daß dazwischen ein Speicher-Flip-Flop bzw. ein Latch L geschaltet ist. Dieses Latch L kann beispielsweise durch ein D-Flip-Flop realisiert sein, das an seinem Takteingang von den Zählimpulsen CLK der Zählstufe getaktet wird. Das Speicher-Flip-Flop L wird so gesteuert, daß es unter Berücksichtigung parasitärer Laufzeiten gleichzeitig, d. h. im wesentlichen gleichzeitig mit dem letzten Zählausgang umkippt. Auf diese Weise läßt sich die Gatterlaufzeit der Verknüpfungslogik kompensieren. Vorzugsweise ist vorgesehen, daß der Setzeingang D des Speicher-Flip- Flops L bereits einen Takt vor dem Umkippen des niederwertigsten Flip-Flops F0 gesetzt wird. Zu diesem Zeitpunkt ist das niederwertigste Flip-Flop ausgangsseitig noch auf logisch null. Mit dem drauffolgenden Zählimpuls CLK, der den Ausgang des niederwertigsten Flip-Flops F0 auf logisch eins bringt, wird der Logikpegel am Setzeingang D des Speicher-Flip-Flops L an den Übertragsausgang RCOL übernommen. Schaltungstechnisch ist für die Steuerung des Latch L vorgesehen, daß die Verknüpfungslogik zur Steuerung des Übertragsausgangs durch ein UND-Gatter U3 gebildet wird, das eingangsseitig mit den Zählausgängen Q0 bis Q3 verbunden ist. Um das Setzen des Latch L vor dem Kippen des letzten Zählausganges Q0 zu realisieren, wird dieser Zählausgang Q0 invertiert auf den Eingang der Verknüpfungslogik U3 gegeben.According to the invention it is provided that the carry output RCOL of the counter stage not directly with the logic logic U3 controlling this carry output is connected, but that in between a memory flip-flop or a latch L is switched. This latch L can be implemented, for example, by a D flip-flop, which is clocked at its clock input by the counter pulses CLK of the counter stage. The memory flip-flop L is controlled so that it is parasitic Maturities simultaneously, d. H. essentially at the same time as the last counting output knock over. In this way, the gate runtime of the logic logic compensate. It is preferably provided that the set input D of the memory flip Flops L are already one clock before the least significant flip-flop F0 topples over is set. At this point, the least significant flip-flop is still on the output side to logic zero. With the subsequent CLK counting the output of the least significant flip-flops F0 brings to logic one, the logic level is at Set input D of the memory flip-flop L to the carry output RCOL accepted. In terms of circuitry, it is provided for the control of the latch L that the logic logic for controlling the carry output through an AND gate U3 is formed, which is connected on the input side to the counter outputs Q0 to Q3. Around to set the latch L before the last counting output Q0 is toggled, this counting output Q0 is inverted to the input of the logic logic U3 given.

Der Verlauf der Zählimpulse und der Übertragsimpulse RCOL gemäß der Anordnung nach Fig. 1 ist in Fig. 3 näher erläutert. Mit der positiven Flanke des für das Kippen des letzten Zählausgangs verantwortlichen Zählimpulses CLK wird der logische Eingangspegel der Flip-Flops F0 und L an deren Ausgang übernommen. Beide logischen Eingangspegel sind logisch eins, da der Eingang D des Latch L einen Taktimpuls zuvor gesetzt worden ist. Damit wirkt sich mit der steigenden Flanke des Taktsignals CLK nur noch die im wesentlichen gleiche Laufzeit der Flip-Flops F0 und L aus, die etwa 4 ns im zuvor erläuterten Zahlenbeispiel ist. Das bedeutet, daß 4 ns nach der positiven Flanke des Taktsignales CLK der Übertragsimpuls RCOL ebenfalls eine positive Flanke aufweist und auf logisch eins springt. Bis zur nächsten positiven Flanke des Taktsignals CLK verbleiben somit 6 ns, die größer als die Setz-Zeit eines Flips- Flops von 4 ns ist und somit die Setz-Zeit nicht verletzt.The course of the counting pulses and the carry pulses RCOL according to the arrangement according to FIG. 1 is explained in more detail in FIG. 3. With the positive edge of the counting pulse CLK responsible for the flipping of the last counting output, the logic input level of the flip-flops F0 and L is taken over at their output. Both logical input levels are logically one, since the input D of the latch L has been set one clock pulse before. With the rising edge of the clock signal CLK, only the essentially identical transit time of the flip-flops F0 and L has an effect, which is approximately 4 ns in the numerical example explained above. This means that 4 ns after the positive edge of the clock signal CLK, the carry pulse RCOL also has a positive edge and jumps to logic one. 6 ns thus remain until the next positive edge of the clock signal CLK, which is greater than the set time of a flip-flop of 4 ns and thus does not violate the set time.

Fig. 2 zeigt ein Prinzipschaltbild einer Zählerkaskade, bei der die niederwertigste Zählstufe Z0 erfindungsgemäß ausgebildet ist. Die höherwertigeren Zählstufen Z1 bis Zn-1 sind beispielsweise entsprechend der vorstehend genannten Veröffentlichung Tietze/Schenk ausgebildet. Dies ist zweckmäßig, weil die niederwertigste Zählstufe, wie erläutert, bezüglich ihres Zeitverhaltens am kritischsten ist, während die höherwertigen Zählstufen unkritisch sind. Die niederwertigste Zählstufe Z0 besitzt im Unterschied zur Anordnung gemäß Fig. 1 zwei Steuereingänge ENT und ENP. Eine intern vorgesehene logische Verknüpfung der beiden Eingänge, die beide logisch eins sind, wirkt ausgangsseitig auf die Steuereingänge der Zähl-Flip-Flops. Der Übertragsausgang RCOL der niederwertigsten Zählstufe ist parallel mit den Steuereingängen ENT der weiteren Zählstufen der Zählkaskade verbunden. Der Steuereingang ENP der zweiten niedrigsten Zählstufe liegt auf logisch eins, während die Steuereingänge ENP der nachfolgenden Zählstufen jeweils mit dem Übertragsausgang RCO der vorangegangenen Zählstufe verbunden sind. Im Ausführungsbeispiel gemäß Fig. 2 ist folglich die Gatterlauffzeit der Verknüpfungslogik U3 für den Übertragsausgang RCOL kompensiert, während die entsprechenden Gatterlaufzeiten für die Übertragsausgänge RCO nicht kompensiert sind. Fig. 2 is a schematic diagram showing a counter cascade, in which the least significant counter stage is configured according to the invention Z0. The higher order counters Z1 to Zn-1 are designed, for example, in accordance with the publication Tietze / Schenk mentioned above. This is expedient because the least significant counter stage, as explained, is the most critical with regard to its time behavior, while the most significant counter stages are not critical. In contrast to the arrangement according to FIG. 1, the least significant counter stage Z0 has two control inputs ENT and ENP. An internally provided logical combination of the two inputs, both of which are logically one, acts on the output side on the control inputs of the counter flip-flops. The carry output RCOL of the least significant counter stage is connected in parallel to the control inputs ENT of the other counter stages of the counting cascade. The control input ENP of the second lowest counter stage is at logic one, while the control inputs ENP of the subsequent counter stages are each connected to the carry output RCO of the previous counter stage. In the exemplary embodiment according to FIG. 2, the gate runtime of the logic logic U3 for the carry output RCOL is consequently compensated, while the corresponding gate runtimes for the carry outputs RCO are not compensated.

Da die Übertragsausgänge der langsamer zählenden Zählstufen Z1 bis Zn-1 kaskadiert sind, dauer der kürzeste Übertragsimpuls RCO solange, wie der niederwertigste Zählausgang Q4 der zweitniederwertigsten Zählstufe Z1 auf logischem Eins-Potential ist. Mit Bezug auf das bereits mehrfach herangenzogene Zahlenbeispiel schaltet das niederwertigeste Flip-Flop der Zählstufe Z1 mit der durch den Faktor 2⁴ dividierten Taktfrequenz CLK, d. h. mit 125 MHZ/16, also ungefähr 8 MHz. Die kürzeste Dauer eines Übertragsimpulse RCO der Zählstufe Z1 beträgt daher 0,5/8 MHz, d. h. etwa 62 ns. Damit sind alle der Zählstufe Z1 nachgeordneten höherwertigeren Zählstufen längst bereit, wenn auf ihre Steuereingänge ENT der Übertragsimpuls RCOL der niederwertigsten Zählstufe mit der Dauer von 10 ns für das Weiterzählen gegeben wird.Since the carry outputs of the slower counting stages Z1 to Zn-1 cascade the shortest carry pulse RCO lasts as long as the least significant Counting output Q4 of the second least significant counter stage Z1 at logic one potential is. With reference to the numerical example already used several times, that switches least significant flip-flop of counter stage Z1 with that divided by the factor 2⁴ Clock frequency CLK, i. H. at 125 MHz / 16, which is about 8 MHz. The shortest duration a carry pulse RCO of counter Z1 is therefore 0.5 / 8 MHz, d. H. about 62 ns. This means that all higher-order counting stages downstream of counting stage Z1 have long been ready when on its control inputs ENT the carry pulse RCOL least significant counter stage with the duration of 10 ns for further counting is given.

Fig. 4 zeigt ein Ausführungsbeispiel zur Realisierung eines 32-Bit-Zählers mit Hilfe von programmierbaren Logikanordnungen. Dabei ist vorgesehen, die niederwertigste Zählstufe SO als 6-Bit-Zählstufe erfindungsgemäß mit einer komensierten Verknüpfungslogik und Übertragsimpulsen RCOL auszubilden. Die nachfolgenden Zählstufen S1 bis S3 weisen ebenfalls jeweils 6 Bit und konventionelle Übertragsausgänge RCO sowie Steuereingänge ENT und ENP auf. Die letzte Zählstufe S4 umfaßt 8 Bit und benötigt keinen Übertragsausgang mehr. Der Übertragsausgang RCOL der Zählstufe SO liegt parallel an den jeweiligen Steuereingängen ENT der Zählstufen S1 bis S4. Die Steuereingänge ENT und ENP der Zählstufe SO sowie ENP der Zählstufe S1 liegen auf logischem Eins-Potential. Die Übertragsausgänge der Zählstufen S1 bis S3 sind jeweils mit dem Steuereingang ENP der nachfolgenden Zählstufen S2 bis S4 verbunden. Die Erfindung ermöglicht es, die mehrstufige Zählerkaskade gemäß Fig. 4 im Vergleich zum Stand der Technik mit einer wesentlich höheren maximalen Zählfrequenz zu betreiben. Fig. 4 shows an embodiment for the realization of a 32-bit counter with the aid of programmable logic arrays. It is provided that the least significant counter stage SO is designed as a 6-bit counter stage according to the invention with a compensated logic logic and carry pulses RCOL. The subsequent counter stages S1 to S3 also each have 6 bits and conventional carry outputs RCO and control inputs ENT and ENP. The last counter stage S4 comprises 8 bits and no longer requires a carry output. The carry output RCOL of the counter stage SO is connected in parallel to the respective control inputs ENT of the counter stages S1 to S4. The control inputs ENT and ENP of counter level SO and ENP of counter level S1 are at logic one potential. The carry outputs of the counter stages S1 to S3 are each connected to the control input ENP of the subsequent counter stages S2 to S4. The invention makes it possible to operate the multistage counter cascade according to FIG. 4 with a significantly higher maximum counting frequency compared to the prior art.

Claims

1.Cascadable dual counter stage with flip-flops, the outputs of which are each counter outputs of the counter stage, which are clocked with synchronous counter pulses and which are only controlled by a control input if all lower-order counter outputs are logically one, and with a carry output that is different from one Counter outputs connected AND gate is controlled, characterized in that the least significant counting output (Q0) is inverted and the more significant counting outputs (Q1, Q2, Q3) are non-inverted at the inputs of the AND gate (U3), which one of the synchronous counts ( CLK) clocked memory flip-flop (L) is connected downstream, which changes its output state substantially simultaneously with the least significant counting output (Q0).

2. Dual counter stage according to claim 1, characterized in that the memory flip-flop (L) is a D flip-flop.

3. Dual counter stage according to claim 1 or 2, characterized, use as the least significant counter (Z0; S0) in one Meter cascade (Z0-Zn-1; S0-S4).

4. Dual counter stage according to claim 3, characterized in that the carry output (RCOL) of the dual counter stage (Z0; S0) in parallel with the control inputs (ENT) of the others Counter levels of the meter cascade is connected.

5. Use of a dual counter according to one of the previous claims in a meter cascade with several Dual count levels.