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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung,
und insbesondere eine Halbleiterspeichervorrichtung unter Verwendung
einer Mehrzahl von Taktsignalen.
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Beschreibung
des verwandten Sachstands
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Im
Allgemeinen weist eine Halbleiterspeichervorrichtung einen Zeilenbetrieb
und einen Spaltenbetrieb auf. Bei dem Zeilenbetrieb empfängt die Halbleiterspeichervorrichtung
eine Zeilenadresse und einen Zeilenbefehl und wählt eine Wortleitung aus, die
der Zeilenadresse einer Mehrzahl von Wortleitungen in einem Kernbereich
entspricht. Bei dem Spaltenbetrieb empfängt die Halbleiterspeichervorrichtung
eine Spaltenadresse und einen Spaltenbefehl und wählt eine
oder mehrere Bitleitungen aus, die der Spaltenadresse einer Mehrzahl
von Bitleitungen in dem Kernbereich entsprechen. Zugriffsdaten werden
durch die ausgewählten
Wortleitungen und Bitleitungen bestimmt. Bei dem Spaltenbetrieb
gibt die Halbleiterspeichervorrichtung die Zugriffsdaten nach außerhalb
der Vorrichtung aus. In typischer Weise weist der Spaltenbetrieb
einen Lesebetrieb und einen Schreibbetrieb auf.
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In
jüngerer
Zeit führt
die Halbleiterspeichervorrichtung die Zeilen- und Spalten-Betriebsschritte synchronisiert
zu einem Taktsignal aus, d.h. einem Systemtaktsignal, das von einem
Taktgenerator eines Systems bereitgestellt ist. Insbesondere gibt
die Halbleiterspeichervorrichtung einen oder mehrere Datensätze synchronisiert
zu dem Taktsignal aus. Jedoch weist die Halbleiterspeichervorrichtung
eine ausreichende Zeitspanne zum Ausgeben der Zugriffsdaten von
dem Kernbereich zu einem externen Ziel während des Spaltenbetriebs nicht
auf, da die Zugriffsdaten ein Bit oder mehr sein können.
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Um
das Problem zu lösen,
führt die
Halbleiterspeichervorrichtung einen Daten-Prefetch-Betrieb durch. Der
Daten-Prefetch-Betrieb besteht darin, dass die Halbleiterspeichervorrichtung
die Zugriffsdaten in eine Datenausgabeschaltung überträgt, bevor die Zugriffsdaten
zu einem externen Ziel ausgegeben werden. Dann, wenn die Zugriffsdaten
ausgegeben werden, gibt die Halbleiterspeichervorrichtung die Zugriffsdaten
synchronisiert zu dem Taktsignal aus. In typischer Weise wird der
Daten-Prefetch-Betrieb synchronisiert zu einem Übergang des Taktsignals durchgeführt. Die
Geschwindigkeit des Daten-Prefetch-Betriebs wird durch eine Frequenz des Taktsignals
bestimmt. Deswegen kann, wenn die Frequenz des Taktsignals höher wird,
die Geschwindigkeit des Prefetch-Betriebs schneller werden.
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Wie
oben beschrieben, entspricht ein Zyklus des Spaltenbetriebs der
Halbleiterspeichervorrichtung nicht einer Periode des Taktsignals.
Der Zyklus des Spaltenbetriebs entspricht zwei Perioden, vier Perioden
oder acht Perioden des Taktsignals. Beispielsweise wird in dem Fall
der Halbleiterspeichervorrichtung gemäß einer Spezifikation für einen
Doppeldatenraten-Synchron-Schreiblesespeicher (DDR-SRAM) der Spaltenbetrieb
während
zweier Perioden des Taktsignals durchgeführt, und 2-Bit-Daten werden
durch den Prefetch-Betrieb vorab geholt. In dem Fall einer DDR-2-SRAM
oder einer DDR3-SRAM-Spezifikation
wird der Spaltenbetrieb während
vier Perioden und acht Perioden des Taktsignals durchgeführt, und
4-Bit-Daten und 8-Bit-Daten werden jeweils durch den Prefetch-Betrieb vorab geholt.
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Unter
Bezugnahme wird eine Intervallperiode zwischen einem Spaltenbetrieb
und einem nächsten
Spaltenbetrieb als "tCCD" bei DDR-SRAM, DDR2-SRAM
und DDR3-SRAM-Spezifikationen
bezeichnet. Deswegen ist "tCCD" ein minimales Intervall,
nach welchem die Halbleiterspeichervorrichtung einen Spaltenbefehl
und eine Spaltenadresse nach einem Empfangen eines vorherigen Spaltenbefehls und
einer vorherigen Spaltenadresse empfängt und den Spaltenbetrieb
durchführt.
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Zusammenfassung
der Erfindung
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In Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt, welche aufweist: Durchführen eines ersten Betriebsschritts
zum Eingeben und Ausgeben von Daten im Ansprechen auf ein erstes
Taktsignal, das eine erste Frequenz aufweist; und Durchführen eines
zweiten Betriebsschritts zum Speichern und Auslesen der Daten in
einem Kernblock im Ansprechen auf ein zweites Taktsignal, das eine
zweite Frequenz aufweist, wobei die erste Frequenz unterschiedlich
von der zweiten Frequenz ist.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt, welche aufweist: eine Betriebseinheit zum Speichern
erster Daten für
einen Schreibbetrieb oder zum Auslesen zweiter Daten für einen
Lesebetrieb im Ansprechen auf ein erstes Taktsignal, das eine erste
Frequenz aufweist; und eine Dateneingabe-/-ausgabeeinheit zum Eingeben
der ersten Daten von einer externen Quelle oder zum Ausgeben der
zweiten Daten zu einem externen Ziel im Ansprechen auf einen zweiten Takt,
der eine zweite Frequenz aufweist, wobei die erste Frequenz unterschiedlich
von der zweiten Frequenz ist.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt, welche aufweist: eine Betriebstakt-Erzeugungseinheit
zum Erzeugen eines Betriebstakts im Ansprechen auf ein erstes externes
Taktsignal, das eine erste Frequenz aufweist; eine Datentakt-Erzeugungseinheit
zum Erzeugen eines Datentakts im Ansprechen auf ein zweites externes
Taktsignal, das eine zweite Frequenz aufweist; eine Betriebseinheit
zum Speichern erster Daten für
einen Schreibbetrieb oder zum Auslesen zweiter Daten für einen
Lesebetrieb im Ansprechen auf den Betriebstakt; und eine Dateneingabe-/-Ausgabeeinheit
zum Empfangen der ersten Daten von einer externen Quelle oder zum
Ausgeben der zweiten Daten zu einem externen Ziel im Ansprechen
auf den Datentakt, wobei die erste Frequenz unterschiedlich von
der zweiten Frequenz ist.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer
Halbleiterspeichervorrichtung bereitgestellt, welches aufweist:
Empfangen eines Schreibbefehls und von Adressen im Ansprechen auf
einen Betriebstakt, der eine erste Frequenz aufweist; Empfangen
von Daten von einer externen Quelle im Ansprechen auf einen Datentakt,
der eine zweite Frequenz aufweist; und Speichern der Daten in Zellen,
die den Schreibbefehl und den Adressen entsprechen im Ansprechen
auf den Betriebstakt.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer
Halbleiterspeichervorrichtung bereitgestellt, welches aufweist:
Empfangen eines Lesebefehls und von Adressen im Ansprechen auf einen
Betriebstakt, der eine erste Frequenz aufweist; Auslesen von Daten
von Zellen, die dem Lesebefehl und den Adressen entsprechen, im
Ansprechen auf den Betriebstakt; und Ausgeben der Daten zu einem
externen Ziel im Ansprechen auf einen Datentakt, der eine zweite
Frequenz aufweist.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt, welche aufweist: eine Datenstrobesignal-Erzeugungseinheit zum
Erzeugen eines internen Datenstrobesignals im Ansprechen auf ein
Datenstrobesignal für
einen Schreibbetrieb und zum Erzeugen eines Lesedatenstrobesignals
für einen
Lesebetrieb im Ansprechen auf einen Datentakt; eine Betriebseinheit
zum Speichern erster Daten für
den Schreibbetrieb oder zum Auslesen zweiter Daten für den Lesebetrieb
im Ansprechen auf einen Betriebstakt; und eine Dateneingabe-/-Ausgabeeinheit zum
Empfangen der ersten Daten von einer externen Quelle im Ansprechen
auf das interne Datenstrobesignal und zum Ausgeben des zweiten Takts
zu einem externen Ziel im Ansprechen auf den Datentakt.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung
bereitgestellt, welche aufweist: eine Betriebstakt-Erzeugungseinheit
zum Erzeugen eines Betriebstakts im Ansprechen auf ein erstes externes
Taktsignal, das eine erste Frequenz aufweist; eine Datentakt-Erzeugungseinheit
zum Erzeugen eines Datentakts im Ansprechen auf einen zweiten externen
Takt, der eine zweite Frequenz aufweist; eine Datenstrobesignal-Erzeugungseinheit zum
Erzeugen eines internen Datenstrobesignals im Ansprechen auf ein
Datenstrobesignal für
einen Schreibbetrieb und zum Erzeugen eines Datenstrobesignals für einen
Lesebetrieb im Ansprechen auf den Datentakt; eine Betriebseinheit
zum Speichern erster Daten für
einen Schreibbetrieb und zum Auslesen zweiter Daten für einen
Lesebetrieb im Ansprechen auf den Betriebstakt; und eine Dateneingabe-/-ausgabeeinheit
zum Empfangen der ersten Daten von einer externen Quelle im Ansprechen
auf das interne Datenstrobesignal und zum Ausgeben des zweiten Takts
zu einem externen Ziel im Ansprechen auf den Datentakt, wobei die
erste Frequenz unterschiedlich von der zweiten Frequenz ist.
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In Übereinstimmung
mit einer weiteren Ausführungsform
der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer
Halbleiterspeichervorrichtung bereitgestellt, welches aufweist:
Empfangen eines Lesebefehls und von Adressen im Ansprechen auf einen
Betriebstakt, der eine erste Frequenz aufweist; Auslesen von Daten,
die in Zellen gespeichert sind, die dem Lesebefehl und den Adressen
entsprechen, im Ansprechen auf den Betriebstakt; Erzeugen eines
Datenstrobesignals unter Verwendung eines Datentakts, der eine zweite
Frequenz aufweist; und Ausgeben der Daten zu einem externen Ziel
im Ansprechen auf das Datenstrobesignal, wobei der erste Takt unterschiedlich
zu dem zweiten Takt ist.
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Kurze Beschreibung
der Zeichnungen
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Die
obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung
werden aus der folgenden Beschreibung bevorzugter Ausführungsformen,
die in Verbindung mit den zugehörigen
Zeichnungen zu nehmen sind, offensichtlich werden. In den Zeichnungen
zeigen:
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1 ein
Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung;
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2A ein
Zeitgebungsdiagramm für
einen Schreibbetrieb der Halbleiterspeichervorrichtung in 1;
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2B ein
Zeitgebungsdiagramm für
einen Lesebetrieb der Halbleiterspeichervorrichtung in 1;
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3 ein
Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung;
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4A ein
Zeitgebungsdiagramm für
einen Schreibbetrieb der Halbleiterspeichervorrichtung in 3;
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4B ein
Zeitgebungsdiagramm für
einen Lesebetrieb der Halbleiterspeichervorrichtung in 3;
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5 ein
Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung;
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6A ein
Zeitgebungsdiagramm für
einen Lesebetrieb der Halbleiterspeichervorrichtung in 5;
und
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6B ein
Zeitgebungsdiagramm für
einen Lesebetrieb der Halbleiterspeichervorrichtung in 5.
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Detaillierte
Beschreibung der Erfindung
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Nachstehend
wird eine Halbleiterspeichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung
im Detail unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben
werden.
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1 zeigt
ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung. Die Halbleiterspeichervorrichtung enthält eine
Takterzeugungseinheit 10, eine Datenstrobesignal-Erzeugungseinheit 20,
eine Zugriffssignal-Eingabeeinheit 30, eine Dateneingabeschaltung 40,
eine Eingabe-Prefetch-Einheit 50,
einen Kernblock 60, eine Ausgabe-Prefetch-Einheit 70 und
einen Datenausgabeeinheit 80.
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Die
Takterzeugungseinheit 10 empfängt einen externen Takt CLK
und erzeugt einen internen Takt ICLK und einen DLL-Takt DLL_CLK.
Die Takterzeugungseinheit 10 enthält eine interne Taktpuffereinheit 12 und
eine DLL-Takterzeugungseinheit 14. Die interne Taktpuffereinheit 12 empfängt den
externen Takt CLK, um den internen Takt ICLK aus zugeben. Die DLL-Takterzeugungseinheit 14 empfängt den
externen Takt CLK, um den DLL-Takt DLL_CLK zu erzeugen. Der DLL-Takt
DLL_CLK ist ein Takt, der um eine programmierte Zeit verzögert ist,
um eine Differenzzeit zwischen einer Ausgangszeitgebung von Daten
und der Übergangsflanke
des externen Takts CLK einzustellen.
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Die
Datenstrobe-Erzeugungseinheit 20 enthält eine Daten strobesignal-Eingabeeinheit 22 und eine
Datenstrobesignal-Ausgabeeinheit 24. Die Datenstrobesignal-Eingabeeinheit 22 empfängt ein
Datenstrobesignal DQS, das von einer externen Quelle bereitgestellt
ist, um ein internes Datenstrobesignal DS_CLK zu erzeugen, das einen
Pegel einer internen Betriebsspannung aufweist. Die Datenstrobesignal-Ausgabeeinheit 24 gibt
den DLL-Takt DLL_CLK als das Datenstrobesignal DQS aus.
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Die
Zugriffssignal-Eingabeeinheit 30 enthält eine Befehlsdecodiereinheit 31 und
eine Adresseingabeeinheit 32. Die Befehlsdecodiereinheit 31 empfängt und
decodiert Befehlssignale, z.B. /CS, /RAS und CKE, im Ansprechen
auf den internen Takt ICLK und erzeugt interne Befehlssignale in
dem Kernblock 60. Die Adresseingabeeinheit 32 empfängt und
decodiert eine Adresse A<0:n> und eine Bankadresse BA<0:i>, die von einer externen
Quelle eingegeben werden, um eine interne Adresse und eine interne Bankadresse
in dem Kernblock 60 zu erzeugen.
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Die
Dateneingabeeinheit 40 empfängt Daten DI[0:m] durch das
Eingabe/Ausgabekissen DQ PAD, die von einer externen Quelle im Ansprechen
auf das interne Datenstrobesignal DS_CLK eingegeben werden, um interne
Daten MI auszugeben.
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Die
Eingabe-Prefetch-Einheit 50 holt die internen Daten MI
vorab und richtet die internen Daten MI in Daten 4MI parallel im
Ansprechen auf das interne Datenstrobesignal DS_CLK aus, und gibt
die Daten 4MI im Ansprechen auf den internen Takt ICLK in den Kernblock 60 aus.
Die Eingabe-Prefetch-Einheit 50 kann die internen Daten
MI in die Daten 4MI parallel im Ansprechen auf den internen Takt
ICLK ausrichten. Der Kernblock 60 enthält eine Banksteuereinheit 61,
eine Mehrzahl von Bänken 62,
eine Bitleitungs-Erfassungsverstärkereinheit 63,
ein Modusregister 64, einen Zeilendecoder 65,
einen Spaltenadresszähler 66 und
einen Spaltendecoder 67. Der Kernblock 60 gibt
Daten, die der internen Adresse und der internen Bankadresse entsprechen,
im Ansprechen auf die internen Befehlssignale von der Eingabe-Prefetch-Einheit 50 oder
in die Ausgabe-Prefetch-Einheit 70 ein
oder aus.
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Die
Ausgabe-Prefetch-Einheit 70 holt die Daten von dem Kernblock 60 im
Ansprechen auf den internen Takt ICLK; richtet die vorab geholten
Daten in serielle Daten im Ansprechen auf den internen Takt ICLK
aus; gibt die seriellen Daten in die Datenausgabeeinheit 80 im
Ansprechen auf den DLL-Takt DLL_CLK aus. Die Ausgabe-Prefetch-Einheit 70 richtet
die vorab geholten Daten in serielle Daten im Ansprechen auf den
DLL-Takt DLL_CLK aus. Die Datenausgabeeinheit 80 gibt die
seriellen Daten als Ausgangsdaten DO[0:m] über das Eingabe/Ausgabekissen
DQ PAD im Ansprechen auf den DLL-Takt DLL_CLK aus.
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2A zeigt
ein Zeitgebungsdiagramm für einen
Schreibbetrieb der Halbleiterspeichervorrichtung in 1.
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In
dem Fall des Schreibbetriebs erzeugt die interne Takterzeugungseinheit 12 zunächst den
internen Takt ICLK unter Verwendung des externen Takts CLK. Eine
Frequenz des internen Takts ICLK ist die gleiche wie jene des externen
Takts CLK. Die Befehlsdecodiereinheit 31 empfängt die
Befehlssignale, z.B. CS/ und /RAS und CKE, und erzeugt das interne Befehlssignal,
d.h. einen internen Schreibbefehl für den Schreibbetrieb. Die Adresseingabeeinheit 32 erzeugt
die interne Adresse und die interne Bankadresse in dem Kernblock 60 unter
Verwendung einer Adresse A<0:n> und einer Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden.
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Eingangdaten
DI[0:m] werden über
das Eingangs/Ausgangskissen DQ PAD in die Dateneingabeeinheit 40 im
Ansprechen auf den Übergang
des Datenstrobesignals DQS eingegeben. Die Datenstrobesignal-Eingabeeinheit 22 erzeugt
das interne Datenstrobesignal DS_CLK unter Verwendung des Datenstrobesignals
DQS. Das interne Datenstrobesignal DS_CLK weist einen Übergang
im Ansprechen auf eine steigende Flanke und eine fallende Flanke des
Datenstrobesignals DQS auf.
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Die
Dateneingabeeinheit 40 überträgt die Eingangsdaten
DI[0:m] als die internen Daten MI zu der Eingabe-Prefetch-Einheit 50 im
Ansprechen auf einen Übergang
des internen Datenstrobesignals DS_CLK. Die Eingabe-Prefetch-Einheit 50 richtet
die internen Daten MI in die Daten 4MI parallel im Ansprechen auf
das interne Datenstrobesignal DS_CLK aus und gibt die Daten 4MI
im Ansprechen auf den internen Takt ICLK aus. Der Kernblock 60 schreibt
die Daten 4MI in Zellen, die der internen Adresse entsprechen.
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Unter
Bezugnahme ist eine Schreiblatenz WL in 2A eine
Zeitperiode zwischen einer Eingabezeit eines Befehls für einen
Schreibbetrieb und einer Eingabezeit von Daten für den Schreibbetrieb in das
Dateneingabe-/-ausgabekissen DQ PAD. In typischer Weise ist die
Schreiblatenz WL als "WL
= AL + CL – 1" spezifiziert. Üblicherweise
wird die additive Latenz als "AL" abgekürzt, und
die CAS-Latenz wird als "CL" in den DDR2- oder
den DDR3-Spezifikationen abgekürzt.
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Wie
oben beschrieben, verwendet die Halbleiterspeichervorrichtung das
interne Datenstrobesignal DS_CLK, das aus dem Datenstrobesignal
DQS als ein Referenzsignal abgeleitet wird, wenn Daten eingegeben
und in Paralleldaten ausgerichtet werden. Alternativ verwendet die
Halbleiterspeichervorrichtung den internen Takt ICLK, der aus dem
externen Takt CLK abgeleitet ist, als ein Referenzsignal, wenn Befehlssignale
und Adressen eingegeben werden und ein Schreibbefehl durchgeführt wird.
Das interne Datenstrobesignal DS_CLK und der interne Takt ICLK weisen
die gleiche Frequenz auf.
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2B zeigt
ein Zeitgebungsdiagramm für einen
Lesebetrieb der Halbleiterspeichervorrichtung in 1.
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In
dem Fall des Lesebetriebs erzeugt die interne Takterzeugungseinheit 12 den
internen Takt ICLK unter Verwendung des externen Takts CLK. Die DLL-Takterzeugungseinheit 14 erzeugt
den DLL-Takt DLL_CLK. Der DLL-Takt DLL_CLK ist ein Takt, der um
die programmierte Zeit verzögert
ist, wie oben beschrieben. Eine Frequenz des internen Takts ICLK und
des DLL-Takts DLL_CLK ist die gleiche wie jene des externen Takts
CLK.
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Die
Befehlsdecodiereinheit 31 empfängt die Befehlssignale, z.B.
/CS und /RAS und CKE, und erzeugt das interne Befehlssignal, d.h.
einen internen Lesebefehl für
den Lesebetrieb. Die Adresseingabeeinheit 32 erzeugt die
interne Adresse und die interne Bankadresse in dem Kernblock 60 unter
Verwendung der Adresse A<0:n> und der Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden.
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Der
Kernblock 60 gibt Daten 4M, die der Adresse A<0:n> und der Bankadresse
BA<0:i> entsprechen, in die
Ausgabe-Prefetch-Einheit 70 ein.
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Die
Ausgabe-Prefetch-Einheit 70 empfängt die Daten 4M parallel im
Ansprechen auf den internen Takt ICLK und richtet die Daten 4M in
Daten MO in Reihe im Ansprechen auf den DLL-Takt DLL_CLK aus. Die
Datenausgabeeinheit 80 gibt die Daten MO als die Ausgangsdaten
DO[0:m] über
das Eingang/Ausgangskissen DQ PAD im Ansprechen auf den DLL-Takt
DLL_CLK aus. Die Datenstrobesignal-Ausgabeeinheit 24 erzeugt
das Datenstrobesignal DQS unter Verwendung des DLL-Takts DLL_CLK über ein
Datenstrobesignalkissen DOQ_PAD. Die Ausgangszeitgebung der Ausgangsdaten
DO[0:m] ist mit dem Übergang
des Datenstrobesignals DQS synchronisiert.
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Unter
Bezugnahme ist ein Leselatenz RL eine Zeitperiode zwischen einer
Eingabezeit eines Befehls für
einen Lesebetrieb und einer Ausgabezeit von Daten für den Lesebetrieb
in das Dateneingangs/Ausgangskissen DQ PAD. In typischer Weise ist
die Leselatenz RL spezifiziert als "RL = AL + CL" in der DDR2- und der DDR3-Spezifikation.
In 2B ist die Halbleierspeichervorrichtung auf AL
= 0 und CL = 3 gesetzt. Dann ist die CAS-Latenz CL gleich der Leselatenz
RL.
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Wie
oben beschrieben, verwendet die Halbleiterspeichervorrichtung den
DLL-Takt DLL_CLK, wenn sie die Ausgangsdaten ausgibt und den DLL-Takt
DLL_CLK als das Datenstrobesignal DQS ausgibt. Alternativ verwendet
die Halbleiterspeichervorrichtung den internen Takt ICLK, der aus
dem externen Takt CLK abgeleitet ist, als ein Referenzsignal, wenn
Befehlssignale und Adressen eingegeben werden und ein Lesebetrieb
durchgeführt
wird. Ferner weisen der DLL-Takt DLL_CLK und der interne Takt ICLK
die gleiche Frequenz auf.
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Zusammenfassend
führt die
Halbleiterspeichervorrichtung den Schreibbetrieb oder den Lesebetrieb
unter Verwendung von Referenzsignalen durch, die die gleiche Frequenz
aufweisen, d.h. den DLL-Takt DLL_CLK, den internen Takt ICLK und
das internen Datenstrobesignal DS_CLK.
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Andererseits
führt die
Halbleiterspeichervorrichtung in typischer Weise den Schreibbetrieb
oder den Lesebetrieb für
mehr als eine Periode durch. Das heißt, dass dann, wenn die Halbleiterspeichervorrichtung
den Schreibbetrieb oder den Lesebetrieb durchführt, zwei oder mehrere Zyklen
der Referenzsignale benötigt
werden. Wann immer die Referenzsignale einen Übergang aufweisen, verbraucht
die Halbleiterspeichervorrichtung eine Menge Energie. Im Übrigen führt eine
Halbleiterspeichervorrichtung nach dem Stand der Technik nicht bei
jedem Übergang
der Referenzsignale sinnvolle Betriebsschritte durch. Deswegen verschwendet
die Halbleiterspeichervorrichtung nach dem Stand der Technik unnötig Energie
bei jedwedem Übergang
der Referenzsignale.
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Um
eine Datenübertragungsrate
zu erhöhen, muss
die Frequenz der Referenzsignale erhöht werden. Wenn die Frequenz
der Referenzsignale höher wird,
wird die unnötige
Energie höher.
Wegen dem Übergang
der Referenzsignale, bei dem die Halbleiterspeichervorrichtung irgendeinen
sinnvollen Betrieb nicht durchführt,
wird die verbrauchte Energie höher.
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Um
das obige Problem zu lösen,
verwenden die Halbleiterspeichervorrichtungen gemäß der nächsten Ausführungsform
der vorliegenden Erfindung zwei Referenzsignale, die jeweils unterschiedliche
Frequenzen aufweisen.
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3 zeigt
ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung.
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Die
Halbleiterspeichervorrichtung enthält eine Betriebstakt-Erzeugungseinheit 120,
eine Datentakt-Erzeugungseinheit 140, einen Betriebsblock 200 und
eine Dateneingabe-/-ausgabeschaltung 300.
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Die
Betriebstakt-Erzeugungseinheit 120 empfängt den ersten externen Takt
TCLK und erzeugt einen internen Betriebstakt TCKLI. Eine Frequenz
des internen Betriebstakts TCLKI ist die gleiche wie jene des ersten
externen Takts TCLK. Die Datentakt-Erzeugungseinheit 140 empfängt den zweiten
externen Takt DCLK und erzeugt einen Datentakt DCLKI. Eine Frequenz
des Datentakts DCLK ist die gleiche wie jene des zweiten externen
Takts DCLKI. Jedoch ist die Frequenz des zweiten externen Takts
DCLK höher
als jene des ersten externen Takts TCLK.
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Der
Betriebsblock 200 führt
einen Betrieb im Ansprechen auf den Betriebstakt TCLKI durch. Insbesondere
gibt der Betriebsblock 200 Daten für den Lesebetrieb in die Dateneingabe/-Ausgabeschaltung 300 aus
und empfängt
Daten für
den Lesebetrieb von der Dateneingabe-/-ausgabeschaltung 300 im
Ansprechen jeweils auf den Betriebstakt TCLKI. Der Betriebsblock 200 enthält eine
Zugriffssignal-Eingabeeinheit 220 und einen Kernblock 240.
Die Zugriffsignal-Eingabeeinheit 220 enthält eine
Befehlsdecodiereinheit 221 und eine Adresseingabeeinheit 222.
Die Befehlsdecodiereinheit 221 empfängt und decodiert Befehlssignale,
z.B. CS/, /RAS und CKE, im Ansprechen auf den Betriebstakt TCLKI
und erzeugt interne Befehlssignale in dem Kernblock 240.
Die Adresseingabeeinheit 222 empfängt und decodiert eine Adresse
A<0:n> und eine Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden, um eine interne Adresse und eine interne
Bankadresse in dem Kernblock 240 zu erzeugen. Der Kernblock 240 enthält eine
Banksteuereinheit 241, eine Mehrzahl von Bänken 242,
eine Bitleitungs-Erfassungsverstärkereinheit 243,
ein Modusregister 244, einen Zeilendecoder 245,
einen Spaltenadresszähler 246 und
einen Spaltendecoder 247. Der Kernblock 240 gibt
Daten, die der internen Adresse und der internen Bankadresse entsprechen,
im Ansprechen auf die internen Befehlssignale von oder in die Dateneingabe-/-ausgabeschaltung 300 jeweils
ein oder aus.
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Die
Dateneingabe-/-ausgabeschaltung 300 enthält eine
Dateneingabeeinheit 320, eine Dateneingabe-Prefetch-Einheit 340,
eine Datenausgabe-Prefetch-Einheit 360 und eine Datenausgabeeinheit 380.
Die Dateneingabeeinheit 320 empfängt Daten DI[0:m] über ein
Eingabe/Ausgabekissen DQ PAD, die von einer externen Quelle im Ansprechen auf
den Datentakt DLKI eingegeben werden, um externe Daten MI auszugeben.
Die Eingabe- Prefetch-Einheit 340 holt
die internen Daten MI vorab und richtet die internen Daten MI in
Daten 4MI parallel im Ansprechen auf den Datentakt DCLKI aus und gibt
die Daten 4MI im Ansprechen auf den Betriebstakt TCKLI in den Kernblock 240 aus.
Die Eingabe-Prefetch-Einheit 340 kann
die internen Daten MI in Daten 4MI parallel im Ansprechen auf den
Betriebstakt TCLKI ausrichten. Die Ausgabe-Prefetch-Einheit 360 holt
die Daten von dem Kernblock 240 im Ansprechen auf den Betriebstakt
TCLKI vorab; richtet die vorab geholten Daten in serielle Daten im
Ansprechen auf den Betriebstakt TCLKI aus; gibt die seriellen Daten
in die Datenausgabeeinheit 380 im Ansprechen auf den Datentakt
DCLKI aus. Die Ausgabe-Prefetch-Einheit 360 kann die vorab
geholten Daten in die seriellen Daten im Ansprechen auf den Datentakt
DCLKI ausrichten. Die Datenausgabeeinheit 380 gibt die
seriellen Daten als Ausgangsdaten DO[0:m] über die Eingabe/Ausgabekissen
DQ PAD im Ansprechen auf den Datentakt DCLKI aus. Die Eingabe-Prefetch-Einheit 340 und
die Ausgabe-Prefetch-Einheit 360 ändern ein Referenzsignal, um
die Daten zu übertragen
und zu handhaben. Das heißt,
dass die Eingabe-Prefetch-Einheit 340 den Datentakt DCLKI
in den Betriebstakt TCLKI als ein Referenzsignal ändert, um
die Daten zu handhaben. Die Ausgabe-Prefetch-Einheit 360 ändert den
Betriebstakt TCLKI in den Datentakt DCLKI als ein Referenzsignal,
um die Daten zu übertragen.
Dies wird als ein Domänenkreuzbetrieb
bezeichnet.
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Zusammenfassend
empfängt
die Halbleiterspeichervorrichtung gemäß der zweiten Aüsführungsform
zwei Referenzsignale, d.h. den ersten externen Takt TCLK und den
zweiten externen Takt DCLK, die voneinander unterschiedliche Frequenzen aufweisen.
Der erste externe Takt TCLK wird auf einen Eingang von Befehlssignalen
und Adressen und für
einen Kernblock, der eine Mehrzahl von Zellen aufweist, angewandt.
Der zweite externe Takt DCLK wird auf Eingangs- und Ausgangsdaten
angewandt.
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Zusätzlich kann
die Halbleiterspeichervorrichtung ein Referenzsignal empfangen und
sie teilt das eine Referenzsignal in zwei oder mehrere interne Referenzsignale
und wendet die geteilten Referenzsignale dann auf geeignete Betriebsschritte
für einen Datenzugriff
an. In diesem Fall kann die Halbleiterspeichervorrichtung eine Teilereinheit
zum Teilen einer Frequenz eines Signals aufweisen.
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4A zeigt
ein Zeitgebungsdiagramm für einen
Schreibbetrieb der Halbleiterspeichervorrichtung in 3 In
dem Fall des Schreibbetriebs erzeugt die Betriebstakt-Erzeugungseinheit 120 zunächst den
Betriebstakt TCLKI unter Verwendung des ersten externen Takts TCLK.
Eine Frequenz des Betriebstakts TCLK ist die gleiche wie jene des
ersten externen Takts TCLK. Die Datentakt-Erzeugungseinheit 140 erzeugt
den Datentakt DCLKI unter Verwendung des zweiten externen Takts
DCLK. Eine Frequenz des Datentakts DCLK ist die gleiche wie jene
des zweiten externen Takts DCLK. Die Frequenz des zweiten externen
Takts DCLK ist höher
als jene des ersten externen Takts TCLK. Bei dieser Veranschaulichung
ist die Frequenz des zweiten externen Takts DCLK zwei Mal so hoch
wie jene des ersten externen Takts TCLK. Deswegen ist die Frequenz
des Datentakts DCLKI zwei Mal so hoch wie jene des ersten externen
Takts TCLKI.
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Die
Befehlsdecodiereinheit 221 empfängt die Befehlssignale, z.B.
/CS und /RAS und CKE, und erzeugt den internen Schreibbefehl für den Schreibbetrieb.
Die Adresseneingabeeinheit 222 erzeugt die interne Adresse
und die interne Bankadresse in dem Kernblock 240 unter
Verwendung einer Adresse A<0:n> und einer Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden.
-
Eingangsdaten
DI[0:m] werden über
das Eingangs/Ausgangskissen DQ PAD in die Dateneingabeeinheit 320 im
Ansprechen auf den Übergang
des zweiten externen Takts DCLK eingegeben. Die Takteingabeeinheit 320 überträgt die Eingangsdaten DI[0:m]
als die internen Daten MI in die Eingabe-Prefetch-Einheit 320 im
Ansprechen auf einen Übergang des
Datentakts DCLKI. Die Eingabe-Prefetch-Einheit 340 richtet
die internen Daten MI in die Daten 4MI parallel im Ansprechen auf
den Datentakt DCLKI aus und gibt die Daten 4MI im Ansprechen auf
den Betriebstakt DCLKI aus. Der Kernblock 240 schreibt
die Daten 4MI in Zellen, die der internen Adresse entsprechen.
-
Wie
oben beschrieben, verwendet die Halbleiterspeichervorrichtung den
Datentakt DCLKI, der von dem zweiten externen Takt DCLK abgeleitet
ist, als ein Referenzsignal, wenn Daten eingegeben werden und in
Paralleldaten ausgerichtet werden. Alternativ ver wendet die Halbleiterspeichervorrichtung den
Betriebstakt TCLKI, der von dem ersten externen Takt TCLK abgeleitet
ist, als ein Referenzsignal, wenn Befehlssignale und Adressen eingegeben
werden und ein Schreibbetrieb durchgeführt wird.
-
4B zeigt
ein Zeitgebungsdiagramm für einen
Lesebetrieb, der Halbleiterspeichervorrichtung in 3.
-
In
dem Fall des Lesebetriebs erzeugt die Betriebstakt-Erzeugungseinheit 120 den
Betriebstakt TCLKI unter Verwendung des ersten externen Takts TCLK.
Eine Frequenz des Betriebstakts TCLK ist die gleiche wie jene des
ersten Takts TCLK. Die Datentakt-Erzeugungseinheit 140 erzeugt
den Datentakt DCLKI unter Verwendung des zweiten externen Takts
DCLK. Eine Frequenz des Datentakts DCLK ist die gleiche wie jene
des zweiten externen Takts DCLK. Die Frequenz des zweiten externen
Takts DCLK ist höher
als jene des ersten externen Takts TCKL. In dieser Veranschaulichung
ist die Frequenz des zweiten externen Takts DCLK zwei Mal so hoch wie
jene des ersten externen Takts TCLK. Deswegen ist die Frequenz des
Datentakts DCLKI zwei Mal so hoch wie jene des ersten externen Takts
TCLKI.
-
Die
Befehlsdecodiereinheit 221 empfängt die Befehlssignale, z.B.
/CS und /RAS und CKE, und erzeugt den internen Lesebefehl für den Lesebetrieb. Die
Adresseneingabeeinheit 222 erzeugt die interne Adresse
und die interne Bankadresse in dem Kernblock 240 unter
Verwendung einer Adresse A<0:n> und einer Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden.
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Der
Kernblock 240 gibt Daten 4MO, die der Adresse A<0:n> und der Bankadresse
BA<0:i> entsprechen, in die
Ausgabe-Prefetch-Einheit 360 ein.
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Die
Ausgabe-Prefetch-Einheit 360 empfängt die Daten 4MO parallel
im Ansprechen auf den Betriebstakt TCLK und richtet die Daten 4MO
in Daten MO in Reihe im Ansprechen auf den Datentakt DCLKI aus.
Die Datenausgabeeinheit 380 gibt die Daten MO als die Ausgangsdaten
DO[0:m] über
das Eingabe/Ausgabekissen DQ PAD im Ansprechen auf den Datentakt
DCLKI aus.
-
Eine
Korrelation zwischen den Frequenzen des ersten externen Takts TCLK
und des zweiten externen Takts DCLK wird als die Bitzahl zum vorab
holen von Daten bestimmt. Beispielsweise kann, wie oben beschrieben,
in dem Fall eines 4-Bit-Prefetch Betriebs die Frequenz des zweiten
externen Takts DCLK zwei Mal so hoch wie jene des ersten externen Takts
TCLK sein. Ferner kann in einem Fall eines 8-Bit-Prefetch Betriebs
die Frequenz des zweiten externen Takts DCLK vier Mal so hoch wie
jene des ersten externen Takts TCLK sein.
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Wie
oben beschrieben, verwendet die Halbleiterspeichervorrichtung den
Datentakt DCLKI, der aus dem zweiten externen Takt TCLK abgeleitet
ist, wenn die Ausgangsdaten ausgegeben werden. Die Halbleiterspeichervorrichtung
verwendet den Betriebstakt TCLK, der aus dem ersten externen Takt TCLK
abgeleitet ist, als ein Referenzsignal, wenn Befehlssignale und
Adressen eingegeben werden und ein Lesebetrieb durchgeführt wird.
-
Zusammenfassend
führt die
Halbleiterspeichervorrichtung den Schreibbetrieb oder den Lesebetrieb
unter Verwendung zweier Referenzsignale durch, die unterschiedliche
Frequenzen zueinander aufweisen, d.h. des Datentakts DCLKI und des
Betriebstakts TCKLI.
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Wenn
die Frequenz des zweiten externen Takts DLCK in einem Zustand eines
Fixierens der Frequenz des ersten externen Takts TLCK angehoben
wird, wird eine Datenübertragungsrate
der Halbleiterspeichervorrichtung angehoben, und der unnötige Energieverbrauch
wird gleichzeitig verringert. Das heißt, dass die Rate einer Dateneingabe/ausgabe bestimmt
wird, die Frequenz des zweiten externen Takts DLCK zu sein, und
der Betrieb zum Zugreifen auf Daten ist effektiv die Frequenz des
ersten externen Takts TCLK, der eine relativ niedrigere Frequenz aufweist.
Deswegen kann in dem Kernbereich ein unnötiger Energieverbrauch aus
dem Übergang
des Betriebstakts verringert werden.
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Daneben
kann, weil die Halbleiterspeichervorrichtung einen Lesebetrieb oder
einen Schreibbetrieb im Ansprechen auf den ersten externen Takt TCLK
durchführt,
der eine relativ niedrige Frequenz aufweist, eine Spanne einer Einstellzeit
und einer Haltezeit zum Übertragen
von Daten in der Halbleiterspeichervorrichtung erhöht werden.
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5 zeigt
ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung.
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Die
Halbleiterspeichervorrichtung enthält eine Betriebstakt-Erzeugungseinheit 120,
eine Datentakt-Erzeugungseinheit 140, einen Betriebsblock 200,
eine Dateneingabe-/-ausgabeschaltung 300A und
eine Datenstrobesignal-Erzeugungseinheit 400.
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Die
Betriebstakt-Erzeugungseinheit 120 empfängt den ersten Takt TCLK und
erzeugt einen internen Betriebstakt TCKLI. Eine Frequenz des internen
Betriebstakts TCLKI ist die gleiche wie jene des ersten externen
Takts TCLK. Die Datentakt-Erzeugungseinheit 140 empfängt den
zweiten externen Takt DCLK und erzeugt einen Datentakt DCLKI. Eine Frequenz
des Datentakts DCLK ist die gleiche wie jene des zweiten externen
Takts DCLKI. Jedoch ist die Frequenz des zweiten externen Takts
DCLK höher
als jene des ersten externen Takts TCLK.
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Die
Datenstrobesignal-Erzeugungseinheit 400 enthält ein Datenstrobesignal-Eingabeeinheit 420 und
eine Datenstrobesignal-Ausgabeeinheit 440. Die Datenstrobesignal-Eingabeeinheit 420 empfängt ein
Datenstrobesignal DQS, das von einer externen Quelle bereitgestellt
wird, um ein internes Datenstrobesignal DS_CLK zu erzeugen. Die
Datenstrobesignal-Ausgabeeinheit 440 gibt den Datentakt DLL_CLK
als das Datenstrobesignal DQS aus. Die Halbleiterspeichervorrichtung
in 6 verwendet das Datenstrobesignal
DQS zum Eingeben oder Ausgeben von Daten. Eine Frequenz des Datenstrobesignals
DQS ist die gleiche wie jene des zweiten externen Takts DCLK.
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Der
Betriebsblock 200 führt
einen Betrieb im Ansprechen auf den Betriebstakt TCLKI durch. Insbesondere
gibt der Betriebsblock 200 Daten für den Lesebetrieb in die Dateneingabe-/-ausgabeschaltung 300A aus
und empfängt
Daten für
den Schreibbetrieb von der Dateneingabe-/-ausgabeschaltung 300A im Ansprechen
jeweils auf den Betriebstakt TCLKI. Der Betriebsblock enthält eine
Zugriffssignal-Eingabeeinheit 220 und einen Kernblock 240.
Die Zugriffssignal-Eingabeeinheit 220 enthält eine
Befehlsdecodereinheit 221 und eine Adresseingabeeinheit 222.
Die Befehlsdecodiereinheit 221 empfängt und decodiert Befehlssignale,
z.B. /CS, /RAS und CKE, im Ansprechen auf den Betriebstakt TCLKI
und erzeugt interne Befehlssignale in dem Kernblock 240.
Die Adresseingabeeinheit 222 empfängt und decodiert eine Adresse
A<0:n> und eine Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden, um eine interne Adresse und eine interne
Bankadresse in dem Kernblock 240 zu erzeugen. Der Kernblock 240 enthält eine
Banksteuereinheit 241, eine Mehrzahl von Bänken 242,
eine Bitleitungs-Erfassungsverstärkereinheit 243,
ein Modusregister 244, einen Zeilendecoder 245,
einen Spaltenadresszähler 246 und
einen Spaltendecoder 247. Der Kernblock 240 gibt
Daten entsprechend der internen Adresse und der internen Bankadresse
im Ansprechen auf die internen Befehlssignale von oder in die Dateneingabe-/-ausgabeschaltung 300 jeweils
ein oder aus.
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Die
Dateneingabe-/-ausgabeschaltung 300A enthält eine
Dateneingabeeinheit 320A, eine Dateneingabe-Prefetch-Einheit 340A,
eine Datenausgabe-Prefetch-Einheit 360 und eine Datenausgabeeinheit 380.
Die Dateneingabeeinheit 320A empfängt Daten DI[0:m] über ein
Eingang/Ausgangskissen DQ PAD, die von einer externen Quelle eingegeben
werden, im Ansprechen auf das interne Datenstrobesignal DS_CLK,
um interne Daten MI auszugeben. Die Eingabe-Prefetch-Einheit 340A holt
die internen Daten MI vorab und richtet die internen Daten MI in
Daten 4MI parallel im Ansprechen auf das interne Datenstrobesignal
DS_CLK aus und gibt die Daten 4MI im Ansprechen auf den Betriebstakt
TCLKI in den Datenblock 240 aus. Die Eingabe-Prefetch-Einheit 340A richtet
die internen Daten MI in Daten 4MI parallel im Ansprechen auf den
Betriebstakt TCLKI aus. Die Ausgabe-Prefetch-Einheit 360 holt die
Daten von dem Kernblock 340 vorab im Ansprechen auf den
Betriebstakt TCLKI; richtet die vorab geholten Daten in serielle
Daten im Ansprechen auf den Betriebstakt TCLKI aus; gibt die seriellen
Daten in die Datenausgabeeinheit 380 im Ansprechen auf
den Datentakt DCLKI aus. Die Ausgabe-Prefetch-Einheit 360 richtet die
vorab geholten Daten in die seriellen Daten im Ansprechen auf den
Datentakt DCLKI aus. Die Datenausgabeeinheit 380 gibt die
seriellen Daten als Ausgangsdaten DO[0:m] über das Eingangs/Ausgangskissen
DQ PAD im Ansprechen auf den Datentakt DCLKI aus.
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Zusammenfassend
empfängt
die Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform
drei Referenzsignale, d.h. den ersten externen Takt TCLK, den zweiten
exter nen Takt DCLK und das Datenstrobesignal DQS, die voneinander
unterschiedliche Frequenzen aufweisen. In dieser Veranschaulichung
ist beschrieben, dass der zweite externe Takt DCLK und das Datenstrobesignal
DQS die gleiche Frequenz aufweisen. Der erste externe Takt TCLK
wird auf eine Eingabe von Befehlssignalen und Adressen und für einen
Kernblock, der eine Mehrzahl von Zellen aufweist, angewandt. Der
zweite externe Takt DCLK wird auf einen Ausgangsbetrieb von Daten
angewandt. Der dritte externe Takt DQS wird auf Eingangsdaten angewandt.
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Zusätzlich kann
die Halbleiterspeichervorrichtung nur ein Referenzsignal empfangen
und teilt das eine Referenzsignal in zwei oder mehrere interne Referenzsignale
und wendet dann die geteilten Signale auf geeignete Betriebsschritte
für einen
Datenzugriff an. In diesem Fall kann die Halbleiterspeichervorrichtung
eine Teilereinheit zum Teilen einer Frequenz eines Signals aufweisen.
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6A zeigt
ein Zeitgebungsdiagramm für einen
Schreibbetrieb der Halbleiterspeichervorrichtung in 5.
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In
dem Fall des Schreibbetriebs erzeugt die Betriebstakt-Erzeugungseinheit 120 zunächst den Betriebstakt
TCLKI unter Verwendung des ersten externen Takts TCLK. Eine Frequenz
des Betriebstakts TCLK ist die gleiche wie jene des ersten externen Takts
TCLK. Die Datentakt-Erzeugungseinheit 140 erzeugt den Datentakt
DCLKI unter Verwendung des zweiten externen Takts DCLK. Eine Frequenz
des Datentakts DCLK ist die gleiche wie jene des zweiten externen
Takts DCLK. Die Frequenz des zweiten externen Takts DCLK ist höher als
jene des ersten externen Takts TCLK. In dieser Veranschaulichung
ist die Frequenz des zweiten externen Takts DCLK zwei Mal so hoch
wie jene des ersten externen Takts TCLK. Deswegen ist die Frequenz
des Datentakts DCLKI zwei Mal so hoch wie jene des ersten externen
Takts TCLKI.
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Eingangsdaten
DI[0:m] werden über
das Eingangs/Ausgangskissen DQ PAD in die Dateneingabeeinheit 320A im
Ansprechen auf den Übergang des
Datenstrobesignals DQS eingegeben. Die Datenstrobesignal-Eingabeeinheit 420 erzeugt
das interne Datenstrobesignal DS_CLK unter Verwendung des Datenstrobesignals
DQS. Das interne Datenstrobesignal DS_CLK weist einen Übergang
im Ansprechen auf eine steigende Flanke und eine fallende Flanke
des Datenstrobesignals DQS auf.
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Die
Befehlsdecodiereinheit 221 empfängt die Befehlssignale, z.B.
/CS und /RAS und CKE, und erzeugt den internen Schreibbefehl für den Schreibbetrieb.
Die Adresseingabeeinheit 222 erzeugt die interne Adresse
und die interne Bankadresse in dem Kernblock 240 unter
Verwendung einer Adresse A<0:n> und einer Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden.
-
Die
Dateneingabeeinheit 320A überträgt die Eingangsdaten DI[0:m]
als die internen Daten MI zu der Eingabe-Prefetch-Einheit 340A im
Ansprechen auf einen Übergang
des internen Datenstrobesignals DS_CLK. Die Eingabe-Prefetch-Einheit 340A richtet die
internen Daten MI in die Daten 4MI parallel im Ansprechen auf das
interne Datenstrobesignal DS_CLK aus und gibt die Daten 4MI im Ansprechen
auf den Betriebstakt TCLKI aus. Der Kernblock 240 schreibt die
Daten 4MI in Zellen, die der internen Adresse entsprechen.
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Wie
oben beschrieben verwendet die Halbleiterspeichervorrichtung das
interne Datenstrobesignal DS_CLK, das aus dem Datenstrobesignal
abgeleitet ist, als ein Referenzsignal, wenn Daten eingegeben werden
und in Paralleldaten ausgerichtet werden.
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Alternativ
verwendet die Halbleiterspeichervorrichtung den Betriebstakt TCLKI,
der aus dem ersten externen Takt TCLK abgeleitet wird, als ein Referenzsignal,
wenn Befehlssignale und Adressen eingegeben werden und ein Schreibbetrieb
durchgeführt
wird.
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6B zeigt
ein Zeitgebungsdiagramm für einen
Lesebetrieb der Halbleiterspeichervorrichtung in 5.
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In
dem Fall des Lesebetriebs erzeugt die Betriebstakt-Erzeugungseinheit 120 den
Betriebstakt TCLKI unter Verwendung des ersten externen Takts TCLK.
Eine Frequenz des Betriebstakts TCLK ist die gleiche wie jene des
ersten externen Takts TCLK. Die Datentakt-Erzeugungseinheit 140 erzeugt
den Datentakt DCLKI unter Verwendung des zweiten externen Takts
DCLK. Eine Frequenz des Datentakts DCLK ist die gleiche wie jene
des zweiten externen Takts DCLK. Die Frequenz des zweiten externen Takts
DCLK ist höher
als jene des ersten externen Takts DCLK. In dieser Veranschaulichung
ist die Frequenz des zweiten externen Takts DCLK zwei Mal so hoch
wie jene des ersten Takts TCLK. Deswegen ist die Frequenz des Datentakts
DCLKI zwei Mal so hoch wie jene des ersten externen Takts TCLKI.
-
Die
Befehlsdecodiereinheit 221 empfängt die Befehlssignale, z.B.
/CS und /RAS und CKE, und erzeugt den internen Lesebefehl für den Lesebetrieb. Die
Adresseingabeeinheit 222 erzeugt die interne Adresse und
die interne Bankadresse in dem Kernblock 240 unter Verwendung
einer Adresse A<0:n> und einer Bankadresse
BA<0:i>, die von einer externen
Quelle eingegeben werden.
-
Der
Kernblock 240 gibt Daten 4MO, die der Adresse A<0:n> und der Bankadresse
BA<0:i> entsprechen, in die
Ausgabe-Prefetch-Einheit 360 aus.
-
Die
Ausgabe-Prefetch-Einheit 360 empfängt die Daten 4MO parallel
im Ansprechen auf den Betriebstakt TCLK und richtet die Daten 4MO
in Daten MO in Reihe im Ansprechen auf den Datentakt DCLKI aus.
Die Datenausgabeeinheit 380 gibt die Daten MO als die Ausgangsdaten
DO[0:m] über
das Eingangs/Ausgangskissen DQ PAD im Ansprechen auf den Datentakt
DCLKI aus.
-
Wie
oben beschrieben, verwendet die Halbleiterspeichervorrichtung den
Datentakt DCLKI, der aus dem zweiten externen Taktsignal TCLK abgeleitet
ist, wenn sie die Ausgangsdaten ausgibt. Ferner verwendet die Halbleiterspeichervorrichtung
den Betriebstakt TCLK, der aus dem ersten externen Takt TCLK abgeleitet
ist, als ein Referenzsignal, wenn Befehlssignale und Adressen eingegeben
werden und ein Lesebetrieb durchgeführt wird.
-
Zusammenfassend
führt die
Halbleiterspeichervorrichtung den Schreibbetrieb oder den Lesebetrieb
unter Verwendung von drei Referenzsignalen durch, d.h. dem Datentakt
DCLKI, dem Betriebstakt TCLKI und dem internen Datenstrobesignal DS_CLK.
-
Wenn
die Frequenz des zweiten externen Takts DLCK in einem Zustand eines
Fixierens der Frequenz des ersten externen Takts TLCK angehoben
wird, wird eine Datenübertragungsrate
der Halbleiterspeichervorrichtung angehoben, und der unnötige Energieverbrauch
wird gleichzeitig verringert. Das heißt, dass die Rate einer Dateneingabe/ausgabe durch
die Frequenz des zweiten externen Takts DLCK bestimmt wird, und
der Betrieb zum Zugreifen auf Daten ist effektiv die Frequenz des
ersten externen Takts TCLK, der eine relativ niedrigere Frequenz aufweist.
Deswegen kann in dem Kernbereich ein unnötiger Energieverbrauch von
dem Übergang
des Betriebstakts verringert werden.
-
Daneben
kann, weil die Halbleiterspeichervorrichtung einen Lesebetrieb oder
einen Schreibbetrieb im Ansprechen auf den ersten externen Takt TCLK
durchführt,
der eine relativ niedrigere Frequenz aufweist, eine Spanne einer
Einrichtzeit und einer Haltezeit zum Übertragen von Daten in der Halbleiterspeichervorrichtung
erhöht
werden.
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Obwohl
die oben beschriebene Halbleiterspeichervorrichtung offenbart ist,
ist es möglich,
verschiedene Alternativen, Modifikationen und Äquivalente zu verwenden. Beispielsweise
erkennen Fachleute, dass das Blockdiagramm, das in Verbindung mit
den 3 und 5 beschrieben ist, und die Frequenzdifferenzen
zwischen Referenzsignalen in dem Kontext jedweden Typs einer Logikschaltung eingesetzt
werden können.
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Die
vorliegende Erfindung enthält
Gegenstände,
die sich auf die koreanische Patentanmeldung Nr. 2005-90964 und
2005-31956, eingereicht bei dem koreanischen Patentamt am 29. September 2005
bzw. am 7. April 2006, beziehen, wobei der gesamte Inhalt davon
hierin unter Bezugnahme eingeschlossen ist.
-
Während die
vorliegenden Erfindung bezüglich
bestimmter Ausführungsformen
beschrieben worden ist, wird es für Fachleute offensichtlich
sein, dass verschiedene Änderungen
und Modifikationen ausgeführt
werden können,
ohne von dem Grundgedanken und Umfang der Erfindung, wie sie in
den folgenden Ansprüchen
definiert ist, abzuweichen.