DE3490015C2

DE3490015C2 -

Info

Publication number: DE3490015C2
Application number: DE3490015T
Authority: DE
Inventors: John J. Sunnyvale Calif. Us Zasio; Larry Cupertino Calif. Us Cooke
Original assignee: Storage Technology Partners II
Current assignee: Storage Technology Partners II
Priority date: 1983-01-25
Filing date: 1984-01-23
Publication date: 1993-09-16
Also published as: JPS60500357A; DE3490015T1; US4495629A; CA1199685A; WO1984003012A1; JPH0736508B2

Description

Die Erfindung betrifft den Entwurf von hochintegrierten (LSI) und sehr hoch integrierten (VLSI) Schaltkreisen für Schaltungs bausteine, die komplementäre Metalloxidhalbleitertechnologie (CMOS) verwenden. Insbesondere betrifft die Erfindung den Ent wurf einer verbesserten CMOS-Schaltung, welche einen Latch und ein Schieberegister konbiniert, um eine Zeitbeschränkung auszu schalten, die bei bekannten Entwürfen solcher Schaltungen vor handen waren.

Die Zentraleinheit (CPU) eines großen Computersystems besteht im allgemeinen aus Latches, einer kombinatorischen Logik und einem Taktsystem. Die Latches sind in Gruppen angeordnet, welche manchmal Register genannt werden und entsprechen der Größe des im Computersystem verwendeten Wortes (ein "Wort" ist eine vor gegebene Anzahl von Bits). Zwischen den Gruppen der Latches befindet sich eine konbinatorische Logik, d. h. Logikschaltungen, welche keine Daten speichern.

Am Ende eines Taktzyklus, der auch der Beginn des nächsten Takt zyklus ist, werden die Daten am Ausgang des Schaltnetzes in einer Gruppe von Latches gespeichert. Diese Daten erscheinen am Ausgang der Gruppe von Latches und daher am Eingang der kombina torischen Logik, die an die Ausgänge der Gruppe von Latches angeschlossen ist. Die Logikschaltung führt die gewünschte logi sche Funktion mit den Daten durch und am Ende des Taktzyklus wird die Ausgabe der Schaltlogik in der nächsten Gruppe von Latches gespeichert. Dieser Vorgang wird beim Betrieb des Compu tersystems immer wieder wiederholt; d. h. Daten werden von einer kombinatorischen Logik verarbeitet, gespeichert, zur nächsten Gruppe eine kombinatorischen Logik weitergeleitet, verarbeitet, gespeichert usw . . Durch die Entwicklung von LSI und VLSI Technology sind Computer systeme physisch kleiner geworden. Die Verfügbarkeit von einer großen Anzahl von Logikschaltungen in kleinen Paketen ermöglich te es dem Computerkonstrukteur, in dem Computer Besonderheiten vorzusehen, welche die Zuverlässigkeit und Prüfbarkeit des Sy stems erhöhen. Eine solche Besonderheit wäre vor der Verfügbar keit von LSI und VLSI als zu teuer angesehen worden.

Ein heute bei großen Computersystemen übliche Besonderheit ist ein "abfragbarer Latch" (scannable latch). Ein abfragbarer Latch ist ein Latch, der durch die Verwendung eines geeigneten Taktsignals in eine Stufe eines Schieberegisters umgewandelt werden kann. Der ab fragbare Latch gestattet es ferner, daß der Inhalt des erhal tenen Schieberegisters "abgefragt" wird, indem der Inhalt zur Überprüfung herausgeschoben wird. Das Schieberegister und daher der Latch können auch mit neuen Inhalten beladen werden, indem neue Daten hineingeschoben werden.

Wenn die oben beschriebenen Latches in dem Aufbau vorgesehen werden, dann lassen sich ausgewählte Gruppen zur Bildung von Schieberegistern miteinander verbinden. Zu jeder Zeit können die korrekten Zeitsignale den Betrieb der CPU stoppen und die In halte der Latches zur Überprüfung an eine Bedienerkonsole des Computers herausschieben; oder es kann eine bekannte Gruppe von Daten von der Computerkonsole in die Latches geschoben werden. Es ist überflüssig zu erwähnen, daß diese Fähigkeit ein lei stungsfähiges Merkmal zum Überprüfen eines Großcomputers dar stellt. Wird beispielsweise festgestellt, daß die Instruktion zur Division mit Fließkomma das falsche Resultat gibt, dann können die betroffenen Latches mit einer bekannten Gruppe von Zahlen beladen werden, indem ihnen bekannte Zahlen eingegeben werden. Man kann dann der CPU gestatten, die Rechnung jeweils mit einem Zyklus je Zeit durchzuführen. Am Ende jedes Zyklus können die Inhalte der Latches herausgeschoben und überprüft wer den. Wenn die Latches das richtige Ergebnis haben, kann dieses wieder in die Latches zurückgeschoben werden und der CPU wird es dann gestattet, den nächsten Zyklus zu durchlaufen. Dieser Vor gang setzt sich fort, bis ein unrichtiges Ergebnis festgestellt wird. Auf diese Weise kann der für das unrichtige Ergebnis ver antwortliche Schaltkreis leicht gefunden und ausgetauscht wer den. Demgegenüber kann ohne diese Prüfmöglichkeit die Isolierung der fehlerhaften Schaltung sehr schwierig sein, weil die Schal tung sehr groß ist und weil viele Taktzyklen bei der Division mit Fließkomma betroffen sind.

Mit Hilfe der CMOS VLSI Technologie ist es möglich, ein zu all gemeinen Zwecken dienendes Register (GPR) auf einem einzigen Chip herzustellen. Ein GPR ist, wie sein Name schon sagt, ein zur allgemeinen Zwecken dienendes Register, das je nach Bedarf überall in einer CPU zur vorübergehenden Speicherung von Daten verwendet werden kann. Da das Einzelchip GPR verhältnismäßig billig ist und nur wenig Platz einnimmt, läßt es sich leicht in großen Computersystemen verwenden; vor der Entwicklung von LSI und VLSI war jedoch ein GPR Register als zu teuer angesehen.

Ein GPR kann, wie dies weiter unten erläutert wird zur Speiche rung des Verlaufs der Inhalte der Latches verwendet werden. Dieser Verlauf kann wiederum verwendet werden, um Schaltkreis fehler aufgrund von zufälligen Fehlern zu isolieren und andere Fehlererkennungsfunktionen durchzuführen. Beispielsweise am Ende eines 20-Taktzyklus, wenn die Ausgaben der kombinatorischen Logik in die Latches geladen werden, können einige bestimmte dieser Ausgaben auch in die benachbarten GPRs geladen werden. Während sich somit die Inhalte der Latches mit jedem Zyklus ver ändern, enthalten die GPRs eine Verlaufsgeschichte der vorherge henden Inhalte der Latches. Ferner kann eine Fehlererkennungs logik in die kombinatorische Logik eingebaut sein, z. B. können Paritätsbits dem Wort hinzugefügt werden, es kann eine Paritäts erzeugungs- und Prüfschaltung zu der kombinatorischen Logik hin zugefügt werden und die Ausgaben von redundanten Schaltungen können zugefügt und ihre Ausgaben überprüft werden, um zu sehen, ob sie identisch sind.

Somit kann, unter Heranziehung des Beispiels der obigen Division mit Fließkomma, der Betrieb der CPU angehalten werden und die Datenwörter aus den GPRs, die vier Zyklen vorher gespeichert wurden, können in die geeigneten Latches geladen werden, falls die Fehlererkennungsschalter einen Fehler nach dem vierten Zy klus der Berechnung erkennt und zu dem Zeitpunkt kann die CPU erneut gestartet werden. Falls der Fehler durch ein Zufallsver sagen verursacht wurde, beispielsweise durch einen Störimpuls in der Versorgungsspannung, dann wird ein zweiter Anlauf bei der Durchführung der Berechnung erfolgreich sein. Dieses erneute Versuchen erhöht die Zuverlässigkeit des Systems wesentlich, da viele Fehler Zufallsfehler und somit korrigierbare Fehler sind.

Wird jedoch der Fehler durch ein Schaltkreisversagen hervorgeru fen, dann tritt er wieder auf und die entsprechenden Latches können dann von der Bedienungsperson bei einem Versuch zur Iso lierung der fehlerhaften Schaltung abgefragt werden.

Obgleich das obige Fehlererkennungsverfahren die Zuverlässigkeit und Überprüfbarkeit des Computersystems wesentlich verbessert, ist leider nur der halbe Taktzyklus typischerweise für das Er kennen solcher Fehler verfügbar. Dies wird weiter unten näher erläutert. Es beruht jedoch im wesentlichen auf der Tatsache, daß das Taktsignal sich in einem vorgegebenen Zustand befinden muß, wenn der CPU-Betrieb angehalten wird. Reicht diese Zeit (wenn sich der Taktimpuls in seinem vorgegebenen Zustand befin det) nicht aus, um die Fehler zu entdecken, dann muß die Takt periode verlängert werden, was den Betrieb des Computersystems verlangsamt. Was daher neben anderen Dingen gebraucht wird, ist ein Mittel zur Erkennung der Fehler zu jeder Zeit während des Taktzyklus, um dadurch die Arbeitsgeschwindigkeit des Computer systems nicht auf Kosten der Zuverlässigkeit herabzusetzen.

Aus der US-PS 42 93 319 is eine Master-Slave-Latch-Schaltung bekannt, bei der die Daten direkt in den Slave-Teil übertragen werden, ohne daß sie durch den Master-Teil der Schaltung laufen, wenn diese Schaltung mit einem Schieberegister verbunden ist.

Aufgabe der Erfindung ist es, eine abfragbare CMOS-Latch-Schal tung zu schaffen, die eine Fehlererkennung, eine Fehleranzeige während des gesamten Taktzyklus und eine Korrekturmöglichkeit ohne Beeinträchtigung und Begrenzung der Arbeitsgeschwindigkeit des Computersystems, in welchem die Latch-Schaltung verwendet wird, ermöglicht.

Zur Lösung dieser Aufgabe dienen die Merkmale des Patentan spruchs 1.

Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.

Die Erfindung wird nun in Verbindung anhand von Figuren näher erläutert. Es zeigen:

Fig. 1a und 1b eine Logikschaltung und ein Taktdiagramm für eine bekannte CMOS-Latchschaltung;

Fig. 2a, 2b und 2c eine Logikschaltung einer Kombination einer Schaltung aus einem CMOS-Latch-Schieberegi ster, eine für die Latch/Schieberegisterschaltung er forderliche Taktimpuls-Dekodierschaltung und die an wendbaren Zeitdiagramme;

Fig. 3 eine Logikschaltung einer verbesserten Kombination von Latch/Schieberegisterschaltung;

Fig. 4 die Verwendung der Kombination von Latch/Schieberegi sterschaltungen beim Aufbau eines modernen Computersy stems;

Fig. 5a und 5b sind jeweils logische Schaltungen und Takt diagramme für eine Taktimpuls-Verkürzungsschaltung; und

Fig. 6a und 6b logische Schaltungen und Taktimpulsdiagramme für eine kombinierte Latch/Schieberegisterschaltung, die gemäß einer zweckmäßigen Ausführungsform der vor liegenden Erfindung gebaut ist.

Um die vorliegende Erfindung besser zu verstehen, werden zu nächst bekannte Latchschaltungen und bekannte Konbinationen von Latches und Schieberegistern in Verbindung mit den Fig. 1a und 2a erläutert.

Fig. 1a ist eine Logikdarstellung eines typischen Latches, der auf CMOS LSI und VLSI Chips verwendet wird. Der Latch besteht aus zwei Abschnitten, nämlich dem Master-Abschnitt 10 dem Sla ve-Abschnitt 11. Jede Stufe besteht aus zwei Übertragungsglie dern, die mit einem T und einer Zahl bezeichnet sind, beispiels weise T1, T2, . . . , und zwei Invertern, die mit einem I und einer Zahl bezeichnet sind, beispielsweise I1, I2, . . .

Ein Übertragungsglied ist eine Schaltung, die aufgesteuert wird, wenn das Signal am Steuereingang, der als kleiner Kreis darge stellt ist, tief ist, und das gesperrt wird, wenn das Signal an diesem Steuereingang hoch ist. Wenn das Übertragungsglied aufge steuert wird, dann wirkt das Glied als geschlossener Latch und ein Signal kann hindurchlaufen. Wenn das Übertragungsglied ge sperrt wird, dann wirkt es als offener Latch und ein Signal wird daran gehindert, hindurchzulaufen. In den Figuren ist das Signal C das Taktsignal, während das Signal C* das Komplement des Takt signals ist. Somit haben C und C* immer entgegengesetzte logi sche Werte; wenn C hoch ist, ist C* tief und umgekehrt.

Ein Inverter ist eine Schaltung, dessen Ausgabe immer die umge kehrte Polarität wie seine Eingabe hat.

Der Latch gemäß Fig. 1a funktioniert auf die folgende Weise: Wenn das Taktsignal C hoch ist, ist C* tief und die Übertra gungsglieder T1 und T4 werden aufgesteuert, während die Über tragungsglieder T2 und T3 gesperrt werden. Das Daten-Ein-Signal DI wird durch T1 geleitet, von I1 invertiert, durch I2 erneut auf seine ursprüngliche Polarität umgedreht, jedoch durch T2 blockiert. Die Ausgabe I1 wird ebenfalls durch T3 blockiert. Wenn das Taktsignal seine Polarität umkehrt, ist C niedrig und C* und die Übertragungsglieder T1 und T4 werden gesperrt während die Glieder T2 und T3 durchgesteuert werden. Das Signal am Aus gang von I2 (das gleiche Signal wie DI) wird somit an den Ein gang von I1 gelegt. Dies "schaltet" das Eingangssignal in den Master-Abschnitt 10 des Latches, da das Signal durch die von I1 und I2 gebildete Schleife läuft.

Zur gleichen Zeit wird das Übertragungsglied T3 aufgesteuert und das Eingangssignal DI erscheint nach zweimaliger Umkehr durch I1 und I3 am Ausgang als das Signal Q. Wenn das Taktsignal wieder hoch wird, ist C hoch und C* tief und die Übertragungsglieder des Latchs sind in ihren ursprünglichen Zustand zurückgeführt. Da T3 gesperrt ist und T4 leitet, wird das Eingangssignal nun in dem Slave-Abschnitt 11 des Latchs gespeichert.

Fig. 1b ist ein Impulsdiagramm für den Latch von Fig. 1a unter Darstellung des Signals DI, des Signals C, der Ausgabe M des Master-Abschnitts 10 und der Ausgabe Q des Slave-Abschnitts 11. Das Eingangssignal wird aus Anschaulichkeitsgründen in Form von einigen Spitzen dargestellt (diese Spitzen sind im allgemeinen nicht charakteristisch für logische Signale).

Die Spitzen können jedoch Rauschen oder andere unerwünschte Dis kontinuitäten darstellen, welche auf dem Datensignal auftreten; und zumindest stellen die Spitzen wirksam dar, wann das Aus gangssignal M an den Eingang DI angeschlossen ist und wann nicht. Schaltungsverzögerungen sind in Fig. 1b nicht gezeigt, um das Impulsdiagramm leichter verständlich zu machen.

Unter weiterer Bezugnahme auf Fig. 1b ist erkennbar, daß wäh rend eines ersten Taktimpuls-Unterzyklus, d. h. zwischen den Zeiten tp0 und tp1 das Taktsignal C hoch ist, T1 ist aufgesteu ert und die Ausgabe M des Master-Abschnitts des Latchs 10 folgt dem Eingangssignal DI. Zur Zeit tp1, also beim Beginn des näch sten Taktimpuls-Unterzyklus, gelangt das Eingangssignal DI in den Master-Abschnitt 10 des Latch und, da T3 aufgesteuert ist, gelangt es weiter zum Ausgang Q des Slave-Abschnitts 11. Während des zwischen tp1 und tp2 definierten Taktimpuls-Unterzyklus wird die Ausgabe M des Master-Abschnitts 10 nicht durch Veränderungen von DI beeinflußt, da T1 gesperrt ist und die Ausgabe Q des Slave-Abschnitts 11 konstant bleibt. Bei tp2 sind alle Inhalte des Master-Abschnitts 10 in den Slave-Abschnitts 11 eingegeben. Der Taktimpuls-Unterzyklus zwischen tp2 und tp3 ist ähnlich dem zwischen tp0 und tp1 und die Ausgabe M des Master-Abschnitts 10 folgt wiederum dem Eingangssignal DI.

Gemäß Fig. 1b wird ein Taktzyklus als die Zeit zwischen den abfallenden Flanken des Taktsignals C, z. B. tp1 bis tp3, tp3 bis tp5 etc. definiert. Der Master-Slave-Latch gewährleistet, daß die Ausgabe Q des Latch während des gesamten Zyklus konstant ist und durch Änderungen am Eingang unbeeinflußt bleibt und den gleichen logischen Wert wie der Eingang unmittelbar vor dem Start des Zyklus hat.

Fig. 2a zeigt, wie der Latch von Fig. 1a in eine Kombination von Latch und Schieberegisterstufe umgewandelt werden kann, wenn zwei Übertragungsglieder T5 und T6 hinzugefügt werden. Drei ver schiedene Taktsignale A, B und C werden verwendet, um den Be trieb der Schaltung zu steuern. Jedes dieser Taktsignale konnte von einem Haupttaktsignal auf gut bekannte Weise von einem Fach mann abgeleitet werden. Eine zusätzliche Schaltung, wie sie in Fig. 2b dargestellt ist, ist erforderlich, um das Taktsignal sperrend zu takten.

Wenn die Schaltung gemäß Fig. 2a als Latch eingesetzt wird, dann wird das Signal A tief gehalten und das Signal B hoch. Die zwei Eingangs-NAND-Glieder 17 (Fig. 2b) werden von dem hohen Signal B und dem Taktsignal C* freigegeben und erzeugen das Signal (BC)* und über den Inverter 19 sein Komplement BC. Diese zwei Signale sind phasengleich mit den Taktsignalen C bzw. C*. Da A niedrig ist und demnach A* hoch, wird das Übertragungsglied T5 (vgl. Fig. 2a) gesperrt und T6 aufgesteuert und die Schal tung wird von dem Taktsignal C gesteuert, wie dies in der Be schreibung von Fig. 1 erläutert wurde.

Wenn die Schaltung von Fig. 2a als Schieberegisterstufe ver wendet wird, dann wird das Taktsignal C niedrig gehalten. Das zwei Eingänge aufweisende NAND-Glied 17 wird von dem hohen Si gnal C* freigegeben. Das Taktsignal B erzeugt das Signal (BC)* und über den Inverter 19 sein Komplement BC. Die Signale BC und (BC)* sind phasengleich mit den Signalen B bzw. B*.

Fig. 2c zeigt das Impulsdiagramm für die Schaltung von Fig. 2a, wenn diese ale Schieberegisterstufe arbeitet. Zur Zeit tp6 ist T5 durchgesteuert und das shift-in Signal SI aus der vor hergehenden Stufe des Schieberegisters wird durch T1 invertiert. Zur Zeit tp7 wird das Signal SI in den Master-Abschnitt ge bracht. Zur Zeit tp8 wird T3 von dem Signal (BC)* aufgesteuert und das Signal SI erscheint am Schiebeausgang SO. Zur Zeit tp9 schaltet der Slave-Abschnitt das Eingabesignal SI.

Somit steuert das Taktsignal A, wie oben beschrieben, den Be trieb des Master-Abschnitts und das Taktsignal B steuert den Betrieb des Slave-Abschnitts, wenn die Schaltung als Schiebe register verwendet wird. Die zwei Taktsignale A und B sind "ver kürzt" dargestellt, was weiter unten erläutert wird.

Die bekannte Schaltung von Fig. 2a hat zwei inhärente Nachtei le: (1) Die Schaltung von Fig. 2b bewirkt eine Verzerrung zwi schen dem Taktsignal C, welches den Master-Abschnitt steuert, wenn die Schaltung als Latch verwendet wird, und dem Taktsignal BC, welches den Slave-Abschnitt steuert. Dies bedeutet, daß T3 nicht genau zu der gleichen Zeit gesperrt wird, zu der T1 durch gesteuert wird. Daher kann das Eingangssignal DI vorübergehend am Ausgang erscheinen und könnte als tatsächliches Signal von der an den Ausgang angeschlossenen kombinatorischen Logik inter pretiert werden. (2) Der Schieberegisterausgang SO und der Latchausgang Q stellen den gleichen Punkt dar. Die zum Anschlie ßen von SO an den nächsten Eingang SI erforderliche Verdrahtung kann verhältnismäßig lang sein und die an Q angeschlossene Schaltung entladen.

Beide oben beschriebenen, beim Stand der Technik auftretenden Probleme können durch Verlangsamung des Taktimpulses C gemildert werden. Das Verlangsamen des Taktimpulses C hat jedoch einen direkten Einfluß auf die Zykluszeit des Systems, in dem der abfragbare Latch verwendet wird und verlangsamt daher die gesam te Arbeitsgeschwindigkeit des Systems in unvorteilhafter Weise.

Fig. 3 zeigt ein Logikschaltbild einer Kombination von Latch /Schieberegisterschaltung, welche beide Nachteile der Schaltung gemäß Fig. 2a überwindet. Die Schaltung gemäß Fig. 3 wird direkt von den Taktsignalen A, B und C gesteuert und die Schal tung nach Fig. 2b ist nicht erforderlich, wodurch das Verzer rungsproblem von Fig. 2 ausgeschaltet wird.

Wenn die Schaltung gemäß Fig. 3 als Latch verwendet wird, dann werden die Signale A und B tief gehalten und das Übertra gungsglied T5 gesperrt, während T6 aufgesteuert ist. Der Master-Abschnitt des Latch, T1, I1, T2, I2 und der Slave-Ab schnitt T3, I3, T4, I4 arbeiten unter Steuerung vom Taktsignal C, wie dies in Verbindung mit der Beschreibung von Fig. 1 er läutert wurde. Das Impulsdiagramm von Fig. 2c, bei dem das Signal B anstelle von BC verwendet wird, ist ebenfalls auf Fig. 3 anwendbar, wenn die Schaltung von Fig. 3 als Schieberegister stufe eingesetzt wird. Die Schaltung nach Fig. 3 funktioniert in der als Schieberegister nach Fig. 2 beschriebenen Weise mit der Ausnahme, daß die Schaltung von Fig. 3 einen getrennten Slave-Abschnitt T7, I5, T8, I6 hat. Somit entlädt der Ausgang SO nicht die an Q angeschlossene Schaltung.

Fig. 4 zeigt, wie die Kombination von Latch/Schieberegister in einer CPU verwendet werden kann. Es sind drei Gruppen von Latches 20a . . . 20n, 24a . . . 24n und 28a . . . 28n vorhanden. Der SO-Ausgang jedes Latch ist an den SI-Eingang des nächsten Latch angeschlossen, so daß alle dargestellten Latch ein einziges Schieberegister bilden. Die verschiedenen Taktim pulseingänge für jeden Latch sind an jeder Latchgruppe 20, 24 und 28 als CLKS mit einem Eingang dargestellt.

Zwischen den Gruppen von Latches liegen Blöcke 32 und 33, welche die kombinatorische Logik und Fehlererkennungslogiken darstel len. Außerdem sind in den Blöcken 32 und 33 Allzweckregister (GPR) eingeschlossen, welche anzeigen, daß die Ausgaben von einigen der Latches ebenfalls in einem GPR gespeichert werden.

Wie zuvor erwähnt, können somit Daten in die Latches 20 am Ende eines Zyklus eingegeben werden und erscheinen an den Ausgängen Q, gelangen durch die kombinatorische Logik und Fehlererken nungslogikschaltungen 32, die GPRs enthalten können oder auch nicht, und werden in andere Latches 24 am Ende des Taktzyklus eingegeben.

Wenn ein Fehler erkannt wird, wird der CPU-Takt angehalten, und es kann einer von zwei Wegen eingeschlagen werden:

1. Die CPU kann "aufgefrischt" und wieder gestartet werden. Dies erfolgt dadurch, daß die betroffenen Latches mit Daten beladen werden, die in den GRPs gespeichert sind und eine geeignete Anzahl von Zyklen vorher auftraten (der Mechanis mus dafür ist in Fig. 4 nicht dargestellt), und dann wird der gleiche Ablauf noch einmal versucht, welcher den Fehler verursachte. War der Fehler auf ein vorübergehendes Problem zurückzuführen, dann sollte der erneute Versuch erfolgreich sein. War andererseits der Fehler von einem Bauteilversagen verursacht, dann tritt er wieder auf.
2. Die Latch/Schieberegisterschaltung kann als Schieberegister verwendet werden und die Daten, welche den Fehler hervor riefen, können zu der Konsolen-CPU ausgegeben werden. Die Daten können von der Konsolen-CPU gespeichert und wieder zurück in die Latch geschoben werden und die CPU kann einen oder mehrere Zyklen durchführen, wobei sie den Fehler wie derholt. Die Daten in den Latches, welche den Fehler ein schließen, können dann an die Konsol-CPU ausgegeben werden. Die Daten vor und nach dem Betrieb, welcher den Fehler ver ursacht hat, sind nun bekannt, und zwar ebenso wie der Be trieb, der zu dem Zeitpunkt durchgeführt wurde, als der Fehler auftrat, und es kann nun versucht werden, diesen Feh lergrund zu isolieren.

Wenn entweder die Schaltungen von Fig. 2 oder 3 für die Latches 20, 24 und 28 von Fig. 4 verwendet werden, oder wenn das Takt signal C (Fig. 1b) zur Steuerung dieser Latches herangezogen wird, dann liegt auf der CPU-Auslegung eine wesentliche zeitein schränkende Bedingung. Zur Erklärung wird auf die Fig. 1b hin gewiesen, wobei der Takt-Unterzyklus zwischen tp1 und tp2 gleich wie die Zeit ist, in der die Logik arbeitet und die Fehlererken nungsschaltung nach Fehlern sucht. Zur Zeit tp1 werden die Daten in den Master-Abschnitt des Latch eingegeben und erscheinen am Ausgang Q des Latch. Zur Zeit tp2 werden die Daten in den Sla ve-Abschnitt des Latch eingegeben. Wenn der Fehler zwischen den Taktimpuls-Unterzykluszeiten tp2 und tp3 festgestellt wird, wird das Übertragungsglied T1 aufgesteuert und der Ausgang M des Master-Abschnitts folgt dem Eingang DI. Wenn der Takt C angehal ten wird, dann geht er auf einen niedrigen Wert über und der Slave-Abschnitt hält an seinem Eingang den jeweils vorhandenen logischen Wert fest. Somit können die Inhalte des Slave-Ab schnitts, die zu Beginn des Zyklus vorhanden waren, verändert werden.

Ein Weg, um das oben beschriebene Problem zu vermeiden, besteht darin, den Taktimpulszyklus länger zu machen, so daß die Fehler erkennungsschaltung in der Lage ist, einen Fehler bei niedrigem Taktimpuls C zu erkennen, d. h. während des zwischen tp1 und tp2 definierten Taktimpuls-Unterzyklus. Wie jedoch zuvor erläutert, ist es zweckmäßig, ein Computersystem mit höchstmöglicher Ge schwindigkeit zu betreiben, um einen maximalen Wirkungsgrad zu erzielen. Die Zykluszeit soll daher die minimale Zeit sein, welche es der langsamsten Gruppe von kombinatorischen Logiken erlaubt, zu funktionieren.

Die Fig. 5 und 5b zeigen, wie das Taktsignal "abgehackt" werden kann und erläutern die Vorteile des Abhackens. Fig. 5a zeigt, wie das Signal CLK an einen Eingang eines zwei Eingänge aufweisendes NAND-Glieds 40 und an den anderen Eingang durch eine gerade Zahl von Invertern 42-45 angelegt wird. Fig. 5b ist ein Taktimpulsdiagramm für die Schaltung nach Fig. 5a. Das Signal DCLK ist durch die Inverter 42-45 um eine Zeit verzögert, die der Zeit zwischen tp10 und tp11 entspricht. Während der Zeit zwischen tp11 und tp12 sind sowohl CLK und DCLK hoch und die Ausgabe des NAND-Glieds 40 ist niedrig. Diese Ausgabe wird von dem Inverter 41 invertiert, um das Taktsignal CC zu bilden. (Aus Gründen der Vereinfachung sind die Schaltungsverzögerungen des NAND-Glieds 40 und des Inverters 41 nicht in Fig. 5 gezeigt).

Wenn der abgehackte Taktimpuls CC anstelle des rechteckigen Taktimpulses C von Fig. 1 verwendet wird, dann ist die Zeit spanne, über die das Taktsignal niedrig ist, verlängert. Das heißt, während der rechteckige Taktimpuls C über 50% des Zyklus niedrig ist, kann der abgehackte Taktimpuls CC in dem darge stellten Beispiel über 90% des Zyklus niedrig sein. Es wird dar auf hingewiesen, daß die abgehackten Taktsignale A und B von Fig. 2c, die in Verbindung mit dem Betrieb der hierin beschrie benen abfragbaren Latch- bzw. Speicherschaltungen verwendet wer den, von dem Taktsignal CLK (oder von einem anderen Haupttaktsi gnal) in einer ähnlichen Weise wie die in Fig. 5a dargestellte erzeugt werden könnten.

Bei Verwendung des abgehackten Taktimpulses CC beginnt der Zy klus bei tp12 (sieht Fig. 5b) wenn die Daten am Eingang des Latchs in den Master-Abschnitt eingegeben werden und außerdem an dem Ausgang erscheinen. Die Fehlererkennungschaltung hat somit die Zeit zwischen tp12 und tp13, während der Taktimpuls CC nied rig ist, um Fehler zu erkennen. Zur Zeit tp13 wird die Eingabe in den Master-Abschnitt des Latchs eingespeichert und der näch ste Zyklus beginnt bei tp14. Wie man erkennt, verlängert der abgehackte Taktimpuls CC die für die Fehlererkennungsschaltung zur Verfügung stehende Zeit zur Erkennung eines Fehlers wesent lich.

Eine Logikschaltbild von einer verbesserten Version des Latchs nach Fig. 3 ist in Fig. 6a dargestellt und das entsprechende Taktimpulsdiagramm ist in Fig. 6b gezeigt. Wenn die Schaltung als Latch verwendet 5 wird, bilden die Elemente T20, I20, T21 und I21 den Master-Abschnitt und die Elemente T22, I22, T23 und I23 den Slave-Abschnitt. Während dieses Arbeitszustands (wenn die Schaltung als Latch verwendet wird), sind die Taktsignale A und B niedrig, die Übertragungsglieder T24 und T26 gesperrt und die Übertragungsglieder T25 und T27 aufgesteuert. Es wird darauf hingewiesen, daß die Polaritäten des Taktsignals C an den Über tragungsgliedern entgegengesetzt zu den bei den vorhergehenden Latchbeispielen der Fig. 1, 2 und 3 sind.

Bei dem Taktimpulsdiagramm gemäß Fig. 6b erkennt man, daß vor dem Zeitpunkt tp15 das Taktsignal C niedrig und T20 aufgesteuert ist. Somit liegt das durch I20 invertierte Eingangssignal DI am Eingang von T22, der gesperrt ist. Zur Zeit tp15 wird das Takt signal hoch. Daher wird T20 gesperrt und T21 durchgesteuert, was das Signal DI in den Master-Abschnitt des Latch speichert. T22 wird ebenfalls bei tp15 aufgesteuert und das Eingangssignal DI erscheint am Ausgang Q. Zur Zeit tp16 wird das Taktsignal C niedrig, was T22 sperrt und T23 durchsteuert und das Eingabe signal in den Slave-Abschnitt des Latch speichert.

Der Taktimpuls ist gemäß Darstellung die Zeit zwischen tp15 und tp17. Die Zeit zwischen tp15 und tp16 ist kurz im Vergleich zur Zeit, die für die Funktion der Fehlererkennungsschaltung erfor derlich ist. Daher könnte ein Fehler während dieser Zeit in keinem Fall entdeckt werden. Somit hat dieser Teil des Taktzy klus zwischen tp15 und tp16 keinerlei Bedeutung. Wenn anderer seits ein Fehler zwischen tp16 und tp17 entdeckt wird, dann ist das Taktsignal niedrig und kann gestoppt werden, ohne daß die Eingabe veranlaßt wird, in den Master-Abschnitt des Latchs ein gespeichert zu werden. Die Schaltung liefert somit den gesamten nutzbaren Zyklus, damit die Fehlererkennungsschaltung funktio nieren kann.

Wenn die Schaltung gemäß Fig. 6a als Schieberegisterstufe ver wendet werden soll, dann wird das Taktsignal C niedrig gehalten. Das Übertragungsglied T22 wird gesperrt und T20 wird aufgesteu ert. Im Beispiel von Fig. 3 diente der Master-Abschnitt des Latchs außerdem als der Master-Abschnitt der Schieberegister stufe, da er die beim Anhalten des Taktgebers zu verschiebenden Daten speicherte. Im Gegensatz dazu werden bei der verbesserten Schaltung nach Fig. 6a beim Anhalten des Taktgebers die zu verschiebenden Daten im Slave-Abschnitt des Latch gespeichert. Somit wird der Slave-Abschnitt des Latch der Master-Abschnitt der Schieberegisterstufe und die Elemente T24, I24, T25 und I25 sind der Slave-Abschnitt des Schieberegisters.

Das Taktimpulsdiagramm von Fig. 2c gilt ohne das Signal BC auch für die Schaltung nach Fig. 6a, wenn dieses im Schieberegister modus arbeitet. Das Taktsignal A geht hoch, schaltet T24 durch und überträgt die im Master-Abschnitt der Schieberegisterstufe gespeicherten Daten (welches der Slave-Abschnitt des Latch ist) an den Ausgang SO. Wenn das Taktsignal A niedrig wird, wird T24 gesperrt, T25 geöffnet und die Daten werden in den Slave-Ab schnitt der Schieberegisterstufe eingegeben. Ferner geht der Taktimpuls B hoch, das Übertragungsglied T26 wird durchgesteuert und das Eingangssignal SI vom Ausgang der vorhergehenden Stufe des Schieberegisters wird an den Eingang des Master-Abschnitts der Schieberegisterstufe gelegt. Wenn das Taktsignal B niedrig wird, wird das Übertragungsglied T26 gesperrt, T27 wird geöffnet und das Eingangssignal SI wird in den Master-Abschnitt der Schieberegisterstufe eingespeichert.

Die verbesserte Schaltung von Fig. 6a löst sowohl die Probleme, die bei bekannten Latch-/Schieberegisterschaltungen auftraten: 100% des Taktimpulszyklus ist tatsächlich für die Fehlererken nungsschaltung verfügbar und die Ausgabe des Latch wird nicht durch die Eingabe der nächsten Schieberegisterstufe entladen. Diese Verbesserung gestattet, daß der Taktimpulszyklus so kurz gemacht werden kann, wie dies die Gesamtverzögerungen des Sy stems erlauben, ohne sich um das Taktsignal kümmern zu müssen, das beim Feststellen eines Fehlers von hoch auf niedrig über geht.

Claims

1. Abfragbare Latch-Schaltung zur Behandlung von Datenbitsigna len unter Steuerung von mindestens einem Taktsignal (A, B, C), die folgende Merkmale aufweist:
erste (I20, I21, T20, T21) und zweite Latch-Schaltungen (I22, I23, T22, T23), von denen jede einen Eingang und einen Ausgang aufweist, wobei der Ausgang der ersten Latch-Schal tung (I20, I21, T20, T21) an den Eingang der zweiten Latch- Schaltung (I22, I23, T22, T23) angeschlossen ist,
Übertragungsmittel (T26, T27), die an die zweite Latch- Schaltung (I22, I23, T22, T23) angeschlossen sind, um es wahlweise zu gestatten, daß Daten über eine shift-in Ein gabeleitung (SI) in die zweite Latch-Schaltung (I22, I23, T22, T23) eingegeben werden können;
eine Taktgebereinrichtung zum wahlweisen Erzeugen einer Anzahl von Taktsignalen (A, B, C), die den Betrieb der er sten (I20, I21, T20, T21) und der zweiten (I22, I23, T22, T23) Latch-Schaltung und der Übertragungsmittel (T26, T27) steuern;
wobei ein erstes Taktsignal (C) an die erste (I20, I21, T20, T21) und zweite (I22, I23, T22, T23) Latch-Schaltung gelegt wird und die Schaltungen als Master-Slave-Latch betreibt, wobei die erste Latch-Schaltung (I20, I21, T20, T21) als Master und die zweite Latch-Schal tung (I22, I23, T22, T23) ale Slave arbeitet;
während ein zweites Taktsignal (B) an die Übertragungs mittel (T26, T27) gelegt wird und Daten, die auf der shift-in Eingabeleitung (SI) erscheinen, in die erste Latch-Schaltung (I20, I21, T20, T21) taktet; eine dritte Latch-Schaltung (I24, I25, T24, T25) die an den Ausgang der zweiten Latch-Schaltung (I22, I23, T22, T23) angeschlossen ist,
wobei ein drittes Taktsignal (A) an die dritte Latch- Schaltung (I24, I25, T24, T25) gelegt wird, Daten in die dritte Latch-Schaltung (I24, I25, T24, T25) aus der zweiten Latch-Schaltung (I22, I23, T22, T23) taktet; wodurch in einem ersten Betriebsmodus, in dem das erste Taktsignal (C) freigegeben ist und das zweite (B) und dritte (A) Taktsignal gesperrt sind, die Schaltung als eine Master- Slave-Latch-Schaltung arbeiten kann, bei der die Eingabe für die Master-Slave-Latch-Schaltung die Eingabe (DI) der ersten Latch-Schaltung (I20, I21, T20, T21) und die Ausgabe der Master-Slave-Latch-Schaltung die Ausgabe (Q) der zweiten Latch-Schaltung (I22, I23, T22, T23) ist; und
wodurch ferner in einem zweiten Betriebsmodus, bei dem das erste Taktsignal (C) gesperrt ist und das zweite (B) und dritte (A) Taktsignal freigegeben sind, die Schaltung als Schieberegisterschaltung arbeiten kann, bei der der Eingang für die Schieberegisterschaltung die shift-in Eingabeleitung (SI) der Übertragungsmittel (T26, T27) und der Ausgang der Schieberegisterschaltung der Ausgang (SO) der dritten Latch- Schaltung (I24, I25, T24, T25) ist.

2. Latch-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste (I20, I21, T20, T21), zweite (I22, I23, T22, T23) und dritte (I24, I25, T24, T25) Latch-Schaltung jeweils aufweisen:
erste (I20, I22, I24) und zweite (I21, I23, I25) Inver terglieder, die tandemartig zusammengeschaltet sind, wobei der Punkt, an dem der Ausgang des ersten Inverterglieds (I20, I22, I24) mit dem Eingang des zweiten Inverterglieds (I21, I23, I25) verbunden ist, als Ausgang für die jeweilige Latch-Schaltung dient; und
erste (T20, T22, T24) und zweite Übertragungsglieder (T21, T23, T25), die tandemartig zusammengeschaltet sind und deren Tandem-Verbindungspunkte jeweils an die Eingänge der ersten Inverterglieder (I20, I22, I24) angeschlossen sind, während der übrige Anschluß der ersten Übertragungs glieder (T20, T22, T24) als Eingang für die zugehörige Latch-Schaltung dient und der übrige Anschluß der zweiten Übertragungsglieder (T21, T23, T25) an den Ausgang der zwei ten Inverterglieder (I21, I23, I25) angeschlossen sind.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Übertragungsmittel (T26, T27) aufweist:
ein drittes Übertragungsglied (T27) und das zweite Inverterglied (I23) der zweiten Latch-Schaltung (I22, I23, T22, T23); und
ein viertes Übertragungsglied (T26), das mit einem Ende an den Verbindungspunkt von zweitem (T23) und drittem (T27) Übertragungsglied angeschlossen ist und dessen anderes Ende die shift-in Eingabeleitung (SI) bildet.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Eingang der dritten Latch-Schaltung (I24, I25, T24, T25) an den Ausgang des zweiten Inverterglieds (I23) der zweiten Latch-Schaltung (I22, I23, T22, T23) angeschlossen ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet,
daß das erste Übertragungsglied (T20) der ersten Latch- Schaltung (I20, I21, T20, T21) und das zweite Übertragungs glied (T23) der zweiten Latch-Schaltung (I22, I23, T22, T23) durchgesteuert sind, d. h. daß ein Signal durchlaufen kann, wenn das erste Taktsignal (C) einen ersten Zustand annimmt, und daß die gleichen Übertragungsglieder (T20, T23) gesperrt sind, d. h. daß ein Signal nicht durchlaufen kann, sobald das erste Taktsignal (C) einen zweiten Zustand annimmt;
daß das zweite Übertragungsglied (T21) der ersten Latch-Schaltung (I20, I21, T20, T21 und das erste Übertra gungsglied (T22) der zweiten Latch-Schaltung (I22, I23, T22, T23) dann aufgesteuert sind, wenn das erste Taktsignal (C) den zweiten Zustand annimmt und die gleichen Übertragungs glieder (T21, T22) gesperrt sind, wenn das erste Taktsignal (C) den ersten Zustand annimmt;
daß das dritte Übertragungsglied (T27) aufgesteuert und das vierte Übertragungsglied (T26) gesperrt sind, wenn das zweite Taktsignal (B) einen ersten Zustand annimmt, während das dritte Übertragungsglied (T27) gesperrt und das vierte Übertragungsglied (T26) aufgesteuert ist, wenn das zweite Taktsignal (B) einen zweiten Zustand annimmt; und
daß das zweite Übertragungsglied (T25) der dritten Latch-Schaltung (I24, I25, T24, T25) aufgesteuert und das erste Übertragungsglied (T24) der dritten Latch-Schaltung (I24, I25, T24, T25) gesperrt ist, wenn das dritte Taktsi gnal (A) einen ersten Zustand annimmt, und daß die gleichen Übertragungsglieder (T25, T24) jeweils gesperrt sind, wenn das dritte Taktsignal (A) einen zweiten Zustand annimmt.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die ersten (C), zweiten (B) und dritten (A) Taktsignale jeweils gesperrt sind, indem jedes in seinem jeweiligen ersten Zu stand gehalten wird.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß im ersten Betriebsmodus das erste Taktsignal (C) seinen ersten Zustand über eine lange Zeitspanne im Vergleich zu der Zeit annimmt, die es in seinem zweiten Zustand während jedes Zyklus des ersten Taktsignals (C) einnimmt.

8. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite (I22, I23, T22, T23) und dritte (I24, I25, T24, T25) Latch-Schaltung während des zweiten Betriebszustands als Master-Slave-Latch-Schaltung arbeiten.

9. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Übertragungsmittel (T26, T27) den Betriebszustand auswählt und während aller zweckmäßigen Anteile des Taktzyklus funk tionsfähig ist.

10. Schaltung nach Anspruch 1, gekennzeichnet durch:
Mittel (40-45) zur Beibehaltung des ersten Taktsignals (C) in einem vorgeschriebenen Zustand, wodurch das Takten des ersten Betriebsmodus unterbunden wird;
Mittel (T26), die es gestatten, daß das shift-in Bitsi gnal (SI) die zweite Latch-Schaltung (I22, I23, T22, T23) in Abhängigkeit von dem zweiten Taktsignal (B) eingetaktet wird; und
Mittel (T24), die es gestatten, daß die Inhalte der zweiten Latch-Schalung (I22, I23, T22, T23) in die dritte Latchschaltung (I24, I25, T24, T25) in Abhängigkeit von dem dritten Taktsignal (A) eingetaktet werden;
wodurch das Takten der Latch-Schaltungen im ersten Be triebsmodus zu jedem Zeitpunkt unterbrochen werden kann und die Inhalte der zweiten Latch-Schaltung (I22, I23, T22, T23) wahlweise unter Verwendung der dritten Latch-Schaltung (I24, I25, T24, T25) im zweiten Betriebsmodus verändert werden können.

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Beibehaltungsmittel (40-45) ein logisches Glied (40) mit zu mindest zwei Eingängen aufweisen, von denen jeder mit dem ersten Taktsignal (C) gekoppelt ist, jedoch durch Mittel (42-45), die unterschiedliche Zeitverzögerungen bewirken, und zwar dann, wenn das erste Taktsignal (C) zu den jewei ligen Eingängen des logischen Glieds (40) läuft.

12. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten (C), zweiten (B) und dritten Taktsignale (A) alle von einem gemeinsamen Haupttaktsignal abgeleitet sind.