DE4326134A1

DE4326134A1 - Eingangswechseldetektorschaltung

Info

Publication number: DE4326134A1
Application number: DE4326134A
Authority: DE
Inventors: Vincent L Fong
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1992-08-19
Filing date: 1993-08-04
Publication date: 1994-02-24
Anticipated expiration: 2013-08-05
Also published as: KR0133164B1; KR940004955A; JPH0715303A; US5374894A; DE4326134B4; JP3620657B2

Description

Die vorliegende Erfindung bezieht sich auf digitale logische Schaltkreise, nämlich auf einen MOS-Detektorschaltkreis für Eingangs wechsel oder Eingangstransitionen.

Detektoren für Eingangswechsel, manchmal auch als Adressen transition bezeichnet, sind in großem Umfang in Gebrauch bei integrier ten Schaltkreisen. Diese Detektoren erzeugen einen Impuls bei dem Übergang eines Signals an einer Eingangsklemme des Schaltkreises. Es gibt verschiedene Versionen solcher Schaltkreise, doch funktionell ist die Schaltung einfach ein Schaltkreis, wie in Fig. 1 dargestellt, der ein EXKLUSIV-ODER-Logikgatter und einen Verzögerungsblock umfaßt. Ein EXKLUSIV-ODER-Gatter erzeugt gemäß Definition ein logisches Signal 1, wenn nur an einem seiner Eingänge ein logisches Signal 1 ansteht. Anders ausgedrückt erscheint ein logisches Signal 1, wenn die beiden Eingangs signale unterschiedlich sind. Demgemäß erzeugt die Schaltung nach Fig. 1 eine logische 1 an ihrem Ausgang, wenn an ihrer Eingangsklemme ein Über gang entweder von logisch 1 auf logisch 0 oder von logisch 0 auf logisch erfolgt. An diesem Punkt sind die beiden Eingangsklemmen zu dem EXKLUSIV-ODER-Gatter unterschiedlich. Der Verzögerungsblock führt eine Zeitverzögerung τ ein, nach welcher die Eingangsklemmen des EXKLUSIV- ODER-Gatters dieselben Eingangszustände haben und bewirken, daß die Ausgangsklemme auf einen 0-Zustand zurückkehrt. Demgemäß wird ein Impuls erzeugt.

Das Problem bei diesem Typ von Schaltkreis besteht darin, daß eine Schwierigkeit bei der Steuerung der Verzögerungsimpulsdauer be steht. Infolge Veränderungen bei dem Herstellungsprozeß und Fluktuatio nen der Betriebsbedingungen kann sich die Verzögerungsimpulsbreite in weiten Grenzen ändern. In manchen Anwendungsfällen sind solche Verände rungen der Verzögerungsimpulsdauer tolerierbar. In anderen Fällen jedoch muß die Impulsdauer gesteuert werden.

Die vorliegende Erfindung zielt auf einen Schaltkreis ab, der Eingangswechsel oder Eingangsübergänge an einer Mehrzahl von Eingangs klemmen erkennt und einen einzigen Impuls erzeugt mit einer Zeitverzöge rung, die präzise gesteuert werden kann. Nur eine kleine Zahl von Tran sistoren und anderen integrierten Schaltkreiskomponenten werden verwen det, um den Schaltkreis zu realisieren zwecks Erzielung des Vorteils an Einsparung in wertvollem Raum des integrierten Schaltkreis-Chips. Darü ber hinaus kann mit dem Schaltkreis gemäß der vorliegenden Erfindung der erzeugte Impuls in ein Netzwerk über den gesamten integrierten Schalt kreis verteilt werden.

Die Erfindung ist in den unabhängigen Ansprüchen definiert; die jeweils von ihnen abhängenden Unteransprüche definieren zweckmäßige Weiterbildungen des jeweiligen Konzepts.

Zusammengefaßt weist der Schaltkreis für das Erkennen des Wechsels oder Übergangs des Logikzustands eines Signals an einer Mehr zahl von Eingangsklemmen einen Wechselerkennungsblock auf, der mit jeder Eingangsklemme verbunden ist und der einen Impuls bei dem Übergang eines logischen Signals an der Eingangsklemme erzeugt, einen ODER-Logikblock, angeschlossen an jeden Übergangsdetektorblock zum Erzeugen eines kombi nierten Logiksignals von den Übergangsdetektorblocks, und einen Zwi schenspeicher mit SETZ- und RÜCKSETZ-Eingangsknoten und einem Ausgangs knoten. Der SETZ-Eingangsknoten ist verbunden mit dem ODER-Logikblock, so daß der Ausgangsknoten in einen ersten Logikzustand schaltet von einem zweiten Logikzustand in Funktion des kombinierten Logiksignals am SETZ-Eingangsknoten. Der Schaltkreis hat auch eine Verzögerungseinheit, mit dem ODER-Logikblock verbunden und mit dem RÜCKSETZ-Eingangsknoten des Zwischenspeichers, welche Verzögerungseinheit präzise das kombinier te Logiksignal zu dem RÜCKSETZ-Eingangsknoten verzögert, so daß der Ausgangsknoten des Zwischenspeichers in den zweiten Logikzustand zurück schaltet. Demgemäß wird ein Impuls am Ausgangsknoten erzeugt in Funktion von Logiksignalübergängen an den Eingangsklemmen. Der Impuls hat eine Dauer, die kontrolliert wird durch die Verzögerungseinheit.

Die vorliegende Erfindung schafft auch neuartige Schaltkreise für den Impulsdetektorblock und die Verzögerungseinheit.

Fig. 1 ist ein verallgemeinerter Eingangswechseldetektor, wie er sich im Stand der Technik findet.

Fig. 2 ist ein Blockdiagramm einer Ausführungsform der vor liegenden Erfindung.

Fig. 3 ist ein detaillierteres Schaltungsdiagramm des Flan kendetektors und Impulsgeneratorblocks und des ODER-Gatterblocks des Blockdiagramms aus Fig. 2.

Fig. 4 ist ein Schaltungsdiagramm des Impulsverzögerungsele mentblocks und des RS-Zwischenspeicherblocks des Diagramms aus Fig. 2.

Fig. 5 ist ein Zeitdiagramm der Signale an verschiedenen Knoten und Klemmen der in Fig. 2 bis 4 dargestellten Schaltung.

Fig. 2 zeigt das Blockschaltbild einer Ausführungsform der vorliegenden Erfindung. Die in Fig. 2 dargestellte Schaltung hat eine Mehrzahl von Eingangsklemmen, von denen jede ein Eingangssignal führt, das mit I₁ bis I_n bezeichnet ist. Jede Klemme ist verbunden mit einem Flankendetektorblock 10, von denen jeder mit einem Impulsgeneratorblock 11 verbunden ist. Die Signale an den Ausgangsknoten dieser Blöcke 11 sind mit N₁ bis N_n bezeichnet, welche Knoten mit einem ODER-Logikblock 14 verbunden sind. Der Logikblock 14 hat einen Ausgangsknoten, der direkt mit dem SETZ-Eingangsknoten eines SETZ/RÜCKSETZ-Zwischenspeicher blocks 15 verbunden ist, welcher eine Ausgangsklemme 17 aufweist. Der Ausgangsknoten des ODER-Logikblocks 14 ist außerdem verbunden mit einem Eingangsknoten eines Impulselementblocks 16 über einen Verbindungsknoten 30. Der Impulselementblock 16 hat einen Ausgangsknoten 31, der mit dem RÜCKSETZ-Eingangsknoten des Zwischenspeichers 15 verbunden ist.

Betriebsmäßig erkennt ein Flankendetektorblock 10 den Wechsel eines Eingangssignals I₁ bis I_n. Im Ansprechen auf diese Erkennung er zeugt ein Impulsgeneratorblock 11, verbunden mit dem Block 10, einen Impuls. Die Mehrzahl von Impulsen von verschiedenen Blöcken 11 werden durch den ODER-Logikblock 14 kombiniert zum Ausgeben eines SETZ- und eines RÜCKSETZ-Signals an den Zwischenspeicherblock 15. Der Impuls elementblock 16 verzögert das RÜCKSETZ-Signal um eine präzise Dauer, so daß die Impulsdauer, die von dem Block 15 ausgegeben wird, eingestellt wird. Infolge des Betriebs des Logikblocks 14 erzeugen Wechsel oder Transitionen an einer oder mehreren Eingangsklemmen einen Ausgangs impuls.

Fig. 3 zeigt ein detailliertes Schaltschema eines kombinierten Flankendetektor- und Impulsgeneratorblocks 12, der die Funktionen der Blöcke 10 und 11 aus Fig. 2 kombiniert. Jeder Block 12 hat eine Ein gangsklemme, die mit dem Eingangssignal I₁ gezeigt ist, verbunden mit zwei parallelen Schaltungszweigen. Ein Schaltungszweig ist verbunden mit den Gattern eines Paares von Schalttransistoren, PMOS-Transistor 20 und NMOS-Transistor 23. Die Source des PMOS-Transistors 20 ist mit einer Spannungsversorgung V_CC verbunden, die positiv ist relativ zu der zwei ten Spannungsversorgungsschiene, die typischerweise auf Masse liegt.

Das Drain des Transistors 20 ist verbunden über das Drain eines NMOS- Transistors 21, der mit seiner Source mit einem NMOS-Transistor 22 ver bunden ist. Die Source des Transistors 22 ist verbunden mit dem Drain des zweiten Schalttransistors 23. Die Gates der Transistoren 21 und 22 sind verbunden mit der positiven Spannungsversorgungsschiene, um die Transistoren in einem resistiven Durchschaltzustand zu halten. Die Source des Transistors 21 und das Drain des Transistors 22 sind zusam mengeschaltet und an das Gate eines NMOS-Transistors 24 gelegt, der in Kondensatorkonfiguration angeschlossen ist. Sowohl Source als auch Drain des NMOS-Transistors 24 liegen an Masse. Das Drain des PMOS-Schalttran sistors 20 und das Drain des NMOS-Transistors 21 sind zusammengeschaltet und an das Gate eines NMOS-Transistors 26 geführt.

In ähnlicher Weise hat der zweite Schaltungszweig eine identi sche Konfiguration, so daß die in ähnlicher Weise arbeitenden Transis toren mit den gleichen Bezugszeichen versehen sind. Zusätzlich hat der zweite Schaltungszweig einen Inverter 25 zwischen der Eingangsklemme des Blocks 12 und den zusammengeschlossenen Gates der Schalttransistoren 20 und 23, so daß der zweite Schaltungszweig in komplementärer Weise zum ersten Schaltungszweig arbeitet. Darüber hinaus sind das Drain des PMOS- Transistors 20 und das Drain des NMOS-Transistors 21 gemeinsam an das Gate eines NMOS-Transistors 27 angeschlossen.

Die NMOS-Transistoren 26 und 27 bilden in Serie geschaltete Schalter, betätigt durch zwei parallele Schaltungszweige. Die Source des NMOS-Transistors 27 liegt an Masse und sein Drain ist mit der Source des NMOS-Transistors 26 verbunden, dessen Drain den Ausgangsknoten des Blocks 12 bildet.

Der ODER-Logikgatterblock 14 hat eine Mehrzahl von Eingangs knoten, von denen jeder PMOS-Transistoren 43 und 44 aufweist, die als Hochziehtransistoren dienen. Die Source des PMOS-Transistors 43 liegt an der Leistungsversorgungsschiene V_CC und sein Drain ist verbunden mit der Source des PMOS-Transistors 44, der seinerseits mit seinem Drain an einen Eingangsknoten des ODER-Logikblocks 14 angeschlossen ist. Die Gates der Transistoren 43 und 44 sind mit Masse verbunden, so daß sie auf einem Potential gehalten werden, um die Eingangsknoten weich auf einen hohen Logikpegel zu ziehen. Dies gilt, solange die NMOS-Transisto ren 26 und 27 nicht eingeschaltet sind, um den Eingangsknoten herunter zuziehen.

Jeder Eingangsknoten ist mit einem Paar von Blöcken 12 verbun den in einer verdrahteten ODER-Konfiguration. Jeder Eingangsknoten ist verbunden mit dem Eingangsknoten eines NICHT-UND-Logikblocks 41, der mit seinem Ausgang an einen Eingangsknoten eines NICHT-ODER-Logikgatters 40 angeschlossen ist. Der Ausgangsknoten des NICHT-ODER-Logikgatters 40 bildet den Ausgangsknoten 30 des NICHT-ODER-Logikblocks 14. In der in Fig. 3 dargestellten Konfiguration empfängt jedes NICHT-UND-Gatter 41 drei Eingangsknoten und das NICHT-ODER-Logikgatter 40 hat zwei Eingangs knoten. Diese Zahlen können abgewandelt werden, wenn die Umstände es erfordern.

Zusammen mit der Hochziehwirkung der PMOS-Transistoren 43 und 44 an jedem Eingangsknoten des ODER-Logikblocks 14 erzeugt der Block 12 einen negativen Impuls bei der Transition des Eingangssignals I₁ bis I_n. Jedes Ausgangsknotensignal N₁ bis N_n von jedem Block 12 wird nur herun tergezogen, wenn beide NMOS-Transistoren 26 und 27 eingeschaltet sind. Jeder NMOS-Transistor 26 und 27 ist verbunden mit einem der Schaltungs zweige im Block 12. Infolge des Inverters 25 sollte jedes Paar von Schalttransistoren 20 und 23 in den beiden Schaltungszweigen in ent gegengesetzten Zuständen sein. Wenn jedoch das Eingangssignal seinen Zustand umschaltet, wird der PMOS-Transistor 20 in einem Schaltungszweig eingeschaltet. Der PMOS-Transistor 20 in dem anderen Schaltungszweig wird ausgeschaltet und sein NMOS-Transistor 23 wird eingeschaltet. Der mit dem Gate des NMOS-Transistors 26 oder 27 verbundene Knoten muß je doch entladen werden. Dies erfolgt durch die resistiven NMOS-Transis toren 21 und 22. Wie Konstrukteuren von integrierten Schaltungen be kannt, gibt es viele Parameter eines Transistors, die wählbar sind, um einen gewünschten Widerstandswert auszuwählen. Beispielsweise können die Transistoren 21 und 22 in ihrer Größe herabgesetzt werden, um den Wider standswert zu erhöhen.

Die Ladung auf dem den Kondensator bildenden Transistor 24 muß ebenfalls entladen werden. Demgemäß wird die Entladung verzögert, so daß die beiden NMOS-Transistoren 26 und 27 eingeschaltet sind zum Herunter ziehen des Ausgangsknotens. Nach Beendigung der Entladung wird das Aus gangsknotensignal N₁ bis N_n wieder hochgezogen. Ein negativer Impuls ist erzeugt worden.

Dieser Impuls wird immer dann erzeugt, wenn ein Wechsel im Eingangssignal erfolgt. Darüber hinaus wird die Impulsdauer bestimmt durch τ 1, eine RC-Zeitkonstante. R ist im wesentlichen der Widerstands wert der beiden Transistoren 21 und 22 und C die Kapazität des Tran sistors 24. Es ist festzuhalten, daß dieser Block 12 in sich selbst einen Eingangswechseldetektorschaltkreis bildet. Verglichen mit früheren Eingangswechseldetektorschaltkreisen vergleichbarer Leistung nimmt je doch der Block 12 nur einen geringen Raum ein, was bei der Auslegung integrierter Schaltkreise einen Vorteil bildet. Darüber hinaus hat er auch einen funktionellen Vorteil gegenüber bisher üblichen Eingangs wechseldetektorschaltkreisen.

Wie in Fig. 4 gezeigt, ist der Ausgangsknoten 30 des ODER- Logikgatterblocks 14 verbunden mit dem SETZ/RÜCKSETZ-Zwischenspeicher block 15. Der Block 15 wird durch ein typisches kreuzgekoppeltes Paar von NICHT-UND-Gattern 50 und 51 gebildet. Ein Eingangsknoten des NICHT- UND-Gatters 50 liegt am Ausgangsknoten 30. Das NICHT-UND-Gatter 51 ist mit dem Ausgangsknoten des Impulsverzögerungselements 16 verbunden, dessen Eingangsknoten mit dem Ausgangsknoten 30 über einen Inverter 79 verbunden ist.

Der Ausgangsknoten des Inverters 79 ist verbunden mit den Gates von Transistoren 60 bis 63, die in Serie geschaltet zwischen V_CC und Masse liegen. PMOS-Transistor 60 ist mit seiner Source mit V_CC ver bunden und mit seinem Drain mit der Source von PMOS-Transistor 61. Das Drain des PMOS-Transistors 61 ist verbunden mit der Source von PMOS- Transistor 62, dessen Drain mit dem Drain von NMOS-Transistor 63 verbun den ist. Die Source von NMOS-Transistor 63 liegt an Masse. Das Drain von NMOS-Transistor 63 und Drain von PMOS-Transistor 62 sind gemeinsam mit einem Gate eines NMOS-Transistors 64 verbunden. Der Transistor 64 ist in einer Kondensatorkonfiguration angeschlossen und ist mit Source und Drain des Transistors 64 an Masse gelegt. Die Drains der Transistoren 63 und 62 sind verbunden mit dem ersten eines seriengeschalteten Paars von Invertern 73 und 74.

Der Ausgangsknoten des Inverters 74 ist verbunden mit einer Eingangsklemme eines weiteren neuartigen Eingangswechsel Detektorschalt kreises, der eine Variation der Schaltung in Block 12 darstellt. Die Eingangsklemme wird gebildet von den Gates eines Paars von Schalttran sistoren 65 und 68. Die Source des PMOS-Transistors 65 ist verbunden mit V_CC und sein Drain mit dem Drain eines NMOS-Transistors 66. Die Source des Transistors 66 ist verbunden mit dem Drain eines NMOS-Transistors 67. Die Source des Transistors 67 ist verbunden mit dem Drain des NMOS- Schalttransistors 68, dessen Source an Masse liegt. Beide Gates der Transistoren 66 sowie 67 sind mit V_CC verbunden, so daß die Transistoren in einer Widerstandskonfiguration durchgeschaltet gehalten werden. Die Sources der Transistoren 66 und 67 sind gemeinsam an das Gate eines in kondensatorkonfigurationgeschalteten NMOS-Transistors 69 angelegt, dessen Source und Drain an Masse liegen.

Die in Serie geschalteten NMOS-Transistoren 71 und 72 sind mit einem Gate an das Gate des PMOS-Transistors 68 bzw. an die Drains der Transistoren 65 und 66 gelegt. Die Source des NMOS-Transistors 72 liegt an Masse und sein Drain ist verbunden mit der Source des NMOS-Transis tors 71. Das Drain des NMOS-Transistors 71 ist verbunden mit dem Drain eines schwachen Hochzieh-PMOS-Transistors 70, dessen Source an V_CC liegt und dessen Gate an Masse, so daß der Transistor durchgeschaltet gehalten wird.

Die Ausgangsklemme der Schaltungsvariante wird gebildet, indem das Drain des NMOS-Transistors 71 (und Drain des PMOS-Transistors 70) an die seriengeschalteten Inverter 75 und 76 angelegt sind. Der Ausgangs knoten des zweiten Inverters 76 bildet den Ausgangsknoten 31 des Impuls verzögerungselements 16. Der Ausgangsknoten ist verbunden mit dem Gate eines NMOS-Transistors 78, das als Kondensator geschaltet ist mit sowohl der Source als auch dem Drain an Masse.

Im Betrieb setzt ein negativer Impuls von dem ODER-Logikblock 14 über den Ausgangsknoten 31 den Zwischenspeicherblock 15. Das RÜCK SETZ-Signal kommt von dem Impulsverzögerungselement 16, das so arbeitet, daß zuerst der negative Impuls vom Ausgangsknoten 31 über den Inverter 79 invertiert wird. Der nun positive Impuls schaltet die PMOS-Transis toren 60 bis 62 durch und schaltet den NMOS-Transistor 63 ab. Infolge des Widerstandes dieser in Serie geschalteten Transistoren 60 bis 62, die entsprechende Abmessungen aufweisen für Widerstandszwecke, und der Kapazität des Transistors 64 steigt der Eingangsknoten zu dem Inverter 73 langsam an. An einem vorbestimmten Punkt ändert der Inverter 73 seinen Zustand.

Der zweite Inverter 74 leitet als ein invertierender Puffer das positive Signal ab zum Ausschalten des Schalttransistors 65 und Einschalten des Schalt-NMOS-Transistors 68. Die Drains von PMOS-Transis tor 65 und NMOS-Transistor 66 werden auf Masse gezogen zusammen mit der Source des Transistors 66 und dem Drain des Transistors 67. Infolge der RC-Wirkung der resistiven Transistoren 66 und 67 und des als Kondensator geschalteten Transistors 69 erfolgt eine Verzögerung in der Entladung des Knotens, verbunden mit dem Gate des NMOS-Transistors 72.

Diese Verzögerung bewirkt, daß ein Impuls erzeugt wird durch die Wirkung der beiden Schalt-NMOS-Transistoren 71 und 72. Durch die Hochziehwirkung des PMOS-Transistors 70 sind typischerweise das Drain des Transistors 70 und das Drain des Transistors 71 hoch. Mit der Ver zögerung beim Ziehen des Gates des Transistors 72 nach unten, sind beide Transistoren 71 und 72 durchgeschaltet. Der Eingangsknoten des Inverters 75 liegt tief, bis das Gate des Transistors 72 heruntergezogen wird zum Ausschalten des Transistors 70.

Der negative Impuls wird fortgepflanzt durch die beiden Inverter 75 und 76 und verzögert durch den als Kondensator geschalteten Transistor 78. Der negative Impuls erscheint schließlich am RÜCKSETZ- Knoten 31, um den SETZ/RÜCKSETZ-Zwischenspeicher 15 in seinen Ausgangs zustand zurückzusetzen. Ein Impuls wird erzeugt an der Ausgangsklemme des Zwischenspeichers 15.

Die Differenz im Eintreffen der beiden negativen Signale an dem SETZ- bzw. RÜCKSETZ-Eingangsknoten bestimmt die Pulsdauer des Zwi schenspeichers 15. Das einzelne Impulsverzögerungselement 14 steuert die Differenz mit Genauigkeit. Das Ausgangssignal, erzeugt an der Ausgangs klemme 17 des Zwischenspeichers 15, kann verwendet werden, um ein Netz werk von Signalstrecken auf einer integrierten Schaltung anzusteuern. Die Impulsbreite ist präzise, und das Signal, das von einem Zwischen speicher stammt, ist sicher.

Fig. 5 unterstützt die Illustration der Arbeitsweise der vor liegenden Erfindung. Bei dem Wechsel an irgendeinem der Eingangssignale I₁ bis I_n wird ein Impuls der Dauer τ 1 wie folgt erzeugt. Es sei bei spielsweise angenommen, daß zunächst das Signal I₁ auf Logikpegel 1 ist, dann ist der PMOS-Schalttransistor 23 im oberen Zweig AUS und der NMOS- Transistor 23 ist EIN. Demgemäß ist die Spannung an dem Gatterklemmen transistor 26 niedrig und der Transistor ist AUS.

Während vorstehend eine vollständige Beschreibung der bevor zugten Ausführungsform der Erfindung wiedergegeben wurde, können ver schiedene Alternativen, Abwandlungen und Äquivalente eingesetzt werden.

Claims

1. Eine Schaltung für das Erkennen des Wechsels des Logik signalzustands an einer Mehrzahl von Eingangsklemmen, welche Schaltung umfaßt:
an jede Eingangsklemme der Mehrzahl von Eingangsklemmen ange schlossene Mittel zum Erzeugen eines Impulses beim Wechsel eines Logik signals an der Eingangsklemme;
an die Impulserzeugungsmittel angeschlossene Mittel für die Erzeugung eines kombinierten Logiksignals aus den Impulserzeugungs mittelimpulsen;
eine bistabile Logikeinheit mit einem ersten und einem zweiten Eingangsknoten und einem Ausgangsknoten, welcher erste Eingangsknoten mit den kombinierten Logiksignalerzeugungsmitteln verbunden ist, welcher Ausgangsknoten in einen ersten Logikzustand aus einem zweiten Logik zustand schaltet im Ansprechen auf das kombinierte Logiksignal an dem ersten Eingangsknoten; und
eine Verzögerungseinheit, angeschlossen an die kombinierten Logiksignalerzeugungsmittel und den zweiten Eingangsknoten der bistabi len Logikeinheit für das Verzögern des kombinierten Logiksignals zu dem zweiten Eingangsknoten, wobei der Ausgangsknoten der bistabilen Logik einheit in den zweiten Logikzustand zurückschaltet im Ansprechen auf das kombinierte Logiksignal an dem zweiten Eingangsknoten, wodurch ein Impuls an dem Ausgangsknoten erzeugt wird im Ansprechen auf einen Logik signalwechsel an der Mehrzahl von Eingangsklemmen, welcher Impuls eine Dauer hat, die gesteuert wird durch die Verzögerungseinheit.

2. Schaltung nach Anspruch 1, bei der die bistabile Logik einheit einen SETZ-RÜCKSETZ-Zwischenspeicher umfaßt.

3. Schaltung nach Anspruch 1, bei dem die Impulserzeugungs mittel umfassen:
einen Ausgangsknoten, der schwach angekoppelt ist an einen ersten von zwei Leistungsversorgungsschienen;
einen ersten Schaltungszweig, angeschlossen an eine Eingangs klemme, welcher erste Schaltungszweig einen ersten Zweigausgangsknoten aufweist, der angekoppelt ist an die erste Leistungsversorgungsschiene im Ansprechen an einen ersten Logikzustand eines Signals auf der Ein gangsklemme und an eine zweite Leistungsversorgungsschiene im Ansprechen auf einen zweiten Logikzustand des Signals an der Eingangsklemme;
einen zweiten Schaltungszweig, angeschlossen an die Eingangs klemme, und mit einem zweiten Zweigausgangsknoten versehen, welcher zweite Zweigausgangsknoten angekoppelt wird an die zweite Leistungs versorgungsschiene im Ansprechen auf den ersten Logikzustand des Signals an der Eingangsklemme und an die erste Leistungsversorgungsschiene im Ansprechen auf einen zweiten Logikzustand des Signals an der Eingangs klemme, wobei einer der ersten und zweiten Zweigausgangsknoten mit seiner entsprechenden Leistungsversorgungsschiene um ein vorbestimmtes Maß langsamer angekoppelt wird als der andere Zweigausgangsknoten im Ansprechen auf einen Wechsel des ersten Logikzustandes an der Eingangs klemme;
erste und zweite MOS-Transistoren, jeweils mit einem Gate versehen, welche in Serie geschaltet sind zwischen den Ausgangsknoten und die zweite Leistungsversorgungsschiene, wobei ein Gate des ersten MOS-Transistors verbunden ist mit dem ersten Zweigausgangsknoten, ein Gate des zweiten MOS-Transistors verbunden ist mit dem zweiten Zweig ausgangsknoten, welche ersten und zweiten MOS-Transistoren gleichzeitig eingeschaltet werden bei einem Wechsel des ersten Logikzustandes an der Eingangsklemme, wodurch der Ausgangsknoten zeitweilig bei einem Wechsel in Richtung der zweiten Leistungsversorgungsschiene gezogen wird zum Erzeugen eines Impulses.

4. Schaltung nach Anspruch 3, bei der jeder Schaltungszweig ein Paar von Schalttransistoren umfaßt, die in eine Serienstrecke ge schaltet sind mit Widerstands- und Kondensatorelementen zwischen der ersten und der zweiten Leistungsversorgungsschiene, wobei jeder der Schalttransistoren mit einem Gate an die Eingangsklemme angeschlossen ist, während der Zweigausgangsknoten mit der Serienstrecke verbunden ist.

5. Schaltung nach Anspruch 4, bei der das Paar von Schalttran sistoren einen PMOS-Transistor umfaßt, dessen Source mit der ersten Leistungsversorgungsschiene verbunden ist und einen NMOS-Transistor, dessen Source mit der zweiten Leistungsversorgungsschiene verbunden ist.

6. Schaltung nach Anspruch 4, bei der das Widerstandselement mindestens einen MOS-Transistor umfaßt, dessen Source und Drain in die Serienstrecke gelegt sind und dessen Gate an eine Spannungsquelle derart angeschlossen ist, daß dieser eine MOS-Transistor durchgeschaltet ist.

7. Schaltung nach Anspruch 4, bei der das Kondensatorelement mindestens einen MOS-Transistor umfaßt, der mit Source und Drain mit einer der Leistungsversorgungsschienen verbunden ist und dessen Gate an die Serienstrecke angeschlossen ist.

8. Schaltung nach Anspruch 1, bei der die Verzögerungseinheit umfaßt:
einen ersten Schaltunterschaltkreis, welcher Unterschaltkreis einen Eingangsknoten und einen Ausgangsknoten aufweist, eine Mehrzahl von Schalttransistoren, deren jeder mit einem Gate an den Eingangsknoten angeschlossen ist, welche Schalttransistoren in eine Serienstrecke ge schaltet sind mit einem Kondensatorelement zwischen ersten und zweiten Leistungsversorgungsschienen, wobei ein erster Schalttransistor mit einer Source an die erste Leistungsversorgungsschiene und mit einem Drain an den Ausgangsknoten angeschlossen ist, und mindestens einer der verbleibenden Schalttransistoren hochresistiv ist, wenn er komplementär eingeschaltet wird relativ zu dem ersten Schalttransistor, so daß der Ausgangsknoten mit einer RC-Zeitkonstante an die zweite Leistungsversor gungsschiene angekoppelt wird.

9. Schaltung nach Anspruch 8, bei der alle verbleibenden Schalttransistoren hochresistiv sind, wenn sie komplementär eingeschal tet werden relativ zu dem ersten Schalttransistor.

10. Schaltung nach Anspruch 9, bei der der erste Schalttran sistor einen NMOS-Transistor umfaßt und die verbleibenden Schalttransis toren PMOS-Transistoren umfassen.

11. Schaltung nach Anspruch 1, bei der die Verzögerungseinheit einen zweiten Schaltunterschaltkreis umfaßt, welcher Unterschaltkreis einen Eingangsknoten und einen Ausgangsknoten umfaßt, welcher Unter schaltkreis aufweist:
ein erstes Paar von komplementärschaltenden Transistoren, wobei jeder Schalttransistor eine Source mit einer von einer ersten bzw. zweiten Leistungsversorgungsschiene verbunden ist und ein Drain, verbun den mit einem Drain des anderen Schalttransistors in einer Serienstrecke mit Widerstands- und Kondensatorelementen, wobei jeder Schalttransistor mit einem Gate an den Eingangsknoten angeschlossen ist;
ein zweites Paar von Schalttransistoren, angeschlossen in eine Serienstrecke mit dem Ausgangsknoten und einem Kopplungselement zwischen der ersten und der zweiten Leistungsversorgungsschiene, welches Kopp lungselement den Ausgangsknoten schwach an die zweite Leistungsversor gungsschiene ankoppelt, wobei einer der Schalttransistoren mit einem Gate an ein Gate eines der komplementärschaltenden Transistoren ange schlossen ist, während der andere der Schalttransistoren mit einem Gate an das Drain des komplementärschaltenden Transistors angekoppelt ist, wodurch beide Schalttransistoren des zweiten Paares gleichzeitig einge schaltet werden bei einem Wechsel auf einen ersten Logikzustand an dem Eingangsknoten, so daß der Ausgangsknoten zeitweise bei dem genannten Wechsel an die erste Leistungsversorgungsschiene angeschlossen wird, um einen Impuls zu erzeugen.

12. Schaltung nach Anspruch 11, bei der das Paar von komple mentärschaltenden Transistoren einen PMOS-Transistor umfaßt, der mit einer Source an die zweite Leistungsversorgungsschiene angeschlossen ist, und einen NMOS-Transistor, dessen Source mit der ersten Leistungs versorgungsschiene verbunden ist.

13. Schaltung nach Anspruch 12, bei der das Widerstandselement mindestens einen MOS-Transistor umfaßt, dessen Source und Drain in die Serienstrecke gelegt sind und der mit einem Gate an eine Spannungsquelle derart angeschlossen ist, daß dieser eine MOS-Transistor durchschaltet.

14. Schaltung nach Anspruch 12, bei der das Kondensatorelement mindestens einen MOS-Transistor umfaßt, dessen Source und Drain an eine der Leistungsversorgungsschienen gelegt sind und dessen Gate an die Serienstrecke angeschlossen ist.

15. Schaltung nach Anspruch 12, bei der das zweite Paar von Schalttransistoren NMOS-Transistoren umfaßt.

16. Schaltung für das Erkennen eines Logikzustandswechsels eines Signals an einer Eingangsklemme, umfassend:
eine Ausgangsklemme, die schwach an eine erste von zwei Lei stungsversorgungsschienen angekoppelt ist;
einen ersten Schaltungszweig, der mit der Eingangsklemme ver bunden ist, welcher erste Schaltungszweig einen ersten Zweigausgangs knoten umfaßt, der angekoppelt wird an die erste Leistungsversorgungs schiene im Ansprechen auf einen ersten Logikzustand eines Signals an der Eingangsklemme und an eine zweite Leistungsversorgungsschiene im An sprechen auf einen zweiten Logikzustand des Signals an der Eingangs klemme;
einen zweiten Schaltungszweig, angeschlossen an die Eingangs klemme, und mit einem zweiten Zweigausgangsknoten versehen, der an die zweite Leistungsversorgungsschiene angekoppelt wird im Ansprechen auf den ersten Logikzustand des Signals an der Eingangsklemme und an die erste Leistungsversorgungsschiene im Ansprechen auf den zweiten Logik zustand des Signals an der Eingangsklemme, wobei einer der ersten und zweiten Zweigausgangsknoten an seine jeweilige Leistungsversorgungs schiene um ein vorbestimmtes Maß langsamer angekoppelt wird als der andere Zweigausgangsknoten im Ansprechen auf einen Wechsel des Logik zustandes an der Eingangsklemme;
erste und zweite MOS-Transistoren, die in Serie zwischen die Ausgangsklemme und die zweite Leistungsversorgungsschiene angeschlossen sind, wobei ein Gate des ersten MOS-Transistors mit dem ersten Zweig ausgangsknoten und ein Gate des zweiten MOS-Transistors mit dem zweiten Zweigausgangsknoten verbunden ist, welche ersten und zweiten MOS-Tran sistoren gleichzeitig bei einem Wechsel auf den ersten Logikzustand an der Eingangsklemme eingeschaltet werden, wodurch die Ausgangsklemme zeitweilig unter Erzeugung eines Impulses bei dem Wechsel in Richtung der zweiten Leistungsversorgungsschiene gezogen wird.

17. Schaltung nach Anspruch 16, bei der jeder Schaltungszweig ein Paar von Schalttransistoren umfaßt, die in eine Serienstrecke ge schaltet sind mit Widerstands- und Kondensatorelementen zwischen der ersten und der zweiten Leistungsversorgungsschiene, wobei jeder der Schalttransistoren mit einem Gate an die Eingangsklemme angeschlossen ist und der Zweigausgangsknoten mit der Serienstrecke verbunden ist.

18. Schaltung nach Anspruch 17, bei der das Paar von Schalt transistoren einen PMOS-Transistor umfaßt, dessen Source mit der ersten Leistungsversorgungsschiene verbunden ist, und einen NMOS-Transistor, dessen Source mit der zweiten Leistungsversorgungsschiene verbunden ist.

19. Schaltung nach Anspruch 17, bei der das Widerstandselement mindestens einen MOS-Transistor umfaßt, dessen Source und Drain in die Serienstrecke geschaltet sind und dessen Gate an eine Spannungsquelle derart angeschlossen ist, daß dieser eine MOS-Transistor eingeschaltet ist.

20. Schaltung nach Anspruch 17, bei der das Kondensatorelement mindestens einen MOS-Transistor umfaßt, der mit Source und Drain an eine der Leistungsversorgungsschienen angeschlossen ist und dessen Gate mit der Serienstrecke verbunden ist.

21. Schaltung für die Erkennung eines Logikzustandswechsels eines Signals an einer Eingangsklemme, umfassend:
eine Ausgangsklemme, die schwach an eine erste von zwei Leistungsversorgungsschienen angekoppelt ist;
ein Paar von Schalttransistoren, die in eine Serienstrecke geschaltet sind mit Widerstands- und Kondensatorelementen zwischen der ersten und der zweiten Leistungsversorgungsschiene, wobei jeder der Schalttransistoren ein Gate besitzt, das an die Eingangsklemme ange schlossen ist, wobei ein Ausgangsknoten, der mit der Serienstrecke ver bunden ist, mit der zweiten Leistungsversorgungsschiene im Ansprechen auf den ersten Logikzustand des Signals an der Eingangsklemme gekoppelt wird und mit der zweiten Leistungsversorgungsschiene im Ansprechen auf einen zweiten Logikzustand des Signals an der Eingangsklemme, wobei das Ankoppeln des Knotens an eine Leistungsschiene um ein vorbestimmtes Maß langsamer erfolgt infolge der Widerstands- und Kondensatorelemente im Ansprechen auf einen Wechsel auf den ersten Logikzustand an der Ein gangsklemme;
erste und zweite MOS-Transistoren mit jeweils einem Gate, die in Serie zwischen die Eingangsklemme und die zweite Leistungsversor gungsschiene geschaltet sind, wobei ein Gate des ersten MOS-Transistors mit der Eingangsklemme verbunden ist, ein Gate des zweiten MOS-Transis tors mit dem Knoten verbunden ist, die ersten und zweiten MOS-Transis toren gleichzeitig eingeschaltet werden bei einem Wechsel auf den ersten Logikzustand an der Eingangsklemme,
wodurch die Ausgangsklemme zeitweilig bei diesem Wechsel unter Erzeugung eines Impulses in Richtung der zweiten Leistungsversorgungs schiene gezogen wird.

22. Schaltung nach Anspruch 21, bei der das Paar von Schalt transistoren einen PMOS-Transistor umfaßt, der mit einer Source mit der ersten Leistungsversorgungsschiene verbunden ist, und einen NMOS-Tran sistor, der mit einer Source mit der zweiten Leistungsversorgungsschiene verbunden ist.

23. Schaltung nach Anspruch 21, bei der das Widerstandselement mindestens einen MOS-Transistor umfaßt, der mit Source und Drain in die Serienstrecke gelegt ist und dessen Gate an eine Spannungsquelle derart angeschlossen ist, daß dieser eine MOS-Transistor eingeschaltet wird.

24. Schaltung nach Anspruch 21, bei der das Kondensatorelement mindestens einen MOS-Transistor umfaßt, der mit Source und Drain an eine der Leistungsversorgungsschienen angeschlossen ist und dessen Gate mit der Serienstrecke verbunden ist.