DE3128740A1 - Dynamisches halbleiter-speichersystem - Google Patents

Description

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Die vorliegende Erfindung betrifft ein dynamisches Halbleiter-Speichersystem nach dem Gattungsbegriff des Anspruches 1. Sie bezieht sich insbesondere auf eine Einrichtung zum Testen und Überprüfen der dem Speichersystem zugeordneten Einrichtungen.

Es ist bekannt, Speichersysteme mit mehreren Modulen aus Feldern von MOS-Halbleiterchips aufzubauen. Derartige Chips erfordern eine periodische Auffrischung der in ihnen gespeicherten Ladungen um einen Informationsverlust zu verhindern. In gleicher Weise umfassen Lese- oder Schreiboperationen Veränderungen der gespeicherten Ladungen entsprechend der zu lesenden oder einzuschreibenden Information. Zur Erhöhung der Zuverlässigkeit derartiger Speichersysteme ist es bekannt,Fehlerfeststell- und Korrektureinrichtungen vorzusehen _; um Fehler innerhalb der Halbleitermodule festzustel- _H len und zu korrigieren.

In jüngster Zeit haben die Hersteller derartiger dynamischer MOS-Speicherchips mit wahlfreiem Zugriff festgestellt, daß solche Chips mit hoher Speicherdichte nicht i-iinun gegen Softfehler sind,die aufgrund ionxsierender Alphateilchen entstehen. Um diesem Problem zu begegnen _i haben einige Hersteller den Aufbau der Chips verbessert, um ein hohes Maß Im.T.unit--t gegen Softfehler zu erzielen. Während mit dieser Lösung *iu Wahrscheinlichkeit von Soft fehlem vermindert wird ₍ können ::<·;·> roh! er irr, Prinzip immer noch auf treten, was zu unkorri- ^{:; ::}'"^:· - •-•-'-lor^us-cänden führen kann.

■"': - :en Systemen von Bedeutung durch ·:- ..-.:: "ugnoseprozeduren sicherzu-

-;·■:-T.orsystems richtig arbei- ^: ■-■··■·■; ur.kt bei solchen Proze-

duren betrifft die Überprüfung von derartigen Fehlerfeststell- und Korrekturschaltkreisen zusätzlich zu anderen in dem Speichersystem vorhandenen Einrichtungen, um eine erhöhte Zuverlässigkeit sicherzustellen .

Aufgrund der zunehmenden Unübersichtlichkeit von Speichersystemen sollten daher in dem System Schaltkreise vorgesehen werden, die die Überprüfung des richtigen Betriebs der verschiedenen Teile des Speichersystems unter der Steuerung einer Datenverarbeitungseinheit erleichtern. Eine derartige Einrichtung ist in der US-PS 3 814 922 dargestellt und beschrieben. Die Anordnung gemäß dieser US-PS umfaßt ein Wartungsstatusregister und zugeordnete Einrichtungen für die Handhabung und Speicherung von Information die Fehler betrifft, welche in dem einer Datenverarbeitur.gseinheit zugeordneten Speichermodul festgestellt wurden. Die in dem Speichermodul festgestellten Fehler werden in vorgeschriebene Positionen des Wartungsstatusregisters eingegeben. Das Vorliegen und die Natur eines festgestellten Fehlers wird der Datenverarbeitungseinheit signalisiert,die in einer der Natur des Fehlers angepaßten Weise antwortet. Die Datenverarbeitungseinheit hat Zugriff zu dem Inhalt des Wartungsstatusregisters um die Fehlfunktion zu lokalisieren und die Verfügbarkeit des Speichermoduls festzustellen.

Eine weitere Betriebsweise ist vorgesehen₍um die logischen Schaltkreise zu prüfen, die der Einrichtung zum Auffrischen der flüchtigen Daten in den Speicherelementen zugeordnet ist. Die Operation der logischen Schaltkreise wird unter Steuerung durch die Datenverarbeitungseinheit überprüft.

Es ist erkennbar, daß die vorstehend erwähnte Anordnung die Überprüfung von logischen Schaltkreisen gestattet, die den

Betrieb eines Speichermoduls während unterschiedlicher Betriebsweisen steuern. Es ist jedoch keine direkte Prüfeinrichtung vorgesehen,die zur Verbesserung der Zuverlässigkeit der Operationen des Speichermoduls verwendet wird.

Es ist daher die Aufgabe der vorliegenden Erfindung, ein Speichersystem der eingangs genannten Art so auszubilden, daß die den Speichermodulen zugeordnete Anordnung zur Erfassung von Softfehlern mit minimalem Zeitaufwand und mit geringfügigem zusätzlichem Schaltungsaufwand überprüft werden kann. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung umfaßt eine Softfehler- Steuereinrichtung in einem dynamischen MOS-Speichersystem. Die Softfehler-Wiedereinschreib-Steuereinrichtung schreibt zusammen mit den Fehlerfeststeli- und Korrekturschaltkreisen (EDAC) des dynamischen Speichersystems korrigierte Versionen der aus jedem Speicherplatz innerhalb einer Anzahl von Speichermodulen des Systems ausgelesenen Information mit einer vorbestimmten Geschwindigkeit. Die vorbestimmte Geschwindigkeit ist sehr viel geringer als die Geschwindigkeit gewählt,mit der die Speichermodule aufgefrischt werden, um eine Überlappung mit normalen Speicheroperationen auf ein Minimum zu begrenzen.

^t:~an ior vorliegenden Erfindung ist eine Diagnoseeinricht-r>q in u.in Systerr. vergesehen, die an die Fehlerfeststell-,:r.ü :-': r ;■■_···: tiurschaltkrei se und Scf t f ehler-Wiedereischreib-.-"t..: ut-reir.r ι er. fur.y ar.U'jschl ossen ist. Die Diagncseeinrichtung Mittel, ur, die Speicherrr.odule in einen Zustand zu ver-

setzen, der den Test und die Überprüfung der Operation der Softfehler-Steuereinrichtung gestattet. Ferner umfaßt die Diagnoseeinrichtung eine Modus-Steuereinrichtung, die an die Softfehler-Steuereinrichtung angeschlossen ist, um einen Betrieb mit hoher Geschwindigkeit zu ermöglichen. Dies gestattet das,Auslesen, die Korrektur und das Wiedereinschreiben bezüglich Speicherplätzen unter Steuerung durch die Softfehler-Wiedereinschreib-Steuereinrichtung mit einem Mini-* mum an Zeit. ^Im bevorzugten Ausführungsbeispiel werden diese Operationen bezüglich der Speicherplätze nach jedem Auffrischzyklus ausgeführt.

Durch Überwachung des Status der geprüften und korrigierten Information ist die Diagnoseeinrichtung unter Verwendung von fehlersignalisierenden Schaltkreisen innerhalb des Speichersystem·- in der Lage festzustellen, ob die Softfehler-Wiedereinschreib-Steuereinrichtung richtig arbeitet oder nicht.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei im folgenden die Erfindung näher erläutert.Es zeigen:

Fig. 1 ein Blockdiagramm eines dynamischen

Speichersystems mit der erfindungsgemäßen Einrichtung;

Fig. 2 die Zeittaktschaltkreise des Blockes 207 in Figur 1 in näheren Einzelheiten;

Fig. 3 die Zeittaktschaltkreise des Blockes 204 in Figur 1 in näheren Einzelheiten;

BAD ORIGINAL

Fig. 4 die Schaltkreise des Blockes 214 in näheren Einzelheiten;

Fig. 5 die Leser/ Schreib-Steuerschaltkreise des Blockes 208 in näheren Einzelheiten;

Fig. 6 die erfindungsgemäßen Schaltkreise des Blockes 216 in näheren Einzelheiten;

Fig. 7 die Chips der Blöcke 210-20 und 210-40 in näheren Einzelheiten;

Fig. 8 a,b Zeittaktdiagramme zur Erläuterung der erfindungsgemäßen Betriebsweise;

Fig. 9 a,b das Format der Speicher-Adressen/Anweisungen, die der Steuerung 200 als Teil einer jeden Speicher-Lese- oder Schreibanforderung zugeführt werden.

iÄD ORIGiMAL

Speichersubsystem - Schnittstelle

Bevor die Steuerung gemäß Figur 1 näher beschrieben wird, sei darauf verwiesen, daß eine Anzahl von Leitungen zwischen der Steuerung und einem Bus angeordnet sind, die eine Schnittstelle bilden.In der dargestellten Weise umfassen die Schnittstellenleitungen eine Anzahl von Adressleitungen (BSADOO-23, BSAPOO ),zwei Gruppen von Datenleitungen ( BSDTOO-15, BSDPOO, BSDP08 ) und (BSDT16-31, 3SDP16, BSDP24), eine Anzahl von Steuerleitungen (BSMREF - BSMCLR), eine Anzahl von Zeittaktleitungen (BSREQT- BSNAKR) und eine Anzahl von Tiebreak -Netzwerkleitungen (BSAUOK-BSIOUX, BSMYOK).

Eine Beschreibung der vorstehend genannten Schnittstellenleitungen sei nachfolgend in näheren Einzelheiten gegeben:

Speichersubsystem - Schnittstellenleitungen Bezeichnung Beschreibung

Adressleitungen

BSAD00-BSAD23 Die Bus-Adressleitungen bilden eine

Ubertragungsstrecke mit einer Breite von 24 Bit,die zusammen mit der Bus/ Speicher-Referenzleitung BSMREF benutzt wird,um eine 24Bit-Adresse"zu der Steuerung 200 oder einen 16 Bit-Identifizierer von der Steuerung 200 zu dem Bus (für den Empfang durch eine Nebeneinheit) zu übertragen.Bei einer

BAD ORIGINAL

Verwendung zur Speicheradressierung wählen die an die Leitungen BSADOO-BSAD03 angelegten Signale einen speziellen 512K-Wort-Modul aus; die an die Leitungen BSAD04-BSAD22 angelegten Signale wählen eines der 51 ZK-Worte in dem Modul aus·und das an die Leitung BSAD23 angelegte Signal wählt eines der in dem ausgewählten Wort vorhandenen Bytes aus( z.B. BSAD23=1=rechtesByte;BSAD23=0=linkes Byte).

Bei einer Benutzung für eine Identifikation werden die Leitungen BSADOO-BSAD07 benutzt.Die Leitungen BSAD08-BSAD23 übertragen die Identifikation der empfangenden Einheit, die während der vorangegangenen Speicher-Leseanfcr derung zu der Steuerung 200 übertragen wurde.

BSAPOO Die Bus-Adress-Paritätsleitung ist aim

bidirektionale Leitung, die ein ungerades Paritätssignal für die an die Leitungen BSAD00-BSAD07 angelegten Adresssignale liefert.

Datenleitungen

zwischen der Steuerung 200 und dem Bus in Funktion von dem ausgeführ-. ten Operationszyklus zu übertragen.

Während eines Schreibzyklus übertragen die Bus-Datenleitungen in den Speicher einzuschreibende Information wobei der Speicherplatz durch die an die Leitungen BSADOO-BSAD23 angelegten Signale festgelegt ist. Während der ersten Hälfte eines Lesezyklus übertragen die Datenleitungen BSDTOO-BSDT15 Identifizierungsinformation (Kanalnummer) zu der Steuerung 200. Während der zweiten Hälfte des Lesezyklus übertragen die Datenleitungen die von dem Speicher gelesene Information.

3SDP00, BSDP08, Die Bus-Daten-Paritätsleitungen bil-

?-3DPi6, BSDP24 den zwei Gruppen von bidirektionalen

Leitungen, die ungerade Paritätssignale liefern, welche folgendermaßen codiert sind:

BSDPOO= ungerade Parität für Signale, die an die Leitungen BSDT00-BSDT07 angelegt werden (linkes Byte); BSDP08= ungerade Parität für Signale, die an die Leitungen BSDT08-BSDT15 angelegt werden (rechtes Byte); 3SDP16= ungerade Parität für Signale, :ie an die Leitungen BSDT16-BSDT23 ■■:-. :.?iegt werden; und

BSDP24= ungerade Parität für Signale, die an die Leitungen BSDT24-BSDT31 angelegt werden.

Steuerleitungen

BSMREF BSWRIT Die Bus-Speicher-Referenzleitungen erstrecken sich von dem Bus zu der Speichersteuerung 200. Bei hohem Pegel signalisiert diese Leitung der Steuerung 200, daß die Leitungen BSADOO-BSAD23 eine vollständige Speicher-Steueradresse enthalten und daß eine Schreib-oder Leseoperation bezüglich des festgelegten Speicherplatzes ausgeführt wird. Bei niedrigem Pegel signalisiert die Leitung der Steuerung 200,daß die Leitungen BSADOO-BSAD2 3 Information aufweisen, die an eine andere Einheit und nicht an die Steuerung 200 ge-= richtet ist.

Die Bus-Schreibleitung erstreckt sich i von dem Bus zu der Speichersteuerung ι 200. Bei hohem Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREF signalisiert diese Leitung der Steuerung 200 die Ausführung eines Schreibzyklus. Bei niedrigem Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREF wird der Steuerung die Ausführung eines Lesezyklus signalisiert.

BSBYTE

BSLOCK BSSHBC Die Bus-Byteleitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel signalisiert sie der Steuerung 200, daß diese eine Byteoperation anstelle einer Wortoperation auszuführen hat.

Die Bus-Verriegelungsleitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel signalisiert sie der Steuerung 200 eine Anforderung nach der Ausführung eines Tests oder der Veränderung des Status eines Speicher-Verriegelungsflip-flops innerhalb der Steuerung 200.

Diese Leitung für die zweite Hälfte eines Buszyklus wird benutzt,um einer Einheit zu signalisieren, daß die gerade durch die Steuerung 200 an den Bus angelegte Information eine Information ist, die in einer vorangegangenen Leseanforderung angefordert wurde. In diesem Fall sind sowohl die Steuerung 200 als auch die die Information empfangende Einheit für alle Einheiten vom Beginn des Auslesezyklus bis zur Vervollständigung der Übertragung durch die Steuerung 200 belegt.

Diese Leitung wird zusammen mit der Leitung BSLOCK benutzt, um das ihr zugeordnete Speicher-Verriegelungsflip-flop zu setzen oder zurückzu-

BSMCLR

BSKEDD BSREDR

stellen.Wenn eine Einheit Lesen oder Schreiben anfordert und die Leitung BSLOCK sich auf dem hohen Pegel befindet, so signalisiert die Leitung BSSHBC,wenn sie sich gleichfalls auf dem hohen Pegel befindet der Steuerung 200 die Rückstellung ihres Verriegelungsflip-flops.Bei niedrigem Pegel signalisiert sie der Steuerung 200 einen Test und das Setzen des Verriegelungsflip-flops.

Die Bus-Hauptlösch-Leitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel veranlaßt sie die Steuerung 200 die Rückstellung bestimmter Busschaltkreise innerhalb der Steuerung 200 auf den Wert "0".

Die Bus-Rot/Links-Leitung erstreckt sich von der Steuerung 200 zu dem Bus. Wenn sie sich aufgrund einer Leseanweisung auf hohem Pegel befinder, so signalisiert sie, uaß e^n unkorrigierbarer Fehler in ia~ I^::.:en Wort des zurückgeführten Wortpaar-;-: enthalten ist. Wenn nur ein /.'ort zurückgeführt wird, so wird dieses als das linke Wort angesehen.

Die Bus-Rot/Rechts-Leitung erstreckt sich von der Steuerung 200 zu dem Bus. Befindet sie sich aufgrund einer Leseanforderung auf dem hohen Pegel, so signalisiert sie, daß ein unkorri-

BSYELO

gierbarer Fehler in dem rechten Wort des zurückgeführten Wortpaares enthalten ist.

Die Bus-Gelb-Leitung ist eine bidirektionale Leitung, die einen Softfehlerzustand bezeichnet.Bei hohem Pegel während der zweiten Hälfte eines Buszyklus und aufgrund einer Leseanweisung zeigt sie an, daß die begleitende übertragende Information erfolgreich korrigiert worden ist.

Wenn sie während einer Speicher-Leseanforderung auf den hohen Pegel gesetzt ist, so zeigt diese Leitung an, daß die Leseanforderung als eine Diagnoseanweisung zu interpretieren ist.

BSREQT Bus-Bestätigungs/ Zeittakt-Leitungen

Die Bus-Anforderungsleitung ist eine bidirektionale Leitung,die sich zwischen dem Bus und der Steuerung 200 erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß eine andere Einheit einen Buszyklus anfordert. Im auf den niedrigen Pegel zurückgestellten Zustand signalisiert sie der Steuerung 200,daß keine Busanforderung anhängig ist.Diese Leitung wird auf den hohen Pegel durch die Steuerung 200 gesetzt,um einen

BSDCNN

Lese-Buszyklus der zweiten Hälfte anzufordern.

Die Daten-Zyklusleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß einer Einheit ein angeforderter Buszyklus gewährt worden ist und daß auf dem Bus für eine andere Einheit abgelegt wurde.

BSACKR Die Steuerung 200 setzt diese Leitung auf den hohen Pegel um zu signalisieren, daß sie angeforderte Daten zurück zu eiaer Einheit überträgt. Zuvor hatte die Steuerung 200 einen Buszyklus angefordert und dieser ist ihr gewährt worden.

Die Bus-Bestätigungsleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt.Wenn sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie, daß sie eine Busübertragung während eines Lese- oder Schreibzyklus der ersten Hälfte akzeptiert hat.Während eines Lesezyklus der zweiten Hälfte signalisiert diese Leitung der Steuerung 200 die Annahme einer Übertragung, wenn sie

durch die Einheit auf den hohen Pegel gesetzt wurde von der die Anforderungssignale stammen.

BSWAIT Die Bus-Warteleitung ist eine bi

direktionale Leitung-zwischen dem Bus und der Steuerung 200. Wenn sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie einer anfordernden Einheit,daß die Steuerung zu diesem Zeitpunkt eine Übertragung nicht annehmen kann.Danach kann die Einheit aufeinanderfolgende Wiederversuche auslösen bis die Steuerung 200 die Übertragung be·* stätigt.Die Steuerung 200 setzt die Leitung BSWAIT auf den hohen Pegel unter folgenden Bedingungen:

1 . Sie ist belegt und führt einen internen Lese- oder Schreibzyk-lus aus.

2. Sie fordert einen Lesezyklus > der zweiten Hälfte "an.

3. Sie erwartet eine Auffrischoperation.

4. Sie führt eine Auffrischoperation aus.

5. Sie ist belegt bei einer Initialisierung.

6. Sie ist belegt bei der Ausführung eines Softfehler-Wiedereinschreibzyklus.

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Wenn die Leitung BSWAIT durch eine Einheit auf den hohen Pegel gesetzt ist,so signalisiert dies der Steuerung 200, daß die Daten durch die anfordernde Einheit nicht akzeptiert werden und daß der vorliegende Buszyklus zu beenden ist.

BSNAKR Die Busleitung für die Negativbe

stätigung ist eine bidireltiona-Ie Leitung zwischen dem Bus und der Steuerung 200.Bei hohem Pegel signalisiert sie, daß sie eine festgelegte Übertragung verweigert. Die Steuerung 200 setzt die Leitung BSNAKR in folgenden Fällen auf den hohen Pegel:

1. Das Speicher-Verriegelungsflipflop ist auf den Binärwert "1" gesetzt, und

2. die Anforderung ist zu testen und setzt das Verriegelungsflipflop( BSLOCK auf hohen Pegel und BSSHBC auf niedrigen Pegel)

In allen anderen Falles, wenn das Speicher-Verriegelungsflip-flop gesetzt ist,erzeugt-die Steuerung 200 eine Antwort über die Leitung BSACKR oder die Leitung BSWAIT oder sie erzeugt keine Antwort.

Wenn die Leitung BSNAKR durch eine

Einheit auf den hohen Pegel gesetzt wird,so signalisiert dies der Steuerung 200, daß die Daten nicht durch die Einheit akzeptiert werden und der Operationszyklus zu beenden ist.

Tiebreak-Steuerleitungen

BSAUOK-BSIUOK BSMYOK Die Tiebreak-Netzwerkleitungen erstrecken sich von dem Bus zu der Steuerung 200. Diese Leitungen signalisieren der Steuerung 200, ob Einheiten mit höherer Priorität Busanforderungen ausgegeben haben. Wenn alle Signale auf diesen Leitungen den hohen Pegel aufweisen, so signalisiert dies der Steuerung 200, daß ihr ein Buszyklus gewährt worden ist,so daß sie zu disem Zeitpunkt die Leitung BSDCNN auf den hohen Pegel setzen kann. Wenn irgendein Signal auf diesen Leitungen den = niedrigen Pegel aufweist, so signalisiert dies der Steuerung 200, daß ihr ein Buszyklus nicht gewährt worden ist und daß sie gehindert ist,die Leitung BSDCNN auf den hohen Pegel zu setzen.

Diese Tiebreak-Netzwerkleitung erstreckt sich von der Steuerung zu dem Bus. Die Steuerung 200 setzt

diese Leitung auf den niedrigen Pegel,um anderen Einheiten mit niedrigerer Priorität eine Busanforderung zu signalisieren.

Allgemeine Beschreibung des Systems gemäß Figur

Figur 1 zeigt ein bevorzugtes Ausführungsbeispiel einer Speichersteuerung 200, die unter Verwendung der Prinzipien der vorliegenden Erfindung aufgebaut ist. Gemäß Figur 1 ist erkennbar, daß die Steuerung 200 die beiden Speichermodule 210-2 und 21O-4für jeweils 256K-Worte in dem Speicherabschnitt 210 steuert. Die Moduleinheiten der Blöcke 210-2 und 210-4 umfassen integrierte RAM-Hochgeschwindigkeitsschaltkreise entsprechend den Blöcken 21o-20 und 210-40 und Adresspufferschaltkreise entsprechend den Blöcken 210-22 bis 210-26 und 210-42 bis 210-46. Jede 256K-Speichereinheit besteht aus dynamischen MOC-RAM-Chips für jeweils 64K-Worte wie dies in Figur 7 näher dargestellt ist. Unter Bezugnahme auf Figur 7 ist insbesondere erkennbar, daß jeder Speichermodul für 256K-Worte mit jeweils 22 Bit, 88 Chips für 64K-Worte mit 1 Bit aufweist. Auf jedem Chip befindet sich eine Anzahl von Speicherfeldern, die in einer Matrix von 256 Zeilen und 256 Spalten von Speicherzellen angeordnet sind.

Die Steuerung 200 umfaßt jene Schaltkreise, die erforderlich sind₍um Speicher-Zeittaktsignale zu erzeugen, und um Auffrischoperationen, Softfehler-Wiedereinschreib-Steueroperationen, Datenübertragungsoperationen, Adressverteilungsund Decodieroperationen und Bus-Schnittstellenoperationen auszuführen. Derartige Schaltkreise bilden einen Teil der

verschiedenen Abschnitte in Figur 1.

Die Abschnitte umfassen einen Zeittaktabschnitt 204, einen Wiederauffrisch-Steuerabschnitt 205, einen Softfehler-Wiedereinschreib-Steuerabschnitt 214, einen Daten-Steuerabschnitt 206, einen Adressenabschnitt 207, einen Lese-ZSchreib-Steuerabschnitt 208, einen Daten-Eingabeabschnitt 209, einen Bus-Steuerschaltkreisabschnitt 211, einen Speicher-Auslöseschalt— kreisabschnitt 212, einen Bus'-Treiber/Bmpfänger-Schaltkreisabschnitt 213 und einen Diagnosemodus-Steuerabschnitt 216.

Der Bus-Steuerabschnitt 211 umfaßt die Logikschaltkreise, welche Signale für die Ausgabe und Annahme von Buszyklusanforderungen für Einzel-und Doppelwortoperationen erzeugen.Gemäß Figur 1 sind diese Schaltkreise ebenso wie die Schaltkreise der anderen Abschnitte an den Bus über die Treiber/Empfänger-Schaltkreise des Abschnittes 213 angeschlossen,wobei diese Schaltkreise einen bekannten Aufbau aufweisen. Der Abschnitt 211 umfaßt die Tiebreak-Netzwerkschaltkreise, welche Anforderungsprioritäten auf der Basis der physikalischen Position einer Einheit an dem Bus lösen. Die Speichersteuerung, die sich am weitesten links oder zuunterst an dem Bus befindet, besitzt die höchste Priorität,während eine zentrale Verarbeitungseinheit CPU in der höchsten Position ah dem Bus die geringste Priorität aufweist.Nähere Informationen bezüglich des Busbetriebs können der US-PS 4.000.485 entnommen werden.

Der Zeittaktabschnitt 204, welcher näher in Figur 3 dargestellt ist umfaßt Schaltkreise, die die geforderte Folge von Zeittaktsignalen bei Speicherlese- und Schreibzyklen erzeugen. Gemäß Figur 1 überträgt und empfängt. dieser Abschnitt Signale zu und von den Abschnitten 205, 206,207,208,211-14 und 216.

Der Adressabschnitt 207, der in näheren Einzelheiten in den Figuren 2a bis 2c dargestellt ist umfaßt Schaltkreise, welche Adressignale decodieren, erzeugen und verteilen ,wie sie für Auffrischoperationen, die Initialisierung und für die Lese/ Schreibauswahl erforderlich sind. Der Abschnitt 207 empfängt Adressignale von den Leitungen BSADO8-BSAD23 und von den Adressleitungen BSAD00-BSAD07 und BSAPOO zusätzlich zu dem Speicherreferenz-Steuersignal von der Leitung BSMREF. Der Abschnitt 207 empfängt zusätzlich Steuer- und Zeittaktsignale von den Abschnitten 204,212 und 205.

Der Speicher-Initialisierungsabschnitt 212 umfaßt herkömmliche Schaltkreise zum Löschen der Steuerschaltkreise auf einen anfänglichen vorbestimmten Zustand.

Der Lese/ Schreib-Steuerabschnitt 208 umfaßt Register und herkömmliche Steuerlogikschaltkreise. Die Register empfangen und speichern Signale entsprechend dem Zustand der Signale auf den Leitungen BSWRIT,BSBYTE und BSAD23. Die Steuerschaltkreise decodieren die Signale der Register und erzeugen Signale,die an die Abschnitte 204,207 und 210 angelegt werden, um vorzugeben, ob die Steuerung eine Lesezyklus,einen Schreibzyklus oder einen Lesezyklus gefolgt von einem Schreibzyklus ( z.B. bei einer Byte-Anweisung) ausführen soll.

Der Auffrischabschnitt 205 umfaßt die Schaltkreise für die periodische Auffrischung des Speicherinhalts. Der Abschnitt empfängt Zeittakt- und Steuersignale von dem Abschnitt 204 und er liefert: Auffrisch-Anweisungsteuersignale an die Abrchnitte 204, 207,208 und 212. Zur weiteren Information sei iu: die 'JS-Ps -5.^5.223 verwiesen, in der Schaltkreise zur Er-.-eu :ur.-j v-n AjifriGwh-Ar.weisungssi^nalen (REFCOM) dargestellt ".r.d ί" escr.r leben sir.d.

Der Daten-Eingabeabschnitt 209 umfaßt in einem Block 209-4 Multiplexer-Schaltkreise und ein Adressregister, dem Signale von dem Abschnitt 206 zugeführt werden.

Die Multiplexer-Schaltkreise empfangen Datenworte von den beiden Gruppen von Busleitungen BSDTOO-15 und BSDT16-31 und sie führen die geeigneten Worte über die Gruppen von Ausgangsleitungen MDIEOOO-015 und MDIOOOO-015 den richtigen Speichermodulen während eines Schreibzyklus zu. Zu diesem Zweck werden die Multiplexer-Schaltkreise selektiv durch ein Signal MOWTESOOO freigegeben, das durch ein UND-Gatter 209-10 erzeugt wird, wenn das Initialisierungssignal INITTM310 von dem Abschnitt 212 den Binärwert "O"(d.h. kein Initialisierungsmodus) aufweist. Das UND-Gatter 209-10 erzeugt das Signal MOWTESOOO in Abhängigkeit von dem Bus-Adressbitt 22 (d.h. Signal BSAD22) und in Abhängigkeit davon, ob die Steuerung eine Schreiboperation (Signal BSWRIT) ausführt. Während einer Schreiboperation wählt das Signal MOWTESOOO das korrekte Da·=: tenwort aus(d.h. das an die Busleitungen BSDTOO-15 oder BSDT16-31 angelegte Wort)um es der richtigen Speichereinheit zuzuführen. Dies erlaubt den Beginn einer Schreiboperation an jeder Wortgrenze.

Während einer Leseoperation sind die Multiplexer-Schaltkreise in der Lage,eine Modul-Identifizierungsinformation zu liefern, die von den Busleitungen BSDTOO-15 zurück zu den Adressbusleitungen BSADO8-23 übertragen wird. Dies geschieht dadurch, daß die an die Leitungen BSDTOO-15 angelegten Signale in das gerade Datenregister 206-8 des Abschnittes 206 geladen wird. Hierdurch wird wiederum der Inhalt der Adressregisterverriegelungen des Blockes 209-4 zusammen mit der Modul-Identifizierungsinformation über die Busleitungen BSDTOO-15 übertragen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, wird darauf nicht näher eingegangen.

Der Daten-Steuerabschnitt 206 umfaßt die Datenregister 206-8 und 206-10, Multiplexer-Schaltkreise 206-16 und 206-18 mit zugeordneten Steuerschaltkreisen, die das Einschreiben und/oder Lesen von Daten in und aus den geraden und ungeraden Speichereinheiten 210-20 und 210-40 des Abschnittes 210 gestatten ,und er umfaßt die Rot- und Gelb-Generatorschaltkreise des Blockes 206-20. Beispielsweise werden während eines Lesezyklus mit doppelter Breite Operanden oder Befehle aus den Einheiten 210-20 und 210-40 in die geraden und ungeraden Ausgangsregister 206-8 und 206-10 ausgelesen. Während eines Schreibzyklus werden die Byte-Operandensignale in den am weitesten links liegenden Abschnitt.des Paares von Registern 206-8 und 206-10 von dem Bus über den Abschnitt 209-4 geladen und in die ungerade oder gerade Speichereinheit des Abschnittes 210 eingeschrieben.

Die Steuerung 200 umfaßt eine Fehlerfeststeil- und Korrektureinrichtung (EDAC), wobei jedes Wort 16 Datenbits und 6 Prüfbits aufweist um Einzelbitfehler in dem Datenwort festzustellen und zu korrigieren und bei Doppelbitfehlern in dem Datenwort diese festzustellen und ohne Korrektur zu signalisieren. Die EDAC-Einrichtung umfaßt zwei Gruppen von EDAC-Codier/ Decodierschaltkreisen 206-12 und 206-14. Diese Schaltkreise können so aufgebaut sein,wie dies in der US-PS 4.072.853 dargestellt und beschrieben ist. Zusätzlich gestattet der Abschnitt 206 eine Rückführung der über die Datenleitungen BSDTOO-15 empfangenen und in dem Register 209-4 gespeicherten Identifizierungsinformation über die Adressleitungen BSADO8-23.

Ferner erzeugen die Schaltkreise des Blockes 206-20 aufgrund der Syndrom-Bitsignale der EDAC-Schaltkreise 206-12 und 206-14 Signale, die anzeigen,ob die zu dem Bus übertragene Information fehlerhaft ist und ob der Fehler korrigierbar ist oder nicht. Wenn das Signal MYYEL0110 auf den Binärwert "1" gesetzt ist, so zeigt dies an, daß die begleitende übertragende Information korrekt ist und daß eine Korrektur ausgeführt wurde (d.h. einen Hard- oder Softfehlerzustand). Wennjedoch das Signal MYREDD010 oder MYREDR010 auf den Binärwert "1" gesetzt ist, so zeigt dies an, daß die begleitende übertragende Information fehlerhaft ist ( d.H. ein unkorrigierbarer Fehlerzustand). Diese Signale werden ihrerseits benutzt um die Signale zu erzeugen, die an die Busleitungen BSREDD, BSREDR und BSYELO angelegt werden. Nähere Einzelheiten bezüglich der Erzeugung der Signale können der US-PS 4.072.853 entnommen werden.

Der Softfehler-Wiedereinschreib-Steuerabschnitt 214 umfaßt Schaltkreise für den periodischen Zugriff auf jeden Speicher-" platz innerhalb des Speicherabschnittes 210 zum Auslesen und Wiedereinschreiben von korrigierter Information in diese Speicherplätze, um den Speicher 210 weniger empfindlich bezüglich der durch Alphateilchen oder anderen Systemstörungen erzeugten Softfehler zu machen.Wie aus Figur 1 erkennbar werden dem Abschnitt 214 Steuersignale von den Abschnitten 205,-212,213 und 216 zugeführt. Der Abschnitt liefert Steuersignale an die Abschnitte 204, 206 und 207 in der dargestellten Weise.

Gemäß der vorliegenden Erfindung enthält der Diagnosemodus-Steuerabschnitt 216 Schaltkreise, die die Abschnitte 206 und 214 in die Lage versetzen, einen schnellen Test sowie eine Überprüfung der Operation der Softfehler-Wiedereinschreib-Steuereinrichtung im Abschnitt 214 auszuführen. Gemäß der Figur 1

erhält der Abschnitt 216 Steuersignale von den Abschnitten 204, 208, 211 und 213 zugeführt»

Wichtige Teile der zuvor genannten Abschnitte seien nun anhand der Figuren 2-7 näher erläutert.

Detaillierte Beschreibung der Steuerabschnitte

Im folgenden werden nur solche Abschnitte beschrieben, die für ein Verständnis der vorliegenden Erfindung von Bedeutung sind. Zur weiteren Information bezüglich der verbleibenden Abschnitte sei auf die ÜS-PS 4.185.323 verwiesen.

Abschnitte 204 und 206

Figur 3 zeigt in näheren Einzelheiten die Zeittaktschaltkreise des Abschnittes 204. Die Schaltkreise empfangen -Bingangs-Zeittakt-Impulssignale TTAP01010 und TTAP02010 von herkömmlichen nicht dargestellten Verzögerungsleitungs-Zeit-Takt-Generator schaltkreisen. Derartige Schaltkreise können so ausgebildet sein,wie dies in der US-PS 4.185. 323 dargestellt und beschrieben ist. Die Zeittakt- Generatorschaltkreise erzeugen eine Reihe von Zeittaktimpulsen über ein Paar von in Reihe geschalteten Verzögerungsleitungen mit einer Verzögerung von 200 ns aufgrund der Umschaltung des Signales MYACKRIO auf den Binärwert "1". Diese Impulse bilden zusammen mit den Schaltkreisen des Blockes 204 den Zeittakt für die verbleibenden Abschnitte während eines Speicherzyklus .

Die Schaltkreise des Blockes 204 empfangen zusätzlich ein Grenzsignal MYBNDYO10,Adressignale LSAD222OO undLSAD2221O von dem Abschnitt 207 und ein Softfehler-Wiedereinschreib-Steuersignal ALPCNT010 von dem Abschnitt 214. Ferner legt der Abschnitt 212 ein Initialisierungssignal ΙΝΓΓΜΜ100 an den Abschnitt 204. Die Signale MYBNDY010 und ALPCNT010 werden an ein NOR-Gatter 204-5 angelegt, wobei jedes Signal das Signal RASINH010 auf den Binärwert "o" setzt, wenn es den Binärwert "1" aufweist. Das hierzu in Reihe geschaltete

UND-Gatter 204-7 verknüpft das Initialisierungssignal INITMM100 ,und das Auffrisch-Anweisungssignal REFCOM100, um das Signal RASINHOOO zu erzeugen. Ein NAND-Gatter 204-8 kombiniert das Signal RASINHOOO und das Adressignal LSAD2221O um ein Austast-Sperrsignal ERASHIOOO für eine gerade Speicherzelle zu erzeugen. Das Signal wird einem UND-Gatter 2O4-1Q zugeführt und mit einem Zeittaktsignal MRASTT010 verknüpft, das von dem Signal TTAP01010 über ein UND-Gatter 204-1 abgeleitet wird. Das sich ergebende Ausgangssignal MRASTE010 wird dem Zeittakteingang RAS der geraden Stapeleinheiten 210-20 zugeführt.

Ein NAND-Gatter 204-14 kombiniert die Signale RASINH010 und LSAD222OO₁um ein Sperrsignal ORASIHOOO für eine ungerade Zeile zu erzeugen. Diese Signal wird in einem UND-Gatter 204-17 mit dem Zeittaktsignal MRASTT010 verknüpft,um das Zeilen-Zeittaktsignal MRAST0010 zu erzeugen.Dieses Signal wird dem Zeittakteingang RAS der ungeraden Stapeleinheiten 210-40 zugeführt.

Gemäß Figur 3 liefert ein üi\D-Gatter 204-11 ein Zeittaktsignal MDECT0010 an den Eingangsanschluß G des mittleren Abschnittes des geraden Datenregisters 206-8 bei Abwesenheit einer Auffrischungsanweisung(d.h. Signal REFCOMOOO=I). In gleicher Weise liefert ein UND-Gatter 204-15 ein Zeittaktsignal MD0CT0010 an einen Eingangsanschluß G des Mittelabschnittes des ungeraden Datenregisters 206-10. Ein Verzögerungsschaltkreis 204-19 ist zwischen das UND-Gatter 2o4-18 und das UND-Gatter 204-20 geschaltet, wodurch das letztere Gatter das Zeittaktsignal MCASTS010 abgibt. Das Signal MCASTSOIO wird dem Zeittakteingang CAS der geraden und ungeraden Stapeleinheiten 21o-20 und 210-40 zugeführt.

Die geraden und ungeraden Datenregister 206-8 und 206-10 arbeiten im Tristate-Modus und sie sind aus transparenten Verriegelungsschaltkreisen vom G-Typ aufgebaut wie sie von der Fa. Texas Instruments Inc. unter der Typ-Nr. SN47S373 vertrieben werden. Unter der Transparenz der Register sei verstanden, daß bei Zuführung eines Signales an dem Eingangsanschluß G mit dem Binärwert "1" die Signale am Ausgangsanschluß Q den Signalen am Eingangsanschluß D folgen. Wenn das dem Eingangsanschluß G zugeführte Signal den niedrigen Pegel einnimmt, so wird das Signal am Ausgangsanschluß Q verriegelt.

Die Ausgangsanschlüsse der Register 206-8 und 206-10 werden gemeinsam einer festverdrahteten ODER-Verknüpfung unterzogen, um eine Multiplexbildung des Paares von Datenwortsignalen zu ermöglichen. Eine solche Multiplexbildung wird durch Steuerung des Zustandes der Signale MDOTSCOOO, MD0TSC010 und MDRELBOOO verwirklicht, die den Eingangsanschlüssen für die Ausgangssteuerung (OC) in den verschiedenen Abschnitten der Register 206-8 und 206-10 in Figur 1 zugeführt werden. Diese Operation ist unabhängig von der Verriegelungswirkung der Register-Flip-Flops, die aufgrund der Signale stattfindet,die den Eingangsanschlüssen G zugeführt werden.

Die in Reihe geschaltete Gruppe von Gattern 204-22 bis 204-28 steuert denZustand der Signale MD0TSC100 und MD0TSC010. Das UND-Gatter 204-22 erhält Zeittaktsignale DLYINN010 und DLY020100 am Beginn eines Lese- oder Schreibzyklus zugeführt, um die Speicherung der Identifizierungsinformation von dem Bus zu ermöglichen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, kann das Signal PULS2O21O mit dem Binärwert "0" angenommen werden. Während einer Leseoperation wird das Lese-Anweisungssignal READCMOOO auf den

128740

Binärwert "O" gesetzt, wodurch das UND-Gatter 204-26 das Signal MDOTSC1OO auf den Binärwert "O" setzt und das NAND-Gatter 204-28 das Signal MDOTSCO1O auf den Binärwert "1" setzt.

Das Signal MD0TSC100 gestattet bei einem Binärwert "0" den Mittelabschnitten der Register 206-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Das Signal MD0TSC010 hindert bei einem Binärwert "1" die rechten Abschnitte der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Während eines Schreibzyklus, wenn das Lese-Anweisungssignal READCMOOO auf den Binärwert "1" gesetzt ist,setzt das UND-Gatter 204-26 das Signal MD0TSC100 auf den Binärwert "1"; während das NAND-Gatter 204-28 das Signal MD0TSC010 auf den Binärwert "0" setzt, wenn das Signal ALPCNTOOO den Binärwert "1" aufweist. Hierdurch wird gegenüber dem beschriebenen Resultat das entgegengesetzte Resultat erreicht. Das heißt, das Signal MD0TSC100 hindert die Mittelabschnitte der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Zur gleichen Zeit gestattet das Signal MD0TSC010 dem rechten Abschnitt aer Register 2o6-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen . Wenn das Signal ALPCNTOOO den Binärwert "0" aufweist, so hindert dieses das NAND-Gatter 204-28 am Setzen des Signales MD0TSC010 auf den Binärwert "0" aufgrund des Signales READCMOOO. Demgemäß werden die rechten Abschnitte der Register 206-8 und 206-10 ebenfalls daran gehindert, ihren Inhalt an den Ausgangsanschlüssen abzugeben.

Schließlich enthält der Abschnitt 204 ein weiteres UND-Gatter 204-30. Dieses UND-Gatter liefert aufgrund der Zeittaktsignale DLY400010 und DLY22001o ein Rückstellsignal RESET010, das benutzt wird um die Softfehler-Wiedereinschreib-

- 36 -Steuerschaltkr-eise des Abschnittes 214 zurückzustellen.

Abschnitt 207

Figur 2 zeigt die verschiedenen Abschnitte des Adress schnittes 207. Dieser Adressabschnitt 207 umfaßt einen : I.-gangs- Aäressabschnitt 207-1, einen Adressen-Decodierabschr.itt 207-2, einen Adressen-Registerabschnitt 207-4 und einen Auffrisch- und Initialisier-Adressregister-Eingangsabschnitt 207-6.

Abschnitte 207-1 und 207-2

Der Eingangs-Adressabschnitt 207-1 umfaßt eine Gruppe von manuell betätigbaren Schaltern in dem Block 207-10, denen Bus-Adressignale 5SAD04110 und BSAD06110 zugeführt werden. Diese Schalter wählen das hochrangige Bus-Adress-Bit aus, welches die oberen/ unteren 256K des Speichers auswählt, wenn das System das volle Komplement von 12 8K-Speichermodulen aufweist. Wenn die Speichermodule von 64K-Chips aufgebaut sind, so wird der obere Schalter in die geschlossene .Stellung gebracht. Hierdurch wird das Adressbit 4 (Signal BSAD04110) als hochrangiges Bus-Adressbit ausgewählt.Bei 16K-Chips wird der andere Schalter in die geschlossene Stellung gebracht ,.wodurch das Adressbit 6 ausgewählt wird.

Da davon ausgegangen wird, daß die Speichermodule 64K-Chips verwenden,ist der obere Schalter geschlossen, während der andere Schalter geöffnet ist.Das sich ergebende hochrangige Bitsignal BSADX6010 zusätzlich zu seinem Komplement un£ zusammen mit den am wenigsten signifikanten Bus-Adress-Bits 22 und 21 werden in einem Register 207-12 gespeichert. Die drei Signale we-nden in das Register 207-12 geladen, wenn

ι Λ !

das Adressen-Tastsignal ADDSTROOO auf den Binärwert "0" gesetzt wird. Dies geschieht, wenn der Speicher belegt wird (d.h. einen Buszyklus bzw. eine Speicheranforderung akzeptiert) .

Die Ausgänge des Registers 207-12 werden als Eingänge einem 2 zu1-Multiplexer üblicher Bauart (SN 7 4 S 157) zugeführt. Das Signal ALPCNTOOO vom Abschnitt 214 wird über einen Inverterschaltkreis 207-16 invertiert und als Signal ALPCNT010 dem Auswahleingang GC/G1 das Schaltkreises 207-14 zugeführt. Wenn das Signal ALPCNT010 den Binärwert "0" erreicht, werden die Signale ARAD21010 und ARADX6010 von dem Abschnitt 207-6 ausgewählt und an den Ausgangsanschlüssen Y2 und Y3 ausgegeben während der Ausgangsanschluß Y1 auf deⁿ Binärwert "0" gesetzt wird.

Die air. wenigster, signifikanten Adress-Bitsignale LSAD2221O und LSAD2121C werden, den Eingangsanschlüssen eines Binär-Decodierschaltkreises 207-20 zugeführt. Das am wenigsten signifikante Adress- Bitsignal LSAD222¹O und sein durch einen Inverter schal tkr eis 207-22 erzeugtes Kompiementsignal LSAD222OO werden den Abschnitte^ 204 und 206 zugeführt. Das hochrangige Bitsignal LSADX621O wire an den Freigabeeingang des Decodierschaltkreises 207-20 angelegt. Das durch einen Inverter 207-15 erzeugte KOmPIeIHeHtSiOnal LSADX6200 wird dem Freigabeingang des Decodiersc'ialr <reises 207-61 zusammen mit den Adressignalen LSAD2221O und LSAD2121O zugeführt. Wenn das hochrangige Acressignal LEADX621O den Binärwert "0" aufweist, so wird der DecodierschaltVreis 207-20 für den Betrieb freigegebegleicher Weise wir~ der Decodierschaltkreis 207-31 für Ί'■ Betrieb freigegeben, wenn das Signal LSADX6 21O den Ξ:.ηέ r ··"■-■.: "'

Jedes der vier decodierten Ausgangssiqrale OECO¹TCO¹IO -.:.■-.

DEC0D3000 ist an ein verschiedenes Paar von NAND-Gatter:. 207-24 bis 207-30 angeschlossen. Es sei vermerkt, daß -;..l: Decodiersignal DECODOOOO mit den Eingängen der NAND-Gatter 207- 24 bis 207-26 verbunden ist, die die Adress-Tastsigna-Ie fClr die Zeilen 0 und 1 erzeugen. In gleicher Weise ist das Signal DECGD1G00 an die Eingänge der NAND-Gatter 207-26 und 207-28 angeschlossen, die die Adress-Tastsignale für die Zeilen 1 und 2 erzeugen. Das nächstfolgende Decodiersignal DECZ.-D2000 ist an die beiden NAND-Gatter angeschlossen, die die Adress-Tasrsignaie für das nächste Paar der folgenden Zeilen erzeugen. Schließlich ist das letzte Decodiersignal DEC0D3000 an die NAND-Gatter 207-30 und 207- 24 angeschlossen, die die Acress-Tastsignaie für die Zeilen 3 und 0 erzeugen. In einer ähnlichen weise sind die vier decodierten Ausgangssignaie DEC0D4000 bis DEC0D7000 an andere Paare von NAND-Gattern 207-52 bis 207-38 angeschlossen.

Gemäß Figur 2 wird allen NAND-Gattern 207-24 bis 207-30 und 207-32 bis 207-38 ein weiteres durch ein NAND-Gatter 207-39 erzeugtes Eingangssignal OVRDECOOO zugeführt. Wenn entweder das Initialisierungsignal INITMM100 oder das Auffrisch- Anweisungssignal REFC0M100 auf den Binärwert "0" durch j die Schaltkreise des Abschnittes 212 odes Abschnittes 204 ge- j setzt wird , so setzt das UND-Gatter 207-39 das Signal OVRDEC j 000 auf den Binärwert "0". Hierdurch werden alle Decodiersignale eingeschaltet (d.h. die Signale DRAST0010 bis DRAST7010 werden auf den Binärwert "1" gesetzt)_/ wodurch acht Speicherplätze gleichzeitig während eines Initialisierungsmodus eingegeben werden können oder während eines Auffrischmodus aufgefrischt werden können.

Wie ersichtlich, werden die Adress-Tastsignale DRAST0010 und DRAST2010 für die gerade Zeile an die RAM-Chips der gera-

den Stapeleinheiten 210-20 angelegt. Die Adress-Tastsignale DRAST1010 und DRAST3010 für die ungerade Zeile werden an die RAM-Chips der ungeraden Stapeleinheiten 210-40 angelegt.

Abschnitt 207-4

Der Adressregisterabschnitt 207-4 empfängt gemäß Figur 2 die Bus-Adressignale BSADO521O bis BSAD2O21O, die über die Bus-Empfängerschaltkreise des Blockes 213 in Figur 1 als Eingänge den verschiedenen Stufen eines Zeilen-Adressregisters 207-40 und eines Spalten-Adressregisters 207-41 zugeführt werden. Ferner empfängt dieser Abschnitt Eingangssignale von den Schaltkreisen des Blockes 207-6,die verschiedenen Stufen eines Auffrisch-Adressregisters 207-42 und eines Spalten-Adressregisters 207-43 zugeführt werden. Die Freigabeeingange der Register 207-40 und 207-41 sind an ein Speicher-Belegtsignal MEMBUZOlO des Abschnittes 204 angeschlossen. Die Freigabeeingänge der Register 207-42 und 207-43 sind an eine Spannungsquelle von +5 V angeschlossen. Der Eingangsanschluß OC des Zeilen-Adressregisters 207-40 ist an ein Zeittaktsignal MPASCTOOO angeschlossen, das durch das UND-Gatter 207-44, den Invsrtcrschaltkreis 207-46 und das NAND-Gatter 207-47 aufgrund der Signale INITMMOOO₁ REFCOMOOO und MCASTT010 erzeugt wird. Der Eingangsanschluß OC des Spalten-Adressregisters 207-41 ist an ein Zeittaktsignal MCASCTOOO angeschlossen, das durch das NAND-Gatter 207-48 und das NAND-Gatter 207-50 aufgrund der Signale INTREFOOO und MCASTTOIO erzeugt wird. Das Signal INTREFOOO wird über die in Reihe geschalteten UND-Gatter 207-44 und 207-48 erzeugt, denen die Signale INITMMOOO, REFCOMOOO und ALPCNTOOO zugeführt werden. Dem Eingangsanschluß OC des Auffrisch-Adressregisters 207-42 wird ein Steuersignal MREFCTOOO zugeführt, das. durch das NAND-Gatter 207-49, das NAND-Gatter 207-51 und αεη

Inverterschaltkreis 207-45 aufgrund der Signale INTREFOOO, MCAST010 und INITAL110 erzeugt wird.

Jedes Adressregister 207-40 bis 207-43 ist in der zuvor erwähnten Weise aus transparenten Verriegelungen vom D-Typ aufgebaut (SN74S373). Gemäß Figur 2 sind die verschiedenen Adressen-Ausgangsanschlüsse der Register einer jeden Gruppe in einer festverdrahteten ODER-Schaltung zusammengefaßt,um die Multiplexbildung dieser Adressignale zu gestatten. Wie zuvor beschrieben , erfolgt diese Multiplexbildung durch Steuerung des Zustands der Signale, die den Ausgangssteuer-Eingangsanschlüssen OC der Register 207-40 bis 207-43 zugeführt werden.

Insbesondere gestatten die Ausgangs-Steueranschlüsse OC eine sog. Tristate-Operation, die durch die Schaltkreise 207-44 bis 207-51 gesteuert wird. Wenn jedes der Signale MRASCTOOO, MCASCTOOO und MWRTCTOOO den Binärwert "1" aufweist, so wird jedes Adressignal daran gehindert, an den Ausgangsanschlüssen Q dieses Registers abgegeben zu werden. Wie erwähnt, ist diese Operation unabhängig von der Verriegelungswirkung der Register-Flip-Flops.

Der Abschnitt 207-4 umfaßt zusätzlich einen binären 4Bit-Volladdierer 207-54 üblicher Bauart. Der Addierer 2o7-54 dient der Erhöhung der niedrigrangigen Adressbits 20-17 um Näher betrachtet werden den Eingangsanschlüssen A1-A8 Signale MADDOOOlO bis MADDO3010 zugeführt.Signale mit dem Binärwort "0" werden den Eingangsanschlüssen B1-B8 zugeführt. Ein l'KZ- "atiter 207-56 erzeugt ein Übertrags-Eingangssignal VAr Γ IJC IG : r. AL hjir.gigkeit von dem Zustand der am wenigsten ... :: .: -.k^r.-^-r. /-.,iressigr.ale I.SAD2221O und LSAD 21210,des Sig- -..:.t·.. .VIWLF^CO „;vi :es öeittaktsignales DLY060010.

Das erhöhte Ausgangssignal MADDOOl11 bis MADDO3111, das an den Summieranschlüssen S1-S8 des Addierens auftritt₍wird über die Adresspufferschaltkreise 210-26 den RAM-Chips in dem geraden Stapel in Figur 7 zugeführt. Das gleich gilt für die Signale MADD0410 bis MADD07010. Den RAM-Chips des ungeraden Stapels in Figur 7 werden die Adressignale MADD0010 bis MADD07010 über die Adresspufferschaltkreise 210-46 zugeführt .

Abschnitt 207-6

Der Auffrisch-'und Initialisierungs-Adressregister-Eingangsabschnitt 207-6 umfaßt die Auffrischzähler- und Schreibadresszähler schaltkreise, die die Adresswerte erzeugen, welche den Auffrisch- und Schreibadressregistern des Abschnittes 2o7-4 zugeführt werden. Die Auffrischzählerschaltkreise umfassen zwei in Reihe geschaltete Binärzähler 207-60 und 207-61 ,wobei· jeder aus einem Chip des Typs 774LS393 besteht. Dem Zähler 207-60 wird ein Taktsignal RADDUCOOO zugeführt, das durch einen Inverter 207-67,ein NOR-Gatter 2o7-66 und UND-Gatter 207-65 und 207-68 aufgrund der Signale ALPHUCO10,REFCOMOOO MCASTT010 erzeugt wird. Beiden Zählern wird ein Löschsignal MYCLRROlO von dem Abschnitt 212 zugeführt.

Die Schreibzählerschaltkreise umfassen zwei in Reihe geschaltete Binär zähler 207-62 und 207-63, die durch das Signal REFAD8010 von dem Auffrischzähler angesteuert werden. Beiden Zählern wird ein Löschsignal MYCLRR110 zugeführt, das durch ein NAND-Gatter 207-69 aufgrund der Signale MYCLRROOO und PWONLLLO10 erzeugt wird.

Die Schaltkreise umfassen ferner ein Flip-Flop 207-7' vor? D-Typ, das als Extrastufe des Zählers 207-63 dient. Der.¹. .r:.:.c-

Flop 207-71 wird das Komplementsignal WRITA7100 des signifikantesten Schreibadress-Bitsignales WRITA7010 von einem Inverter 207-72 zugeführt. Wenn anfänglich das Signal WRITA7010 den Binärwert'O" aufweist, so besitzt das Signal. WRITA7100 den Binärwert"1". Nach der Spannungseinschalt. η : wird das Flip-Flop 207-71 durch das Signal MYCLRR100 ge löscht. Wenn das Signal WRITA7010 am Ende eines ersten -i. chlaufs auf den Binärwert "1" umschaltet, so schaltet da.. Signal WRITA7100 von dem Binäwert "1" auf den Binärwert "0", was keinen Einfluß auf den Zustand des Flip-Flops 207-71 besitzt. Bei Beendigung eines zweiten Durchlaufs schaltet das Signal WRITA7010 zurück auf den Binärwert "0", woraufhin das Signal WRITA7100 das Flip-Flop 207-71 zum Umschalten von dem Binärwert "0" auf den Binärwert"1" veranlaßt. Zu diesem Zeitpunkt schaltet das Signal MADROLOOO von dem Binärwert "]" auf den Binärwert "0". Das Signal MADROLOOO wird an den Abschnitt 212 angelegt und benutzt,um die Beendigung der Initialisierungsoperation anzuzeigen. Das Flip-Flop 207-71 wird durch das Signal PW0NLL010 und ein +5V-Signal für den Betrieb freigegeben, wobei diese Signale dem Voreinstelleingang und dem D-Eingang entsprechend zugeführt werden. Ferner liefert ein NAND-Gatter 207-70 ein Signal MYCLRR100 an den Löscheingang, wobei dieses Signal aufgrund der Signale PW0NLL300 und PW0NLLO1O von dem Abschnitt 212 erzeugt wira.

Gemäß Figur 2 umfaßt der Abschnitt 207-6 einen weiteren Binärzähler 207-64. Diesem Zähler wird ebenfalls das Signal WRITA7010 von dem Schreibadresszähler 207-63 zugeführt. Von dem NAND-Gatter 207-69 erhält er das Eöschsignal MYCLRR110 zugeführt. Wie erläutert ergänzt dieser Zähler die vorliegenden Auftrxsch- und Initialisierungschaltkreise und bildet einen Teil der Softfehler-Wiedereinschreib-Steuerschaltkreise 214.

Lese/ Schreib-Steuerabschnitt 208

Ein Teil der Schaltkreise des Abschnittes 208 ist in näheren Einzelheiten in Figur 5 dargestellt. Wie erwähnt umfaßt der Abschnitt 208 ein Register 208-10 und Schaltkreise 208-12 bis 208-45. Das Register 208-10 ist ein zweistufiges Register mit Flip-Flops vom D-Typ zur Speicherung des Signales BSWRIT110 , das eine Lese/ Schreibanweisung repräsentiert und zur Speicherung des Signales BSYEL0110, das einen Einzelbitfehler -Buszustand repräsentiert. Diese Signale werden verriegelt, wenn das Signal MYACKR010 vom Abschnitt 21Ί aur uen Binärwert "1" umschaltet. Wenn irgendeines der Signale REFCOMOOO, INITMMOOO oder BSMCLROOO auf den Binärwert "0" umschaltet, so setzt das UND-Gatter 208-12 das Signal CLRMODOOO auf den Binärwert "1", wodurch das Register 208-10 gelöscht wird.

Das Schreibmodussignal LSWRIT010 und das Fehlerzustandssig-' nal LSYEL0010 werden dem Abschnitt 211 zugeführt. Das Lesemodussignal READMM010 wird einem UND-Gatter 208-14 zugeführt, das ebenfalls ein Initialisierungssignal INITALOOO von dem Abschnit 214 zugeführt erhält.

Das UND-Gatter 208-14 setzt aufgrund einer Leseanweisung (d.h. Signale READMMO10="1") das Signal READMIO10 auf cen Binärwert "1V wenn das System nicht initialisiert ist oder einen Softfehler-Wiedereinschreibzyklus ausführt (d.h. Signal 1NITALOOO="1"). Wenn das Signal READMI010 den Binärwert "1" aufweist, so wird über das NOR-Gatter 208-40 ein Leseanweisungs signal READCMOOO auf den Binärwert "o" gesetzt. Ein UND-Gatter 208-42 setzt aufgrund des Signals READCMOOO das Signal READCM100 auf den Binärwert "0". Ein Paar von UND-Gattern 208-23 und 208-25 setzt die Signale MEREAD010 und MOREADO10 auf den Binärwert "0". Diese Signale werden dem Lese/ Schreib-

- AA-

Steuerieitungen der geraden und ungeraden Stapeleinheiten 210-20 und 210-40 zugeführt. Die Signale werden jedoch durch Schaltkreise innerhalb der Einheiten 210-20 und 210-40 gemäß Figur 7 invertiert bevor sie an die Chips angelegt werden, die diese Einheiten aufweisen.

Ein anderes Eingangssignal des NOR-Gatters 208-40 wird durch das partielle Schreibsignal PARTWT010 gebildet. Wie in der US-PS 4.185.323 erläutert, gibt es bestimmte Arten von Speicheroperationen,wie beispielweise Byte- und Initialisierungsoperationen, die zwei Operationszyklen erfordern. Das gleiche gilt für Softfehler-Wiedereinschreib-Operationszyklen. Wie erwähnt wird im Falle einer Initialisierungs- oder Softfehler-Wiedereinschreib-Operation das Signal INITALOOO auf den Binärwert "0" gesetzt. Dies bewirkt eine Überlagerung der auf den Bus gegebenen Anweisungen. Die Lese/ Schreib-Anweisungssignale MEREAD010 und M0READ010, die an die Stapeleinheiten 210-20 und 210-40 angelegt werden, werden in Abhängigkeit von dem Signal PARTWT010 erzeugt. Das Signal PARTWT010 verbleibt, wenn es auf den Binärwert "1" gesetzt ist_|auf diesem Wert bis zum Ende des ersten Zyklus und löst einen zweiten Operationszyklus ausfahrend welchem eine andere Gruppe von Zeittaktsignalen,die zu denen der ersten Gruppe identisch sind_/durch die Schaltkreise des Abschnittes 204 erzeugt werden. Während des ersten Zyklus werden die Lese/ Schreib-Anweisungssignale auf den Binärwert "0" gesetzt,und während des zweiten Zyklus setzen diese Signale den Binärwert "1". Das Signal PARTWT010 wird durch ein Flip-Flop 208-16 vom D-Typ erzeugt, das den Eingangsschaltkreisen 208-17 bis 208-26 zugeordnet ist. Das Flip-Flop 208-16 wird zum Umschalten freigegeben, wenn das an den Voreinstell-Eingang angelegte Signal PWTSETOOO auf den Binärwert "0" umschaltet. Dieses Signal wird über die UND-Gatter 208-17,208-26 und2O8-28 und zusätzlich durch die NAND-Gatter2O8-18,208-19 und 208-20 aufgrund

des Auffrisch-Anweisungssignales REFC0M110, des Initialisierungssignales INITMMOlO, des Zeittaktsignales MPULSE010, der Byte-Schreibsignale BYWRIT100 und BYWRIT200 und des Phase 2-Signales ALPHA2000 gebildet. Durch die Freigabe kann das Flip-Flop 208-16 auf den Binärwert "1" umschalten. Das Flip-Flop 208-16 schaltet in den Binärzustand "0" zurück aufgrund des Signales DLYW02000,,das dem Takteingang über einen Inverter 208-21 zugeführt wird. Das Signal mit +5 V, das aus dem Löscheingang des Flip-Flops 206-18 zugeführt wird,sperrt dessen Rückstellung. In der gleichen zuvor beschriebenen Weise löst das partielle Schreibsignal PARTWT010 im Binärzustand "1" einen Lesezyklus aus bevor der Schreibzyklus ausgelöst wird, der für die Ausführung der zuvor erwähnten Operationen zusätzlich zu jeder Softfehler-Wiedereinschreib-Steueroperation erforderlich ist. Gemäß Figur 1 wird das partielle Schreibsignal PARTWTOlO den Eingangsanschlüssen G der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Das Signal PARTWT010 gestattet im Binärzustand "1" die Speicherung der Ausgangssignale der EDAC-Schaltkreise 206-12 und 206-14.

Die anderen dem NOR-Gatter 208-40 zugeführten Signale MEMBUZOOO und REFC0M110 werden vor dem Start des Speicherzyklus und während eines Auffrischzyklus entsprechend auf den Binärwert "1" gesetzt. Figur 5 kann entnommen werden, daß während eines Schreibzyklus, wenn das Signal WRITCTOOO durch die Schaltkreise des Abschnitts 204 auf den Binärwert "0" gesetzt ist,das durch einen Inverter 2o8-15 erzeugte Signal WRITCT110 das UND-Gatter 208-42 zur Umschaltung des Signales READCM100 auf den Binärwert "1" veranlaßt. Hierdurch werden wiederum über die UND-Gatter 208-23 und 208-24 die Signale MEREAD010 und M0READ010 auf den Biwert "1" gesetzt, wodurch angezeigt wird',daß die Stapel-

einheiten 210-20 und 210-40 einen Schreibzyklus ausführen. Zu .diesem Zeitpunkt weist normalerweise ein Spannungs-Einschaltsignal PW5ASD000 von dem Abschnitt 212 den Binärwert "1"auf, während Abbruch-Schreibsignale EWRITAOOO und OWRITAOOO bei Abwesenheit von Fehlerzuständen den Binärwert "1" besitzen.

Gemäß Figur 5 werden die Signale EWRITAOOO und OWRITAOOO von Flip-Flops 208-44 und 208-45 empfangen. Diese Flip-Flops erhalten als Eingangssignale die Signale MDIEWE010 und MDI0WE010 von den EDAC-Schaltkreisen 206-12 und 206-14 zugeführt. Der Status dieser Signale wird in den Flip-Flops 208-44 und 208-45 gespeichert, wenn das Signal PARTWT010 von dem Binärwert "1" auf den Binärwert "0" umschaltet. Die Flip-Flops 208-44 und 208-45 werden auf "0" über ein NOR-Gatter 208-46 zurückgestellt, wenn der Speicher nicht belegt (d.h. Signal MEMBUZOOO="1") oder gelöscht ist (d.h. Signal BSMCLR210="1").

Speichereinheiten 210-20 und 210-40 (Figur 7)

Wie zuvor erwähnt sind die geraden und ungeraden Wortstapel der Blöcke 210-20 und 210-40 in näheren Einzelheiten in Figur 7 dargestellt. Diese Stapel umfassen vier Zeilen von 22RAM-Chips mit 64K-Speicherplätzen für ein Bit. Jeder 64K-Chip umfaßt zwei Speicherfeider für 32.768 Bit. Jedes Feld besteht aus einer Matrix mit 128 Zeilen und 256 Spalten, die an 256 Abtastverstärker angeschlossen sind. Es sei vermerkt, daß andere 64K-Chipaufbauten ebenfalls verwendet werden können. Die Chips und zugeordnete Gatterschaltkreise sind auf einer Tochterplatine angeordnet.Jede Tochterpiatim umfaßt zwei Inverter 210-203 und 210-207, denen eine entsprechende Lese/ Schreibanweisung von dem ABschnitt 208 zu-

geführt werden. Die Platine umfaßt ferner vier NAND-Gatter 210-200 bis 210-206 und 210-400 bis 210-406 mit jeweils zwei Eingängen, denen die Zeilen- und Spalten- Zeittaktsignale von dem Abschnitt 204 und die Zeilen-Decodiersignale von dem Abschnitt 207 zugeführt werden. Es sind nur die Chipanschlüsse dargestellt, die für ein Verständnis der vorliegenden Erfindung von Bedeutung sind. Die verbleibenden nicht dargestellten Anschlüsse sind in herkömmlicher· Weise angeschlossen.

- 48 Softfehler- Wiedereinschreib-Steuerabschnitt 214

Figur 4 zeigt in näheren Einzelheiten die Softfehler-Wiedereinschreib-Steuerschaltkreise. Der Abschnitt 214 umfaßt einen Zählerabschnitt 214-1 und einen Zyklusphasen-Steuerschaltkreis 214-2. Der Abschnitt 214-1 gibt den Zykluszeittakt für die Ausführung eines Softfehler—Wiederein-. schreib-Operationszyklus vor,wodurch jeder Speicherplatz adressiert werden kann. Der Abschnitt 214—2 erzeugt die geforderten Steuersignale, die die verschiedenen Phasen der Operation definieren.

Näher betrachtet umfaßt der Abschnitt 214-1 drei in Reihe geschaltete Binärzähler 214-10 bis 214-14, ein NAND-Gatter 214-16 und einen Inverter 214-18. Die Zähler 214-10 bis 214-14 sind aus Chips des Typs 74LS393 aufgebaut und ihr Zählstand wird am Ende eines jeden Auffrischzyklus aufgrund des Signales REFC0M100 um 1 erhöht.Hierdurch wird der Betrieb des Zählers mit des Auffrisch-Zählerschaltkreisen synchronisiert. Die elf Ausgänge der Zählerstufen werden einem NAND-Gatter 214-16 zugeführt. Dieses Gatter überwacht die durch die Zähler erzeugten Zählstände und setzt ein-Anweisungssignal ALPCOMOOO auf einen Binärwert "0" jedesmal dann, wenn die Zähler einen vorbestimmten Zählstand erreichen. Dieser vorbestimmte Zählstand ist mit einem solchen Wert gewählt, daß er Softfehler eines Speichers mit einer Geschwindigkeit löscht, die eine minimale Überlappung mit den normalen Speicheroperationen vorgibt. Die Geschwindigkeit ist so gewählt, daß nach jewils 2.047 Auffrischzyklen oder Zählständen ein Wiedereinschreibzyklus ausgeführt wird. Daher können die 512K -Speicherplätze innerhalb einer Periode von zwei Stunden von den Einwirkungen einer Verschmutzung durch Alpha-Teilchen oder anderer Störsignale gereinigt vrerden.

Das NAND-Gatter 214-16 erhält ferner Signale ALPABYOOO und ALPABY100 von dem Abschnitt 216 zugeführt. Wenn entweder das Signal ALPABYOOO oder das ALPABY100 auf den Binärwert "1" gesetzt ist, so wird das NAND-Gatter214-16 am Setzen des Signales ALPCOMOOO auf den Binärwert "0" gehindert. Wie erläutert werden hierdurch die Schaltkreise des Abschnittes 214 unwirksam gemacht bzw. umgangen.

Gemäß Figur 4 invertiert der Inverter 214-18 das Anweisungssignal ALPCOMOOO, um ein Setz-Signal ALPSET110 zu erzeugen. Dieses Signal wird den Löscheingängen der Binärzähler 214-10 bis 214-14 und einem Eingang des NAND-Gatters 214-21 im Abschnitt 214-2 zugeführt. Wenn das Signal ALPSET110 auf den Binärwert "1" gesetzt ist, so löscht es die Zähler 214-10 bis 214-14 um mit einer neuen Zählung zu beginnen.

Gemäß Figur 4 umfaßt der Abschnitt 214-2 ein Paar von NAND-Gattern 214-20 und 214-21, deren Ausgänge auf ein UND-Gatter 214-22 geführt sind. Der Ausgang des UND-Gatters 214-22 ist auf drei in Reihe geschaltete Phasensteuer-Flip-Flops 214-24 214-26 geschaltet. Ferrer sind ein Zyklusstop-Flip-Flop 214-27 und zugeordnete Eingangs- und Ausgangs-Gatter sowie Inverterschaltkreise 214-30 bis214-36 angeordnet. Jedes der Flip-Flops 214-24 bis 214-26 wird aufgrund eines Spannungseinschaltsignales PW0NLL010, das von den Schaltkreisen des Abschnittes 212 erzeugt wird auf den Binärwert "0" zurückgestellt. Das Zyklusstop-Flip-flop 214-27 wird auf den Binärwert "0" zurückgestellt, wenn ein Bus-Löschsignal BSMCLR200 auf den Binärwert "0" gesetzt wird.

Das NAND-Gatter 214-20 erhält als erstes Eingangssignal das Auffrisch-Anweisungssignal REFC0M110 vom Abschnitt 205 und als zweites Eingangssignal ein Testmodussignal TESTMFf :"0 vom Abschnitt 216 zugeführt. Das NAND-Gatter 214-20 erzeuct das Signal ALPC0H200, welches den Schaltkreisen dieses Abschnittes einen Betrieb mit hoher Geschwindigkeit gestattet. Das NAND-Gatter 214-21 erhält als ein Eingangssignal das Signal ALPSET110 von dem Inverterschaltkreis 214-18 und als ein zweites Eingangssignal ein Komplement-Testmodussignal TESTMM100 von dem Abschnitt 216 zugeführt. Das NAND-Gatter 214-21 erzeugt ein Signal ALPC0M100 während des Normalbetriebs der Schaltkreise des Abschnitts 214. Beide NAND-Gatter 214-20 und 214-21 erhalten als drittes Eingangssignal das Initialisierungssignal INITMM100 vom Abschnitt 212.

Während des Normalbetriebs (d.h. TESTMM100="1"), wenn eine Initialisierungsoperation nicht ausgeführt wird (d.h. INITMM-100="1")₍setzt das NAND-Gatter 214-21 aufgrund des Signales ALPSET110 mit dem Binärwert "1" ein Anweisungssignal ALPC0M200 auf den BinärwerfO". Hierdurch setzt das UND-Gatter 214-22 das Signal EALPSTOOO auf den Binärwert "O" und das Phase 1-Flip-Flop 214-24 schaltet auf den Binärwert "1" um. In gleicher Weise setzt während eines Hochgeschwindigkeits-Operationsmodus (d.h. TESTMM010="1") und wenn eine Initialisierungsoperation nicht ausgeführt wird das NAND-Gatter 214-20 aufgrund des Auffrisch- Anweisungssignales REFC0M110 mit dem Binärwert "1" das Anweisungssignal ALPC0M200 auf den Binärwert "0". Das Flip-Flop 214-24 definiert im gesetzten Zustand den Auffrischteil des Wiedereinschreibzyklus. Das Ausgangssignal ALPHA1000 mit dem Binärwert "0" wird dem Vorstelleingang des Zyklusstop-Flip-Flops 214-27 zugeführt. Hierdurch schaltet das Flip-Flop 214-27 auf den Binärzustand"1" um.

Das Speicher-Belegtsignal MEMBUZOOO wird bei vorliegender Auffrischanweisung (d.h. REFC0M110="1") auf den Binärwert "0" umgeschaltet. Am Ende des Auffrischzyklus, wenn das Speicher-Belegtsignal von dem Binärwert "0" auf den Binärwert "1" umschaltet,veranlaßt das Signal ALPHA1010 das Phase 2-Flip-Flop 214-25 zur Umschaltung auf den Binärwert "0", wodurch das Phase 1-Flip-Flop 214-24 über das UND-Gatter 214-30 auf den Einärwert "0" zurückgestellt wird. Das Flip-Flop 214-25 definiert bei einem Binärwert "1" den Leseteil der Wiedereinschreib-Zyklusfolge.

Das Ausgangssignal ALPHA2010 mit dem Binärwert "1" wird dem Eingang D des Phase 3-Flip-Flops 214-26 zugeführt. Wenn das Impulssignal RRESET010 durch die Schaltkreise des Abschnittes 204 am Ende des Lesezyklus erzeugt wird, schaltet die abfallende Flanke des Impulssignales das Flip-Flop 2 14-26 in den Binärzustand "1". Das binäre Ausgangssignal ALPKA3000 stellt bei seiner Umschaltung auf den Binärwert "0" das Phase 2 -Flip-Flop 214-25 über das UND-Gatter 214-31 auf den Binärwerc "0" zurück. Der binäre Schaltzustand "1" des Phase 3-Flip-Flops 214-26 definiert den Schreibteil des Wiedereinschreibzyklus. Am Ende des Wiedereinschreibzyklus schaltet das Signal RRESET010 das Phase3- Flip-Flop 214-26 in den Binärzustand "0", da das Signal ALPHA2010 zu diesem Zeitpunkt den Binärwert "0" aufweist.

Kenn « r.twcjer las I hase 1-Fli:--Flip 2"- 4-25 oder Jas Ph^se -,-rii;-FIcr ."J-I*'. .<*π ■·: -. ;: w.-r · " * " λ .;: w< >:.; t. , .<.·*■ ζ t las :·■:· "\l-~ : ■*· · C-: .·;-■; -.:»·: : · ■· . :: \. ' " : :·.: . " ' ..-V .·' : :■■::-2 . . . .:

das üKD-Gatter 214-33 zum Setzen des Signales INITALOOO auf aen Binärwert "0", wodurch die Schaltkreise des Abschnittes 208 in die Lage versetzt werden, Busanweisungen während der Lese- und Schreibteile eines Wxedereinschreibzyklus zu übersteuern.

Ferner setzen die Signale INITIViMI 00 und READCMOOO bei einem Binärwert "1" über das UND-Gatter 210-3 8 das Signal IKITOROOO auf den Binärwert "1". Dieses Signal zusammen mit dem durch einen Inverter 214-35 erzeugten Komplementsignal ALPCNT010 setzt bei einem binärwert "1" über ein NAND-Gatter 214-39 das Signal MDRELBOOO auf den Binärwert "0". Gemäß Figur 1 wird das Signal MDRELBOOO den Anschlüssen OC der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Bei einem Binärwert "0" gestattet das Signal MDRELBOOO die Abgabe des Inhalts dieser Register an ihren Ausgangsanschlüssen.

Es sei ferner vermerkt, daß bei einer Rückstellung des Phase 3-Flip-Flops 214-26 auf den Binärwert "0" die Umschaltung des Signals ALPHA3000 von "0" auf "1" das Zyklusstop-Flip-Flop 214-27 auf den Binärwert "0" zurückstellt. Dies ruft eine Zustandsänderung des Aufwärtszahlsignales ALPHUC010 hervor, welches über das ODER-Gatter 214-34 seinerseits den Zählstana der Zählerschaltkreise des Abschnittes 2o7 um 1 erhöht. Das ODERrGatter 214-34 erzeugt ferner ein Erhöhungssignal am Ende des Auffrischzyklus aufgrund des Signales REFC0M110.

- 53 Diagnosemodus-Steuerabschnitt 216

Figur 6 zeigt in näheren Einzelheiten die Diagnosemodus-Steuerschaltkreise gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Diese Schaltkreise erzeugen Signale, welche den geforderten Operationsmodus des Systems gemäß Figur 1 vorgeben und die das Testen und die Überprüfung des Softfehler-Wiedereinschreib-Steuerabschnittes erleichtern.

In der dargestellten Weise umfassen die Schaltkreise einen binären 3 zu 8-Decodierschaltkreis 216-2, ein EDAC-Modus-Flip-Flop 216-10, einen manuellen Diagnoseschalter 216-12, ein Softfehler-Wiedereinschreib-Steuer-Beipassmodus-Flip-Flop 216-20, ein Testmodus-Flip-Flop 216-22 und manuelle Schalter 216-24 und 216-26.

Der Decodierschaltkreis 216-2 wird für den Betrieb freigegeben, wenn das Signal LSYEL0010 auf den Binärwert "1" und das Signal LSWRIT010 auf den Binärwert "0" gesetzt wird. Der Schaltkreis 216-2 setzt aufgrund der Codierung der binärcodierten Signale BSAD212TO, BSAD2O21O und BSAD 19210 an seinen Anschlüssen A, B und C einen entsprechenden Ausgangsanschluß auf den Binärwert "0". Wenn beispielsweise die Bits 19,20 und 21 den Wert "010" aufweisen, so wird das Signal SETEDAOOO auf den Binärwert "0" gesetzt. In gleicher Weise setzen die Werte "CIV und "110" die Signale RESEDAOOO und ALPRFCOOO auf den Binärwert "0".

Das Signal SETEDAOOO wird dem Voreinstell-Eingang PR des Flip-Flop 216-10 vom D-Typ über einen Inverter216-4 und ein NAND-Gatter 216-6 zugeführt, die in Reihe zueinander geschaltet sind. In gleicher Weise wird das Signal RESEDAOOO dem Löscheingang CLR des Flip-Flops 216-10 über eine weitere

Reihenschaltung aus einem Inverter 216-5 und einem NAND-Gatter 216-8 zugeführt.

Beide NAND-Gatter 216-6 und 216-8 erhalten das Zeittaktsignal PULS2O21O zugeführt. Dieses*Signal wird_durch den Inverter 216-38, das NAND-Gatter 216-r36".und den Inverter 216-34 aufgrund des Signales ALPHCT010 vom Abschnitt 214 und des Zeittaktsignales PULS2OO1O vom Abschnitt 208 erzeugt. Dem Flip-Flop 216-10 wird ebenfalls das Signal BSMCLR310 vom Abschnitt 211 zugeführt, wobei dieses an den Takteingang C angelegt wird. Das Binärsignal "O" am Ausgang des Flip-Flops 216-10 wird jeweils einem Eingangsanschluß eines Paares von UND-Gattern 216-14 und 216-16 zugeführt. Dem jeweils anderen Eingang eines jeden UND-Gatters wird das Signal DIAGTSOOO vom Ausgang des Druckknopfschalters 216-12 zugeführt.

Wenn entweder der Schalter 216-12 niedergedrückt wird oder das Flip-Flop 216-10 auf den Binärwert "1" gesetzt wird, so setzen die UND-Gatter .216-14 und 216-16 die Signale EDACCKOOO und EDACCK100 auf den Binärwert ¹¹O". Wie erläutert werden die Signale EDACCKOOO und EDACCK100 den EDAC-Schaltkreisen 206-12 und 206-14 entsprechend zugeführt,und im Falle des Binärwertes "0" setzen sie die Gruppen von Prüfbitsignalen MDIEC0-C5 und MDI0C0-C5 auf den Binärwert "0".

Das Signal ALPREFCOOO vom Decodierschaltkreis 216-2 wird dem Takteingang C des Flip-Flops 216-20 über den Inverter 216-18 und das nachgeschaltete UND-Gatter 216-19 zugeführt. Dem Voreinstell-Eingang des Flip-Flops wird ein Signal von +5 V entsprechend dem Binärwert ^IL1 "zugeführt während der Löscheingang CLR an ein Spannungs-Einschaltsignal PW0NLL010 vom Abschnitt 212 geschaltet ist„Dem-Dateneingang D wird das Adressbit 15 "des Signales BSAD1521O von einem Empfängerschaltkreis des Abschnittes 213 zugeführt.Der dem Signal ALPABY100

entsprechende Ausgang des Flip-Flops 216 -20 wird dem Abschnitt 214 zugeführt.

Gemäß Figur 6 wird das durch das UND-Gatter 216-19 erzeugte Signal ARCCLK010 dem Takteingang C des Flip-Flops 216-22 zugeführt. Den anderen Eingängen dieses Flip-Flops werden die gleichen Signale wie dem Flip-Flop 216-20 mit der Ausnahme des Einganges D zugeführt, dem in diesem Fall das Signal BSAD1421O von einem Empfängerschaltkreis des Abschnittes 213 zugeführt wird.

Beide Flip-Flops 216-20 und 216-22 werden durch die positiv verlaufende Flanke des Taktsignals ARCCLK010 in die Lage versetzt, ihren Schaltzustand in Abhängigkeit von dem Zustand der Adressbits 15 und 14 zu ändern- Eine Umschaltung tritt auf, wenn das Signal MYDCNN210 durch die Schaltkreise des Abschnittes 211 auf den Binärwert "1" gesetzt wird.

Das Binärsignal "1" air. Ausgang des Flip-Flops 216-22 wird einem Eingang eines ODEF.-Gctters 216-30 zugeführt» Der andere Eingang des ODER-Ga^ters 2" '.-30 ist an den Ausgang des Testmodusschalters 216-2·' T.-..r -.r.ricr. Inverter 216-28 angeschlossen.

Wenn entweder das Flip-Flop 216-22 auf den Binärwert "1" gesetzt ist oder der Schalter 216-24 eingeschaltet ist (d.h. geschlossenist), so setzt das ODER-Gatter 216-30 das Signal TESTMMO10 auf den Binärwert "1". Das Signal TESTMM010 und sein Komplement TESTMM100, das durch den Inverter 216-32 erzeugt wird,werden dem Abschnitt 214 zugeführt.

In gleicher Weise setzt der Schalter 216-26 , wenn er eingeschaltet ist, das Signal ALPABYOOO auf den Binärwert "0"„ Es

BAD ORIGINAL

sei vermerkt, daß der Ausgang des Schalters 216-26 über einen Abschlußwiderstand 216-27 an eine Spannungsquelle von +5 V abgeschlossen ist. Dementsprechend setzt der Schalter 216-26 i-i ausgeschalteten Zustand das Signal ALPABYOOO auf den Binärwert "1". In gleicher Weise sind die Ausgangsanschlüsse der Schalter 216-24 und 216-12 über Abschlußwiderstände 216-25 und 216-15 an eine Spannungsquelle von +5 V entsprechend angeschlossen. Wenn daher der Schalter 216-24 oder der Schalter 216-12 ausgeschaltet ist, so führt dies dazu, daß das zugeordnete Signal TESTKMOOO bzw. DIAGTSOOO auf den Binärwert "1" gesetzt wird.

Beschreibung der Wirkungsweise

Unter Bezugnahme auf die Figuren 1 bis 7 sei nunmehr die Wirkungsweise des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung unter spezieller Bezugnahme auf das Zeittaktdiagramm der Figuren 8a und 8b beschrieben.

Zunächst sei noch auf Figur 9a Bezug genommen. Figur 9a veranschaulicht das Format der Speicheradressen, die der Steuerung als Teil einer jeden Speicherlese- oder Schreibanforderung zugeführt werden. Die hochrangigen d.h. die am signifikantesten Bitpositionen geben durch ihre Codierung den Speichermodul bzw. die Steuerung vor, die die Anforderung verarbeitet. Das Adressbit 4 wird benutzt, um die 256K-Hälfte (d.h. die obere oder untere Hälfte) des Steuerspeichers auszuwählen, auf den Zugriff genommen wird. Diese Adressbits werden durch die Schaltkreise der Steuerung 200 verarbeitet und sie werden nicht den RAM-Chips zugeführt.

Die Adressbits 5-20 geben die Adresse des 22 Bit-Speicherplatzes innerhalb der adressierten RAM-Chips vor. Wie noch näher erläutert wird, werden diese 16 Adressbits durch den

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Multiplexer in 8 Adresseingänge umgesetzt und über die Adresspufferschaltkreise der Blöcke 210-26 und 210-46 den Adresseingängen A0-A7 der RAM-Chips in Figur 7 zugeführt.

Die am venigsten signifikanten Adressbits 21 - 22 geben durch ihre Codierung die Zeile der adressierten RAM-Chips vor. Wie erläutert, werden diese Bits decodiert und benutzt, um ein Paar von Zeilenadress-Tastsignalen RAS zu erzeugen, die die 8 Bit-Zeilenaaresse in der gewünschten Zeile der RAM-Chips innerhalb eines jeden Speicherstapeis verriegeln.

Figur 9b veranschaulicht.das Format der der Steuerung als Teil einer Diagnoseanweisung zugeführten Speicheradresse. Wie im Falle einer Lese- oder Schreibanweisung werden die Bits 0-4 durch die Steuerung 200 verarbeitet. Die Adressbits 19, 20 und. 21 definieren den Typ der auszuführenden Diagnoseoperation. Wie dargestellt versetzt der Diagnosecode 010 die Steuerung 200 in einen EDAC-Testmodus. Aufgrund dieses Codes liest die Steuerung 200 den Inhalt des adressierten Speicherplatzes aus una überträgt den Inhalt zu dem Bus. Bei diesem Modus sperrt die Steuerung 200 die Erzeugung von Signalen BSREDD und BSREDR während Lesezyklen und setzt die Prüfbitsignale während Schreibzyklen auf den Binärwert "0".

Ein Diagnosecode von 011 veranlaßt die Steuerung 200 zur Rückstellung des EDAC-Modus. Aufgrund dieses Codes löscht die Steuerung 200 den Status und die EDAC-Prüfbitindikatoren und sie liest den Inhalt des adressierten Speicherplatzes aus und überträgt diesen Inhalt zu dem Bus.

Der letzte Diagnosecode 110 ist der wichtigste bei der vorliegenden Erfindung und definiert verschiedene Operationsmoden für aen Softfehler-Wiedereinschreib-Steuerabschnitt 214. Wenn

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dieser Code empfangen wird, so werden die Bits 14 und 15 zur Definition der·OperationsgeschwindigJceit des Softfehler-Wiedereinschreib-Steuerabschnittes und dessen Betriebsstatus entsprechend interpretiert. Wenn dieser Diagnosecode empfangen wird, so liest die Steuerung 200 den inhalt des adressierten Speicherplatzes aus und überträgt den Inhalt während der zweiten Hälfte eines Buszyklus zu dem Bus. Sie modifiziert ferner die Operation des Softfehler-Wiedereinschreib-Steuerabschnittes in der durch die Bits 14 und 15 vorgegebenen Weise.

Figur 8a veranschaulicht schematisch die verschiedenen Zeittaktsignale, die an der Ausführung eines Auffrischzyklus durch die Auffrischschaltkreise des Abschnittes 205 in Figur 1 beteiligt sind. Wie zuvor erläutert besetzen diese Schaltkreise die in der US-PS 4.185.323 dargestellte Form.Die Schaltkreise 205 bilden eine Einrichtung für den Ersatz eines Auffrischzyklus. Dies geschieht, wenn die Steuerung 200 keinen Speicherzyklus bearbeitet, nicht irgendeinen Speicherzyklus vorwegnimmt oder keinen Zyklus anfordert. Es sei vermerkt, daß Auffrischzyklen über ein Intervall von 4 ms verteilt sind, wobei dieses Intervall für die Auffrischung der gesamten Anzahl von Zeilen und Spalten des Speichersystems festgelegt ist. Im Falle eines 64K-MOS-Chips sind 256 Zyklen erforderlich, um alle Zellen des Chips aufzufrischen. In dem vorliegenden System wird ein Auffrischzyklus alle 15 jus durch das Impulssignal CORREFOOO mit der Impulsbreite von 30 ns gestartet.Dieses Signal veranlaßt seinerseits die Erzeugung eines Feinauffrisch-Zeittakt-Impulssignales FINREFOOO von 150 ns. Das Signal FINREFOOO veranlaßt die Umschaltung eines Auffrischanweisungs-Flip-Flops auf den Binärwert "1". Gemäß Figur 8a führt dies zum Setzen des Signales REFC0M010 auf den Binärwerten "1". Somit schaltet das Komplement des Auffrisch-Anweisungssignales REFCOMOOO auf den Binärwert "0".

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Gemäß Figur 2 ist erkennbar, daß das Signal REFCOMOOO über das NAND-Gatter 2O7<-49 das Auffrischsignal MREFCTOOO auf den Binärwefct "0" setzt. Wenn das Binärsignal "0" dem Ausgangs-Steüeranschluß OC des Auffrisch-Adressregisters 207-42 zugeführt wird, so wird dadurch der Auffrisch-Adressinhalt des Registers an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 in Figur 7 abgelegt. Gleichzeitig veranlaßt das Auffrisch-Anweisungssignal REFC0M100 die Zeittaktschaltkreise 204 in Figur 3 zur Erzeugung der Zeilenadress-Zeittaktsignale MRASTE010 und MRAST0010. Zu diesem Zeitpunkt übersteuert das Signal REFCOMiOO den Zustand des am wenigsten signifikanten Aüressbits LSAD22. Ferner ist aus Figur 2 ersichtlich, daß das Signal REFC0M100 bei einem Binärwert "0" über das UND-Gatter 207-39 das Signal OCRDECOOO auf den Binärwert "0" setzt. Hierdurch werden alle decodierten Zeilen-Tastsignale übersteuert, sodaß alle Zeilenadress- Tastsignale DRAST0010 bis DRAST 7010 auf den Binärwert "1" gesetzt werden.Hierdurch wird der Auffrisch-Adressinhalt in jede Zeile der RAM-Chips in Figur geladen.

Dies führt dazu, daß eine Zeile innerhalb jedes RAM-Chips der Einheiten 210-20 und 210-40 in Figur 7 infolge einer Leseoperation aufgefrischt wird, die bezüglich der adressierten acht Zeilen von RAM-Chip-Speicherplätzen ausgeführt wird. Das heißt die Signale MEREAD010 und MOREADOiO des Abschnittes setzen den Binärwert "0", wodurch die RAM-Chips in Figur 7 zur Ausführung eines Lesezyklus veranlaßt werden. Dies bedeutet wiederum, daß das Auffrisch-Anweisungssignal REFC0M110 die Schaltkreise von Figur 5 zur Aufrechterhaltung der Signale MEREÄD010 und M0READ010 auf dem Binärwert "0" veranlaßt„Davor besaß das Signal MEMBUZOOO den Binärwert "1", wodurch die Signale MEREADO-10 und M0READ010 auf den Binärwert "0" gesetzt wurdenο

Es sei ferner in Figur 3 vermerkt, daß das Auffrisch- Anweisungssignal REFCOMlOO die Erzeugung des CAS-Zeittaktsignales und der Signale MDOECTOOO und MDOOCTOOO sperrt. Dies verhindert das Einschreiben von Information in die Speicherplätze innerhalb der Stapeleinheiten 210-20 und 210-40 sowie das Auslesen von Information in die Ausgangsregister 206-8 und 206-10 in Figur 1.

Das Ende des Auffrischzyklus wird durch die Vorderflanke des Impulssignales REFRESOOO signalisiert, die das Auffrischanweisungs-Flip-Flop auf den Binärwert "0" zurückstellt. Hierdurch
wird einerseits das Signal REFC0M010 auf den Binärwert "0" gesetzt. Mit der abfallenden Flanke des Signales REFC0M010 setzt das UND-Gatter 207-68 in Figur 2 das Signal RADDUCOOO von dem
Binärwert "0" auf den Binärwert "1", welches Signal seinerseits den Aaressinhalt des Auffrischzählers 207-60 um 1 erhöht. Diese Adressenänderung wird zu dem Auffrisch-Adressregister 207-42
übertragen, was gemäß Figur 8a "durch die Änderung des Signales MADDXX geschieht.

Figur 8b dient der Erläuterung der Arbeitsweise des Softfehler -Vviedereinschreib-Steuerabschnittes 214 bei der Ausführung eines normalen Operationszyklus. Dieser Operationszyklus wird
durch Erweiterung der Auffrisch- und Auslösezyklen erzielt, wodurch der Aufwand an der Steuerung 200 zugefügten Logikschaltkreisen auf ein Minimum reduziert wird.

Während der Auslcsemodus nur während der Anschaltung der
Steuerung an die Spannung auftritt, tritt ein Softfehler-Wiedereinschreibzyklus synchron mit einem Auffrischzyklus
auf. Die Frequenz des Zyklusauftritts wird durch das Signal
ALPCOMOOO vorgegeben. Wenn dieses Signal auf den Binärwert
"0" aufgrund von Eingangssignalen mit dem Binärwert "1" von

den Zählern 214-10, 214-12 und 214-14 auf den Binärwert "0" gesetzt wird, so treten zwei Dinge auf. Einmal werden die Zähler 214-10, 214-12 und 214-14 zurückgestellt, um bei dem Zählstand von 0 mit dem Zählen zu beginnen, wobei dies durch üas Signal ALPSET110 mit dem Binärwert "1" geschieht. Ferner wird aas Phase 1- Flip-Flop 214-24 auf den Binärwert "1" gesetzt.

Gemäß Figur 8b veranlaßt das Setzen des Phase 1-Flip-Flops 214-24 auf den Binärwert "1" die Umschaltung des Zyklusstop-Flip-Flops 214-27 auf den Binärwert "1". Bezüglich der vorliegenden Erfindung zeigt dieses Signal den Auftritt eines Softfehler-Wiedereinschreibzyklud und seine Dauer an.

Das Phase 1-Flip-Flop 214-24 definiert das Intervall,während' welchem ein normaler Auffrischzyklus stattfindet. Dieser Zyklus wird in der Art und Weise ausgeführt,wie dies unter Bezugnahme auf Figur 8a erläutert wurde. Bei Beendigung des Auffrischzyklus wird das Speicher-Belegtsignal MEMBUZOOO auf den Binärwert "1" gesetzt, hierdurch schaltet das Phase 2-Flip-Flop 214-25 auf den Binärwert "1". Durch das Signal ALPHA2000 wird hierbei das Phase 1-Flip-Flop 214-24 auf den Binärwert "0" zurückgestellt. Normalerweise werden gemäß Figur 3b die Auffrisch und Schreibzählerschaltkreise am Ende eines Auffrischzyklus erhöht. Da jedoch zu diesem Zeitpunkt ein Softfehler-Wiedereinschreibzyklus ausgeführt wird, wird durch das Setzen des Zyklusstop-Flip-Flops 214-27 das Zählstandssignal ALPHUC010 auf den Binärwert "1" gesetzt. Hierdurch setzt das UND-Gatter 207-65 in Figur 2 .das Signal INITUCOOO auf den Binärwert "1", wodurch das Signal RADDUCOOO auf den Binärwert "1" gesetzt wird. Dies verhindert eine Erhöhung des Zählstandes der Auffrisch- und Schreibzähler zu diesem Zeitpunkt.

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Gemäß Figur 8b veranlaßt das Setzen des Phase 2-Flip-Flops 214-24 die Umschaltung des partiellen Schreib-Flip-Flops 208-16 in Figur 5 auf den Binärwert "1". Dies bedeutet, daß das Signal ALPHA2000 bei einer Umschaltung auf den Binärwert "0" das Signal BYWRIT010 auf den Binärwert "1" setzt- Das NAND-Gatter 208-19 setzt das Signal PWTSETIOO beim Auftritt des Signales MPULSE010 auf den Binärwert "0". Hierdurch wird das Signal PWTSETOOO auf den Binärwert "0" gesetzt, wodurch das Flip-Flop 208-16 auf den Binärwert "1" umschalten kann. Das Setzen des partiellen Schreib-Flip-Flops 208-16 bedeutet, daß die Zeittakt-Generatorschaltkreise 204 zwei Folgen von Zeittaktsignalen erzeugen, eine Folge für einen Lesezyklus und eine Folge für einen nachfolgenden Schreibzyklus. Wenn das Flip-Flop 208-16 auf den Binärwert "1" umschaltet, so veranlaßt es das Setzen der Leseanweisungssignale MEREAD010 und M0READ010 auf den Binärwert ¹¹O".

Gemäß Figur 4 schaltet das Signal ALPCNTOOO auf den Binärwert "0", wenn das Phase 2-Flip-Flop 214-25 auf den Binär wert "1" umschaltet. Dieses Signal veranlaßt den Multiplexerschaltkreis 207-14 in Figur 2 zur Auswahl der Signale ARAD21010 und ARADX6010 von dem Zähler 207-64 als eine Quelle von Adresssignalen . Gemäß Figur 2 ist das am wenigsten signifikante Adressbit LSAD22 auf einen Binärwert "0" gesetzt. Dies verhindert wirksam das Hervorrufen einer Doppelwortoperation durch das Bit LSAD22 beginnend mit den geraden Stapeleinheiten 210-20,so daß rrät Vorteil von der Adressen-Decodiereinrichtung gemäß Figur 2 Gebrauch gemacht werden kann. Die Bits 21 und X6 legen den Inhalt der Wortspeicherplätze in den Stapeleinheiten 210-20 und 210-40 fest, der in die Datenregister 206-8 und 206-10 auszulesen ist. Diese Bits werden zusammen mit dem Bit 22 durch die Decodierschaltkreise 207-20 und 207-31 decodiert und sie setzen die geeigneten decodier-

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, ti N-*

63 -

ten Zeilenadress-Tastsignale auf den Binärwert "1¹O

Ferner wird das Signal ALPCNTOlO auf den Binärwert "1" umgeschaltet, wenn das Phase 2-Flip-Flop 214-25 auf dan Binärwert "1" umschaltet» Dieses Signal versetzt die Zeittaktschaltkreise 204 in Figur 3 in die Lage,, Zeittaktsignale zu erzeugen, um währerid eines Lesezyklus beide Stapeleinheiten 210-20 und 210-40 zu durchlaufen. Das heißt, das Signal ALPCNT010 setzt das Signal RASINH010 auf den Binärwert "0". Hierdurch setzen die NAND-Gatter 204-8 und 204-14 die Signale ERASIHOOO und ORASIHOOO auf den Binärwert "1", wodurch die Zeittaktsignale MRASTE010 und MRAST0010 an die geraden und ungeraden Stapeleinheiten 210-20 und 210-40 angelegt werden können. Ferner können die UND-Gatter 204-11 und 2Ο4=Ί5 die nachfolgenden Zeittaktsignale MD0ECT010 und MD00CT010 an die geraden und^ungeraden Register 206-8 und 206-10 anlegen.

Die Leseoperation wird bezüglich des Paares von Speicherplätzen ausgeführt, die durch die Auffrisch- und Schreibadresszähler festgelegt sind. Dies bedeutet, daß die Adressinhalte der Auffrisch- und Schreibadresszähler 207-60 bis 207-63 den Auffrischadress- und Schreibadress-Registern 207-42 und 207-43 entsprechend zugeführt werden» Gemäß Figur 8b bleibt das Signal MEMBUZ010 während des gesamten Wiedereinschreibzyklus auf dem Binärwert "1".

Gemäß Figur 2 gestattet das Signal ALPCNTOOO die Speicherung der Zeilenadressigriale, indem das UND-Gatter 2o7-48 das Signal INTREF200 auf den Binärwert "0" setzt» Hierdurch setzt seinerseits das NAND-Gatter 207-49 das Signal MREFCTOOO auf den Binärwert ¹¹O", wodurch der Adressinhalt des Auffrissh-Adressregisters 207=42 an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 angelegt werden kann» Die Zeilenadressignale sind in den

RAM-Chips in Figur 7 in dem Paar von Zeilen gespeichert, das durch die Ausgangssignale der Decodierschaltkreise 207-20 und 207-31 festgelegt ist. Diese Zeilenadressignale werden aufgrünet von geraden und ungeraden Zeilenadress-Tastsignalen MRASTE010 und MRAST0010 gespeichert, die aufgrund des Zeiler.-adress-Zeittaktsignales MRASTTO10 erzeugt werden.

In gleicher Weise sind die Spaltenadressignale, die dem Adressinhalt des Schreibadressregisters 207-43 entsprechen in allen RAM-Chips gespeichert. Im Einzelnen veranlassen das Signal MCASTT010 vom Zeittaktgenerator 204 und das Signal ILnITALI 10 das NAND-Gatter 207-51 in Figur 2 zum Setzen des Signales MWRTCOOO auf den Binärwert "0". Hierdurch kann das Schreibadressregister 207-43 seinen Adressinhalt den Stapeleinheiten 210-20 und 210-40 zuführen. Diese Signale werden in den RAM-Chips von Figur 7 aufgrund des Spaltenadressignales MCASTS010 gespeichert.

Das Schalten aes Phase2-Flip-Flops 214-25 veranlaßt die Umschaltung des partiellen Schreib-Flip-Flops 208-16 auf den Binärwert "1". Dies definiert die Leseoperation des Zyklus durch Setzen des Signales READCMOOO auf den Binärwert "0". Das Signal READCMOOO besetzt zu diesem Zeitpunkt den Binärwert "0" und veranlaßt seinerseits das Setzen der Signale MEREAD010 und M0READ010 auf den Binäwert ¹¹O". Daher werden die RAM-Chips des ausgewählten Zeilenpaares in die Lage versetzt, eine Leseoperation auszuführen, wobei ihre Inhalte in die geraden und ungeraden Datenregister 206-8 und 206-10 ausgelesen werden, wenn dies Register durch die Signale MD0ECTOQ1O und MD00CT0010 entsprechend freigegeben sind. Zu diesem Zeitpunkt hält das Leseanweisungssignal READCMOOO das Signal MDRELBOOO auf dem Binärwert "1". Dies verhindert die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren

Ausgängen. Ferner setzt das Leseanweisungssignal READCMOOO über die Schaltkreise 204 das Signal MDOTSdOO auf den Binärwert "0" und das Signal MD0TSC010 auf den Binärwert "1". hierdurch wird verhindert, daß der Inhalt der linken Abschnitte der Register 206-8 und 206-10 ausgegeben wird. Zur gleichen Zeit wird der Inhalt des ausgelesenen Wortes,der in den Mittelabschnitten der Register 206-8 und 206-10 gespeichert ist_# an aie EDAC-Schaltkreise 206-12 und 206-14 angelegt.

Während des Lesezyklus werden die aus dem Paar von Speicherplätzen ausgelesenen Worte durch die Fehlerfeststellschaitkreise innerhalb der EDAC-Schaltkreise 210-12 und 210-14 auf Fehler überprüft. Jeder Einzelbitfehler innerhalb der Worte wird durch die Fehlerkorrekturschaltkreise innerhalb der EDAC-Schaltkreise 210-12 und 210-14 korrigiert. Da das Signal PARlWTO10 den Binärwert "1" aufweist, werden die korrigierten »v'orte in aie rechten Abschnitte der Register 206-8 und 206-10 -'elaaen und in die Stapeleinheiten 210-20 und 210-40 zurückv;iedereingeschrieben, wobei dies in einem Intervall geschieht, ^s uurch aen nächsten Auftritt des Signales MCASTTO10 in Fi-■jar oc definiert ist.

r.u.'.r als ein Fehler innerhalb eines Wortes aufgetreten

-.·:·>teilt woraen ist, so wird durch einen der EDAC- : ...·■ ._G-¹: und 206-14 das Signal MDIEWEOIO bzw. das ·--'■- ·*-- -en binärwert "1" gesetzt. Hierdurch """"·"' ■■' ^:ora-e -^bbruch-Schreib-Flip-Flop 208-44 " Flop '208-45 in Figur

das partielle Schreibi:.:.rv/ert "1" umschaltet.

' !"ration abgebrochen

^: " :■----·: lon auf be-

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Wenn der Zeittaktgenerator 204 das Signal RESET010 erzeugt, so wird das Phase 3-Flip-Flop 214-26 durch den Binärzustand "1" des Signales ALPHA2010 in die Lage versetzt, auf den Binärwert "1" umzuschalten. Das Phase 2-Flip-Flop 214-25 wird hierdurch über das UND-Gatter 214-31 in Figur 4 auf den Binärwert "0" zurückgestellt. Die Umschaltung des Phase3-Flip-Flops 214-26 löst eine zweite Folge von Zeittaktsignalen aus, die für die Ausführung eines Schreibzyklus erforderlich sind. Da das Signal ALPUC010 noch den Binärwert "1" aufweist (d.h. das Zyklusstop-Flip-Flop 214-27 ist noch auf den Binärwert "1" gesetzt) ,wird die Erhöhung der Auffrisch-Schreib- und Decodier-Adresszähler 207-60 bis 207-64 durch das Signal RADDUCOOO gesperrt. Somit wird die Schreiboperation bezüglich des gleichen Paares von Speicherplätzen innerhalb der Stapeleinheiten 210-20 und 210-40 ausgeführt. In der gerade beschriebenen Weise werden die gleichen Zeilen- und Spaltenadressignale in den RAM-Chips der zwei Zeilen gespeichert, die durch die Adressbitsignale ARAD21010 und ARADX6010 festgelegt sind.

Wie aus Figur 4 ersichtlich bleibt der Zustand der Signale ALPCNTOOO und ALPCNT010 der gleiche, da das Phase 3-Flip-Flop 214-26 auf den Binärwert "1" geschaltet wird.Dementsprechend wird der Zeilenadressinhalt des Auffrisch-Adressregisters 207-42 an die Stapeleinheiten 210-20 und 210-40 angelegt und in den RAM-Chips der gleichen zwei Zeilen gespeichert, die während des vorangegangenen Lesezyklus aufgrund des Signales MRAST010 adressiert wurden.

In gleicher Weise wird der Spaltenadressinhalt des Schreibadressregisters 207-43 an die Stapeleinheiten 210-20 und 210-40 angelegt und in den RAM-Chips gemäß Figur 7 aufgrund des Signales MCASTT010 gespeichert.

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— 6 7 —

Gemäß Figur 8b wiederholen die Zeittakt-Generatorschaltkreise 204 während des Schreibzyklus die Erzeugung der gleichen Folge von Zeittaktsignalen, die das Auslesen des Inhalts des adressierten Paares von Speicherplätzen in die Register 206-3 und 206-10 veranlassen. Zu diesem Zeitpunkt weist das partielle Schreibsignal PARTWT010 den Binärwert "0" auf. Dies bedeutet, daß das partielle Schreib-Flip-Flop 208-16 aufgrund des Zexttaktsignales DLYW0200 auf den Binärwert "0" zurückgestellt wird, da zu diesem Zeitpunkt das Signal ALPHA2000 den Binärwert "1" aufweist.

Da aas Lese-Anweisungssignal READCMOOO und das Signal ALPClNiTOIO den Binärwert "1" aufweisen, setzt das NAND-Gatter 214-39 in Figur 4 das Signal MDRELBOOO auf den Binärwert "0". Dies erlaubt die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren Ausgängen, wobei der Inhalt ciurch das korrigierte Wort vorgegeben ist. Zur gleichen Zeit setzen die Signale READCMOOO und ALPCNTOOO die Signale MDOlSC100 und MDOTSCO10 auf den Binärwert "1". Dadurch werden die linken und die mittleren Abschnitte der Register 206-8 und 206-10 an der Abgabe von Signalen an ihren Ausgängen während dieses Intervalles gehindert.

Dementsprechend wird der Inhalt des Paares·adressierter Speicherplätze, die zuvor in die rechten Abschnitte der Register 206-3 und 206-10 ausgelesen wurden,in die adressierten Speicherplätze zurückgeschrieben.

Somit kann jeder Ein7elbitfehler, der innerhalb eines oder beider ausgelesener Worte auftritt _t unter Verwendung der Fehlerfeststell- und Fehlerkorrekturschaltkreise innerhalb des Systems korrigiert v/erden. Irgendwelche Softfehler werden daher aus dem Paax" von zugegriffenen Worten entfernt, wodurch solche Fehler

an einer Umwandlung in Doppelfehler gehindert werden, die nicht korrigierbar sind.

Wenn jedoch ein Doppelfehlerzustand festgestellt wird, so wird der Auftritt dieses Zustandes gespeichert und verursacht den Abbruch der Schreiboperation. Das heißt, daß in solchen Fällen entweder das Signal EWRITAOOO- oder das Signal OWRIT-.000 oder auch beide Signale auf den Binärwert "0" gesetzt werdan. Dadurch wird wiederum über das UND-Gatter- 208-23 oder das UND-Gatter 2O8-25 das entsprechende Signal MEREAD010 oder M0READ010 auf den ßinärwert "0" gesetzt. Dies sperrt seinerseits das Einschreiben der unkorrigierbaren Worte in einen oder beide Speicherplätze des adressierten Speicherplatzpaares. Wie erwähnt wird dadurch der Fehlerzustand innerhalb des unkorrigierbaren Wortes gesichert.

Durch die Rückstellung des Phase 3-Flip-Flops 214-26 auf den binärwert "0" wird das Zyklusstop-Flip-Flop 214-27 zur Rückstellung auf den Binärwert "0" veranlaßt. Dies bedeutet das Ende des Softfehler-Wiedereinschreibzyklus. Wie zuvor erläutert wird uas Phase3-Flip-Flop 214-26 auf den Binärwert "0" aufgrund des Signals RRESET010 von.den Zeittaktschaltkreisen 204 zurückgestellt.

Wenn das Zyklusstop-Flip-Flop 214-27 zurückgestellt wird, so wird über das ODER-Gatter 214-34 das Aufwärts-Zählsignal ALPHUC010 von dem Binärwert "1" auf den Binärwert "0" umgeschaltet. Dadurch wird der Zählstand der Leseadress-' und Schreibadresszähler 207-60 bis 207-63 und des Decodier-Adress-Zählers 207-64 um 1 erhöht. Das heißt, das Signal ALPHUC010 verursacht die Umschaltung des Erhöhungssignales RADDUCOOO von dem Binärwert "1" auf den Binärwert "0". Dies führt zu einer Fortschreibung der Zählerinhalte am Ende des Softfehler-Wieder-

:: ν -C ο

einschreibzyklus.

Die Zähler 2i4-10, 214-12 und 214-14 arbeiten synchron mit den Auffrischzyklen. Nach dem Auftritt von weiteren 2.047 Auffrischzyklen setzt das NAND-Gatter 214-16 erneut das Anweisungssigral ALPCOMOOO auf den Binärwert "0", wodurch ein weiterer Softfehler-Wiedereinschreibzyklus signalisiert wird. Durch Synchronisierung der Zähler mit einem ungeraden Zählstand, der um 1 niedriger als der maximale Zählstand von 2.048 (d.h. 2 ) ist_ywird eine Folge von Adresswerten ausgewählt, die in den Auffrisch-Schreib- und Decodier-Adresszählern 2O7-6O bis 207-64 gespeichert sind und die jeden Speicherplatz innerhalb der Stapeleinheiten 210-20 und 210-40 auswählen.

Es ist erkennbar, daß während der Normaloperation die Softfehler-Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 über eine lange Zeitperiode arbeiten, um den Inhalt aller Paare, von Speicherplätzen der Stapeleinheiten 210-20 und 210-40 auszulesen, zu prüfen bzw. zu korrigieren und wiedereinzuschreiben. Dies ist erwünscht, um die Überlappung mit normalen Speicheroperationen auf ein Minimum zu begrenzen. Im Falle von Diagnoseoperationen ist es jedoch erwünscht, derartige Operationen innerhalb einer minimalen Zeit und mit einem minimalen zusätzlichen Aufwand ausführen zu können. Unter Verwendung der Diagnosemodus-Steuerschaltkreise des Abschnittes 216 können Test- und Überprüfungsoperationen in einem Minimum an Zeit bezüglich der Softfehler-Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 aufgrund der verschiedenen Diagnoseanweisungen ausgeführt werden, die von einer externen Quelle (z.B. CPU) über den Bus empfangen werden.

Es sei angenommen, daß die Operation der verschiedenen Teile der Steuerung 200 getestet und überprüft worden ist. Diese Tests betreffen beispielsweise die Stapeleinheiten 210-20 und 210-40,

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die Datenstrecken und die EDAC-Schaltkreise 206-12 und 206-14. Dieser Test kann in herkömmlicher-Waise ausgeführt werden und bildet keinen Gegenstand der vorliegenden Erfindung.

Nach diesem Test wird eine Folge von Diagnose-Anweisungscodes an die Steuerung 200 gerichtet, die den Test und die Überprüfung des Abschnittes 214 ermöglichen. Ein erster empfangener Diagnose-Anweisungscode besitzt den Wert "110", und das Bit 15 ist hierbei auf den Binärwert "1" gesetzt. Zum Zeitpunkt der übertragung des Diagnose-Anweisungscodes wird das an die Leitung BSYELO angelegte Signal auf den Binärwert "1" gesetzt, während das Signal auf der Leitung BSWRIT den Binärwert "0" beibehält. Die Leitung BSYELO wird benutzt, um der Speichersteuerung 200 zu signalisieren, daß die an die Leitungen BSADOO-23 angelegte Speicheradresse einen Diagnose-Anweisungscode enthält.

Gemäß Figur 5 setzt das Signal BSYEL010 mit dem Binärwert "1" bei seiner Speicherung in dem Register 208-10 aufgrund des Signales MYACKRO10 das Signal LSYEL0010 auf den Binärwert "1". Dadurch wird der Decodierschaltkreis 216-2 freigegeben, da angenommen sei, daß das Signal LSWRIT010 den Binärwert "0" aufweist (d.h. das an die Leitung BSWRIT angelegte Signal besitzt den Binärwert "0" und zeigt eine Leseoperation an).

Aufgrund eines Codes von 110 setzt der Decodierschaltkreis 216-2 das Signal ALPRFCOOO auf den Binärwert "0". Dies führt zur Umschaltung des Beipass-Flip-Flops 216-20 aufgrund des Signales BSAD1521O auf den Binärwert "1". Das Flip-Flop 216-20 setzt das Signal ALPABY100 auf den Binärwert ¹¹O", wodurch die Softfehler-Wiedereinschreib-Steuerschaltkreise gemäß Figur 4 in einen nicht-operativen Zustand geschaltet werden. Aus Figur 4 ist erkennbar, daß das Signal ALPABY100 mit dem Binärwert "0" an dem NAND-Gatter 214-16 den Binärwert "1" erzeugt.

Hierdurch wird seinerseits das Signal ALPSETIlO auf dem Binärwert "O" gehalten. Da sich die Steuerung 200 nicht in einem Testmodus befindet, besitzt das Signal TESTMM010 den Binärwert "0", während das Signal TESTMM100 den Binärwert "1" aufweist. Die Signale TESTMM010 und ALPSETl10 setzen somit über die NAND-Gatter 214-20 und 214-21 die Signale ALPC0M200 und ALPC0M100 auf den Binärwert "1". Hierdurch wird seinerseits das UND-Gatter 214-22 daran gehindert, das Signal EALPSTOOO auf den Binärwert "0" zu setzen, wodurch ein Softfehler-Wiedereinschreibzyklus gesperrt wird.

Aufgrund der Leseanweisung setzen die Schaltkreise des Abschnittes 208 die Signale MEREAD010 und MOREADOlO auf den Binärwert "0", wodurch der Inhalt des Paares von Speicherplätzen, die durch die in die Register 207-40 und 207-41 in Figur 2 ge-, ladenen Adressignale festgelegt sind in die Register 206-8 und 206-10 ausgelesen und über die Gruppen von Leitungen MUXDGO 15 und MUXD16-31 zu dem Bus übertragen werden können.

Der zweite zu der Steuerung 200 übertragene Diagnose-Anweisungscode besitzt den Wert "010". Zum Zeitpunkt der Übertragung wird erneut das an die Leitung BSYELO angelegte Signal auf den Binärwert "1" gesetzt, während das Signal auf der Leitung BSWRI auf den Binärwert "0" gesetzt wird.

Gemäß Figur 5 werden die an die Leitungen BSYELO und BSWRIT angelegten Signale in dem Register 208-10 aufgrund des Signales MYACKR010 gespeichert. Der Decodierschaltkreis 216-2 in Figur 6 setzt aufgrund des Wertes "010" das Signal SETEDAOOO auf den Binärwert "0". Hierdurch wird das EDAC-Modus- Flip-Flop 216-10 beim Auftritt des Zeittaktsignales PULS2O21O auf den Binärwert "1" umgeschaltet.

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Gemäß Figur 6 schaltet das Flip-Flop 23 6-10 das Signal EDACMOOOO auf den Binärwert "0". Daraufhin schalten die UND-Gatter 216-14 und 216-16 die Signale EDACCKOOO und EDACCK1C0 auf den Binärwert "0". Die Signale EDACCKOOO und EDACCK100 sperren Ausgangs- UND-Gatter in den EDAC-Schaltkreisen 206-;!' und 206-14, sodaß die erzeugten Prüfbitsignale nicht übertragen werden können. Dies führt dazu, daß die Gruppe von Prüfbitsignalen MDIECO-05 und MDI0C0-C5 auf den Binärwert ¹¹O" gesetzt werden. Ferner wird das Signal EDACCK100 Ausgangs-UND-Gattern innerhalb der Rot- und Gelb-Generatorschaltkreise 206-20 zugeführt. Dadurch wird die übertragung von Fehlersignalen MYREDD010 und MYREDR010 zu den Leitungen BSREDD und BSREDR gesperrt.

Die Speichersteuerung 200 liest aufgrund der Leseanweisung den Inhalt eines Paares adressierter Speicherplätze in die Register 206-8 und 206-10 aus. Danach wird der Registerinhalt über die Gruppen von Leitungen MUXDOO-15 und MUXD16-31 zu dem Bus übertragen.

Auf die vorstehend genannte Anweisung folgt eine Reihe von Speicher-Schreibanweisungen,zu welchem Zeitpunkt die Leitung BSWRIT auf den Binärwert "1" gesetzt ist. Die Schreibanweisungen legen aufeinanderfolgende Speicheradressen beginnend mit einer Startadresse (z.B. eine Adresse mit lauter Nullen) innerhalb der Speichersteuerung 200 fest. Jede Folge von Datenmustern, die an die Leitungen BSDT00-BSDT31 angelegt werden, ist so codiert, daß sie das gleiche Einzelbitfehler-Datenmuster für jedes Wort des unter der festgelegten Adresse in den Speicher einzuschreibenden Wortpaares enthält.

Beispielsweise kann eine der folgenden Reihen von Datenmustern 9-40 ausgewählt werden, um den Betrieb des Wiederein-

schreib-Steuerabschnittes 214 zu überprüfen. Die folgenden hexadezimal codierten Reihen von Datenmustern werden benutzt, um die Operation der EDAC-Schaltkreise 206-12 und 206-14 zu überprüfen.

^ster Nr.	Schreiben	Lesen korrekt.)	Y	R	Baeerkangen	fiässtar- är.	Schreiten	Losen (Korrekt}	Y	R	C	\	•	• 8twrkBn<?en
1	02C8	02C8	0	0	NORMAL	30	0400	0420	1	0	\	8-11	BIT 10 i
2	0420	0420	0	0	NORMAL	31	1018	1008	1	0		Datenbits	BIT 11 j
3	0548	0548	0	0	NORMAL	32	0800	0810	1	0			BIT 11
4	0810	0810	0	0	NORMAL	33	200C	2004	1	0			BIT 12 ·
5	1008	1008	0	0	NORMAL	34	1000	1008	1	0			BIT 12
6	2004	2004	0	0	NORMAL	35	4.006	4002	1	0			BIT 13
7	4002	4002	0	0	NORMAL	36	2000	2004	1	0		BIT. 13
8	8001	8001	0	0	NORMAL	37	8003	8001	1	0		BIT 14
9	C002	4002	1	0	BIT 0	. 38	4000	4002	1	0		BIT 14
10	0001	8001	1	0	BIT 0	39	4003	4002	1	0		BIT 15
11	6004	2004	1	0	BIT 1	40	8000	8001	1	0		BIT 15
12	0002	4002	1	0	BIT 1	41 I	0000	0000	0	1		BITS 0+15
13	3008	1008	1	0	BIT 2
14	0004	2004	1	0	BIT 2
15	1810	0810	1	0	BIT 3
16	0008	1008	1	0	BIT 3
17	0C.2 0	0420	1	0	BIT 4
18	0010	0810	1	0	BIT 4			Datenmuster
19	06C8	02C8	1	0	BIT 5		« I	0 I 2
20	0020	0420	1	0	BIT 5		/	■ /	8J
21	0748	0548	1	0	BIT 6		/	/	\
22	00C8	02C8	1	0	BIT δ		/	/	\
23	03C8	02C8	1	ο I	BIT 7		0-3	4-7	\
24	0448	0548	1	0	BIT 7		12-15
25	05C8	0548	1	0	BIT 8
26	0248	02C8	1	0	BIT 8
27I	0460	0420	1	0	BIT 9
28	0508	0548	1	O	BIT 9
29	oa3o	0810	1	O	BIT 10

: 2 C 7 4 0

Es sei vermerkt, daß die ersten acht Datenmuster keine Fehler enthalten. Diese Reihe von Mustern wird von Paaren von Mustern mit den Nummern 9-40 gefolgt, von denen jedes in den angezeigten Bitpositionen Einzelbitfehler O und 1 enthält. Jedes Paar erzeugt einen ¹¹GeIb''-Fehlerzustand. Das letzte Muster mit lauter Nullen wird benutzt, um einen "Rot"-Fehlerzustand zu erzeugen.

Es sei vermerkt, daß während der Überprüfung der EDAC-Schaltkreise die Operation der Softfehler-Wiedereinschreib-Steuer-Schaltkreis gesperrt wird. Die Operation der EDAC-Schaltkreise 206-12 und 206-14 wird durch die Ausgabe einer Reihe von Lese-Anweisungen überprüft. Hierdurch werden die Speicherplätze ausgelesen, in die zuvor normale Datenmuster und sodann Fehlermuster eingeschrieben wurden. Die Fehlermuster verbleiben jedoch in dem Speicher, da die EDAC-Schaltkreise 206-12 und 206-14 nur Daten beim Auslesen korrigieren. Es ist erkennbar, daß, wenn dies geschieht und die Softfehler-Wiedereinschreib-Steuerschaltkreise nicht gesperrt sind,fehlerhafte Testresuitate erhalten werden ( z.B. würden die Softfehler-Wiedereinschreib-Steuerschaltkreise jeden Einzelbitfehler korrigieren). Wenn daher ein Test der EDAC-Schaltkreise ausgeführt wird, müssen die Softfehler-Wiedereinschreib-Steuerschaltkreise gesperrt werden.

Beim Test des Wiedereinschreib-Steuerabschnittes 214 schreibt die Speichersteuerung 200 aufgrund einer ersten Schreibanweisung ein ausgewähltes Einzelbitfehler-Datenmuster zusammen mit dem lauter Nullen aufweisenden Prüfbitsignal in das Paar von Speicherplätzen ein, das durch die an die Adressleitungen BSADOO-23 angelegte Speicheradresse festgelegt ist. In gleicher Weise schreibt die Speichersteuerung 200 aufgrund einer nächsten Schreibanweisung das gleiche Fehler-Bitmuster in das nächste Paar von Speicherplätzen ein. Dies setzt sich fort bis alle

- J-5- -

Speicherplätze das gleiche Einzelbitfehler-Bitmuster und da^ Prüfbitsignal mit lauter Nullen enthalten.

Bei Beendigung der Schreiboperation wird ein dritter Diagnosecode mit dem Wert "011" zu der Steuerung 200 übertragen. Erneut wird die Leitung BSYELO auf den Binärwert "1" gesetzt, während die Leitung BSWRIT auf den Binärwert "0" gesetzt wird. Dieser Diagnosecode setzt über den.Decodierschaltkreis 216-2 aas Signal RESEDAOOO auf den Binärwert "0". Infolgedessen wird das EDAC-Modus-Flip-Flop 216-10 auf den Binärwert "0" zurückgestellt.

Wie aus Figur 6 ersichtlich schaltet das Flip-Flop 216-10 das Signal EDACMOOOO auf den Binärwert "1". Hierdurch schalten wiederum die UND-Gatter 216-14 und 216-16 die Signale EDACCKOOO und EDACCK100 auf den Binärwert "1". Zu diesem Zeitpunkt werden die EDAC-Schaltkreise 206-12 und 206-14 zusätzlich zu den Rotund Gelb-Generatorschaltkreisen 206-20 erneut für den normalen Betrieb freigegeben. Ferner werden der Status und die Indikatoren zu. diesem Zeitpunkt gelöscht. Der Inhalt des adressierten Paares von Speicherplätzen wird ferner in die Register 206-8 und 206-10 ausgelesen und zu dem Bus übertragen. ' ·

Da angenommen wird, daß die EDAC-Schaltkreise getestet worden sina und richtig arbeiten,wird ein letzter Diagnose-Anweisungs-Code m der Folge zu der Steuerung 200 übertragen, wobei diese den Were "110" besitzt. Ferner besitzen die Adressbits 15 und 14 der. Wort. "CI". I-.rr.eut werden die Leitungen BSYELO und BSWRIT au:' „it· iii.-..irv«irte ' * " zr.a "Z" gesetzt. Der Decodierschaltkreis I!*.--- :r. :'i ;ur ·.- :;t-:-:t -iu:::rur..i 1-js Codes "110" das Signal -"*"♦" ^{; :} ' '■· -'■· '- '-'■· '-r-'ört " ". Ladur::, setzt das Ui;D-Gatter

■'-' "- ·^: -"-*^:· --'^¹-- ""- --53 iignax ARCCLK010 Gestattet

Ί οι /

dem Beipass-Flip-Flop 216-20 und dem Testmodus-Flip-Flop 216-22 die Umschaltung auf den Binärwert "0" und "1", wobei dies aufgrund der Signale BSAD1521O und BSAD1421O geschieht.

Gemäß Figur 4 gibt das auf den Binärwert "1" geschaltete Signal ALPABY100 das NAND-Gatter 214-16 frei. Ferner setzt das Flip-Flop 216-22 das Signal TESTMMO10 auf den Binärwert "1" und das Komplementsignal TESTMM100 auf den Binärwert "0". Dies versetzt den Abschnitt in einen Test-Operationsmodus, wobei die Softfehler-Steuerschaltkreise des Abschnittes 214 in einem Hochgeschwindigkeits-Operationsrnodus betrieben werden. Das heißt das Signal TESTMM010 gibt das NAND-Gatter 214-20 frei, während das Signal TESTMM100 das NAND-Gatter 214-21 sperrt.

Dies bedeutet, daß aufgrund einer jeden Auffrischanweisung REFC0M110 das NAND-Gatter 214-20 das Signal ALPC0M200 auf den . Binärwert "0"setzt. Danach setzt das UND-Gatter 214-22 das Signal EALPSTOOO auf den Binärwert "0". Dies verursacht die Umschaltung des Phase 1-Flip-Flops 214-24 auf den Binärwert "1", wodurch ein Softfehler-Wiedereinschreibzyklus identisch zu dem in Figur 8b gezeigten Zyklus initialisiert wird.

Während des vorstehend erwähnten Operationszyklus wird das Einzelbit-Fehlermuster aus dem Paar adressierter Speicherplätze in die Register 206-8 und 206-10 ausgelesen. In der zuvor beschriebenen Weise werden die Fehlermuster durch die EDAC-Schalt· kreise 206-12 und 206-14 korrigiert, in den Rechenabschnitten der Register 206-8 und 206-10 gespeichert und danach in das aaress:erte Paar von Speicherplätzen zurückgeschrieben.Wie bei üir.er r.cr-alen Operation werden die Adressen für das adressierte ; ur v=n Speicherplätzen durch die Adressinhalte des Zählers >-·'"■--1 irs i"i«ur 2 vorgegeben.

Nach Beendigung des Wiedereinschreibzyklus werden die Inhalte der Zähler 207-60 bis 207-64 um 1 erhöht. Während des Test-Operationsmodus werden daher die Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 in die Lage versetzt, exakt und synchron mit den Auffrischschaltkreisen des Abschnittes zusammenzuarbeiten. Nach einer vorbestimmten Zeitperiode ist in alle Paare von Speicherplätzen die korrekte Information wiedereingeschrieben worden. Dies trifft natürlich nur zu, wenn die Softfehler-Wiedereinschreib-Steuerschaltkreise richtig arbeiten.

Der Betrieb der Softfehler-Wiedereinschreib-Steuerschaltkreise wird durch eine weitere Folge von Diagnose-und Leseanweisungen überprüft. Zu diesem Zweck wird ein weiterer Diagnosecode von 110 zu der Steuerung 200 übertragen. Zu diesem Zeitpunkt sind die Bits 15 und 14 auf den Wert 00 gesetzt. Wie zuvor erläutert, wird durch den Wert "110" der Decodierschaltkreis 216-2 zur Umschaltung des Signales ALPREFCOOO auf den Binärwert "0" veranlaßt. Dies führt dazu, daß das Beipassmodus-Flip-Flop 216-20 und das Testmodus-Flip-Flop 216-22 auf den Binärwert "0" umgeschaltet wird. Demgemäß schaltet das Signal ALPABY100 auf den Binärwert "1", wodurch das NAND-Gatter 214-16 in Figur 4 freigegeben wird. Die Softfehler-Wiedereinschreib-Steuerschaltkreise werden daher in den Normalmodus gebracht. Dies bereitet die Speichersteuerung 200 für den Normalbetrieb vor.

Als nächstes wird eine Reihe von Speicher-Leseanweisungen zu der Steuerung 200 übertragen. Hierdurch wird der Inhalt eines jeden Paares von Speicherplätzen in die Register 206-8 und 206-10 ausgelesen. Zu diesem Zeitpunkt sind die EDAC-Schaltkreise 206-12 und 206-14 mit der Prüfung der Datenmuster auf Fehler beschäftigt.

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-W-

Wenn die Softfehler-Wiedereinschreib-Steuerschaltkreise richtig arbeiten, so stellen die.. EDAC-Schaltkreise 206-12 und 206-14 die Abwesenheit von Einzelbitfehlern innerhalb der in die Register 206-8 und 206-10 ausgelesenen Datenmuster fest. Daher verbleibt das Signal MYYEL0110 auf dem Binärwert "0". Durch Überwachung des Zustandes der Leitung BSYELO kann daher der Betrieb der Schaltkreise des Abschnittes 214 für dieses Muster überprüft werden. Dies steht im Gegensatz zu der vorstehend erwähnten EDAC-Testfolge, bei der· die EDAC-Schaltkreise das Vorliegen eines Einzelbitfehlers feststellen, was zum Setzen des Signales MYYEL0110 auf den Binärwert "1" führt.

Danach wird das Muster mit lauter "O"-Bits in alle Speicherplätze in der gleichen Weise eingeschrieben, wie dies zuvor beschrieben wurde. Durch Überwachung des Zustandes der Leitung BSREDD wird die Operation der Schaltkreise des Abschnittes 214* weiter überprüft. Dies geschieht, indem überprüft wird, daß keine Modifiaktion des "0"-Datenmusters stattgefunden hat und daß ein· unkorrigierbarer Fehlerzustand in jedem Fall signalisiert wird (d.h. die Abbruchschaltkreise 208-44 und 208-45 in Figur 5 bewahren das ursprüngliche Datenmuster).

Aufgrund einer jeden Leseanweisung wird das ausgelesene Datenmuster zu dem Bus über die Multiplexerschaltkreise 206-16 und 206-18 übertragen. Danach kann jede weitere Prüfung der korrigierten Datenmuster durch den Prozessor ausgeführt werden. Jedes Einzelbitfehler-Datenmuster und ein Doppelbitfehler-Datenmuster kann in die Stapeleinheiten 210-20 und 210-40 eingeschrieben werden, um die Operation der Softfehler-Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 zu überprüfen. Es liegt auf der Hand, daß die Folge von Datenmustern und eine ähnliche Folge von Diagnoseanweisungen benutzt werden können, um die Operation der EDAC-Schaltkreise zu überprüfen«

W / TU

Bestimmte Änderungen gegenüber dem dargestellten Ausführungsbeispiel liegen dem Fachmann auf der Hand. Während die verschiedenen Datenmuster im vorliegenden Fall über den Bus 10 geliefert werden, können beispielsweise solche Datenmuster auch durch Einrichtungen innerhalb der Steuerung 200 geliefert werden. In gleicher Weise kann die Prüfoperation innerhalb der Steuerung 200 ausgeführt werden.

Leerseite

Claims (1)

1. Patentansprü ehe:

   ( 1 .λ Dynamisches Halbleiter-Speichersystem, das für den Empfang von Anweisungen an einen Bus angeschlossen ist,g e k e η η -zeichnet durch

   eine Anzahl von in Zeilen und Spalten angeordneten adrsssierbaren Speicherfeldern;

   Fehlerfeststell- und Korrekturschaltkreise_f um Fehler bezüglich der aus dem Speicher während eines Speicherzyklus aiisgelesenen Speicherzellen festzustellen und zu korrigieren; eine Zeittakteinrichtung zur Bildung von Zeittaktfolgen für die Ausführung des Speicherzyklus;

   eine Auffrisch- und Schreib-Steuereinrichtung, die an die Zeittakteinrichtung und den Speicher angeschlossen ist, um periodisch Auffrisch-Anweisungssignale zu erzeugen und alle Zeilen- und Spaltenadressen: .der Reihe nach mit einer ersten vorbestimmten Geschwindigkeit aufgrund von Signalen der Zeittakteinrichtung zu durchlaufen;

   eine Wiedereinschreib- Steuereinrichtung, die an die Auffrisch- und Schreib- Steuereinrichtung und die Zeittakteinrichtung angeschlossen ist und einen Zähler und eine Teststeuereinrichtung aufweist, wobei die Teststeuereinrichtung an den Zähler und die Auffrisch- und Schreib-Steuereinrichtung angeschlossen ist und der Zähler aufgrund der Auffrisch-Anweisungssignale die Zeittakteinrichtung in die Lage versetzt, Wiedereinschreibzyklen mit einer zweiten gegenüber

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   der ersten Geschwindigkeit geringeren vorbestimmten Geschwindigkeit auszuführen, um EinzelBitfehler durch die Fehlerfeststell- und Korrekturschaltkreise in den durch die Auffrisch- und Schreib-Steuereinrichtung festgelegten Speicherzellen festzustellen und zu korrigieren; und eine Diagnosemodus-Steuereinrichtung, die an den Bus, die Fehlerfeststell- und Korrektureinrichtung und die Test-Steuereinrichtung angeschlossen ist und aufgrund eines vorbestimmten Speicheranweisungstyps die Test-Steuereinrichtung in die Lage versetzt, die Wiedereinschreib—Steuereinrichtung zur Ausführung von Wiedereinschreibzyklen mit der ersten vorbestimmten Geschwindigkeit zu veranlassen, wodurch eine rasche überprüfung des richtigen Betriebs der Wiedereinschreib- Steuereinrichtung ermöglicht wird.

   2. System nach Anspruch 1, wobei bestimmte Speicheranweisungen jeweils einen Diagnosecode aufweisen, der den Diagnosemodus definiert, dadurch gekennzeichnet, daß die Diagnosemodus-Steuereinrichtung umfaßt: an den Bus angeschlossene Decodierschaltkreise, die aufgrund der Diagnosecodes den Diagnosemodus für das Speichersystem definierende Ausgangssignale erzeugen; und eine Anzahl an die Diagnoseschaltkreise angeschlossene bistabile Einrichtungen, wobei eine erste bistabile Einrichtung durch ein Ausgangssignal aufgrund eines ersten Diagnosecodes einer Speicheranweisung und durch andere Bits der Anweisung in einen vorbestimmten Zustand umschaltet, um einen ersten Diagnosemodus zu definieren, der einem Hochgeschwindigkeits- Test- und Überprüfungsmodus zugeordnet ist, und um über die Test- Steuereinrichtung die Wiedereinschreib-Steuereinrichtung zur Ausführung der Wiedereinschreibzyklen mit der ersten vorbestimmten Geschwindigkeit zu veranlassen.

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   3. System nach Anspruch 2, dadurch gekennzeichnet, daß die Test-Steuereinrichtung erste und zweite Gatter mit wenigstens einem Paar von Eingangsanschlüssen und einem Ausgangsanschluß aufweist, wobei ein erster Eingangsanschluß der ersten und zweiten Gatter an die Auffrisch- und Schreib-Steuereinrichtung und den Zähler angeschlossen ist, und der andere Eingangsanschluß jeweils an die erste bistabile Einrichtung angeschlossen ist und die Ausgangsanschlüsse miteinander verbunden, sind, so daß bei dem vorbestimmten Zustand der ersten bistabilen Einrichtung das erste Gatter Signale zur Ausführung der Wiedereinschreibzyklen mit der ersten vorbestimmten Geschwindigkeit ausgibt und bei einem hiervon unterschiedlichen Zustand der ersten bistabilen Einrichtung das zweite .., Gatter Signale zur Ausführung der Wiedereinschreibzyklen mit der zweiten vorbestimmten Geschwindigkeit ausgibt. *

   4. System nach Anspruch 3,dadurch gekennzeichnet, daß der Zähler η Stufen aufweist und daß die Geschwindigkeit duxeh den Zählstand 2ⁿ vorgegeben ist.

   5. System nach Anspruch 4,dadurch gekennzeichnet, daß η dem Wert 11 entspricht und der Zählstand durch 2047 vorgegeben ist.

   6. System nach Anspruch 2,dadurch gekennzeichne t,daß eine zweite bistabile Einrichtung durch ein anderes Ausgangssignal und andere Bits der Anweisung in den vorbestimmten Zustand umschaltet und einen zweiten Diagnosemodus freigibt, wobei die zweite bistabile Einrichtung

   in Reihe mit dem Zähler und der Test-Steuereinrichtung geschaltet ist und in ihrem vorbestimmten Zustand die Wiedereinschreib-Steuereinrichtung sperrt/ wodurch die Ausführung anderer Diagnoseoperationen gestattet wird.

   7. System nach Anspruch 6,dadurch gekennzeichnet, daß die Fehlerfeststeil- und Korrekturschaltkreise eine Codiereinrichtung zur Erzeugung einer Gruppe von Prüf code-Bitsignalen. aus dem in den Speicher einzuschreibenden Datenmuster aufweist, daß eine dritte bistabile Einrichtung durch zusätzliche Ausgangssignale auf^ j grund von zweiten und dritten Diagnosecodes der Speicheran- ] Weisungen in die Lage versetzt wird, in den vorbestimmten j Zustand zu schalten und sich in einen anderen Zustand zu- j rüchzustellen, daß die dritte bistabile Einrichtung an die j Fehlerfeststell- und Korrekturschaltkreise angeschlossen ist und in dem vorbestimmten Zustand über diese Einrichtung die Gruppe der Prüfcode-Bitsignale auf "0" während des Schreibens des Datenmusters in den Speicher setzt bzw. in dem anderen Zustand die Normaloperation der Fehlerfest— stell- und Korrekturschaltkreise gestattet.

   8. System nach Anspruch-7, dadurchgekenn- f

   zeichnet, daß der Speicher mehrere aus den Speicher- !

   zellen der adressierbaren Felder bestehende Speicherplätze !

   aufweist, daß dem System das Datenmuster zugeführt wird, j

   dessen Signale durch ihre Codierung ein korrigierbares f

   Fehlermuster zum Einschreiben in alle Speicherplätze zusam- |

   men mit der Gruppe aller "O"-Prüfbitsignale während auf- ' einanderfolgender Speicher-Schreibzyklen vorgeben, wenn die dritte bistabile Einrichtung sich in dem vorbestimmten

   /—- * —\

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   Zustand befindet, um die Operation der Wiedereinschreib-Steuereinrichtung zu überprüfen.

   System nach Anspruch. 8, dadurch, gekennzeichnet, daß die dritte bistabile Einrichtung sich in dem anderen Zustand befindet und die Fehlerfeststell- und Korrekturschaltkreise in die Lage versetzt, das aus einem Speicherplatz ausgelesene Einzelbit-Fehlermuster während eines Wiedereinschreibzyklus zu korrigieren, und daß die erste und zweite bistabile Einrichtung, wenn sie sich in dem vorbestimmten und dem anderen Zustand befinden, die Wiedereinschreib-Steuereinrichtung in die Lage versetzen, das korrigierte Datenmuster in den Speicherplatz während des gleichen Wiedereinschreibzyklus mit der ersten vorbestimmten Geschwindigkeit wiedereinzuschreiben.

   10. System nach Anspruch 9,dadurch gekennzeichnet, daß ferner an die Fehlerfeststeil- und Korrekturschaltkreise und den Bus angeschlossene Fehler-Erzeugungsschaltkreise vorgesehen sind,daß die ersten und zweiten bistabilen Einrichtungen in dem anderen Zustand den normalen Betrieb der Wiedereinschreib-Steuereinrichtung gestatten und daß die Fehler-Erzeugungsschaltkreise ein erstes vorbestimmtes Signal auf dem Bus erzeugen, um anzuzeigen, ob die Wiedereinschreib-Steuereinrichtung während des Auslesens des korrigierten Datenmusters aus jedem Speicherplatz bei nachfolgenden Speicher-Lesezyklen richtig arbeitet.

   BAD ORIGINAL

   -S-

   11. System nach Anspruch 10, dadurch gekennzeichnet, daß das erste vorbestimmte Signal die Abwesenheit eines Einzelbit-Fehlerzustandes innerhalb des in den Speicherplätzen gespeicherten korrigierten Datenmusters definiert.

   12. System nach Anspruch 8,dadurch gekennzeichnet, daß der Speicher mehrere aus den Speicherzellen der adressierbaren Felder bestehende Speicherplätze aufweist, daß dem System das Datenmuster zugeführt wird, dessen Signale durch ihre Codierung ein korrigierbares Fehlermuster zum Einschreiben in alle Speicherplätze zusammen mit der Gruppe aller "O"-Prüfbitsignale während aufeinanderfolgender Speicher-Schreibzyklen vorgeben, wenn die dritte bistabile Einrichtung sich in dem vorbestimmten Zustand befindet.

   13. System nach Anspruch 12, dadurch geken nzeichne t,daß ferner eine Lese-/ Schreibanweisung-Steuereinrichtung an die Zeittakteinrichtung, die Auffrisch- und Schreib-Steuereinrichtung und an den Speicher angeschlosen ist, daß die Wiedereinschreib-Steuereinrichtung eine Zyklusphasen-Steuereinrichtung zur Erzeugung von Signalen aufweist, die eine Folge von Lese- und Schreibzyklen definieren, welche bezüglich des Inhaltes eines Speicherplatzes während des Wiedereinschreihzyklus auszuführen sind, daß eine Lese-/ Schreibanweisung-Steuereinrichtung an die Zeittakteinrichtung, die Auffrisch- und Schreib-Steuereinrichtung, die Wiedereinschreib-Steuereinrichtung und den Speicher

   "7 ' -Λ , -V J

   angeschlossen ist, daß die Lese-/ Schreibanweisung-Steuereinrichtung während jedes Wiedereinschreibzyklus in die Lage versetzt wird, Steuersignale für die Ausführung von Lese- und Schreiboperationen bezüglich des Inhalts eines der Speicherplätze zu erzeugen, daß die Lese-/ Schreibanweisung-Steuereinrichtung eine an die Fehlerfeststell-und Korrekturschaltkreise angeschlossene Abbruch-Steuereinrichtung aufweist, die durch ein Signal von den Fehlerfeststell- und Korrekturschaltkreisen,welches ein ausgelesenes unkorrigierbares Datenmuster anzeigt, in die Lage versetzt wird, die Ausführung der Schreiboperation während des gleichen Wiedereinschreibzyklus zu sperren, um das unkorrigierbare Datenmuster in dem Speicher zu bewahren.

   14. System nach Anspruch 13, dadurch gekennzeichnet, daß sich die dritte bistabile Einrichtung in dem anderen Zustand befindet, in welchem den Fehlerfentstell- und Korrekturschaltkreisen die Korrektur des unkorrigie^baren Fehlermusters gestattet wird, das während eines Wieaereinschreibzyklus aus einem Speicherplatz ausgelesen wird und daß die erste und zweite bistabile Einrichtung,wenn sie sich in dem vorbestimmten Zustand und dem anderen Zustand befinden/ der Wiedereinschreib- Steuereinrichtung das Wiedereinschreiben des korrigierten Datenmusters in den Speicherplatz während des gleichen Wiedereinschreibzyklus mit der ersten vorbestimmten Geschwindigkeit gestatten, es sei denn, die Schreiboperation ist durch die Abbruch-Steuereinrichtung gesperrt.

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   15. System nach Anspruch 14, dadurch gekennzeichnet, daß ferner an die Fehlerfeststell- und Korrekturschaltkreise und den Bus angeschlossene Fehler-Erzeugungsschaltkreise vorgesehen sind, daß die erste und zweite bistabile Einrichtung in dem anderen Zustand den normalen Betrieb der Wiedereinschreib-Steuereinrichtung gestattet und daß die Fehler-Erzeugungsschaltkreise ein zweites vorbestimmtes Signal auf dem Bus erzeugen, um anzuzeigen, ob die tfiedereinschreib-Steuereinrichtung wahrend des Auslesens des unkorrigierbaren Datenmusters aus jedem Speicherplatz bei nachfolgenden Speicher-Lesezyklen richtig arbeitet.

   16. System nach Anspruch 15, dadurch gekennzeichnet, daß das vorbestimmte Signal das Vorliegen eines unkorrigierbaren Fehlerzustandes innerhalb

   des in den Speicherplätzen gespeicherten unkorrigier— baren Datenmusters definiert.

   17. System nach Anspruch 9, gekennzeichnet durch mehrere Bandschalter entsprechend der Anzahl der bistabilen Einrichtungen, von denen jeweils einer an die Test-Steuereinrichtung, an den Zähler und die Fehlerfeststell- und Korrekturschaltkreise parallel zu den bistabilen Einrichtungen angeschlossen ist, wobei jeder Handschalter in einer ersten vorbestimmten Stellung ein Ausgangssignal erzeugt, das den Speicher in den gleichen Modus versetzt, wie er durch die zugeordnete bistabile Einrichtung definiert ist.