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DE2328869C2 - Verfahren und Schaltungsanordnung zum Betreiben eines digitalen Speichersystems - Google Patents

Verfahren und Schaltungsanordnung zum Betreiben eines digitalen Speichersystems

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Publication number
DE2328869C2
DE2328869C2 DE2328869A DE2328869A DE2328869C2 DE 2328869 C2 DE2328869 C2 DE 2328869C2 DE 2328869 A DE2328869 A DE 2328869A DE 2328869 A DE2328869 A DE 2328869A DE 2328869 C2 DE2328869 C2 DE 2328869C2
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DE
Germany
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memory
parity
data
bits
address
Prior art date
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Expired
Application number
DE2328869A
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DE2328869A1 (de
Inventor
George Joseph Tewksbury Mass. Barlow
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Bull HN Information Systems Inc
Original Assignee
Honeywell Information Systems Inc
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Publication date
Application filed by Honeywell Information Systems Inc filed Critical Honeywell Information Systems Inc
Publication of DE2328869A1 publication Critical patent/DE2328869A1/de
Application granted granted Critical
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06F11/1016—Error in accessing a memory location, i.e. addressing error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/1032—Simple parity

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  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zum Betreiben eines digitalen Speichersystems, dessen Speicher in Einschreibvorgänge und in Auslesevorgänge einbeziehbar ist und in welchem den Datensignalbits zugehörige Daten-Paritätsbits sowie den Adressenbits zugehörige Adressen-Paritätsbits auftreten.
Es ist bereits eine Speicherschaltung bekannt (US-PS 35 85 378 entsprechend DE-OS 20 30 760), der wenigstens eine Vergleicherschaltung zugehörig ist, mit deren Hilfe festgestellt wird, ob eine vorgegebene Paritätsbeziehung zwischen einem Adressensignal einerseits und einem zugehörigen Datenwort andererseits vorhanden ist. Dabei wird davon ausgegangen, daß jedes Adressensignal und jedes Datenwort eine eigene Paritätsinformation enthält bzw. die Abgabe einer solchen Paritätsinformation auslöst. Der durch die erwähnte Vergleicherschaltung durchgeführte Vergleich setzt voraus, daß ein einem Adressensignal
■to zugehöriges Datenwort aus einem Speicher ausgelesen worden ist. Damit kann diese bekannte Speicherschaltung lediglich bei der Durchführung von Auslesevorgängen in eine Überprüfung einbezogen werden. Eine sowohl Einschreibvorgänge als auch Auslesevorgänge betreffende Überprüfung des gesamten Speichersystems ist bei der betreffenden bekannten Speicherschaltung nicht möglich.
Im Zusammenhang mit dem Betrieb von Speichern ist es generell bekannt (»IBM Technical Disclosure Bulletin«, Vol. 12 Nr. 11, April 1970, Seite 1916, Vol. 12, Nr. 5, Oktober 1969, Seite 652, Vol. 11, Nr. 4, September 1968, Seiten 391/392, Vol. 10, März 1968, Seiten 1486/ 1487; DE-AS 1247 400; DE-OS 2132565), mit der Erzeugung von Daten-Paritätsbit zu arbeiten, die zusammen mit den Datenwörtern in Speichern abgespeichert werden. Über die Einbeziehung der Einschreibvorgänge und der Auslesevorgänge derartiger Speicher in eine Überprüfung des jeweiligen Speichersystems ist in diesem Zusammenhang jedoch nichts bekannt.
Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Weg zu zeigen, wie ein digitales Speichersystem auf relativ einfache Weise zu betreiben ist, um dabei die Möglichkeit einer relativ einfachen Einbeziehung der Einschreibvorgänge und der Auslesevorgänge in die Überprüfung des Speichersystems zu ermöglichen.
Gelöst wird die vorstehend aufgezeigte Aufgabe bei
einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch, daß beim Einschreiben der Datensignalbits in den Speicher das mit diesen Datensignalbits auftretende Daten-Paritätsbit zusammen mit dem Adressen-Paritätsbit einer einen Speicherplatz des Speichers bezeichnenden Adresse mittels der Antivalenz-Funktion zu einem in den Speicher einzuschreibenden kombinierten Paritätssignal verknüpft wird und daß beim Auslesen der Datensignalbits aus dem Speicher das ebenfalls aus dem Speicher ausgelesene kombinierte Paritätssignal zusammen r:iit dem Adressen-Paritätsbit der einen Speicherplatz des Speichers bezeichnenden Adresse mittels der Antivalenz-Funktion zu einem Daten-Paritätsbit verknüpft wird.
Die Erfindung bringt den Vorteil mit sich, daß ein relativ einfacher Betrieb eines digitalen Speichersystems ermöglicht ist Es werden nämlich neben den Datensignalbits lediglich kombinierte Paritätssignale in die Einschreibvorgänge bzw. in die Auslesevorgänge einbezogen. Ein derartiger Betrieb des digitalen Speichersystems eröffnet aber in vorteilhafter Weise die Möglichkeit, das gesamte Speichersystem in eine Prüfung sowohl hinsichtlich der Einschreibvorgänge als auch hinsichtlich der Auslesevorgänge einbeziehen zu können.
Vorzugsweise werden die aus dem Speicher ausgelesenen Datensignalbits und das mittels der Antivalenz-Funktion jeweils gewonnene Daten-Paritätsbit in einer Paritätsprüfeinrichtung auf das Vorliegen eines Fehlers jo überprüft. Dies bringt den Vorteil einer besonders einfachen Überprüfung der Funktionsfähigkeit d^s Speichersystems hinsichtlich der Einschreibvorgänge und hinsichtlich der Auslesevorgänge mit sich.
Zur Durchführung des Verfahrens gemäß der Erfindung ist es zweckmäßig, eine Schaltungsanordnung zu verwenden, die dadurch gekennzeichnet ist, daß in einem Speicher ein gesonderter Datensignalbit-Speicherbereich und ein gesonderter Paritätssignal-F i g. 1 zeigt in einem Blockdiagramm eine Ausführungsform der Erfindung.
Fig.2 zeigt in einem detaillierteren Verknüpfungsblockdiagramm die in F i g. 1 dargestellte Ausfühningsform der Erfindung.
!m folgenden sei F i g. 1 näher betrachtet Eine Festkcrperspeichermatrix 1 mit 256 Speicherplätzen zu je acht Bit pro Wort benötigt zur Adressierung des jeweiligen Speicherplatzes ein acht Binärzeichen enthaltendes Adreßwort Ein (in F i g. 1 nicht dargestellter) Adreß-Decoder entschlüsselt das Adreßwort. Dem Speicher 1 wird eine Dateninformation über eine Dateneingabeeinrichtung 5 zugeführt. Aus dem Speicher 1 wird demgegenüber eine Dateninformation durch eine Datenausgabeeinrichtung 6 abgeführt Die Dateneingabeeinrichtung und die Datenausgabeeinrichtung können je nach Wunsch parallel oder seriell arbeiten, wobei die betreffenden Einrichtungen von herkömmlicher Art sind. Ein für eine ungerade Parität dienender Paritätsgenerator 4 erzeugt ein ungerades Paritätsbit für die Daten und gibt das betreffende Paritätsbit an den einen Eingangsanschluß einer Antivalenz-Schaltung 2 ab. Ein Adressen-Paritätsgenerator 9 liefert eine ungerade Parität für die Adresse, unter der die Daten aufzufinden sind. Diese ungerade Parität bzw. dieses Paritätsbit wird dem anderen Eingangsanschluß der Antivalenz-Schaltung 2 zugeführt. Die beiden Bits bzw. Signale werden durch die Antivalenz-Schaltung 2 verknüpft, wobei das resultierende Paritätsbit-Signal (das heißt das Kombinations-Bitsignal) in einem zur Verfügung gestellten Bit-Speicherplatz des Acht-Bit-Datenwortes des adressierten Speicherplatzes gespeichert wird. Die Adresse des in einen bestimmten Speicherplatz einzuschreibenden oder aus einem bestimmten Speicherplatz des Speichers zu lesenden Wortes wird einem (nicht gezeigten) Decoder über eine Lese/Schreib-Adresseneingabeeinrichtung 8 zugeführt. Auf die Decodierung der betreffenden Adresse hin zwecks Bezeichnung eines
Speicherbereich vorgesehen sind, daß mit der Eingangs- 40 bestimmten Speicherplatzes in dem Speicher 1 wird
eine herkömmliche Schaltlogik eingestellt, um die Daten und das resultierende Paritätsbit (Kombinationsbit) in den Speicherplatz einzuschreiben oder um die Daten und das resultierende Paritätsbit aus dem betreffenden
seite des Paritätssignal-Speicherbereichs eine erste Antivalenz-Schaltung verbunden ist, der eingangsseitig das den jeweils in den Datensignal-Speicherbereich einzuschreibenden Datensignalbits zugehörige Daten-
Paritätsbit und das den jeweils auftretenden Adressen- 45 Speicherplatz auszulesen. Welcher der beiden Vorgän-
bits zugehörige Adressen-Paritätsbit zugeführt wird und die aus diesen Bits ein kombiniertes Paritätssignal für die Einspeicherung erzeugt, und daß mit der Ausgangsseite des Paritätsb.it-Speicherbereichs der eine Eingang einer zweiten Antivalenz-Schaltung verbunden ist, welcher an einem weiteren Eingang die den jeweils zugeführten Adressenbits zugehörigen Adressen-Paritätsbits zugeführt werden und welche ausgangsseitig die den aus dem Datensignalbit-Speicherbereich ausgelesenen Datensignalbits zugehörigen Daten-Paritätsbits 55 abgibt. Hierdurch ergibt sich der Vorteil eines relativ geringen schaltungstechnischen Aufwands für eine Schaltungsanordnung, die ein digitales Speichersystem zu betreiben gestattet und die überdies die Möglichkeit bietet, dieses Speichersystem sowohl hinsichtlich der bo Einschreibvorgänge als auch hinsichtlich der Amslesevorgänge auf das richtige Arbeiten überprüfen zu können.
Zweckmäßige Weiterbildungen der vorstehend bezeichneten Schaltungsanordnung gemäß der Erfindung h5 ergeben sich aus den Ansprüchen 4 bis 7.
Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.
ge ausgeführt wird, hängt davon ab, ob der Speicher ein Lesespeicher oder ein Schreib/Lese-Speicher ist, und ferner hängt es von dem dann ausgeführten Befehl oder Mikrobefehl oder von der dann ausgeführten Mikrooperation ab. Werden Daten und das in dem Speicher gespeicherte resultierende Paritätsbit aus dem Speicher ausgelesen, so werden die Daten über die Datenausgabeeinrichtung 6 herausgeführt, während das Paritätsbit dem einen Eingang einer Antivalenz-Schaltung 3 zugeführt wird. Ein ungerades Adressen-Paritätsbit wird von einem Adressen-Paritätsgenerator 9 erzeugt und dem anderen Eingang der Antivalenz-Schaltung 3 zugeführt, die die ursprüngliche ungerade Parität der Daten liefert. Die Anzahl der »1«-Bits in den Daten wird dann im Hinblick auf das Daten-Paritätsbit überprüft; ist das Ergebnis eine ungerade Zahl von »!«-Bits, so liegt eine Anzeige dafür vor, daß richtige Daten ausgelesen worden sind.
Die Prüfung, daß die richtigen Daten ausgelesen worden sind, erfolgt mittels einer Daten-Paritätsprüfeinrichtung 10. Tritt das auf der mit 11 bezeichneten Ausgangsleitung auftretende Ausgangssignal mit einem niedrigen Pegel oder als »0« auf, so sind die Daten
fehlerfrei. Tritt das auf der Leitung 11 auftretende Ausgangssignal jedoch mit hohem Pegel oder als »!«-Verknüpfungssignal auf, so enthalten die Daten einen Fehler.
In den nachstehenden Wertetabellen I und Il sind die Funktionen der Antivalenz-Schaltung 2 bzw. 3 veranschaulicht.
Wertetabelle I P2-BiI
0 		1
Λ-Bit 0
1		 1
0
0
1
Wertetabelle Il		 Ä-Bit
0 		(kombiniert)
1
Λ-B it
(Generator)		 0
1		 1
0
0
1
Die Wertetabelle 1 zeigt die Verknüpfungsfunktion der eingangsseitigen Antivalenz-Schaltung 2. Die Pi- und P2-Bits geben die Paritätsbits der Adresse bzw. der Daten an, die als Eingangssignale gegebenenfalls der Antivalenz-Schaltung 2 zugeführt werden. Das resultierende Paritätsbit (Kombinationsbit) wird in dem Speicher 1 gespeichert; es ist in der Wertetabelle I als von den möglichen Eingangssignalen der Antivalenz-Schaltung 2 resultierendes Signal dargestellt. In entsprechender Weise zeigt die Wertetabelle II die Funktion der ausgangsseitigen Antivalenz-Schaltung 3. Das R-Bit, das heißt das Kombinationsbit von dem Speicher 1, ist dabei das eine Eingangssignal der Antivalenz-Schaltung 3; das Pi-Bit ist ein erzeugtes Adressenbit, welches das zweite Eingangssignal der Antivalenz-Schaltung 3 bildet. Die Wertetabelte II zeigt die möglichen Ausgangssignale der Antivalenz-Schaltung 3 und veranschaulicht das mögliche Daten-Paritätsbitsignal, welches sich unter den möglichen Eingangsbedingungen, die durch die Pi- und /?i-Eingangssignale angegeben sind, ergeben würde. Dabei ist die Übereinkunft getroffen, daß ein mit hohem Pegel auftretendes Signal durch eine »1« dargestellt ist, während ein mit niedrigem Pegel auftretendes Signal durch eine »0« dargestellt ist. Es dürfte aus den Tabellen I und II hervorgehen, daß ungleiche Signale an den Eingängen einer Antivaienz-Schaliung zu einem Signa! hohen Pegels, also einer »1« führen, und daß gleiche Signale zu keinem Ausgangssignal führen, das heißt zu einem Ausgangssignal niedrigen Pegels oder zu einer »0«. Ist zum Beispiel das eingangsseitige Adressenparitätsbit eine »1« und ist das eingangsseitige Datenparitätsbit ebenfalls eine »1«, so wird eine »0« als resultierendes Paritätssignal (Kombinationssigna!) von der Antivalenz-Schaltung 2 erzeugt und in dem Speicher 1 gespeichert Erfolgt ein Zugriff zu den Daten von der betreffenden Adresse her, so wird ein Paritätsbit, in diesem Fall eine »1«, für die betreffende Adresse erzeugt und als ein Eingangssignal der Antivalenz-Schaltung 3 zugeführt
Das resultierende Paritätsbit (Kombinationsbit) wird ebenfalls aus dem Speicher herausgeführt — das ist in diesem Fall eine »0« für richtige Daten — und als zweites Eingangssignal der Antivalenz-Schaltung 3 zugeführt. Die möglichen Ausgangssignale der Antivalenz-Schaltung 3 sind in der Wertetabelle II angegeben;
-> in diesem Fall ist das Ausgangssignal eine »1«. Ein Vergleich dieses Paritätsbits »1«, welches kennzeichnend ist für die Datenparität, mit dem ursprünglichen Daten-Paritätsbit P2 zeigt, daß die betreffenden Bits gleich sind, das heißt »1« sind. Dadurch erfolgt die
in Anzeige des Vorliegens einer richtigen Adresse und richtiger Daten. Erfolgt demgegenüber ein Zugriff zu falschen Daten und ist das kombinierte Paritätsbit, zu dem man dabei Zugriff hat, eine »1«, so führen die beiden »1 «-Eingangssignale, wie dies die Wertetabelle 11
ι ι zeigt, zu einem »0«-Ausgangssignal. Der Vergleich des das ursprüngliche Daten-Paritätsbit charakterisierenden »O«-Ausgangssigr.a!s der Antivalenz-Schaltung 3 mit dem tatsächlichen ursprünglichen Daten-Paritätsbit, in diesem Fall mit einer »1«, liefert keine Übereinstim-
2» mung, wodurch das Vorliegen eines Fehlers in den Daten oder in der Adresse angezeigt wird. In entsprechender Weise können sämtliche Bedingungen bzw. Zustände überprüft werden.
Anhand eines Beispiels dürfte weiter verdeutlicht
r> werden, wie Fehler ermittelt oder wie die Richtigkeit der Daten und der Adresse mit Hilfe der Erfindung überprüft werden können. Dabei sei angenommen, daß ein Datenwort vorliegt, dessen sämtliche Bits »O«-Bits sind, womit sieben »O«-Bits vorliegen. Damit wäre das Paritätsbit für dieses Datenwort eine »1« bei ungerader Parität. Auf diese Weise wird das achte Bit des Wortes geliefert. Nunmehr sei angenommen, daß das aus den sieben »O«-Bit bestehende Datenwort in einen Adressenspeicherplatz »0« einzubringen ist, das heißt, daß die Adresse acht »O«-Bit aufweist. Das erzeugte Adressen-Paritätsbit ist eine »1«. Wenn die beiden Paritätsbits »1« und »1« in der Antivalenz-Schaltung 2 verknüpft werden, ist das resultierende Ausgangssignal ein »0«-Verknüpfungssignal bzw. ein Signal mit niedrigem Pegel, da nämlich ein Antivalenz-Glied ein »!«-Verknüpfungssignal bzw. ein Signal mit hohem Pegel nur dann liefert, wenn die beiden Eingangssignale voneinander verschieden sind. Wenn die Daten aus diesem »O«-Speicherplatz durch die Datenausgabeeinrichtung 6 5 ausgelesen werden, wird das Paritätsbit, das in diesem besonderen Beispiel ein »0«-Verknüpfungssignal ist, dem einen Eingangsanschluß der Antivalenz-Schaltung 3 zugeführt Der Adressen-Paritätsgenerator 9 erzeugt ein Adressen-Paritätsbit, welches in diesem Fall ein
so »!«-Verknüpfungssignal ist, da nämlich die Adresse bei dem »(!«-Speicherplatz liegt, wobei mit Rücksicht darauf, daß keine »1« vorliegt, bezüglich dieser Adresse ein ungerades Paritätsbit eine »1« 'St. Dieses Daten-Paritätsbit wird ebenfalls dem einen Eingangsanschluß der Antivalenz-Schaltung 3 zugeführt Da ein »!«-Verknüpfungssignal und ein »O«-Verknüpfungssignal oder ein mit hohem Pegel auftretendes Signal und ein mit niedrigem Pegel auftretendes Signal den Eingängen der Antivalenz-Schaltung 3 zugeführt werden, gibt diese
bo Schaltung bzw. dieses Verknüpfungsglied ein »1 «-Signal (Signal mit hohem Pegel) ab. Wenn die Anzahl der »1«-Bits in den Daten mit dem Paritätsbit vom Ausgang der Antivalenz-Schaltung 3 vergleichen wird, zeigt sich, daß die Gesamtanzahl der »1«-Bit ungerade ist Damit
b5 wird angezeigt, daß richtige Daten ohne Fehler erhalten wurden.
Im folgenden sei angenommen, daß dieselben Daten in demselben Speicherplatz untergebracht sind, daß
aber ein Fehler in dem Adressenteil der Speichermatrix vorhanden ist. Sämtliche »O«-Bits werden in dem Speicherplatz eingeschrieben sein, der insgesamt durch »O«-Bits bezeichnet ist. Wenn dieser Speicherplatz jedoch wieder adressiert wird, um Daten auszulesen, zeigt irgendein Fehler in der Festkörpermatrix einen anderen Speicherplatz an als den richtigen Speicherplatz, der durch Bits bezeichnet ist, die alle »O«-Bits sind. Zum Zwecke einer leichteren Darstellung sei angenommen, daß Daten aus dem Adressenspeicherplatz 00000100 aufgenommen werden oder aus dem fünften Speicherplatz (da 00000000 der erste Speicherplatz ist) und daß die in dem betreffenden Speicherplatz befindlichen Daten gegeben sind durch die Bitfolge 0000011 oder durch den Dezimal wert 3. Wenn diese falschen Daten ausgelesen werden, besitzen sie ein »!«-Paritätsbit als achtes Bit, um nämlich eine ungerade Parität bezüglich des Wortes beizubehalten. Dieses »!«-Paritätsbit oder mit hohem Pegel auftretende Signal wird dem einen Eingang der Antivalenz-Schaltung 3 zugeführt. Der adressierte Speicherplatz war noch »0«, und der Adressen-Paritätsgenerator 9 erzeugt für diese Adresse ein ungerades Paritätsbit, welches ein »1«-Verknüpfungssignal ist. Dieses »!«-Adressen-Paritätsbit oder mit hohem Pegel auftretende Signal wird dem anderen Eingang der Antivalenz-Schaltung 3 zugeführt. Die Antivalenz-Schaltung 3 erzeugt am Ausgang eine »0«. Die ursprünglichen Daten hatten als Daten-Paritätsbit jedoch eine »1«. Somit zeigt der Vergleich einen offensichtlichen Fehler entweder in der Adresse oder in den Daten. Dieser Vergleich wird durch einen Vergleicher tO ausgeführt, der in typischer Weise ein Paritätsgenerator des zuvor beschriebenen Typs ist und dessen Arbeitsweise weiter unten näher beschrieben wird.
Im folgenden sei auf F i g. 2 Bezug genommen, in der eine einen Lesespeicher 101 verwendende Verknüpfungsschaltung in einem detaillierteren Verknüpfungsblockdiagramm gezeigt ist. Der Speicher 101 ist im Betrieb des Rechnerherstellers so programmiert worden, daß in diesem Speicher Daten, Mikrobefehle und/oder MikroOperationen enthalten sind. Daten und/oder Befehle, einschließlich eines Paritätsbits, wie es durch die vorliegende Erfindung hervorgerufen wird, werden in die in Frage kommenden Speicherplätze des Speichers gelesen. Ein Decoder 104 decodiert eine aus drei Bit bestehende binäre Adresse, die den Decodereingangsleitungen 107 zugeführt worden sind. Die decodierte Adresse gibt den Speicherplatz an, in welchem den sieben Eingangsdatenleitungen 108 zugeführte Daten und das durch die vorliegende Erfindung erzeugte ungerade Paritätsbit unterzubringen ist !st die gesamte information in den Speicher 10! eingegeben, so ist die Information gemäß auf dem vorliegenden Gebiet bekannten Verfahren dauerhaft gemacht Die Eingangsdatenleitungen bzw. Eingabedatenleitungen 108 und die Eingabe-Paritätsleitung 111 sind in F i g. 2 durch gestrichelte Linien angedeutet, um anzuzeigen, daß eine Information in den Speicher einmal durch den Hersteller eingegeben wird und daß der Speicher durch den Programmierer nicht geändert werden kann, obwohl jedoch ein anderer Typ von Speichern, der sich leicht ändern läßt, verwendet werden kann. Der Speicher 101 besteht aus Reihen von acht Halbleiterchips. Dabei sind 32 Speicherplätze vorhanden, wobei jeder Speicherplatz jedes Chips ein Acht-Bit-Wort enthält. Jede Spalte der acht Spalten der den Speicher 101 bildenden Halbleiterchips kann ausgewählt werden, indem eine Binäradresse 000 bis 111 an die von Eingangsanschlüsse 107 des Decoders 104 angelegt wird. (Die oberste Adressenleitung ist geerdet, da sie bei diesen acht Adressen nicht benötigt wird.) Um irgendein Wort von 32 Wörtern eines Chips des i» Speichers 101 auszuwählen, werden die dem 5-Draht-Eingangsanschluß 112 des Speichers bzw. der Festkörpermatrix 101 durch einen Fünf-Bit-Decoder zugeführten fünf Adressenbits decodiert, wobei an eine Auswahlleitung ein Signal mit hohem Pegel angelegt i> wird. Das in Frage kommende Chip wird wie oben beschrieben ausgewählt. Damit kann ein acht Bit umfassendes binäres Adressenwort derart decodiert werden, daß es eindeutig einen Speicherplatz von 256 (8 ■ 32) Speicherplätzen innerhalb des Speichers festlegt. Wie oben ausgeführt, werden Daten in ausgewählte Speicherplätze des Speichers über die Dateneingabeleitung 108 eingeführt. Das Paritätsbit wird, wie oben von einer Antivalenz-Schaltung 102 erzeugt; das ungerade Daten-Paritätsbit wird von einem Daten-Paritätsgenerator 105 erzeugt, und das ungerade Adressen-Paritätsbit wird von einem Adressen-Paritätsgenerator 106 erzeugt. Wie zuvor ausgeführt, wird diese Information in den Speicher 101 geschrieben und durch auf dem vorliegenden Gebiet bekannte Verfahren permanent bzw. beständig gemacht.
Zu der somit in dem Speicher 101 gespeicherten Dateninformation erfolgt ein Zugriff dadurch, daß ein Adressenwort in ein Adressenregister (nicht dargestellt) eingegeben wird und daß dieses Adressenwort dann in r> dem Decoder 104 decodiert wird, um den Speicherplatz der gewünschten Information anzugeben. Die aus dem Speicher 101 ausgelesenen Daten gelangen über die Daten-Ausleseleitungen 110; sie werden in einem (nicht gezeigten) ROM-Datenregister gespeichert
Daten und Paritätssignale, die aus dem Speicher 101 ausgelesen worden sind, bilden sich an Abschlußwiderständen aus, die in einer integrierten Schaltung enthalten sind. Das in einem vorher festgelegten Speicherplatz des ausgewählten Wortes gespeicherte ·» "i Paritätsbit wird ebenfalls aus dem Speicher ausgelesen, und zwar zusammen mit den Daten, und dem einen Eingangsanschluß der Antivalenz-Schaltung 103 zugeführt Darüber hinaus wird eine.Adressenparität bzw. ein Adressen-Paritätsbit von dem Paritäts-Adressengenerator 106 erzeugt und dem anderen Eingangsanschluß der Antivalenz-Schaltung 103 zugeführt Die entsprechend der Antivalenz-Funktion erfolgende Verknüpfung der beider· Eingangssignale in der Antivalenz-Schaltung 103 führt zur Abgabe eines ungeraden Daten-Paritätsbits. Das ungerade Daten-Paritätsbit von der Antivalenz-Schaltung 103 und die auf den Ausgangsleitungen 110 auftretenden Datenausgangssignale werden dann dem Eingang einer »ungeraden« Paritätsprüfeinrichtung zugeführt Tritt das Ausgangssignal der »ungeraden« Pari lätsprüfeinrichtung mit einem hohen Pegel (»!«-Verknüpfungssignal) auf, so zeigt dies einen Speicherfehler an. Ist das Ausgangssignal niedrig (»0«-Verknüpfungssignal), so liegen die Daten ohne einen Fehler vor.
Hierzu 2 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Verfahren zum Betreiben eines digitalen Speichersystems, dessen Speicher (1; 101) in Einschreibvorgänge und in Auslesevorgänge einbeziehbar ist und in welchem den Datensignalbits zugehörige Daten-Paritätsbits sowie den Adressenbits zugehörige Adressen-Paritätsbits auftreten, dadurch gekennzeichnet,
daß beim Einschreiben der Datensignalbits in den Speicher (1; 101) das mit diesen Datensignalbits auftretende Daten-Paritätsbit zusammen mit dem Adressen-Paritätsbit einer einen Speicherplatz des Speichers (1; 101) bezeichneten Adresse mittels der Antivalenz-Funktion zu einem in den Speicher (1; 101) einzuschreibenden kombinierten Paritätssignal verknüpft, wird
und daß beim Auslesen der Datensignalbits aus dem Speicher (1; 101) das ebenfalls aus dem Speicher (1; 101) ausgelesene kombinierte Paritätssignal zusammen mit dem Adressen-Paritätsbit der einen Speicherplatz des Speichers (1; 101) bezeichnenden Adresse mittels der Antivalenz-Funktion zu einem Daten-Paritätsbits verknüpft wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die aus dem Speicher (1; 101) gelesenen Datensignalbits und das mittels der Antivalenz-Funktion jeweils gewonnene Daten-Paritätsbit in einer Paritätsprüfeinrichtung (10) auf das Vorliegen eines Fehlers überprüft werden.
3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet,
daß in einem Speicher (1; 101) ein gesonderter Datensignalbit-Speicherbereich und ein gesonderter Paritätssignal-Speicherbereich vorgesehen sind, daß mit der Eingangeseite des Paritätssignal-Speicherbereichs eine erste Antivalenz-Schaltung (2; 102) verbunden ist, der eingangsseitig das den jeweils in den Datensignal-Speicherbereich einzuschreibenden Datensignalbits zugehörige Daten-Paritätsbit und das den jeweils auftretenden Adressenbits zugehörige Adressen-Paritätsbit zugeführt wird und die aus diesen Bits ein kombiniertes Paritätssignal für die Einspeicherung erzeugt,
und daß mit der Ausgangsseite des Paritätsbit-Speicherbereichs der eine Eingang einer zweiten Antivalenz-Schaltung (3; 103) verbunden ist, welcher an einem weiteren Eingang die den jeweils zugeführten Adressenbits zugehörigen Adressen-Paritätsbits zugeführt werden und welche ausgangsseitig die den aus dem Datensignalbit-Speicherbereich ausgelesenen Datensignalbits zugehörigen Daten-Paritätsbits abgibt.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß demjenigen Eingang der ersten Antivalenz-Schaltung (2; 102), dem das jeweilige Daten-Paritätsbit zugeführt wird, ein Paritätsgenerator (4; 105) vorgeschaltet ist, der das betreffende Daten-Paritätsbit aus den in den Speicher (1; 101) einzuschreibenden Datensignalbits erzeugt.
5. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß mit den für die. Aufnahme der Adressen-Paritätsbits vorgesehenen Eingängen der beiden Antivalenz-Schaltungen (2,3; 102, 103) ein Paritätsgenerator (9; 106) verbunden ist, der eingangsseitig die Adressenbits zugeführt
erhält
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß bei einem in mehrere Speicherabschnitte unterteilten Speicher (101), dessen Speicherabschnitte durch gesonderte Auswahladressen (auf Leitung iO7) auswählbar sind, der durch die Adressenbits ansteuerbare Paritätsgenerator (106) eingangsseitig zusätzlich die Bits der jeweiligen Auswahladresse aufnimmt und mit den Adressenbits zu dem Daten-Paritätsbit verknüpft
7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet daß am Datensignalbit-Ausgang des Speichers (1; 101) und am Ausgang der zweiten Antivalenz-Schaltung (3; 103) eine Paritätsprüfeinrichtung (10) angeschlossen ist.
DE2328869A 1972-06-06 1973-06-06 Verfahren und Schaltungsanordnung zum Betreiben eines digitalen Speichersystems Expired DE2328869C2 (de)

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Application Number Priority Date Filing Date Title
US26015472A 1972-06-06 1972-06-06

Publications (2)

Publication Number Publication Date
DE2328869A1 DE2328869A1 (de) 1973-12-20
DE2328869C2 true DE2328869C2 (de) 1983-04-28

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ID=22987992

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Application Number Title Priority Date Filing Date
DE2328869A Expired DE2328869C2 (de) 1972-06-06 1973-06-06 Verfahren und Schaltungsanordnung zum Betreiben eines digitalen Speichersystems

Country Status (8)

Country Link
US (1) US3789204A (de)
JP (1) JPS5751197B2 (de)
AU (1) AU473099B2 (de)
CA (1) CA1018282A (de)
DE (1) DE2328869C2 (de)
FR (1) FR2199897A5 (de)
GB (1) GB1398652A (de)
IT (1) IT988914B (de)

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