DE3104927A1 - "CONTROL CIRCUIT FOR MONITORING TWO COMPUTERS, IN PARTICULAR TO CONTROL A TELEPHONE EXCHANGE OFFICE" - Google Patents
"CONTROL CIRCUIT FOR MONITORING TWO COMPUTERS, IN PARTICULAR TO CONTROL A TELEPHONE EXCHANGE OFFICE"Info
- Publication number
- DE3104927A1 DE3104927A1 DE19813104927 DE3104927A DE3104927A1 DE 3104927 A1 DE3104927 A1 DE 3104927A1 DE 19813104927 DE19813104927 DE 19813104927 DE 3104927 A DE3104927 A DE 3104927A DE 3104927 A1 DE3104927 A1 DE 3104927A1
- Authority
- DE
- Germany
- Prior art keywords
- output
- computer
- signal
- counter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000012544 monitoring process Methods 0.000 title claims description 22
- 230000007246 mechanism Effects 0.000 claims description 17
- 238000012360 testing method Methods 0.000 claims description 13
- 230000015654 memory Effects 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 6
- 239000008186 active pharmaceutical agent Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000008859 change Effects 0.000 claims 1
- 230000001934 delay Effects 0.000 claims 1
- 238000002372 labelling Methods 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 8
- 238000013461 design Methods 0.000 description 6
- 238000012806 monitoring device Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2025—Failover techniques using centralised failover control functionality
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
- H04Q3/54558—Redundancy, stand-by
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2028—Failover techniques eliminating a faulty processor or activating a spare
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2033—Failover techniques switching over of hardware resources
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2097—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements maintaining the standby controller/processing unit updated
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Hardware Redundancy (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
DR. DIETER Y. BEZOLD
DIPL. ING. PETER SCHÜTZ
DIPL. ING. WOLFGANG HEUSLER 3104927 DR. DIETER Y. BEZOLD DIPL. ING. PETER SCHÜTZ
DIPL. ING. WOLFGANG HEUSLER 3104927
MARIA-THEnESIA-STRASSE 22 POSTFACH 860668MARIA-THEnESIA-STRASSE 22 PO Box 860668
TEtEFOIT 089/47 68 CW 476819TEtEFOIT 089/47 68 CW 476819
TELEX 022688 TELEGRAMM SOMBEZTELEX 022688 TELEGRAM SOMBEZ
10974 H/hl10974 H / hl
ITALTEL Societä Italiana Telecomunicazioni s.p.a.
. ..Piazzale·.. Zavattäri, 12, Mailand / ItalienITALTEL Societä Italiana Telecomunicazioni spa
. ..Piazzale · .. Zavattäri, 12, Milan / Italy
Kontrollschaltung zur Überwachung von zwei Rechnern insbesondere zur Steuerung eines Fernsprechvermitt-Control circuit for monitoring two computers especially for controlling a telephone exchange
lungsamteslungsamt
Die Erfindung bezieht sich auf eine Kontrollschaltung
gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a control circuit
according to the preamble of claim 1.
Für gewisse durch Prozeßrechner gesteuerte Systeme wie z.B. Fernsprechvermittlungsämter wird ein besonders hoher Zuverlässigkeitsgrad
gefordert, wobei kein schwerwiegender Fehler eine Dauer haben darf, die länger ist als einige Stunden
innerhalb einer Zeit von vielen Jahren (z.B. 2 Stunden alle 40 Jahre). Zur Gewährleistung dieser Zuverlässigkeit werden
moderne elektronische Fernsprechvermittlungsämter durch
ein Rechnerpaar überwacht, und damit bei einem Betriebsfehler in einem der beiden Rechner allenfalls minimale Fernsprechverkehrsverluste
auftreten, werden sie gemäß dem sogenannten Master-Slave-Prinzip betrieben, bei dem einer als betriebsbereite
Reserve des anderen dient. Gemäß dieser BetriebsartFor certain systems controlled by process computers, such as telephone exchanges, a particularly high level of reliability is required, with no serious error being allowed to last longer than a few hours
within a period of many years (e.g. 2 hours every 40 years). To ensure this reliability, modern electronic telephone exchanges are implemented
a pair of computers is monitored, and so that minimal telephone traffic losses occur in the event of an operating error in one of the two computers, they are operated according to the so-called master-slave principle, in which one serves as an operational reserve for the other. According to this mode of operation
130052/0560130052/0560
310A927310A927
werden die sich auf den Fernsprechverkehr beziehenden Daten den beiden Rechnern zugeleitet, doch werden die Steuerbefehle des Fernsprechvermittlungsamtes nur vom Master- oder Haupt-Rechner ausgegeben. Nur im Falle eines Betriebsfehlers im Haupt-Rechner erfolgt die Befehlsausgabe durch den Neben-Rechner, der ständig über die Daten des Fernsprechverkehrs informiert und sofort einsatzfähig ist und das Fernsprechvermittlungsamt ebenfalls richtig steuern kann.the data relating to the telephone traffic are sent to the two computers, but the control commands are of the telephone exchange is only issued by the master or main computer. Only in the event of an operational error In the main computer, the commands are issued by the secondary computer, which is constantly on the data of the telephone traffic is informed and immediately operational and can also control the telephone exchange correctly.
Es sind bereits Vorrichtungen bekannt, die Betriebsstörungen eines in dieser Weise arbeitenden Rechnerpaares festzustellen vermögen. In einigen Fernsprechvermittlungsämtern sind die überwachungsvorrichtungen speziell vom Typ der von ihnen überwachten Rechner abhängig und die Rechnerschaltungen ihrerseits individuell den Ansprüchen der überwachungsvorrichtung angepaßt.Devices are already known for determining the malfunctions of a pair of computers operating in this way capital. In some telephone exchanges the monitoring devices are specifically dependent on the type of computer they are monitoring and the computer circuits in turn individually adapted to the requirements of the monitoring device.
Der Erfindung liegt die Aufgabe zugrunde, eine Überwachungsoder Kontrollschaltung anzugeben, die für beliebige handelsübliche, an sich nicht mit überwachungsvorrichtungen der erläuterten Art ausgestattete Rechner geeignet ist und keine Änderungen der Rechnerschaltungen erforderlich macht.The invention is based on the object of specifying a monitoring or control circuit that can be used for any commercially available, computer not equipped with monitoring devices of the type described is suitable and none Makes changes to the computer circuits necessary.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.This task is made possible by the distinguishing features of the Claim 1 solved.
Gemäß der Erfindung werden also in das Rechnerprogramm bestimmte Meldungen eingegeben und Betriebsstörungen in den beiden Rechnern durch überprüfung der an ihrem Ausgang auf einem E/A-Kanal erscheinenden Meldungen festgestellt. Bei Ausbleiben oder auch bei einer fehlerhaften Folge dieser Meldungen sowie bei Erscheinen einer nicht vorgesehenen Meldung am Haupt-Rechner wird dieser ausgeschaltet und stattdessen die Steuerung des Systems vom Neben-Rechner übernommen.According to the invention, certain messages are entered into the computer program and malfunctions in the two Computers by checking the messages appearing at their output on an I / O channel. If not or in the event of an incorrect sequence of these messages or if a message that was not intended appears on the main computer this is switched off and instead the control of the system is taken over by the secondary computer.
130052/0560130052/0560
Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbeispiels, das anhand der Zeichnung erläutert wird. Es zeigt:Further features of the invention emerge from the following description of a non-limiting exemplary embodiment, which is explained with reference to the drawing. It shows:
Figur 1 das Blockschaltbild der Kontrollschaltung;FIG. 1 shows the block diagram of the control circuit;
Figur 2 die für die Erfindung wesentlichen Einzelheiten einer der Überwachungseinheiten UC nach Fig. 1;FIG. 2 shows the details essential to the invention one of the monitoring units UC according to FIG. 1;
Figur 3 die für die Erfindung wesentlichen Einzelheiten der Kennzeichnungseinheit MS nach Fig. 1;FIG. 3 shows the details of the identification unit MS according to FIG. 1 which are essential for the invention;
Figur 4 eine Tabelle für das binäre Schaltwerk RL- der Fig. 3; undFigure 4 is a table for the binary switching mechanism RL- the Fig. 3; and
Figur 5 eine bevorzugte Ausführungsform für eine der Kennzeichnungsschaltungen nach Fig. 3.FIG. 5 shows a preferred embodiment for one of the identification circuits according to Fig. 3.
In Figur 1 ist mit DC die Kontrollschaltung der beiden (Prozeß-)Rechner EL1 und EL2 bezeichnet, mit denen übliche (nicht dargestellte) Peripheriegeräte über die Zweirichtungs-Datensammelleitung a verbunden sind. An die E/A-Abschnitte I/O dieser Rechner ist jeweils eine erste Gruppe von Leitern b angeschlossen, die mit der Datensammelleitung a über eine Umschaltvorrichtung DS koppelbar ist, sowie eine zweite und eine dritte Gruppe von Leitern c und d, die jeweils zu einer (Jberwachungseinheit UC. bzw. UC_ führen. Mit den Überwachungseinheiten UC- und UCo ist eine Kennzeichnungseinheit MS verbunden, welche die Rechner EL1, EL2 nach Prüfung der Ausgänge der Überwachungseinheiten UC1, UC2 sowie der jeweils vorhergehenden Kennzeichnung als Haupt-Rechner bzw. Neben-Rechner (Master bzw. Slave) kennzeichnen. Das Ausgangssignal der Kennzeichnungseinheit MS bestimmt die Stellung der Umschaltvorrichtung DS, welche die an die Rechner EL1 bzw. EL2 angeschlossenen Leiter b mit der Datensammelleitung a verbindet. In FIG. 1, DC denotes the control circuit of the two (process) computers EL 1 and EL 2 , to which conventional peripheral devices (not shown) are connected via the bidirectional data bus line a. A first group of conductors b is connected to the I / O sections I / O of this computer and can be coupled to the data bus line a via a switching device DS, as well as a second and a third group of conductors c and d, each of which is connected to a (Jberwachungseinheit UC. or UC_ lead. With the monitoring units UC- and UCo an identification unit MS is connected, which the computers EL 1 , EL2 after checking the outputs of the monitoring units UC 1 , UC 2 and the respective preceding identification as the main computer The output signal of the identification unit MS determines the position of the switching device DS, which connects the conductor b connected to the computer EL 1 or EL 2 with the data bus line a.
130052/0560130052/0560
Die Rechner EL^, EL2 liefern über die Leiter c eine Reihe codierter Meldungen, die von den Einheiten UC- bzw. UC2 geprüft werden. Stellen diese einen Fehler fest, so wird diese Tatsache dem entsprechenden Rechner EL- bzw. EL2 über die Leiter d sowie der Kennzeichnungseinheit MS über die Leiter W1 bzw. W2 mitgeteilt. Die Kennzeichnungseinheit MS empfängt hierbei auch die vom Rechner kommenden Umschaltanforderungen rs für die Haupt-Neben-Funktion. Die Kennzeichnungseinheit MS entscheidet aufgrund der bestehenden Haupt-Neben-Kennzeichnung der Rechner, ferner aufgrund des Kriterium, ob von den Überwachungseinheiten UC-, UC2 Störungen gemeldet werden oder nicht sowie aufgrund bestehender oder fehlender Umschaltanforderungen rs über die künftige Haupt-Nebenkennzeichnung der Rechner mit der Folge entsprechender Einstellung der Umschaltvorrichtung DS.The computers EL ^, EL 2 deliver a series of coded messages via the conductor c, which are checked by the UC and UC 2 units. If they detect an error, this fact is communicated to the corresponding computer EL- or EL 2 via the conductor d and the identification unit MS via the conductor W 1 or W 2 . The identification unit MS also receives the switchover requests rs coming from the computer for the main-secondary function. The identification unit MS decides on the basis of the existing main secondary identification of the computers, also based on the criterion whether or not the monitoring units UC, UC 2 report malfunctions and on the basis of existing or missing switching requirements rs on the future main secondary identification of the computers the consequence of a corresponding setting of the switching device DS.
Die Überwachungseinheit UC hat gemäß Figur 2 einen Eingangsabschnitt UC , der einen ersten Speicher RG1 enthält, zu a ιAccording to FIG. 2, the monitoring unit UC has an input section UC, which contains a first memory RG 1 , to a ι
dem die Leiter c führen, über welche die Rechner EL- bzw. EL2 die Kontrollmeldungen zuführen, die dann in diesem Speicher gespeichert werden. An dem Ausgang des Speichers RG-ist ein Decodierer DC- mit mehreren Ausgängen angeschlossen, an denen er den empfangenen codierten Meldungen entsprechende Ausgangssignale erzeugt. Als erste Meldung 1 sei die Umschaltanforderung rs bezeichnet, die ohne Beeinflussung oder Verarbeitung durch die Überwachungseinheit UC (UC- bzw. UC2) unmittelbar zur Kennzeichnungseinheit MS gelangt. Die zweite Meldung 2 wird rhythmisch von den Rechner EL-, EL2 erzeugt, wenn sie sich im Zustand der Datenverarbeitung befinden. Diese Meldung gelangt zu einem ersten Prüfabschnitt UC, mit einem ersten Zähler CN-, der am Zähleingang k eine Folge von Taktimpulsen CK- über eine erste Torschaltung P^ empfängt, während dem Rückstelleingang r Impulse als dekodierte Form dieser Meldung vom Ausgang des ersten Decodierers DC-zugeführt sind. Wird eine solche Meldung von den Rechner EL^,which lead the conductor c, via which the computer EL or EL 2 feed the control messages, which are then stored in this memory. At the output of the memory RG- a decoder DC- is connected with several outputs, at which it generates output signals corresponding to the received coded messages. The switchover request rs is referred to as the first message 1 and is sent directly to the identification unit MS without being influenced or processed by the monitoring unit UC (UC or UC 2). The second message 2 is rhythmically generated by the computers EL-, EL 2 when they are in the data processing state. This message arrives at a first test section UC, with a first counter CN- which receives a sequence of clock pulses CK- via a first gate circuit P ^ at the counter input k, while the reset input r pulses as a decoded form of this message from the output of the first decoder DC - are supplied. If such a message is received from the computer EL ^,
130052/0560130052/0560
-12- 310492?-12- 310492?
EL2 nicht im vorgesehenen Takt erzeugt, so wird der Zähler CN1 nicht auf Null rückgestellt und beendet deshalb seinen Zählzyklus unter Erzeugung eines Alarmsignals Cn1. Da die Datenverarbeitungs-Meldung nicht erscheinen darf, wenn der Rechner sich im Ruhe- oder Unterbrechungszustand befindet, ist vorgesehen, daß die Torschaltung P1 dann gesperrt wird und die Taktimpulse CK1 unterbricht.EL 2 is not generated in the prescribed cycle, the counter CN 1 is not reset to zero and therefore ends its counting cycle by generating an alarm signal Cn 1 . Since the data processing message must not appear when the computer is in the idle or interruption state, it is provided that the gate circuit P 1 is then blocked and the clock pulses CK 1 interrupts.
Wenn der Rechner den Ruhe- oder Unterbrechungszustand annimmt oder diesen Zustand beendet, erzeugt er die dritte bzw. die vierte Meldung 3 bzw. 4. Diese Meldungen werden von einem zweiten Prüfabschnitt UCC verarbeitet, in welchem ein Zähler CN2 vom vorwärts und rückwärts zählenden Typ vorgesehen ist. Er empfängt am Vorwärts-Zähleingang u die decodierte Form der Meldung 3 und am Rückwärts-Zähleingang d die decodierte Form der Meldung 4. Der Abschnitt UC erzeugt ein Alarmsignal in drei Fällen:When the computer assumes the idle or interruption state or ends this state, it generates the third or fourth message 3 or 4. These messages are processed by a second test section UC C in which a counter CN 2 counts up and down Type is provided. It receives the decoded form of message 3 at the up counting input u and the decoded form of message 4 at the down counting input d. Section UC generates an alarm signal in three cases:
Erstens, falls im Ruhe- oder Unterbrechungszustand des Rechners die Anzahl der Eingangssignale größer ist als die Anzahl der Ausgangssignale. In diesem Fall wird der Empfang einer Anzahl von Meldungen 3 registriert, die über der Anzahl der Meldungen 4 liegt, und wenn diese Differenz einen bestimmten, durch die Zählkapazität des Zählers CN2 vorgegebenen Wert überschreitet, wird ein Alarmsignal cnl erzeugt, das dem Eingang eines die logische Summe bildenden Verknüpfungsgliedes ( ODER-Gliedes) S1 zugeführt wird. Firstly, if the number of input signals is greater than the number of output signals when the computer is idle or interrupted. In this case, the receipt of a number of messages 3 is registered, which is greater than the number of messages 4, and if this difference exceeds a certain value predetermined by the counting capacity of the counter CN 2 , an alarm signal cnl is generated which is sent to the input of a the logic sum forming logic element (OR element) S 1 is supplied.
Zweitens, falls im Ruhe- oder Unterbrechungszustand des Rechners die Anzahl der Ausgangssignale über der Anzahl der Eingangssignale liegt. In diesem Fall werden mehr Meldungen als Meldungen 3 empfangen, und wenn demnach der Zählwert des Zählers CN2 negativ wird, erscheint am entsprechenden Ausgang ein Alarmsignal cn2" , das zu einem zweiten Eingang des Verknüpfungsgliedes S1 gelangt.Second, if the number of output signals is greater than the number of input signals when the computer is in the idle or interrupted state. In this case, more messages than messages 3 are received, and if the count value of the counter CN 2 becomes negative, an alarm signal cn 2 "appears at the corresponding output, which reaches a second input of the logic element S 1 .
130052/0560130052/0560
Drittens, schließlich wird ein Alarmsignal erzeugt, falls der Rechner während einer Dauer im Ruhe- oder Unterbrechungszustand verweilt, der einen vorgegebenen Wert überschreitet. In diesem Fall erscheint an einem Ausgang des Zählers CN-ein Signal cn9"', das aktiv ist, wenn der Zähler CN0 sich in einem vom Binärwert 0 (kein Unterbrechungszustand) abweichenden Zustand befindet, und das während seiner Dauer einen dritten Zähler CN3 befähigt, am Zähleingang eine Folge von Taktimpulsen CK2 zu empfangen. Bei Beendigung seines Zählzyklus erzeugt der Zähler CN3 einen Impuls als Alarmsignal Cn3, das einem Eingang des genannten Verknüpfungsgliedes S- zugeleitet wird, das demnach die drei beschriebenen Alarmsignale zusammenfaßt.Third, and finally, an alarm signal is generated if the computer remains in the idle or interruption state for a period that exceeds a predetermined value. In this case, a signal cn 9 "'appears at an output of the counter CN- which is active when the counter CN 0 is in a state deviating from the binary value 0 (no interruption state), and a third counter CN during its duration 3 enables the counter input to receive a sequence of clock pulses CK 2. At the end of its counting cycle, the counter CN 3 generates a pulse as an alarm signal Cn 3 , which is fed to an input of the said logic element S-, which accordingly combines the three alarm signals described.
Die fünfte Meldung 5 wird vom Rechner aufgrund des Empfangs einer "Zeitmarke" von einer hierfür vorgesehenen Peripherieeinheit geliefert. Der Zweck des Abschnitts UC^ besteht darin, den Empfang dieser Meldung während dort gebildeter Zeitausschnitte festzustellen und jedesmal dann ein Alarmsignal zu erzeugen, wenn diese Zeitübereinstimmung bei einer vorgegebenen Anzahl aufeinanderfolgender Vergleiche nicht vorhanden ist. Der Abschnitt UC. ist mit einem Zähler CN4 versehen, der am Zähleingang eine Folge von Taktimpulsen CK3 empfängt, und mit einem zugeordneten Decodierer DC2 zur Erzeugung eines den genannten Zeitausschnitt bildenden Impulses dc2 bei einem vorgegebenen Zustand des Zählers. Der Impuls dc2 öffnet eine erste und eine zweite das logische Produkt bildende Torschaltung (UND-Glied) P2 bzw. P3, an deren jeweiligen zweiten Eingang im Falle P2 die invertierte bzw. im Fall P3 die nicht invertierte decodierte Form der fünften Meldung 5 über eine dritte das logische Produkt bildende Torschaltung P. angelegt werden. Die Torschaltung P^ empfängt an ihrem zweiten Eingang die Taktimpulse CK3. Die Torschaltung P3 liefert demnach am Ausgang Impulse, wenn die Decodierung der Meldung 5 mit dem durch den Impuls dc~ bestimmten Zeitaus-The fifth message 5 is delivered by the computer on the basis of the receipt of a "time stamp" from a peripheral unit provided for this purpose. The purpose of the section UC ^ is to determine the receipt of this message during time segments formed there and to generate an alarm signal each time this time correspondence is not present for a predetermined number of successive comparisons. The section UC. is provided with a counter CN 4 , which receives a sequence of clock pulses CK 3 at the counter input, and with an associated decoder DC 2 for generating a pulse dc 2 forming said time segment when the counter is in a predetermined state. The pulse dc 2 opens a first and a second gate circuit (AND element) P 2 and P 3 , which form the logical product, at the respective second input in case P 2 the inverted or in case P 3 the non-inverted decoded form of the fifth message 5 via a third gate circuit P. forming the logical product. The gate circuit P ^ receives the clock pulses CK 3 at its second input. The gate circuit P 3 therefore supplies pulses at the output when the decoding of message 5 takes place at the time determined by the pulse dc ~.
130052/0560130052/0560
schnitt übereinstimmt. Diese Impulse gelangen zum Rückstelleingang r eines fünften Zählers CN5. Die Torschaltung Ρ- erzeugt hingegen bei fehlender Übereinstimmung am Ausgang Impulse für den Zähleingang k des Zählers CN5. Der Zähler CNc erzeugt am Ende seines Zählzyklus einen Impuls als Alarmsignal Cn5.cut matches. These pulses reach the reset input r of a fifth counter CN 5 . In contrast, the gate circuit Ρ- generates pulses for the counter input k of the counter CN 5 if there is no match at the output. The counter CNc generates a pulse as an alarm signal Cn 5 at the end of its counting cycle.
Der Abschnitt UC verarbeitet gegebenenfalls Meldungen, die nicht als Kontrollmeldungen vorgesehen sind. Dies ist erforderlich, weil die Rechner EL-, EL2 Codes mit der erläuterten Bedeutung oder bei einer Betriebsstörung fälschlich die restlichen möglichen Codes liefern können, die nicht als Kontrollmeldungen vorgesehen sind. Die Signale von dem Ausgang des Decodierers DC1, der sich auf nicht vorgesehene Codes bezieht, gelangen zu einem die logische Summe bildenden Verknüpfungsglied S2, das an einem zweiten Eingang das Ausgangssignal einer das logische Produkt bildenden Torschaltung Pr empfängt. Die Torschaltung P5 empfängt an ihrem ersten Eingang das Alarmsignal cn?'" und an einem zweiten Eingang das Ausgangssignal eines die logische Summe bildenden Verknüpfungsgliedes S37 dessen Eingänge die Ausgangssignale des Decodierers DC1 für die codierten Meldungen 1, 2 und 5 zugeführt sind. Am Ausgang des Verknüpfungsgliedes S2 erscheint somit ein Alarmsignal sowohl bei einem nicht vorgesehenen Code vom Rechner als auch bei Erzeugung einer von der Meldung 3 bzw. 4 abweichenden Meldung durch den im Ruhe- oder Ünterbrechungszustand befindlichen Rechner.The UC section may process messages that are not intended as control messages. This is necessary because the computers EL, EL2 codes with the meaning explained or, in the event of a malfunction, can incorrectly deliver the remaining possible codes that are not intended as control messages. The signals from the output of the decoder DC 1 , which refers to codes not provided, arrive at a logic sum forming link S 2 , which receives the output signal of a gate circuit Pr forming the logic product at a second input. The gate circuit P 5 receives the alarm signal cn ? '"and at a second input the output signal of a logic element S 37, whose inputs the output signals of the decoder DC 1 for the coded messages 1, 2 and 5 are fed provided code from the computer as well as when a message deviating from message 3 or 4 is generated by the computer that is in the idle or interrupted state.
Schließlich ist ein Ausgangsabschnitt UCf zur Zusammenfassung der von den vorhergehenden Abschnitten erzeugten Alarmsignale vorgesehen, der mit einem Prioritätscodierer PE versehen ist, an dessen einem Ausgang ein Signal Pe1 erzeugt wird, falls mindestens ein Alarmsignal vorhanden ist, und an dessen anderem Ausgang ein Code pe- erscheint, welcher die Art des empfangenen Alarmsignals zum Ausdruck bringtFinally, an output section UC f is provided for combining the alarm signals generated by the preceding sections, which is provided with a priority encoder PE, at one output of which a signal Pe 1 is generated if at least one alarm signal is present, and at the other output of which a code is generated pe- appears, which expresses the type of alarm signal received
130052/0560130052/0560
und in einen Speicher RG2 geschrieben wird. Das Ausgangssignal Pe1 schaltet eine erste und eine zweite bistabile Kippschaltung FF1 bzw. FF2 in den EIN-Zustand um. Die Kippschaltung FF1 und der Speicher RG2 signalisieren dem mit der betrachteten Einheit UC verbundenen Rechner über den Leiter d, daß ein Fehler vorliegt und um welche Art Fehler es sich handelt. Die Kippschaltung FF2 sperrt den Prioritätscodierer PE und übermittelt der Kennzeichnungseinheit MS das Signal w, womit die Betriebsstörung des angeschlossenen Rechners mitgeteilt wird.and is written into a memory RG 2 . The output signal Pe 1 switches a first and a second flip-flop FF 1 and FF 2 to the ON state. The flip-flop FF 1 and the memory RG 2 signal to the computer connected to the unit UC under consideration via the conductor d that there is an error and what type of error it is. The flip-flop FF 2 blocks the priority encoder PE and transmits the signal w to the identification unit MS, with which the malfunction of the connected computer is reported.
Figur 3 zeigt das Blockschaltbild der Kennzeichnungseinheit MS nach Figur 1, in der eine erste und eine zweite Kennzeichnungsschaltung MS1 bzw. MS? vorgesehen sind, die am Eingang sowohl die Signale rs. und W1 vom Ausgang der mit dem Rechner EL1 verbundenen Überwachungseinheit UC1 empfangen als auch die Signale rs, und w- vom Ausgang der mit dem Rechner EL9 verbundenen Überwachungseinheit UC0.FIG. 3 shows the block diagram of the identification unit MS according to FIG. 1, in which a first and a second identification circuit MS 1 or MS ? are provided, which at the input both the signals rs. and W 1 from the output of the connected to the computer EL 1 monitoring unit UC 1 is received and the signals RS, and w from the output of the connected to the computer 9 EL monitoring unit UC 0th
Am Ausgang der Kennzeichnungsschaltungen MS1 bzw. MS2 erscheinen die Signale ms. und dessen invertierte Form ms. bzw. ms2 und msT, die es gestatten, in der richtigen Weise den beiden Rechnern die Haupt- und Neben-Funktion (Master-Slave) auch dann zuzuordnen, falls in einer der beiden Kennzeichnungsschaltungen eine Störung auftreten sollte, da diese Zuordnung auch unter Beachtung der Ausgangssignale der jeweils anderen Kennzeichnungsschaltung durchführbar ist. Die genannten Ausgangssignale der beiden Kennζeichnungsschaltungen MS1, MS2 sind zu diesem Zweck einem binären Schaltwerk RL1 zugeführt, das beispielsweise mit einem oder als Festwertspeicher (ROM) realisiert ist und mit seinem Ausgangssignal ms in Abhängigkeit von den Signalen ms. usw. aufgrund der Tabelle der Figur 4 den Rechner EL1 bzw. EL2 als Haupt-Rechner (Master) kennzeichnet. Gemäß dieser TabelleThe signals ms appear at the output of the identification circuits MS 1 or MS 2. and its inverted form ms. or ms 2 and msT, which make it possible to correctly assign the main and secondary functions (master-slave) to the two computers even if a fault should occur in one of the two identification circuits, since this assignment is also under Observation of the output signals of the respective other identification circuit can be carried out. For this purpose, the output signals of the two identification circuits MS 1 , MS 2 are fed to a binary switching mechanism RL 1 , which is implemented, for example, with or as a read-only memory (ROM) and with its output signal ms as a function of the signals ms. etc. on the basis of the table in FIG. 4 identifies the computer EL 1 or EL 2 as the main computer (master). According to this table
130 052/0560130 052/0560
(in der mit O/ der eine und mit 1/ der andere Binärwert bezeichnet ist) ergeben sich die in den Zeilen 7 und 10 enthaltenen einwandfreien Bit-Gestaltungen, falls kein Fehler in den Kennzeichnungsschaltungen MS-, MS2 aufgetreten ist, und demnach wird das Schaltwerk RL- den Rechner EI12 bzw. den Rechner EL- als Haupt-Rechner (Master) kennzeichnen. Dagegen ergeben sich die Bit-Gestaltungen der Zeilen 2, 3, 5, 8, 9, 12, 14 und 15, wenn in einer der beiden Kennzeichnungsschaltungen MS1, MS2 ein Fehler aufgetreten ist. Das binäre Schaltwerk RL- vermag die fehlerhafte Kennzeichnungsschaltung zu erkennen, weshalb sie als Haupt-Rechner den in der Tabelle jeweils angegebenen Rechner kennzeichnet. Betrachtet man z.B. die Gestaltung der Zeile 2, so ist offensichtlich, daß die Kennzeichnungsschaltung MS-einen Fehler gemacht hat, weshalb das Schaltwerk RL- wieder den Rechner EL- als Haupt-Rechner kennzeichnet. Die Gestaltungen der Zeilen 6 und 11 können an den Ausgängen der Kennzeichnungsschaltungen nicht auftreten, wie anhand von Fig. 5 noch erläutert wird. Die an sich möglichen Gestaltungen der Zeilen 1, 4, 13 und 16 schließlich gestatten dem binären Schaltwerk RL- keine Entscheidung, da zwei aufeinanderfolgende Fehler aufgetreten sind. Bei diesen Gestaltungen ist ein vollständiger Ausfall des Fernsprechvermittlungsamtes möglich, weshalb die Wahrscheinlichkeit hierfür innerhalb der erwähnten Grenzen liegen muß (z.B. 1 Mal alle 40 Jahre).(in which one binary value is designated with O / and the other binary value with 1 /), the correct bit configurations contained in lines 7 and 10 result if no error has occurred in the identification circuits MS-, MS2, and accordingly Switching mechanism RL- identify the computer EI12 or the computer EL- as the main computer (master). In contrast, the bit configurations of lines 2, 3, 5, 8, 9, 12, 14 and 15 result if an error has occurred in one of the two identification circuits MS 1 , MS 2. The binary switching mechanism RL- is able to recognize the faulty identification circuit, which is why it identifies the computer specified in the table as the main computer. If one looks, for example, at the design of line 2, it is obvious that the identification circuit MS-made a mistake, which is why the switching mechanism RL- again identifies the computer EL- as the main computer. The designs of lines 6 and 11 cannot appear at the outputs of the identification circuits, as will be explained with reference to FIG. Finally, the possible designs of lines 1, 4, 13 and 16 do not allow the binary switching mechanism RL- to make a decision, since two successive errors have occurred. With these arrangements, a complete failure of the telephone exchange is possible, which is why the probability of this must lie within the limits mentioned (for example, once every 40 years).
Zu dem binären Schaltwerk RL- ist eine Prüf-Vergleichsschaltung CC- parallelgeschaltet, die ein Alarmsignal cc- jedesmal dann erzeugt, wenn die an den Ausgängen der Kennzeichnungsschaltungen vorliegende Bit-Gestaltung von denen der Zeilen 7 und 10 der Tabelle abweicht.There is a test comparison circuit for the binary switching mechanism RL- CC- connected in parallel, which generates an alarm signal cc- every time the at the outputs of the identification circuits The present bit configuration differs from those in rows 7 and 10 of the table.
Gemäß Figur 3 ist weiterhin eine Handsteuerschaltung VM vorgesehen, die den Haupt-Rechner auch dann in dieser Funktion halten soll, wenn die Prüfabschnitte der entsprechenden Überwachungseinheit UC Betriebsstörungen melden. Wird nämlich amAccording to Figure 3, a manual control circuit VM is also provided, which should also keep the main computer in this function when the test sections of the corresponding monitoring unit Report malfunctions to UC. Namely on
130052/OSeO130052 / OSeO
Neben-Rechner (Slave) eine Reparatur vorgenommen, so muß zur Vermeidung eines Totalausfalls des Fernsprechvermittlungsamtes der Haupt-Rechner die Befehlssignale auch bei Betriebsstörungen abgeben. Unter diesen Bedingungen wird ein Schalter in Form der Taste T geschlossen, der die beiden Torschaltungen Pg und P- ansteuert, an deren jeweiligen zweiten Eingang die Signale ms. bzw. ms2 gelangen. Wird z.B. eine Reparatur am Rechner EL2 vorgenommen, so erzeugt die Torschaltung Pg am Ausgang pg ein Signal, das den Prioritätscodierer PE (Figur 2) der Überwachungseinheit UC-| unfähig macht, ein Alarmsignal zu erzeugen, selbst wenn einer seiner Eingänge aktiv sein sollte. Ebenso bewirkt das Fehlen eines Impulses am Ausgang p_ der Torschaltung P-, daß der Prioritätscodierer PE der Überwachungseinheit UC~ ein Signal pe., erzeugen muß, das die Umschaltung der Kippschaltung FF0 und folglich die Erzeugung des Signals w~ bewirkt.If the secondary computer (slave) has undertaken a repair, the main computer must issue the command signals even in the event of malfunctions in order to avoid a total failure of the telephone exchange. Under these conditions, a switch in the form of the T button is closed, which controls the two gate circuits Pg and P-, at their respective second input the signals ms. or ms2 arrive. If, for example, a repair is carried out on the computer EL 2 , the gate circuit P g generates a signal at the output pg which the priority encoder PE (FIG. 2) of the monitoring unit UC- | unable to generate an alarm signal even if one of its inputs should be active. Likewise, the lack of a pulse at the output p_ of the gate circuit P- means that the priority encoder PE of the monitoring unit UC ~ must generate a signal pe., Which causes the switching of the flip-flop FF 0 and consequently the generation of the signal w ~.
In Figur 5 sind mit RL2 und RL3 zwei binäre Schaltwerke bezeichnet, die mit oder als Festwertspeicher (ROM) realisiert sein können und am Eingang die Signale bzw. Umschaltanforderungen w-, rs-, W2 und rs, sowie über eine Verzögerungsschaltung CR die Signale ms und ms empfangen. Diese Schaltwerke erzeugen aufgrund der Gestaltung der Bits der Signale ms, ins (welche die vorhergehende Haupt-Neben-Kennzeichnung des Rechners angeben, mit denen sie verbunden sind), ferner aufgrund der Bit-Gestaltung der Umschaltanforderungen rs-, rs2 (welche das Bestehen oder Nichtbestehen einer Umschaltanforderung der Haupt-Neben-Funktion der beiden Rechner zum Ausdruck bringen) sowie aufgrund der Bit-Gestaltung der Signale w- und w2 (welche das Bestehen oder Nichtbestehen von Betriebsstörungen der beiden Rechner angeben) am Ausgang die Signale rl2, rl2 bzw. rl^f rig erzeugen. Die Signale rl2 und rl3 werden in verdrahteter ODER-Schaltung über Entkopplungskreise CD-, CD2 zu demIn FIG. 5, RL 2 and RL 3 denote two binary switching mechanisms, which can be implemented with or as read-only memories (ROM) and at the input the signals or switching requests w-, rs-, W 2 and rs, as well as a delay circuit CR receive the signals ms and ms. Due to the design of the bits of the signals ms, ins (which indicate the preceding main / secondary identification of the computer to which they are connected), these switching mechanisms also generate the switching requirements rs-, rs 2 (which indicate the existence of the switch) due to the bit configuration or the failure of a switchover request for the main-secondary function of the two computers to be expressed) and, due to the bit configuration of the signals w- and w 2 (which indicate the existence or non-existence of malfunctions in the two computers) at the output, the signals rl 2 , Create rl 2 or rl ^ f rig. The signals rl 2 and rl 3 are in a wired OR circuit via decoupling circuits CD-, CD 2 to the
130052/0 560130052/0 560
310*927310 * 927
Signal ms verknüpft. Ähnlich ergibt sich durch ODER-Verdrahtung über Entkopplungskreise CD3, CD^ aus den (invertierten) Signalen rl2 und ΞΪ7 das Signal ms. Diese Zusammenfassung der Ausgänge der beiden Schaltwerke RL2 und RLn sollen vermeiden, daß bei nur einem Fehler seitens einer der beiden Schaltwerke RL2 bzw. RL3 die Bits des Signals ms die in den Zeilen 6 bzw. 11 der Tabelle nach Figur 4 angegebene Gestaltung annehmen können. Diese Gestaltungen wurden sich nämlich dann ergeben, wenn beim Auftreten nur eines Fehlers eine der beiden Kennzeichnungsschaltungen MS- oder MS2 am Ausgang Signale mit Binärwerten erzeugt, die entgegengesetzt zu den von der jeweils anderen Kennzeichnungsschaltung erzeugten Signalen ist, so daß das Schaltwerk RL1 keine Entscheidung bezüglich des als Haupt-Rechner zu kennzeichnenden Rechners treffen könnte. Falls die Bits der Ausgangssignale der Schaltwerke RL2 und RL3 entgegengesetzten Binärwert haben, haben die Ausgangssignale ms aufgrund der ODER-Verdrahtung den Binärwert 00 oder - in der Schreibweise der Tabelle der Fig. 4 0, 0. Ähnliches ist der Fall, wenn am Ausgang dieser binären Schaltwerke zwei Bits gleichen Wertes vorliegen, denn dann haben die Ausgangssignale ms den Binärwert 0, 0 bzw. 1, 1. Somit ist es unmöglich, die Bit-Gestaltungen der Zeilen 6 und 11 der Tabelle zu erzielen, wie oben schon erwähnt wurde.Signal ms linked. Similarly, OR wiring via decoupling circuits CD 3 , CD ^ results in the signal ms from the (inverted) signals rl 2 and ΞΪ7. This summary of the outputs of the two derailleurs RL 2 and RLn intended to avoid that, with only an error on the part of one of the two derailleurs RL 2 and RL 3, the bits of the signal ms specified in lines 6 and 11 of the table of Figure 4 design can accept. These designs were obtained when, when only one error occurred, one of the two identification circuits MS or MS 2 generates signals with binary values at the output which are opposite to the signals generated by the respective other identification circuit, so that the switching mechanism RL 1 does not have any Could make a decision regarding the computer to be identified as the main computer. If the bits of the output signals of the switching mechanisms RL 2 and RL 3 have opposite binary values, the output signals ms have, due to the OR wiring, the binary value 00 or - in the notation of the table in FIG. 4 0, 0 Output of these binary switching mechanisms two bits of the same value are present, because then the output signals ms have the binary value 0, 0 or 1, 1. It is therefore impossible to achieve the bit configurations of lines 6 and 11 of the table, as already mentioned above became.
Die Ausgangssignale rl-, rl-, rl., und rl., gelangen auch zu einem Vergleichskreis CC2, der ein Alarmsignal cc2 erzeugt, falls nicht die Bedingungen rl2 = rl3 und rl2 = rl3 erfüllt sind und rl2 nicht tatsächlich die inverse Form von rl2 ist.The output signals rl-, rl-, rl., And rl., Also reach a comparison circuit CC 2 , which generates an alarm signal cc 2 if the conditions rl 2 = rl 3 and rl 2 = rl 3 and rl 2 are not met is not actually the inverse form of rl 2 .
130052/0560130052/0560
Claims (9)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT8019830A IT1209187B (en) | 1980-02-11 | 1980-02-11 | CONTROL DEVICE FOR THE CORRECT OPERATION OF A COUPLE OF PROCESSORS OPERATING ONE AS THE HOT RESERVE OF THE OTHER. |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3104927A1 true DE3104927A1 (en) | 1981-12-24 |
Family
ID=11161634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813104927 Withdrawn DE3104927A1 (en) | 1980-02-11 | 1981-02-11 | "CONTROL CIRCUIT FOR MONITORING TWO COMPUTERS, IN PARTICULAR TO CONTROL A TELEPHONE EXCHANGE OFFICE" |
Country Status (9)
Country | Link |
---|---|
BR (1) | BR8100763A (en) |
DE (1) | DE3104927A1 (en) |
ES (1) | ES8202224A1 (en) |
FR (1) | FR2475762A1 (en) |
GB (1) | GB2070391A (en) |
IE (1) | IE810252L (en) |
IT (1) | IT1209187B (en) |
PT (1) | PT72489B (en) |
SE (1) | SE8100697L (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3139727A1 (en) * | 1980-10-07 | 1982-06-24 | ITALTEL Società Italiana Telecomunicazioni S.p.A., 20149 Milano | "CONTINUOUS NETWORK FOR TIME MULTIPLEX TELECOMMUNICATION SYSTEMS" |
DE3334765A1 (en) * | 1983-09-26 | 1985-04-11 | Siemens AG, 1000 Berlin und 8000 München | TEST DEVICE FOR DETECTING ERRORS IN DOUBLE CIRCUITS, IN PARTICULAR PROCESSORS OF A TELEPHONE SWITCHING SYSTEM |
DE4241319A1 (en) * | 1992-12-09 | 1994-06-16 | Ant Nachrichtentech | Computer system |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6061850A (en) * | 1983-09-12 | 1985-04-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Computer system |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2319456A1 (en) * | 1973-04-17 | 1974-10-31 | Siemens Ag | ARRANGEMENT, IN PARTICULAR TELEPHONE SWITCHING SYSTEM, WITH TWO PROGRAM-CONTROLLED REAL-TIME DATA PROCESSING SYSTEMS |
DE2721805A1 (en) * | 1976-05-18 | 1977-12-08 | Int Standard Electric Corp | CENTRAL CONTROL, IN PARTICULAR FOR REMOTE COMMUNICATION SYSTEMS |
DE2647137B1 (en) * | 1976-10-19 | 1978-03-16 | Siemens Ag | Data processor unit with twin components - has exclusive OR=gates on input side and AND=gates on output side of two groups of processors |
DE2626838B2 (en) * | 1975-06-17 | 1979-11-22 | Cselt-Centro Studi E Laboratori Telecomunicazioni S.P.A., Turin (Italien) | Test circuit arrangement for a telecommunications installation |
DE2813079B2 (en) * | 1978-03-25 | 1980-08-14 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | High security multi-computer system |
-
1980
- 1980-02-11 IT IT8019830A patent/IT1209187B/en active
-
1981
- 1981-01-30 SE SE8100697A patent/SE8100697L/en not_active Application Discontinuation
- 1981-02-05 FR FR8102208A patent/FR2475762A1/en not_active Withdrawn
- 1981-02-09 BR BR8100763A patent/BR8100763A/en unknown
- 1981-02-10 IE IE810252A patent/IE810252L/en unknown
- 1981-02-11 DE DE19813104927 patent/DE3104927A1/en not_active Withdrawn
- 1981-02-11 ES ES500046A patent/ES8202224A1/en not_active Expired
- 1981-02-11 GB GB8104275A patent/GB2070391A/en not_active Withdrawn
- 1981-02-11 PT PT72489A patent/PT72489B/en unknown
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2319456A1 (en) * | 1973-04-17 | 1974-10-31 | Siemens Ag | ARRANGEMENT, IN PARTICULAR TELEPHONE SWITCHING SYSTEM, WITH TWO PROGRAM-CONTROLLED REAL-TIME DATA PROCESSING SYSTEMS |
DE2626838B2 (en) * | 1975-06-17 | 1979-11-22 | Cselt-Centro Studi E Laboratori Telecomunicazioni S.P.A., Turin (Italien) | Test circuit arrangement for a telecommunications installation |
DE2721805A1 (en) * | 1976-05-18 | 1977-12-08 | Int Standard Electric Corp | CENTRAL CONTROL, IN PARTICULAR FOR REMOTE COMMUNICATION SYSTEMS |
DE2647137B1 (en) * | 1976-10-19 | 1978-03-16 | Siemens Ag | Data processor unit with twin components - has exclusive OR=gates on input side and AND=gates on output side of two groups of processors |
DE2813079B2 (en) * | 1978-03-25 | 1980-08-14 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | High security multi-computer system |
Non-Patent Citations (2)
Title |
---|
DE-Z: Angewandte Informatik 8/75, S. 333-341 * |
DE-Z: Siemens, Elektronisches Wählsystem, EWS, Zentralsteuerwerk, Best. Nr. A 30808-X105-A100- 1-18, Dez. 1978, S.62-75 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3139727A1 (en) * | 1980-10-07 | 1982-06-24 | ITALTEL Società Italiana Telecomunicazioni S.p.A., 20149 Milano | "CONTINUOUS NETWORK FOR TIME MULTIPLEX TELECOMMUNICATION SYSTEMS" |
DE3334765A1 (en) * | 1983-09-26 | 1985-04-11 | Siemens AG, 1000 Berlin und 8000 München | TEST DEVICE FOR DETECTING ERRORS IN DOUBLE CIRCUITS, IN PARTICULAR PROCESSORS OF A TELEPHONE SWITCHING SYSTEM |
DE4241319A1 (en) * | 1992-12-09 | 1994-06-16 | Ant Nachrichtentech | Computer system |
Also Published As
Publication number | Publication date |
---|---|
GB2070391A (en) | 1981-09-03 |
ES500046A0 (en) | 1982-02-01 |
IE810252L (en) | 1981-08-11 |
ES8202224A1 (en) | 1982-02-01 |
PT72489B (en) | 1982-03-12 |
IT8019830A0 (en) | 1980-02-11 |
SE8100697L (en) | 1981-08-12 |
PT72489A (en) | 1981-03-01 |
BR8100763A (en) | 1981-08-25 |
FR2475762A1 (en) | 1981-08-14 |
IT1209187B (en) | 1989-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19742716C2 (en) | Control and data transmission system and method for transmitting security-related data | |
EP0512240B1 (en) | System for the control of motor vehicles | |
DE2645778C2 (en) | Communication system with a primary loop and a secondary loop | |
EP0038947B1 (en) | Programmable logic array | |
DE2258917B2 (en) | CONTROL DEVICE WITH AT LEAST TWO PARALLEL SIGNAL CHANNELS | |
EP0403763A2 (en) | Method and system to interconnect computers or computer networks | |
DE1524239B2 (en) | CIRCUIT ARRANGEMENT FOR MAINTAINING ERROR-FREE OPERATION IN A COMPUTER SYSTEM WITH AT LEAST TWO COMPUTER DEVICES WORKING IN PARALLEL | |
DE3214328A1 (en) | DISTRIBUTED CONTROL SYSTEM | |
DE2225841C3 (en) | Method and arrangement for systematic error checking of a monolithic semiconductor memory | |
DE2854655C2 (en) | Signal transmission control arrangement | |
DE2228320B2 (en) | Ripple control receiver | |
DE3840493C1 (en) | ||
DE3104927A1 (en) | "CONTROL CIRCUIT FOR MONITORING TWO COMPUTERS, IN PARTICULAR TO CONTROL A TELEPHONE EXCHANGE OFFICE" | |
DE3502387C2 (en) | ||
DE2647367B2 (en) | Redundant process control arrangement | |
EP0059789A2 (en) | Device for testing the functions of a multi-computer system | |
DE102009050692A1 (en) | Security communication system for signaling system states | |
DE4303048C2 (en) | Method and switchover device for switching between an operating system and at least one reserve system within redundant circuits | |
DE2458224B2 (en) | DATA PROCESSING SYSTEM WITH COORDINATION OF THE PARALLEL WORK OF AT LEAST TWO DATA PROCESSING SYSTEMS | |
DE2739664C3 (en) | Method and circuit arrangement for controlling the operation of the signal generators of intersection devices in a road traffic signal system | |
DE19849502C1 (en) | Optical barrier control apparatus for operator protection and safety in risk zone of machine | |
DE3012159C2 (en) | Arrangement for secure data output | |
EP0510354B1 (en) | Method of monitoring the operation of a bus coupler | |
CH565407A5 (en) | Monitoring system for control data processor - needs only one failsafe element for dynamic functional control | |
DE2007041A1 (en) | Automatically structurable data processing system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OR8 | Request for search as to paragraph 43 lit. 1 sentence 1 patent law | ||
8105 | Search report available | ||
8139 | Disposal/non-payment of the annual fee |