[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE2951504C2 - Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor - Google Patents

Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor

Info

Publication number
DE2951504C2
DE2951504C2 DE2951504A DE2951504A DE2951504C2 DE 2951504 C2 DE2951504 C2 DE 2951504C2 DE 2951504 A DE2951504 A DE 2951504A DE 2951504 A DE2951504 A DE 2951504A DE 2951504 C2 DE2951504 C2 DE 2951504C2
Authority
DE
Germany
Prior art keywords
layer
base region
conductivity type
emitter
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2951504A
Other languages
English (en)
Other versions
DE2951504A1 (de
Inventor
Shinji Yokohama Saito
Satoshi Shinozaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
VLSI Technology Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by VLSI Technology Research Association filed Critical VLSI Technology Research Association
Publication of DE2951504A1 publication Critical patent/DE2951504A1/de
Application granted granted Critical
Publication of DE2951504C2 publication Critical patent/DE2951504C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66272Silicon vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

dadurch gekennzeichnet,
daß die Zone (103) als oxidisolierte Zone hergestellt wird,
daß als weitere Schicht auf der Zone (103) und der polykristallinen Siliziumschicht (109) eine Siliziumdioxidschicht (110) ausgebildet wird und
daß die Ionen (111) in den gesamten Bereich der Siliziumdioxidschicht (110) implantiert werden.
Die Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung nach dem Oberbegriff des Patentanspruches.
Aus »IEEE Journal of Solid-State Circuit«, Band SC-11, Nr. 4, August 1976, Seiten 495 bis 499, ist eine börsenisches Verfahren bekannt, bei welchem eine gleichzeitige Diffusion von Bor und Arsen aus einer dotierten Oxidquelle erfolgt. Die Herstellung eines isolierten bipolaren Transistors durch ein solches borsenisches Verfahren ist im Hinblick auf die Einfachheit des Verfahrens und das verbesserte Leistungsvermögen von Vorteil. Da jedoch eine mit AS2O3 und B2O3 dotierte SiO2-Schicht als Fremdstoffquelle zur Bildung von Emitter- und inneren Basisbereichen herangezogen wird, muß bei der Herstellung eines Emitterkontaktlochs durch selektive Entfernung der dotierten SiO2-Schicht um das Kontaktloch herum ein Rand gegebener Breite zur Maskenausrichtung festgelegt werden. Das Ergebnis davon ist, daß eine Verringerung der Emittergröße schwierig ist Wenn ferner zwischen dem Emitter und der Basis ein pn-Obergang in Kontakt mit einer Oxidinsel zur Isolierung steht, werden die Seiten der Oxidinsel ungewöhnlieh stark geätzt, wobei beim Ätzen zur Erzeugung des Emitterkontaktlochs der pn-0bergang freigelegt wird Die Folge ist ein Kurzschluß zwischen dem Emitter und der Basis. Bei der Herstellung der AS2O3 und B2O3 enthaltenden SiO2-Schicht wird S1O2 gleichzeitig mit beider. Fremdstoffen dotiert Folglich lassen sich die Konzentrationen dieser beiden Arten von Fremdstoffen in S1O2 zwischen verschiedenen Chargen oder Loten kaum konstant steuern, so daß die Tiefen der inneren Basis- und der Emitterbereiche möglicherweise ungleichmäßig sind.
Aus der US-PS 37 53 807 ist ein Verfahren der eingangs genannten Art bekannt, bei dem in einem mit einer Siliziumdioxidschicht versehenen Halbleitersubstrat eine erste Zone eines ersten Leitungstyps hergestellt wird, auf die selektiv eine polykristalline und einen Fremstoff des gleichen Leitungstyps wie das Halbleitersubstrat enthaltende Siliziumschicht aufgetragen wird. Auf diese Siliziumschicht wird eine Siliziumnitridschicht aufgebracht, die anschließend wieder entfernt wird. Aus der polykristallinen Siliziumschicht diffundiert Fremdstoff in das darunter liegende Halbleitersubstrat, so daß die Siliziumschicht gleichzeitig als Diffusionsquelle für eine Emitterzone wirkt und auch diese Emitterzone mit einer Emitterelektrode verbindet. Bei diesem bekannten Verfahren wird ein p-leitender Fremdstoff, nämlich Bor, zweimal eindiffundiert: zuerst wird Bor nach der Herstellung eines Fensters in der Siliziumdioxidschicht in das Halbleitersubstrat eindiffundiert, wozu auch eine Ionen-Implantation angewandt werden kann. Nach BiI-dung der Siliziumnitridschicht auf der polykristallinen Siliziumschicht erfolgt dann eine zweite Diffusion von Bor.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren der eingangs genannten Art anzugeben, bei dem die Anzahl der Herstellungsstufen im Vergleich zum Stand der Technik verringert ist.
Diese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des Patentanspruchs erfindungsgemäß durch die in dessen kennzeichnenden Teil enthaltenen Merkmale gelöst.
Das erfindungsgemäße Verfahren ermöglicht insbesondere die Herstellung von innerem und äußerem Basisbereich bei einem borsenischen Verfahren mittels eines einzigen Implantationsschrittes.
Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert, deren F i g. 1 bis 6 Querschnitte durch die integrierte Schaltungsanordnung bei verschiedenen Verfahrensschritten zeigen.
1. Zunächst wird wie in Fig. 1 gezeigt ist, in einem p--Siliziumsubstrat 101 eine vergrabene η+ -Schicht 102 ausgebildet. Auf dem Substrat 101 wird eine n-Epitaxialschicht 103 mit einem spezifischen Widerstand von ungefähr 0,4 Ω · cm und einer Schichtdicke von etwa 2,0 μπι erzeugt. Danach wird durch thermische Oxidation auf der Epitaxialschicht 103 ein thermischer Oxidfilm 104 einer Schichtdicke von 30 nm gebildet. Auf der Oberseite des thermischen Oxidfilms 104 wird schließlich nach einem CVD-Verfahren ein Siliziumnitridfilm 105 einer Schichtdicke von 300 nm erzeugt. Danach werden Bereiche des Siliziumnitridfilms 105 und
des thermischen Oxidfilms 104 entsprechend einem Bereich, in welchem später eine Siliziumdioxidinsel gebildet werden soll, von der Oberfläche der Epitaxialschicht 103 entfernt, wodurch ein Siliziumnitridfilmmuster entsteht Nun werden unter Ver-Wendung eines Resistmusters als Maske Borionen an Stellen der Epitaxialschicht 103, an denen, wie später noch näher erläutert werden wird, Kanalschnittbereiche 107 gebildet werden sollen, in einer Menge von I · 1O16Cm-2 und bei hoher Spannung von 300 kV implantiert Das erhaltene Gebilde wird 70 min lang unter Verwendung des Siliziumnitridfilmmusters als Maske in feuchter Sauerstoffatmosphäre bei einer Temperatur von 10000C und einem Druck von 9 · 105 Pa behandelt Hierbei werden gleichzeitig Siliziumdioxidinseln 106 einer Stärke von etwa 2 μΐη und die Kanalschnittbereiche 107 gebildet
2. Der Siliziumnitridfilm 105 und der thermische Oxidfilm 104 werden selektiv entfernt wobei ein Teil bzw. Bereich der n-Epitaxialschicht 103 freigelegt wird (vgl. F i g. 2). Danach wird bei einer Temperatur von 1000°C gasförmiges Phosphoroxichlorid einwirken gelassen. Auf diese Weise wird Phosphor in hoher Konzentration in den freigelegten Teil bzw. Bereich der Epitaxialschicht 103 diffundiert, wobei eine η+ -Diffusionsschicht als Kollektorbereich 108 entsteht (vgl. unten). Da sich die η+-Diffusionsschicht bis zu der vergrabenen η+ -Schicht 103 erstreckt, vermag diese Diffusions-Schicht eine Erhöhung des Reihenwiderstands d«.s Kollektors zu hemmen. Da ein Bereich, an dem, wie später noch erwähnt werden wird, Basis und Emitter gebildet werden sollen, mit dem Siliziumnitridfilm 105 und dem thermischen Oxidfilm 104 maskiert ist, wird der Phosphor an einer Diffusion in diesen Bereich gehindert.
3. Der Siliziumnitridfilm 105 und der thermische Oxidfilm 104 werden entfernt, worauf nach einem CVD-Verfahren ein polykristalliner Siliziumfilm (Poly-Si-Film) 109 mit einer Arsenkonzentration von 5 · 1020 cm-3 gebildet wird (vgl. F i g. 3). Unter Verwendung eines Resistmusters als Maske wird der Poly-Si-Film 109 mit einem Gemisch aus HF + HNO3 + CH3COOH + J2 geätzt und auf den Oberflächen der Epitaxialschicht und der η+-Diffusionsschicht 108 belassen, um, wie später noch erwähnt werden wird, als Emitter- und Kollektorbereiche zu dienen.
50
Danach wird der Poly-Si-Film 109 in feuchter Sauerstoffatmosphäre 25 min lang bei niedriger Temperatur (900°C) oxidiert, so daß das in dem Film 109 enthaltene Arsen kaum in den Siliziumkörper diffundieren kann. Im Ergebnis werden auf der n-Epitaxialschicht 103 und dem Poly-Si-Film 109 ein SiO2-FiIm 110 einer Schichtdicke von 70 nm bzw. ein SiO2-FiIm 110' einer Schichtdicke von 300 nm gebildet.
4. Auf der gesamten Oberfläche werden Borionen 111 von 170keV in einer Konzentration von 1 · 1015Cm-2 implantiert (vgl. Fig.4). Hierbei ist der Ort des Höchstwertes der Borionenkonzentration etwa 460 nm von der Oberfläche des SiO2-FiImS 110 entfernt. Danach wird das erhaltene Gebilde in einer Stickstoffatmosphäre etwa 20 min lang auf einer Temperatur von 1000° C erhitzt. Der Diffusionskoeffizient von Arsen in dem Poly-Si-Film 109 beträgt bei einer Temperatur von 10000C etwa 1,1 ■ 10-ncm2/s, während der Diffusionskoeffizient von Bor im selben Film 109 etwa 1 · 10-'2cm2/s beträgt. Folglich hat die Borverteilung die Arsenverteilung in einem Bereich gerade unier dem Poly-Si-Film 109 überholt, wodurch ein interner oder innerer Basisbereich 112 entsteht Dabei wird in dem inneren bzw. internen Basisbereich 112 ein Emitterbereich 113 gebildet (Fig. 5).
Wie F i g. 5 zeigt, erfährt das in den SiO2-FiIm 110 und den oberflächlichen Teil der Epitaxialschicht 103 implantierte Bor eine Diffusion, wobei ein äußerer oder externer Basisbereich 114 entsteht Die Diffusionstiefen des Emitterbereichs 113, des internen oder inneren Basisbereichs 112 und des externen oder äußeren Basisbereichs 114 betragen 0,3 μπι, 0,5 μίτι bzw. 0,85 μίτι.
5. Schließlich werden in dem Oxidfilm 110 auf dem Basisbereich 114, dem Oxidfilm 110' über dem Emitterbereich 113 und dem Oxidfilm 110' über dem Kollektorbereich 108 ein Basiskontaktloch 115, ein Emitterkontaktloch 116 und ein Kollektorkontaktloch 117 geöffnet, worauf zur Vervollständigung eines bipolaren Transistors (Fig. 6) getrennt Aluminiumelektroden 118,119 und 120 hergestellt werden.
Bei dem erfindungsgemäßen Verfahren werden die Fremdstoffe zur Bildung der inneren und äußeren Basisbereiche 112 und 114 auf einmal durch Borionenimplantation zugeführt. Bei den bekannten borsenischen Verfahren werden dagegen die Fremdstoffe für den inneren und den äußeren Basisbereich getrennt eingebracht. Somit läßt sich also durch das vorliegende Verfahren im Vergleich zu den bekannten borsenischen Verfahren die Anzahl der Herstellungsschritte verringern.
Hierzu 2 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich (112,114) aufweisenden bipolaren Transistor, bei dem
    a) ein Halbleitersubstrat (101) mit einer Zone (103) eines ersten Leitungstyps hergestellt wird,
    b) auf der Zone (103) über einem in einem späteren Verfahrensschritt herzustellenden Emitterbereich (113) eine polykristalline und mit einem Fremdstoff des ersten Leitungstyps dotierte Siliziumschicht (109) ausgebildet wird,
    c) auf wenigstens der Oberfläche der polykristallinen Siliziumschicht (109) eine weitere Schicht (110) ausgebildet wird,
    d) Ionen (111) eines Fremdstoffes eines zweiten Leitungstyps mit im Vergleich zum Fremdstoff des ersten Leitungstyps höherem Diffusionskoeffizienten implantiert werden,
    e) das Halbleitersubstrat (101) erwärmt wird, wodurch der implantierte Fremdstoff des zweiten Leitungstyps in die Zone (103) diffundiert, um die Basisbereiche (112, 114) des zweiten Leitungstyps zu bilden, und der Fremdstoff des ersten Leitungstyps aus der polykristallinen Siliziumschicht (109) diffundiert, um in dem inneren Basisbereich (112) den Emitterbereich (113) des ersten Leitungstyps zu bilden, und
    f) eine mit dem äußeren Basisbereich (114) verbundene Basiselektrode (118) und eine mit der polykristallinen Siliziumschicht (109) verbundene Emitterelektrode (119) hergestellt werden,
DE2951504A 1978-12-23 1979-12-20 Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor Expired DE2951504C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16034578A JPS5586151A (en) 1978-12-23 1978-12-23 Manufacture of semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
DE2951504A1 DE2951504A1 (de) 1980-06-26
DE2951504C2 true DE2951504C2 (de) 1986-08-28

Family

ID=15712967

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2951504A Expired DE2951504C2 (de) 1978-12-23 1979-12-20 Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor

Country Status (4)

Country Link
US (1) US4313255A (de)
JP (1) JPS5586151A (de)
DE (1) DE2951504C2 (de)
FR (1) FR2445023A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
JPS5852339B2 (ja) * 1979-03-20 1983-11-22 富士通株式会社 半導体装置の製造方法
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
US4381953A (en) * 1980-03-24 1983-05-03 International Business Machines Corporation Polysilicon-base self-aligned bipolar transistor process
US4411708A (en) * 1980-08-25 1983-10-25 Trw Inc. Method of making precision doped polysilicon vertical ballast resistors by multiple implantations
JPS5758356A (en) * 1980-09-26 1982-04-08 Toshiba Corp Manufacture of semiconductor device
JPS5796567A (en) * 1980-12-09 1982-06-15 Nec Corp Manufacture of semiconductor device
JPS57149770A (en) * 1981-03-11 1982-09-16 Mitsubishi Electric Corp Manufacture of semiconductor device
US4563227A (en) * 1981-12-08 1986-01-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a semiconductor device
JPS58127374A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd 半導体装置の製造方法
US4431460A (en) * 1982-03-08 1984-02-14 International Business Machines Corporation Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer
US4437897A (en) * 1982-05-18 1984-03-20 International Business Machines Corporation Fabrication process for a shallow emitter/base transistor using same polycrystalline layer
JPS5931052A (ja) * 1982-08-13 1984-02-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPS6248067A (ja) * 1985-08-28 1987-03-02 Clarion Co Ltd 半導体装置の製造方法
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material
JP2914293B2 (ja) * 1996-04-25 1999-06-28 日本電気株式会社 半導体装置の製造方法
US7638385B2 (en) * 2005-05-02 2009-12-29 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US20080272394A1 (en) * 2007-05-01 2008-11-06 Ashok Kumar Kapoor Junction field effect transistors in germanium and silicon-germanium alloys and method for making and using

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3523042A (en) * 1967-12-26 1970-08-04 Hughes Aircraft Co Method of making bipolar transistor devices
US3837935A (en) * 1971-05-28 1974-09-24 Fujitsu Ltd Semiconductor devices and method of manufacturing the same
US3753807A (en) * 1972-02-24 1973-08-21 Bell Canada Northern Electric Manufacture of bipolar semiconductor devices
US3798084A (en) * 1972-08-11 1974-03-19 Ibm Simultaneous diffusion processing
US3915767A (en) * 1973-02-05 1975-10-28 Honeywell Inc Rapidly responsive transistor with narrowed base
US3904450A (en) * 1974-04-26 1975-09-09 Bell Telephone Labor Inc Method of fabricating injection logic integrated circuits using oxide isolation
DE2449688C3 (de) * 1974-10-18 1980-07-10 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper
DE2640465A1 (de) * 1976-09-08 1978-03-09 Siemens Ag Verfahren zur herstellung dotierter zonen in einem halbleitersubstrat

Also Published As

Publication number Publication date
FR2445023A1 (fr) 1980-07-18
JPS5586151A (en) 1980-06-28
FR2445023B1 (de) 1984-05-25
US4313255A (en) 1982-02-02
DE2951504A1 (de) 1980-06-26

Similar Documents

Publication Publication Date Title
DE2951504C2 (de) Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor
DE2926874C2 (de)
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE2933849C2 (de)
DE2462644C2 (de) Verfahren zur Herstellung eines Transistors
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2928923C2 (de)
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE3205022A1 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung
EP0071665B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
DE2615754C2 (de)
DE68917434T2 (de) Halbleiteranordnung mit veminderter parasitischer Kapazität und Verfahren zu ihrer Herstellung.
DE2641752B2 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE1950069A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
DE2419019B2 (de) Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors
DE1803024A1 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE19844710A1 (de) Mit einer Submikrometer-CMOS-Technik kompatible integrierte Halbleiterschaltung mit einem lateralen Bipolar-Transistor und diesbezügliches Verfahren
DE2560576C2 (de) Verfahren zum Herstellen einer integrierten Injektions-Schaltungsanordnung
DE2752335C3 (de) Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal
DE69131390T2 (de) Verfahren zur Herstellung einer vergrabenen Drain- oder Kollektorzone für monolythische Halbleiteranordnungen
DE2316095A1 (de) Verfahren zur herstellung integrierter schaltungen mit komplementaer-kanal-feldeffekttransistoren
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE2148431C3 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE2840975A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8328 Change in the person/name/address of the agent

Free format text: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZEL, W., DIPL.-ING. KOTTMANN, D., DIPL.-ING, PAT.-ANWAELTE, 8000 MUENCHEN