DE2819571A1

DE2819571A1 - Datenverarbeitungsanlage mit mehreren prozessoren

Info

Publication number: DE2819571A1
Application number: DE19782819571
Authority: DE
Inventors: Frank Christopher Pirz
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1977-05-06
Filing date: 1978-05-05
Publication date: 1978-11-09
Also published as: DE2819571C2; JPS53138654A; FR2389939B1; JPS6118792B2; FR2389939A1; GB1600633A; US4149242A

Description

BLUMBACH · WESER · BERGEN · KRAMER

- PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentconsull Radeckeslraße 43 8000 München 60 Telefon (089) 883£03/883604 Telex 05-212313 Telegramme Patenlconsull Patenlconsutt Sonnenberger Straße 43 62C0 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patentconsull

Western Electric Company, Incorporated Pirz, F.C, 1

Broadway

New York, N.Y. 10038, U.S.A.

Datenverarbeitungsanlage mit mehreren Prozessoren

Die Erfindung betrifft eine Datenverarbeitungsanlage mit mehreren Prozessoren, die einen Hauptprozessor und eine Vielzahl von peripheren Prozessoren aufweist, welche von dem Hauptprozessor gesteuert werden und je einen Datenspeicher enthalten.

Bei bestimmten Anwendungsfällen mit hohen Datengeschwindigkeiten, beispielsweise bei der Verarbeitung von Radarsignalen, seismischen Signalen, Sprachsignalen und in anderen Fällen kann die erforderliche Datenverarbeitungsgeschwindigkeit für einen einzelnen Datenprozessor der gewünschten Größe zu hoch sein, um alle Daten in der zulässigen Zeit zu verarbeiten. Bei einer Lösung dieses Problems wird in bekannter Weise die Belastung des Hauptdatenprozessors durch den Einsatz eines sekundären Datenprozessors verringert, der durch den Hauptprozessor gesteuert wird und einen Teil der Datenverarbeitung für den Hauptprozessor übernimmt. Ein solcher sekundärer Datenprozessor wird im folgenden als peripherer Prozessor, abgekürzt PP bezeichnet. 809845/1013

München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. . H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing. Dr. jur. . G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.

Bei bekannten Anlagen transferriert der Hauptprozessor einen Datenblock in einem dem peripheren Prozessor zugeordneten Datenspeicher. Der periphere Prozessor setzt dann die Daten abhängig von seinem eigenen unabhängigen Speicherprogramra auf irgendeine gewünschte Weise um, wenn der periphere Prozessor einen Rechner enthält, oder andernfalls unter Steuerung einer festen Logikanordnung. Der Hauptprozessor liest dann die teilweise verarbeiteten Daten aus dem Datenspeicher des peripheren Prozessors. Ein typisches Beispiel für einen solchen, mit einem einzelnen peripheren Prozessor gekoppelten Hauptprozessor findet sich in dem Aufsatz "The Omen Computers: Associative Array Processors" von L.C. Higbie, IEEE Computer Society International Conference, 1972, Seiten 288 und 289.

Wenn die erforderliche Datenverarbeitungsgeschwindigkeit größer ist als die, die mit Hilfe eines einzelnen peripheren Prozessors erreicht werden kann, so können weitere periphere Prozessoren zum Hauptprozessor hinzugenommen werden, um weitere Verarbeitungsschritte auszuführen. In bekannter Weise geschieht dies dadurch, daß mehrere periphere Prozessoren über eine Schnittstelle mit dem Datenbus des Hauptprozessors verbunden werden, wobei jeder periphere Prozessor eine periphere Eingangs-Ausgangseinrichtung darstellt. Der Hauptprozessor muß dann Ergebnisse aus einem Datenspeicher eines peripheren Prozessors lesen und dann die Ergebnisse in den Datenspeicher des nächsten peripheren Prozessors schreiben. Eine

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solche Anordnung ist beispielsweise in der Zeitschrift "Electronics", Band 50, Nr. 5, 3. März 1977, Seiten 159 und 160 beschrieben. Mit zunehmender Anzahl von peripheren Prozessoren nimmt die Belastung des Eingangs-Ausgangsdatenbus und die Belastung der Zugriffsschaltungen für den Speicher des Hauptprozessors zu. In einigen Anwendungsfällen kann es wünschenswert sein, eine große Anzahl von peripheren Prozessoren einzusetzen. Ein solcher Anwendungsfall ergibt sich bei Sprachanalyseproblemen, beispielsweise der Worterkennung, der Specher-Bestätigung und der Tonhöhenanzeige. Periphere Prozessoren können Verfahrensschritte wie beispielsweise eine digitale Bandbreitenfilterung, eine schnelle Fourier-Transforrnation, eine Konvolution, eine Korrelation und andere ausführen. In solchen Anv/endungsfällen wird die Verarbeitungsgeschwindigkeit durch die Gesamtzahl von Datenzugriffsvorgängen beschränkt, die zur Übertragung von Daten aus dem Datenspeicher eines peripheren Prozessors zum nächsten erforderlich sind.

Eine bekannte Lösung des Problems der Übertragungsgeschwindigkeit für eine Vielzahl von peripheren Prozessoren besteht im Einsatz eines Koordinatenschalters, der eine Vielzahl von peripheren Prozessoren mit der Vielzahl von Datenspeichern für die peripheren Prozessoren verbindet. Ein Beispiel einer solchen Anlage findet sich in der US-Patentschrift 3 551 894.

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Mittels des Koordinatenschalters werden Verbindungen so neu geordnet, daß die teilweise verarbeiteten Daten in jedem Datenspeicher dem nächsten peripheren Prozessor zugeordnet werden, der diese Daten weiterverarbeiten soll. Ein solches Verfahren hat den Nachteil, daß der Koordinatenschalter kompliziert ist und keinen Modulaufbau besitzt, und daß der Umfang der erforderlichen Schaltungen etwa mit dem Quadrat der beteiligten Anzahl von peripheren Prozessoren wächst.

Ein weiteres Verfahren, mit dessen Hilfe sich die Übertragung von Daten zwischen dem Hauptprozessor und dem Datenspeicher der peripheren Prozessoren verringern läßt, sieht vor, daß jeder periphere Prozessor einen Zugriff zum Speicher des Hauptprozessors nach dem Prinzip des Zyklus-Stehlens erhält. Der Speicher des Hauptprozessors stellt demgemäß einen gemeinsamen Speicher für die peripheren Prozessoren dar. Bei diesem Verfahren wird die Übertragung von Daten vom Datenspeicher eines peripheren Prozessors zum nächsten in typischer Weise dadurch erreicht, daß für einen Zugriff zum Speicher des Hauptprozessors benutzte Hinweisadresseninformationen geändert werden, so daß bei fortschreitender Verarbeitung die jeweiligen Speicherstellen, zu denen ein gegebener peripherer Prozessor Zugriff erhält, leicht geändert werden können. Bei zunehmender Anzahl von peripheren Prozessoren belegen jedoch diese einen zunehmenden Anteil der Speicherzugriffszeit, so daß es ggf. zu Überschneidungen mit dem Hauptprozessor kommt. In extremen

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Fällen wird der Hauptprozessor sogar daran gehindert, sinnvolle Arbeit auszuführen, wenn die peripheren Prozessoren den Speicher des Hauptprozessors beanspruchen. Dieses Problem wird in einem Aufsatz "Interprocessor Communication for Multi-Microcomputer-Systems" von P.M. Russo, Computer, Band 10, Nr. 4, April 1977, Seite 69 beschrieben.

Die bisher besprochenen bekannten Anordnungen beinhalten weitere Probleme. Beispielsweise muß bei denjenigen bekannten Anordnungen, bei welchen Daten von einem Datenspeicher zum nächsten übertragen werden, die Datenverarbeitung auf die Datenübertragung warten. Da die Datenübertragung sequentiell Wort für Wort durchgeführt wird, kann dies den Beginn der Datenverarbeitung im nachfolgenden peripheren Prozessor unzulässig verzögern. Außerdem werden bei bekannten Anlagen die Daten für den nachfolgenden Verarbeitungsschritt durch einen peripheren Prozessor entweder bewegt oder an ihrer Stelle gelassen, und zwar in diskreten Blöcken benachbarter Wörter. Die Datenwörter werden also dem nachfolgenden peripheren Prozessor in einer Anordnung zur Verfügung gestellt, die für den vorhergehenden peripheren Prozessor zweckmäßig ist. Der nachfolgende periphere Prozessor muß dann unter Umständen die Datenwörter zuerst neu ordnen, bevor er mit der eigentlichen Verarbeitung beginnen kann. Jedes dieser Probleme verringert die Gesamtverarbeitungsgeschwindigkeit bei jedem Verarbeitungsschritt durch einen peripheren Prozessor und erhöht die Kompli-

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ziertheit' "bei der Verarbeitung.

Die Erfindung hat sich die Aufgabe gestellt, die erläuterten Schwierigkeiten zu beseitigen. Zur Lösung der Aufgabe geht die Erfindung aus von einer Datenverarbeitungsanlage der eingangs genannten Art und ist gekennzeichnet durch eine Quelle für Adressensteuersignale, eine Einrichtung zur Einordnung der Adressensteuersignale in erste umgesetzte Adressensteuersignale, eine Einrichtung zur Einordnung der Adressensteuersignale in zweite umgesetzte Adressensteuersignale, eine Einrichtung zum Lesen von Daten aus einer abhängig von den ersten umgesetzten Adressensteuersignalen gewählten Speicherstelle in einem ersten Datenprozessorspeicher und eine Einrichtung zum Einschreiben von Daten in eine abhängig von den zweiten umgesetzten Adressensteuersignalen gewählten Speicherstelle in einem zweiten Datenprozessorspeicher.

Generell sieht die Erfindung eine verbesserte Einrichtung zur Datenübertragung zwischen peripheren Prozessoren vor, die einen oder mehrere direkte Datenwege zwischen den Datenspeichern der peripheren Prozessoren beinhaltet, so daß die Notwendigkeit einer Datenübertragung zwischen Jedem peripheren Prozessor und dem Hauptprozessor vermieden wird. Eine Verringerung der Datenübertragungszeit wird dadurch erzielt, daß alle Datenübertragungen zwischen den Datenspeichern der peripheren Prozessoren gleichzeitig ausgeführt werden. Dies geschieht dadurch, daß

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gemeinsame Adressensteuersignale und Zeitsteuerungssignale gleichzeitig allen Übertragungseinheiten der peripheren Prozessoren zugeführt werden. Während der Übertragung wird eine Datenneuordnung dadurch erreicht, daß die gemeinsamen Adressensteuersignale in die tatsächlichen Adressen umgeordnet werden, die in jedem Datenspeicher von peripheren Prozessoren benutzt werden. Eine anpassungsfähige Neuordnung wird dadurch erzielt, daß eine getrennte Adressenumordnung (mapping) zum Lesen und Schreiben verwendet wird. Durch den Einsatz eines bedingten Schreibsteuermerkmals kann eine unterschiedliche Anzahl von Wörtern zu jedem Datenspeicher eines peripheren Prozessors übertragen werden. Eine vorläufige Verarbeitung der übertragenen Daten wird durch Einschaltung von Arithmetik- und Logikschaltungen in den Datenweg sowie unter Steuerung der Bauteile für die Adressenumordnung erreicht. Dies gibt die Möglichkeit, übertragene Daten mit konstanten Informationen zu kombinieren, die Wort für Wort gespeichert sind, oder mit Daten, die von einer anderen Quelle in einem peripheren Prozessor übertragen werden. Von einem peripheren Prozessor zu verarbeitende Daten können aus mehreren anderen Quellen in peripheren Prozessoren Wort für Wort mittels einer Auswahleinrichtung assembliert werden.

Mit der vorliegenden Erfindung wird eines der Probleme beim Stand der Technik dadurch gelöst, daß eine Datenverarbeitung bei der Übertragung von Daten stattfindet, wodurch die vom

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periphereh Prozessor auszuführende Verarbeitung vereinfacht wird. Außerdem wird eine flexible Datenneuordnung ermöglicht, die die Verarbeitung durch die peripheren Prozessoren weiter vereinfacht. Diese zusätzliche Verarbeitung erfolgt ohne zusätzlichen Aufwand an Verarbeitungszeit, da sie während der für die Datenübertragung erforderlichen Zeit stattfindet.

Nachfolgend wird die Erfindung an Hand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 das Blockschaltbild einer Rechneranlage nach der Erfindung;

Fig. 2 Einzelheiten einer gemeinsamen Steuerschaltung zur Steuerung der Datenübertragung zwischen den Übertragung seinheiten von peripheren Prozessoren;

Fig. 3 ein Ausführungsbeispiel einer Ubertragungseinheit eines peripheren Prozessors und des Datenspeicherabschnittes eines zugeordneten peripheren Prozessors,

In Fig. 1 ist das Gesamtblockschaltbild einer Rechneranlage mit mehreren Prozessoren entsprechend einem Ausführungsbeispiel der Erfindung dargestellt. Ein Hauptprozessor 10 wird hinsichtlich seiner Datenverarbeitungsfunktionen durch periphere Prozessoren (PP-Einheiten) PP 1, PP 2 und PP M unterstützt. Die Gesamtzahl der in einem bestimmten Anwendungsfall tatsächlich benutzten PP-Einheiten hängt von den Datenverarbei-

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tungsschritten ab, für die die PP-Einheiten zweckmäßig zur Beschleunigung der Gesamtdatenverarbeitung durch den Hauptprozessor 10 benutzt werden können. Jedem peripheren Prozessor ist eine PP-Ubertragungseinheit 30, 31 bzw. 32 zugeordnet. Jeder periphere Prozessor verarbeitet die von links ankommenden Daten, und die teilweise verarbeiteten Daten werden nach rechts zum nächstfolgenden peripheren Prozessor für den als nächstes auszuführenden Verarbeitungsschritt übertragen.

Entsprechend dem vereinfachten Blockschaltbild gemäß Fig. 1 überträgt der Hauptprozessor Daten an eine lineare Folge von PP-Einheiten. Die Daten werden jedem Prozessor nacheinander zugeführt und das Ergebnis wird zum Hauptprozessor zurückgegeben. Wie die Erläuterung der Fig. 3 zeigen wird, ist die vorliegende Erfindung nicht auf einen streng sequentiellen, linearen Datenverarbeitungsweg beschränkt. Im Rahmen der Erfindung können einem peripheren Prozessor Eingangssignale von einer beliebigen Anzahl weiterer peripherer Prozessoren zugeführt oder Ausgangssignale an diese abgegeben werden, und zwar je nach Bedarf im Hinblick auf die gewünschten Datenverarbeitungsfunktionen. Eine lineare Folge ist lediglich zur Vereinfachung der Darstellung angegeben und stellt lediglich eine von vielen zweckmäßigen Anordnungen im Rahmen der Erfindung dar.

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Der periphere Prozessor 1 ist typisch für die peripheren Prozessoren, die hier betrachtet werden. Jeder der anderen peripheren Prozessoren gemäß Fig. 1 besitzt einen ähnlichen inneren Aufbau, wobei jedoch die Einzelheiten aus Gründen der Klarheit weggelassen worden sind. Der periphere Prozessor 1 beinhaltet den Prozessor selbst und einen Datenspeicher. Ein Prozessor, und zwar entweder ein Hauptprozessor oder ein peripherer Prozessor, kann mit Hilfe einer verdrahteten Logik aufgebaut sein, eine einzelne großintegrierte Schaltung umfassen oder aus einem Mikrocomputer mit einem Festwertspeicher zur Aufnahme der Befehle bestehen. Der Datenspeicher ist in typischer Weise ein Schreib-Lese-Speicher mit beliebigem Zugriff. Der periphere Prozessor 1 verarbeitet die im Datenspeicher stehenden Daten, führt die durch den jeweiligen Anwendungsfall verlangte Datentransformation aus und legt die Ergebnisse im Datenspeicher ab.

Nach Beendigung der Verarbeitung durch alle peripheren Prozessoren werden die verarbeiteten Daten gleichzeitig aus dem Datenspeicher jedes peripheren Prozessors zum Datenspeicher des nächstfolgenden peripheren Prozessors zur Durchführung des nächsten Verarbeitungsschrittes übertragen. Die Übertragungseinheit 30 des peripheren Prozessors 1, die einige oder alle der Merkmale gemäß Fig. 3 beinhalten kann, steuert die geordnete Datenübertragung zwischen dem Datenspeicher des peripheren Prozessors 1 und seinen Nachbarn. Die Übertragungseinheit 31 des peripheren Prozessors 2, die gegenüber der

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Übertragungseinheit 30 unterschiedliche Merkmale besitzen kann, steuert die geordnete Datenübertragung zwischen dem Datenspeicher des peripheren Prozessors 2 und seinen Nachbarn.

Adressen- und Steuersignale werden Jeder Übertragungseinheit durch die in Fig. 2 im einzelnen dargestellte gemeinsame Steuerung 20 zugeführt. Nach der Beendigung der Aufgaben durch alle peripheren Prozessoren veranlasst der Hauptprozessor 10 die gemeinsame Steuerung 20, mit der Übertragung zu beginnen.

Man beachte, daß die von der gemeinsamen Steuerung 20 gelieferten Steuersignale im Rahmen der vorliegenden Erfindung auch vom Hauptprozessor 10 direkt geliefert werden könnten. Die gemeinsame Steuerung 20 stellt die Steuersignale für Datenübertragungen Wort für Wort zur Verfügung und arbeitet unabhängig, nachdem sie vom Hauptprozessor 10 in Betrieb gesetzt worden ist. Auf diese Weise kann der Hauptprozessor 10 sich anderen Aufgaben zuwenden, während die Datenübertragung ausgeführt wird. Alternativ kann der Hauptprozessor 10 eine Wortfür-Wort-Folge von Steuersignalen an die peripheren Prozessoren liefern, so daß die Gesamteinrichtung auf Kosten einer größeren zeitlichen Beanspruchung des Hauptprozessors vereinfacht wird.

In gleicher Weise kann im Rahmen der Erfindung die gemeinsame Steuerung 20 für jede Übertragungseinheit verdoppelt werden,

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um eine erhöhte Zuverlässigkeit zu erzielen.

Fig. 2 zeigt eine gemeinsame Steuerschaltung zur Abgabe von Adressen- und Steuersignalen an alle Übertragungseinheiten der peripheren Prozessoren abhängig von Anforderungen des Hauptprozessors, Informationen von einem peripheren Prozessor zum jeweils nächsten zu übertragen. Der Hauptprozessor leitet den Vorgang durch Lieferung eines Signals auf der Leitung ein, das das Steuer-Flip-Flop 120 einstellt. Am Ende der Arbeitsvorgänge der Schaltung gemäß Fig. 2 wird ein Übertragungsendesignal auf der Leitung 110 erzeugt, das zum Hauptverarbeiter zurückgegeben wird und das Flip-Flop 120 zurückstellt.

Während die gemeinsame Steuerschaltung aktiv ist, liefert die Leitung 130 ein Übertragungs-im-Gang-Signal, das zu allen Übertragungseinheiten der peripheren Prozessoren gegeben wird, von denen eine in Fig. 3 dargestellt ist. Dieses Signal betätigt ein UND-Gatter 150, um Taktsignale vom Taktgeber 140 durchzulassen, die das Flip-Flop 160 abwechselnd in den Einstell- und Rückstellzustand kippen. Dadurch werden abwechselnd auftretende Lese- und Schreibsignale auf den Ausgangsleitungen 170 bzw. 180 erzeugt. Das Lesesignal wird durch die Verzögerungsschaltung 190 verzögert, so daß ein Lastpufferregistersignal erzeugt wird.

Das Lesesignal wird außerdem zur Vorwärtsschaltung des Adressen-

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Zählerregisters 105 und zur Rückwärtsschaltung des Wortzählerregisters 106 verwendet. Jeder Übertragungseinheit der peripheren Prozessoren werden k Adressensignale vom Adressenzählerregister 105 und die Lese-, Schreib- und Lastpufferregistersignale zugeführt. Das Adressenzählerregister 105 wird durch den Hauptprozessor auf eine zweckmäßige Anfangsstartadresse voreingestellt, die der Rückstellzustand mit nur Null-Werten sein kann. Das Wortzählerregister 106 wird mit einer Anzahl von Wortübertragungen voreingestellt, die in den Übertragungseinheiten der peripheren Prozessoren durchgeführt werden sollen. Wie in Verbindung mit dem Speicher für die bedingte Schreibsteuerung gemäß Fig. 3 noch genauer erläutert werden soll, kann die Anzahl der von jeder Übertragungseinheit übertragenen (geschriebenen) Wörter unterschiedlich und kleiner als der Zählwert sein, der in das Wortzählerregister 106 gegeben wird. Der Detektor 107 stellt fest, daß das Wortzählerregister 106 auf den Zustand mit nur Null-Werten rückwärts geschaltet worden ist. Die Datenübertragung in den Übertragungseinheiten der peripheren Prozessoren ist dann vollständig, und es wird ein Ausgangssignal auf der Leitung 110 erzeugt, das die Vervollständigung im Hauptprozessor anzeigt.

Fig. 3 zeigt den Datenspeicherabschnitt eines peripheren Prozessors mit der zugeordneten Übertragungseinheit. Bei einem gegebenen Anwendungsfall der vorliegenden Erfindung kann eine

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Anzahl von peripheren Prozessoren vorhanden sein, die je ihren eigenen Speicher und ihre eigene Übertragungseinheit besitzen.

Der Prozessorspeicher 200 ist der Datenspeicher für den peripheren Prozessor. Daten werden durch die Übertragungseinheit in den Prozessorspeicher 200 zur Verarbeitung übertragen. Das Ergebnis der Verarbeitung durch den peripheren Prozessor verbleibt im Speicher 200, um unter Steuerung der Übertragungseinheit zum nächsten peripheren Prozessor in der Folge übertragen zu werden, damit die gewünschte Gesamtverarbeitung durchgeführt werden kann.

Der periphere Prozessor erlangt einen Zugriff zum Speicher über die N Datenleitungen 205. Über Signale auf den Leitungen 201 bis 205 kann der periphere Prozessor beliebige Speicherstellen im Prozessorspeicher 200 für Verarbeitungszwecke adressieren.

Der Zugriff zum Speicher 200 durch den peripheren Prozessor wird durch UND-Gatter 206, 207, 208, 209 und 210 gesteuert. Diese Gatter werden beim Auftreten eines Übertragung-im-Gang-Signals auf der Leitung 211 gesperrt, das während derjenigen Zeit, zu der die gemeinsame Steuerschaltung gemäß Fig. 2 aktiv ist, durch den Inverter 212 invertiert wird. Dadurch wird eine Störung der jeweiligen Übertragungseinheit durch den peripheren Prozessor während der Übertragung von Daten verhindert.

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Ein Zugriff zum Prozessorspeicher 200 erlangt die Übertragungseinheit über UND-Gatter 220, 221, 222 und 223. Diese stellen N Datenleitungen, K Adressenleitungen sowie ein Lese- und ein bedingtes Schreibsteuersignal zur Verfügung, die mit entsprechenden Signalen an den UND-Gattern 206 bis 209 durch eine logische ODER-Funktion verknüpft werden. Die Gatter 220 bis 223 werden durch das Übertragung-im-Gang-Signal betätigt, das auf der Leitung 24 während derjenigen Zeit erscheint, zu der die Übertragungseinheit unter der aktiven Steuerung der gemeinsamen Steuerschaltung gemäß Fig. 2 steht.

Jeder Speicher 283, 282, 251, 270, 281 und 280 kann eine binäre Informationstabelle üblicher Konstruktion sein, beispielsweise ein Festwertspeicher (ROM). Einer oder mehrere dieser Speicher können bei einer bestimmten Datenverarbeitungsanwendung weggelassen werden.

Es soll Jetzt die Betriebsweise der Übertragungseinheit eines peripheren Prozessors beschrieben werden.

Der Hauptzweck der Übertragungseinheit besteht darin, Daten aus einem vorhergehenden peripheren Prozessor in den Prozessorspeicher 200 zu schreiben, während Daten vom Prozessorspeicher 200 zum nächsten Speicher übertragen werden. Das Übertragungim-Gahg-Signal auf der Leitung 211 isoliert den peripheren Prozessor vom Prozessorspeicher 200 auf die oben beschriebene

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Weise. Von der gemeinsamen Steuerschaltung gemäß Fig. 2 wird zusammen mit K Adressensignalen eine Folge von Lese-, Lastpufferregister- und Schreibsignalen an die Übertragungseinheit gegeben.

Die gemeinsame Steuerschaltung nach Fig. 2 gibt ein gemeinsames Adressensteuersignal auf die K Adressenleitungen 250. Diese Adresse wird im Leseadressen-Einordnungsspeicher 251 in ein umgesetztes Adressensteuersignal für den Prozessorspeicher 200 übersetzt, und aus dieser Adresse sollen Daten dann tatsächlich gelesen werden. Die umgesetzte Adresse wird mittels des durch die gemeinsame Steuerschaltung erzeugten Lesesignals über das UND-Gatter 252 geführt, läuft über das ODER-Gatter 253 und wird dann über das UND-Gatter 221 zu den Adressierleitungen des Prozessorspeichers 200 geführt. Das Lesesteuersignal wird ebenfalls über die Leitung 256 und das UND-Gatter 222 geführt, um den Prozessorspeicher 200 zu veranlassen, den Inhalt des adressierten Datenwortes auf die Ausgangsleitung 260 zu geben, die zum Pufferregister 261 führt. Die Daten werden durch das auf der Leitung 262 erscheinende Lastpufferregister-Steuersignal in das Pufferregister 261 geladen. Die Verzögerung 190 in Fig. 2 stellt den Synchronismus zwischen dem Erscheinen der Daten und des Lastpufferregister-Steuersignals sicher.

Das Ausgangssignal des Pufferregisters 261 durchläuft die

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Arithmetik- und Steuereinheit 265 unverändert zur Ausgangsleitung 266 und wird dort zum Eingang weiterer peripherer Prozessoren übertragen. Gleichzeitig erscheinen Daten von der Übertragungseinheit eines vorhergehenden peripheren Prozessors auf den N Datenleitungen 254. Diese Daten werden unverändert über die Arithmetik- und Logikeinheit 255 sowie über das UND-Gatter 220 zu den Datenleitungen des Prozessorspeichers 200 geführt.

Abhängig von den Lese-, Lastpufferregister-, Übertragung-im-Gang- und Adressensignalen, die von der gemeinsamen Steuerschaltung zu jeder Übertragungseinheit in der Anlage gegeben werden, hat jede Übertragungseinheit jetzt ein Ausgangswort zwischengespeichert, das aus ihrem jeweiligen Datenspeicher gelesen worden ist. Dieses zwischengespeicherte Datenwort wird jetzt an die Eingangsleitungen der nachfolgenden Übertragungseinheit angelegt. Man beachte, daß das zwischengespeicherte Datenwort jedes peripheren Prozessors aus einer anderen Speicherstelle in jedem peripheren Prozessor gelesen sein kann. Obwohl jede Übertragungseinheit die gleichen Adressiersignale über ihre jeweiligen K Adressenleitungen 250 empfangen hat, ändert der Leseadressen-Einordnungsspeicher 200 in typischer Weise diese Adresse in eine tatsächliche Adresse des jeweiligen Prozessorspeichers 200, die von denen in anderen Übertragungseinheiten verschieden ist.

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Nach dem Auftreten der Lese- und Lastpufferregister-Steuersignale erzeugt die gemeinsame Steuerschaltung ein Schreibsteuersignal. Das Adressenzählerregister 105 ist noch nicht geändert worden, so daß die K Adressenleitungen 250 die gleiche Adresse zum Schreibadressen-Einordnungsspeicher 270 übertragen. Der Speicher 270 erzeugt eine umgesetzte Adresse, die über das UND-Gatter 271 (das durch das Schreibsteuersignal betätigt worden ist), das ODER-Gatter 253 und das UND-Gatter 221 geführt wird, um eine neue umgesetzte Adresse für den Prozessorspeicher 200 bereitzustellen. Das Schreibsteuersignal für den Prozessorspeicher 200 wird durch das UND-Gatter 223 geliefert, das durch das Übertragung-im-Gang-(Leitung 224), Schreib- (Leitung 285) und Schreibzulassungs- (Leitung 286) Steuersignal betätigt wird. Das Schreibzulassungs-Steuersignal soll später erläutert werden. Diese Signale veranlassen den Prozessorspeicher 200, die auf den Dateneingangsleitungen von der vorhergehenden Ubertragungseinheit erscheinenden Daten in die durch die umgesetzte Adresse bezeichnete Speicherstelle einzuschreiben.

Auf diese Weise werden während des Schreibabschnitts des Lese/Schreibzyklus Daten im Pufferregister 261 jeder vorhergehenden Ubertragungseinheit in den Prozessorspeicher 200 in eine Speicherstelle eingeschrieben, die durch den Schreibadressen-Einordnungsspeicher 270 bestimmt wird. Wie im Fall des Leseadressen-Einordnungspeichers 251 kann der Inhalt des

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Schreibadressen-Einordnungsspeichers 270 für jede nachfolgende Übertragungseinheit verschieden sein. Obwohl also die K Adressenleitungen 250 die gleiche Adresse zu jeder Übertragungseinheit geben, können die Leseadresse und die Schreibadresse in einer Übertragungseinheit verschieden sein und beide können sich von denen aller anderen Ubertragungseinheiten unterscheiden.

Die K Adressenleitungen 250 führen außerdem zum Bedingungsschreibsteuerspeicher 281, der ein einzelnes Informationsbit für jede adressierte Speicherstelle enthält. Dieses Informationsbit wirkt als Zulassungsbit für die Steuerung beim Einschreiben in die adressierte Adresse. Das Zulassungsbit wird auf die Leitung 286 gegeben und betätigt das Gatter 223, um ein bedingtes Schreibsteuersignal an den Prozessorspeicher 200 während des Schreibabschnittes des Lese/Schreibzyklus zu liefern, während eine Übertragung im Gange ist.

Das durch den Speicher 281 verwirklichte Merkmal gibt die Möglichkeit, daß eine gegebene Übertragungseinheit eine kleinere Zahl von Wörtern in ihren zugeordneten Prozessorspeicher als die Gesamtzahl von Lese/Schreibzyklen schreibt, die die gemeinsame Steuerschaltung ausgibt. Auf diese Weise ist eine Übertragungseinheit an eine lange Folge von Lese/Schreibzyklen angepasst, die nur eine kleinere Zahl von Zyklen benötigt, da weniger Daten zu übertragen sind.

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Die K Adressenleitungen 250 führen außerdem zum Ausgangs-Arithmetik-Logikeinheit-Steuer speicher 280, der für jede adressierte Speicherstelle zwei Felder mit mehreren Bits enthält, die auf den P Steueradern 290 und den N Datenleitungen 291 ausgegeben werden. Die Ausgangssignale auf den Leitungen 290 steuern die Funktion, die die Arithmetik-Logikeinheit (ALU) 265 mit den Eingangsdaten vom Pufferregister 261 ausführen soll. Die Ausgangssignale auf den Leitungen 291 dienen als zweite Dateneingangssignale für die Arithmetik-Logikeinheit 265. Diese Einheit führt eine arithmetische oder logische Funktion unter Kombination der beiden Dateneingangssignale auf die durch die Steuerleitungen angegebene Weise aus und gibt das Ergebnis auf die Ausgangsleitungen 266.

Das durch den Speicher 280 und die Arithmetik-Logikeinheit 265 verwirklichte Merkmal gibt die Möglichkeit, zusätzliche Datenverarbeitungsfunktionen mit den im Prozessorspeicher 200 gespeicherten Daten auszuführen, während sie nach außen übertragen werden. Es werden Verarbeitungsfunktionen ermöglicht, die unter Umständen einen zweiten Operanden erfordern, beispielsweise Verschiebe-, Rotier-, Maskier-, Arithmetik- und andere Funktionen.

Die K Adressenleitungen 250 führen außerdem zum I/M-Wählsteuerspeicher 283, der für jede adressierte Speicherstelle ein Mehrbitfeld der Länge logpM enthält (es wird angenommen,

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daß M eine Potenz von 2 ist), wobei M die Anzahl von Eingängen mit je N Leitungen zur I/M-Wählschaltung 284 ist. Die logpM-Steuerleitungen veranlassen die I/M-Wählschaltung 284, die Eingangssignale auf der gewählten Gruppe von Eingangsleitungen zur Arithmetik-Logikeinheit 255 zu übertragen.

Das durch den Speicher 283 und die I/M-Wählschaltung 284 verwirklichte Merkmal gibt die Möglichkeit, Dateneingangssignale von M verschiedenen Übertragungseinheiten zur Speicherung im Prozessorspeicher 200 ineinander zu schieben. Demgemäß kann beispielsweise das Wort 1 ein Eingangssignal vom peripheren Prozessor 5 sein, das Wort 2 from Prozessor 7 und so weiter, wie dies jeweils zur Verwirklichung der gewünschten Datenkombination für einen gegebenen Verarbeitungsschritt erforderlich ist.

Die K Adressenleitungen 250 führen außerdem zum Eingangs-Arithmetik-Logikeinheit-Steuerspeicher 282, der ein einzelnen Mehrbitfeld für jede adressierte Speicherstelle aufweist, welches auf den P Steueradern zur Arithmetik-Logikeinheit 255 ausgegeben wird. Dieses Ausgangssignal steuert die Funktion, die die Arithmetik-Logikeinheit 255 mit Eingangsdaten von den N Datenleitungen 254 und den N Datenleitungen von der I/M-Wählschaltung 284 ausführen soll. Die Arithmetik-Logikeinheit 255 führt eine arithmetische oder logische Funktion unter Kombination der beiden Dateneingangssignale auf die durch die

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Steueradern angegebene Weise aus und gibt das Ergebnis auf Ausgangsleitungen, die zum UND-Gatter 220 und zum Eingang des Prozessorspeichers 200 führen.

Das durch den Speicher 282 und die Arithmetik-Logikeinheit 255 verwirklichte Merkmal gibt die Möglichkeit, zusätzliche Datenverarbeitungsfunktionen mit Daten auszuführen, die als Eingangsdaten zur Übertragungseinheit kommen, bevor sie im Prozessorspeicher 200 abgelegt werden. Es werden Verarbeitungsfunktionen ermöglicht, die arithmetische oder logische Kombinationen von Daten aus zwei unterschiedlichen Datenströmen von unterschiedlichen peripheren Prozessoren erfordern.

Bei dem hier beschriebenen Ausführungsbeispiel ist ein Zugriff zum Prozessorspeicher 200 durch den peripheren Prozessor während der Datenübertragung gesperrt. Dies ergibt sich aus der beschriebenen Einwirkung des Inverters 212 und der UND-Gatter 206 bis 210. Dieses Merkmal ist lediglich zur Vereinfachung der Darstellung erläutert worden und soll keine Einschränkung hinsichtlich des Schutzumfanges bedeuten. Bei anderen Ausführungsbeispielen kann ein verschachtelter Zugriff zum Prozessorspeicher 200 durch den peripheren Prozessor und die Übertragungseinheit vorgesehen sein. Die Verarbeitung im peripheren Prozessor kann daher abwechselnd mit der Datenübertragung erfolgen, so daß die Leerlaufzeit des peripheren Prozessors verringert und die Ausnutzung der Schaltungen auf Kosten zusätzlicher Kompliziertheit verbessert werden.

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Claims

BLUMBACH · WESER . BERGEN · KRAMER

ZWIRNER - HIRSCH · BREHM

OQ1Q571

- PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN £0 1*20/

Patentconsult Radeckesttaße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsult

Western Electric Company, Incorporated Pirz, F.C.

Broadway

New York, N.Y. 10038, U.S.A.

Patentansprüche

QJ Datenverarbeitungsanlage mit mehreren Prozessoren, die einen Hauptprozessor (Fig. 1: 10) und eine Vielzahl von peripheren Prozessoren (PP-.. .PP») aufv/eist, welche von dem Hauptprozessor gesteuert werden und je einen Datenspeicher enthalten,

gekennzeichnet durch eine Quelle (Fig. 2: 105) für Adressensteuersignale (K),

eine Einrichtung (Fig. 3: 251) zur Einordnung der Adressensteuersignale in erste umgesetzte Adressensteuersignale,

eine Einrichtung (270) zur Einordnung der Adressensteuersignale in zweite umgesetzte Adressensteuersignale, eine Einrichtung (222) zum Lesen von Daten aus einer abhängig von den ersten umgesetzten Adressensignalen gewählten Speicherstelle in einem ersten Datenprozessorspeicher (200 von PP₁),

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München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. · H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing. Dr.jur. · G. Zwirner Dipl.-Ing. Dipl.-W.-Iog.

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und eine Einrichtung (223) zum Einschreiben von Daten in eine abhängig von den zweiten umgesetzten Adressensteuersignalen gewählten Speicherstelle in einem zweiten Datenprozessorspeicher (200 von PPp).
2. Datenverarbeitungsanlage nach Anspruch 1, gekennzeichnet durch eine Einrichtung (281), die unter Ansprechen auf die Adressensteuersignale selektiv das Einschreiben in die Speicherstelle in den zweiten Datenprozessorspeicher sperrt«
3. Datenverarbeitungsanlage nach Anspruch 1, gekennzeichnet durch eine Einrichtung (280 oder 282), die unter Ansprechen auf die gemeinsamen Adressensteuersignale Logiksteuersignale erzeugt, und eine Einrichtung (265 bzw. 255)» die unter Ansprechen auf die Logiksteuersignale gewählte logische Operationen mit den Lese- oder Schreibdaten ausführt.
4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß die Einrichtung (265) zur Ausführung von logischen Operationen die Lesedaten mit gewählten konstanten Informationsdaten kombiniert.

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5. Datenverarbeitungsanlage nach Anspruch 3, gekennzeichnet durch eine Einrichtung (283, 284), die zu unterschiedlichen Zeitpunkten Daten aus unterschiedlichen peripheren Prozessoren zum Einschreiben in die Speicherstelle auswählt,
6. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (255) zur Ausführung von logischen Operationen Daten aus unterschiedlichen Prozessoren kombiniert, die zu einem gegebenen Zeitpunkt gewählt werden.

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