DE2851111B1 - Zweidimensionale Analog-Speicheranordnung - Google Patents

Description

Stand der Technik

Aus der DE-OS 26 28 737 und einem Aufsatz in der Zeitschrift »Funkschau«, 1977, Seiten 758 bis 762 ist ein System bekannt, durch das auf dem Bildschirm eines Fernsehempfängers innerhalb des gezeigten Bildes eines gewählten ersten Programmes ein Vollbild eines gewählten zweiten Programmes sichtbar gemacht werden kann. Hierzu dienen im wesentlichen einige zusätzliche hochintegrierte Schaltungen, deren einer Typ für die temporäre Speicherung des Bildes des gewählten zweiten Programms und deren anderer Typ der Zeitsteuerung dieser Anzeige dient. Dabei wird das Helligkeitssignal des Bildes des zweiten Programms, des sogenannten Kleinbildes, halbbildweise abwechselnd in die beiden Teilspeicher der Analog-Speicheranordnung eingeschrieben und ausgelesen. Das Einschreiben geschieht in Phase mit dem empfangenen Kleinbild-Sender, das Lesen dagegen mit etwa vierfach erhöhter Geschwindigkeit zu derjenigen Zeit, in der das kleine Bild wiedergegeben wird.

Aufgabe

Es hat sich nun gezeigt, daß die durch die Herstellung der beiden Teilspeicher als jeweils eigene integrierte Schaltung bedingten Schwankungen von deren elektrischen Eigenschaften zu sichtbaren Störungen des gezeigten Kleinbildes führen, da die gezeigten beiden Halbbilder jeweils elektrisch unterschiedliche Teilspeicher durchlaufen müssen. Eine vom Erfinder in Erwägung gezogene Behebung dieses Nachteils besteht darin, die beiden Teilspeicher hinsichtlich ihrer elektrischen Eigenschaften entsprechend auszumessen und sozusagen zu »paaren«, was jedoch aufgrund der Größe des Halbleiterchips dieser Teilspeicher auf Schwierig- J5 keiten stoßen kann. Eine andere vom Erfinder in Erwägung gezogene Behebung dieses Nachteils besteht darin, bei der Herstellung der Teilspeicher, die bekanntlich auf einer Halbleiterplatte von 7,5 bis 12,5 cm Durchmesser erfolgt, immer zwei nebeneinanderliegende Teilspeicher in dieser räumlichen Zuordnung zu belassen und in einem gemeinsamen Gehäuse anzuordnen. Auch diese Maßnahme erweist sich jedoch als mehr oder weniger ungeeignet, da auch nebeneinanderliegende Halbleiterchips noch unterschiedliche elektrische Daten aufweisen können.

Die Aufgabe der in den Ansprüchen niedergelegten Erfindung besteht daher darin, eine monolithisch mit Isolierschicht-Feldeffekttransistoren integrierte, zweidimensionale Analog-Speicheranordnung anzugeben, bei der die erwähnten Nachteile nicht mehr auftreten. Dies gelingt nach der der Erfindung zugrundeliegenden Erkenntnis dadurch, daß die beiden Halbbilder des Kleinbildes nicht abwechselnd zwei Teilspeicher durchlaufen müssen, sondern dadurch, daß sie immer nur die entsprechend der Erfindung ausgebildete Analogspeicheranordnung durchlaufen müssen. Dabei ergibt sich durch den Wegfall der zweiten Längskette des einen Teilspeichers und den Wegfall der ersten Längskette des anderen Teilspeichers und trotz der Anordnung der Setzstufe auf dem Halbleiterchip der Analog-Speicheranordnung eine Verkleinerung der Fläche des Halbleiterchips gegenüber der Gesamtfläche der beiden bekannten Teilspeicher. Außerdem ergibt sich durch die Einbeziehung der Setzstufe in den Halbleiterchip eine Reduzierung der Zahl der äußeren Anschlüsse sowohl gegenüber der Summe der Anschlüsse der beiden Teilspeicher als auch gegenüber der Anschlußzahl eines einzelnen Teilspeichers; die Zahl der äußeren Anschlüsse der Analog-Speicheranordnung ist um eins kleiner als die eines Teilspeichers.

Darstellung der Erfindung - -; ■

Die .Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert.

F i g. 1 zeigt zum Teil schematisch das Schaltbild eines bekannten Teilspeichers; ' '

F i g. 2 zeigt das Schaltbild eines zur Steuerung des Teilspeichers nach F i g. 1 verwendeten, bekannten Schieberegisters;

F i g. 3 zeigt zum Teil schematisch das Schaltbild eines Ausführungsbeispiels der Analog-Speicheranordnung nach der Erfindung;

F i g. 4 zeigt das Schaltbild eines Ausführungsbeispiels des bei der Erfindung verwendeten Schieberegisters und der Setzstufe; und

Fig.5 zeigt verschiedene Signalverläufe innerhalb der F i g. 4.

Fig. 1 zeigt das Schaltbild eines bekannten Teilspeichers. Es handelt sich dabei um eine nach dem Prinzip der Ladungsverschiebeschaltungen aufgebaute Verzögerungsschaltung. Zu den Ladungsverschiebeschaltungen gehören einerseits die sogenannten Eimerkettenschaltungen und andererseits die ladungsgekoppelten Schaltungen. Der Teilspeicher nach Fig. 1 ist iiach dem Prinzip der Eimerkettenschaltungen aufgebaut, die eine Vielzahl von gleichartigen Stufen aufweisen, die jeweils aus einem Transistor T... und einem zwischen dessen Steueranschluß und dessen Kollektoranschluß liegenden Kondensator C bestehen und derart hintereinandergeschaltet sind, daß der Kollektoranschluß des einen mit dem Emitteranschluß des nächstfolgenden Transistors verbunden ist, wobei die Steueranschlüsse der geradzahligen Transistoren vom einen Teil eines rechteck- oder trapezförmigen Taktsignals und die Steueranschlüsse der ungeradzahligen Transistoren von einem zweiten Teil des rechteck- oder trapezförmigen Taktsignals gesteuert sind. Die beiden Teile des Taktsignals sind gleichfrequent und so einander zugeordnet, daß die wirksamen Impulse des einen Teils in den Lücken zwischen den wirksamen Impulsen des anderen Teils liegen.

Eimerkettenschaltungen können sowohl aus diskreten Bauelementen aufgebaut werden als auch in Form integrierter Schaltungen realisiert werden. Dabei können als Transistoren sowohl bipolare als auch Feldeffekt-Transistoren verwendet werden, wobei im letzteren Fall insbesondere Isolierschicht-Feldeffekttransistoren von Vorteil sind, also zur Integrierung die sogenannte MOS-Technik angewendet wird. Der Teilspeicher nach F i g. 1 besteht aus solchen Isolierschicht-Feldeffekttransistoren, wobei hierfür entweder P-Kanal- oder N-Kanal-Transistoren verwendet werden können, je nach dem, welche Integrationstechnologie oder welche Spannungspolarität für den speziellen Anwendungsfall am geeignetsten erscheinen. Ebenso können Feldeffekt-Transistoren vom Anreicherungsoder vom Verarmungstyp angewendet werden.

In Fig. 1 sind u.a. die Transistoren TO, Ti, T2, T3, Γ4, T5, T(2m-4), T{2m-3), T(2m-2), T{2m-\)und T(2m) gezeigt. Diese Transistoren sind mit den zugehörigen Kondensatoren C in der oben geschilderten Art verknüpft und hintereinandergeschaltet. Die ungeradzahligen Transistoren Ti, T3, T(2m-3), T(2m—l) sind mit ihren Steuerelektroden an das erste Taktsignal FIl des ersten Taktsignalpaars FIl, F12

geschaltet und die geradzahligen Transistoren 7*0, T2, Γ 4, f(2m-4), T(2m-2), T(2m) mit ihren Steuerelektroden an· das zweite Taktsignal F12 des ersten Taktsignalpaars F 11,.F12.

Diese beiden Taktsignale FtI, F12 bestehen hinsichtlich ihres Zeitverlaufs aus einer rechteckförmigen und gleichfrequenten Spannung, die auf den Schaltungsnullpunkt bezogen ist, wobei die Amplitude des einen Taktsignals in der Lücke zwischen den wirksamen Impulsen des anderen Taktsignals liegt und umgekehrt- Hierbei kann jedes Taktsignal ein Tastverhältnis von 0,5 aufweisen, jedoch ist es auch möglich, ein von diesem Tastverhältnis abweichendes Tastverhältnis derart zu wählen, daß zwischen den wirksamen Impulsen der beiden Taktsignale Lücken auftreten, während derer beide Taktsignale null sind.

Das zu speichernde Signal wird dem Eingang E zugeführt, der mit dem gesteuerten Strompfad des Eingangstransistors TQ in Verbindung steht. Dieser Strompfad ist mit dem Eingangskondensator CO überbrückt, was gegenüber dem Anschluß des Eingangskondensators am Schaltungsnullpunkt die in der älteren Anmeldung P 28 13 606.3 geschilderten Vorteile hat.

Der letzte Transistor T(2m) dient dem gleichstrommäßigen Abschluß der Eimerkettenschaltung. Dabei ist der eine Anschluß des gesteuerten Strompfädes des Transistors T(2m) mit seiner Steuerelektrode verbunden.

Die erwähnten'Bauelemente bilden in F i g. 1 die erste Längskette L1. Ferner zeigt F i g. 1 die Querketten Q1, Q 2, Q (k-1), Q (k)und die zweite Längskette L 2.

An jedem geradzahligen Transistor der ersten Längskette L1, also den Transistoren T2, T4, T (2m-4), T(2m -2) ist eine Querkette von gleichartigen Stufen angeschlossen, nämlich die Querketten Q1, Q2, Q(k-X), Q(k). Jede Querkette enthält die gleiche Anzahl von π Stufen und bildet durch die Hintereinanderschaltung ihrer einzelnen Stufen jeweils eine Eimerkettenschaltung. Die Steuerelektroden der Transistoren gleicher Ordnungszahl η (η= 1, 2...) der k Querketten sind miteinander verbunden und führen zu einem Ausgang der Stufen gleicher Zahl η des Schieberegisters 5, das wegen der besseren geometrischen Anordnung in die beiden Teile S', 5" aufgeteilt ist. Die Transistoren der Querketten sind mit Doppelindizes bezeichnet, deren erster die Zahl π der entsprechenden Stufe und deren zweiter die Zahl k der entsprechenden Querkette angibt. Dabei ist die Richtung steigender η von der zweiten zur ersten Längskette gewählt, weil π auch die Stufenzahl des Schieberegisters S ist und darin die gesetzte Information vom Setzeingang SE aus in dieser Richtung durchläuft. Die Zählrichtung für η ist also entgegengesetzt zu der Richtung, mit der das zu speichernde Signal durch die Querketten verschoben wird.

Von den Transistoren der Querketten sind in F i g. 1 folgende vorhanden:

Querkette Qi:

Π,ί;Τ2,1; 7*3,1;

T(n-2,\);T(n-\,\)-T(n,i)
Querkette Q 2:

7*1,2; 7*2,2; 7*3,2;

T(n-2,2);T(n-l,2);T(n,2)
Querkette Q(k-i):

Querkette Q (k):

T(i,k);T(2,k);T(3,k);

T(n-2,k);T(n-\, k), T(n, k).

Die Ausgänge der einzelnen Querketten sind mit der zweiten Längskefte L 2 verbunden, die bezüglich ihres Aufbaus im wesentlichen mit dem Aufbau der ersten Längskette L 1 identisch ist. Die zweite Längskette L 2 enthält die Transistoren T3, 7*'4, 7"'5, T(2m-4),

ίο r'(2m-3), T'(2m-2), T\2m-1), T'(2m).

Die Ausgänge der einzelnen Querketten sind am Verbindungspunkt des gesteuerten Strompfades des jeweiligen ungeradzahligen Transistors mit seinem ·? zugehörigen Kondensator der zweiten Längskette L 2

\5 angeschlossen. So ist der Ausgang der Querkette Qi * mit dem zum ersten geradzahligen Transistor gehören- „ den Anschluß des Kondensators C2 verbunden, wobei allerdings der dem ersten geradzahligen Transistor T2 der ersten Längskette L1 entsprechende erste geradzahlige Transistor der zweiten Längskette L 2 nicht benötigt wird. Der Ausgang der zweiten Querkette Q 2, also der Transistor Γ1,2 liegt am Verbindungspunkt des gesteuerten Strompfades des Transistors 7M mit dem zugehörigen Kondensator und ebenso die entsprechenden Ausgänge der Querketten Q(k— 1), Q(k) mit den Transistoren T(i, k— 1), T(i,k) an den Transistoren T'(2m-4), T'(2m-2).

Zum gesteuerten Strompfad des Transistors T(2m— 1) ist der gesteuerte Strompfad des Transistors T (2m) in Serie geschaltet, dessen Drainelektrode an der konstanten Betriebsspannung Ub liegt, dessen Gateanschluß kapazitiv über den Kondensator C1 mit dem Taktsignal F21 verbunden ist. Zwischen dem Gateanschluß des Transistors T'(2m) und der konstanten Betriebsspannung Ub liegt ferner der als Diode geschaltete Transistor T"(2m), welche Eigenschaft dadurch erreicht wird, daß sein Gate- und sein Drainanschluß direkt miteinander verbunden sind und an der konstanten Betriebsspannung Ub liegen.

Am Verbindungspunkt der gesteuerten Strompfade des Transistors 7^(2/7?— 1) und des Transistors T'(2m) liegt der Gateanschluß des Ausgangstransistors T'"(2m), welcher Anschluß über den Kondensator C3 mit seinem Sourceanschluß, also dem Ausgang A verbunden ist. Diese Ausgangsschaltung entspricht dem älteren Vorschlag der Patentanmeldung P 28 24 466.8 und hat gegenüber der bekannten Ausgangsschaltung mit Sourcefolger die dort angegebenen Vorteile.

Die zweite Längskette L 2 wird vom zweiten Taktsignalpaar F21, F22 gesteuert, das hinsichtlich seiner Kurvenform mit der des Taktsignalpaars FIl, F12 identisch sein kann, jedoch demgegenüber eine höhere Frequenz aufweist.

Die bereits erwähnten Schieberegisterstufen 51, 52, 53, S(n-2), S(n-\), S(n) sind in Fig. 1 nur schematisch angedeutet. In F i g. 2 ist deren Aufbau ausführlicher dargestellt. Dieser Aufbau ist aus der eingangs genannten DE-OS 26 28 737 bekannt. Es handelt sich dabei um ein dynamisches Schieberegister, das zum Betrieb zwei nichtüberlappende Taktsignale * benötigt. Eine der in F i g. 2 gezeigten Stufen ist durch eine unterbrochene Linie umrahmt. In dieser Stufe befindet sich der erste Schalttransistor 45, der einerseits mit dem einen Ende seines gesteuerten Strompfades am Schaltungsnullpunkt und andererseits mit dessen anderem Ende mit dem gesteuerten Strompfad des zweiten Schalttransistors 46 verbunden ist, bei dem das freie Ende seines gesteuerten Strompfades am ersten

Taktsignaleingang 48 bzw. 48' liegt.

Der gesteuerte Strompfad des Koppeltransistors 43 führt vom Setzeingang SE zum Gateanschluß des zweiten Schalttransistors 46, der über den Kondensator 44 am Verbindungspunkt der beiden Schalttransistoren 45,46 liegt, der gleichzeitig den Ausgang der jeweiligen Stufe bildet. Die Gate-Anschlüsse des ersten Schalttransistors 45 und des Koppeltransistors 43 liegen am zweiten Taktsignaleingang 49 bzw. 49'.

Aufeinanderfolgende Stufen werden vom dritten Taktsignalpaar F31, F32 derart angesteuert, daß dem ersten Taktsignaleingang 48 und dem zweiten Taktsignaleingang 49' zweier benachbarter Stufen das Taktsignal F31 sowie dem zweiten Taktsignaleingang 49 und dem ersten Taktsignaleingang 48' derselben is benachbarten Stufen das Taktsignal F32 zugeführt sind. Mit anderen Worten wird also das dritte Taktsignalpaar F31, F32 aufeinanderfolgenden Stufen jeweils über Kreuz vertauscht zugeführt.

Die Wirkungsweise der Anordnung nach Fig.2 ist folgende:

Es sei angenommen, daß am Eingang SE der durch hohes Potential definierte binäre Zustand H anliegt. Dieser wird über den Koppeltransistor 43, der vom Taktsignal F32 leitend gesteuert ist, zum Gateanschluß des zweiten Schalttransistors 46 und zum Kondensator 44 weitergeleitet, so daß dieser aufgeladen wird. In der nächsten Taktsignalhalbperiode, in der am Taktsignaleingang 48 das Taktsignal F31 anliegt, ist somit durch den aufgeladenen Kondensator 44 der zweite Schalttransistor 46 leitend gesteuert, und das H-Potential gelangt uninvertiert zum Ausgang der Stufe 51. Das Ausgangssignal, also das Eingangssignal für die Transistoren 71, 1 bis 7(1, k), nimmt dabei den definierten Wert der Amplitude des Taktsignals F31 an.

Beim nächsten Halbtakt geht das Potential an diesem Ausgang zwangsweise auf den durch ein niederes Potential definierten L-Zustand, weil das an der Serienschaltung der beiden Schalttransistoren 45, 46 liegende Taktsignal F31 ebenfalls seinen L-Zustand annimmt und dadurch der erste Schalttransistor 45 bei gesperrtem zweitem Schalttransistor 46 geöffnet wird. In jeder Stufe folgt somit auf einen verschobenen H- bzw. L-Zustand ein L-Zustand.

Fig.3 zeigt ein Ausführungsbeispiel der Analog-Speicheranordnung nach der Erfindung. Das Schaltbild entspricht formal zwar weitgehend dem der Fig. 1, jedoch muß beachtet werden, daß die Querketten und das Schieberegister nunmehr die doppelte Stufenzahl 2/7 haben; überall, wo in Fig. 1 die Zahl π als Index vorkommt, kommt in F i g. 3 nunmehr die Zahl 2n als Index vor. Gegenüber F i g. 1 enthält somit das Ausführungsbeispiel der F i g. 3 die Schieberegisterstufen 5(2/3-2), 5(2/7-1), S(2n) und die Transistoren T(2n-2,1)); 7(2/2-2, 2); 7(2/3-2, Är-1), 7(2/3-2, k); 7(2/7-1), 1); 7(2/7-1, 2); 7(2/3-1, Ar-I); 7(2/7-1, k); 7(2/7,1); 7(2/7,2); 7(2/7, k-1); 7(2/3, k).

Ferner ist die Setzstufe SS mitintegriert, die dem Setzeingang SE des Schieberegisters vorgeschaltet ist und die aus dem einen Taktsignal F22 des zweiten Taktsignalpaars F21, F22 den Setzimpuls erzeugt. Sie enthält nach F i g. 4 die vier Transistoren 61, 62, 63, 64 von denen die gesteuerten Strompfade des ersten und zweiten bzw. des dritten und vierten einander parallelgeschaltet sind. Die eine Seite der Parallelschaltung des ersten und zweiten Transistors 61, 62 liegt zusammen mit dem Gateanschluß des zweiten Transistors 62 an derjenigen Taktphase F31 des dritten Taktsignalpaars F31, F32 mit der der zweite Schalttransistor 46 der ersten Schieberegisterstufe 51 verbunden ist. Die andere Seite der Parallelschaltung des ersten und zweiten Transistors 61, 62 liegt am Gateanschluß des dritten Transistors 63. Die eine Seite der Parallelschaltung des dritten und vierten Transistors 63,64 liegt zusammen mit dem Gateanschluß des ersten und dem Gateanschluß des vierten Transistors 64 an derjenigen Taktphase F22 des zweiten Taktsignalpaars F21, F22 mit der die erste Stufe (Transistor 7'3) der zweiten Längskette L 2 verbunden ist. Die andere Seite der Parallelschaltung des dritten und vierten Transistors 63,64 liegt am Setzeingang 5£des Schieberegisters S.

In Fig.4 ist ferner die nach der Erfindung vorgesehene erste Schieberegisterstufe 51 mit ihrem gegenüber der entsprechenden Stufe nach F i g. 1 erweiterten Aufbau gezeigt.

Hierzu enthält diese Stufe den aus dem Zusatz-Schalttransistor 47 und dem zugehörigen Lasttransistor 50 bestehenden Inverter, welche Transistoren, mit ihren gesteuerten Strompfaden in Serie geschaltet, zwischen dem Schaltungsnullpunkt und dem zweiten Taktsignaleingang 49 bzw. 49' angeordnet sind, an dem auch der Gateanschluß des Lasttransistors 50 liegt. Der Gateanschluß des Zusatz-Schalttransistors 47 liegt am Setzeingang SE und somit auch am einen Ende des gesteuerten Strompfads des Koppeltransistors 43.

Der Ausgang des von den Transistoren 47, 50 gebildeten Inverters, also der Verbindungspunkt ihrer beiden gesteuerten Strompfade, liegt einerseits über den Zusatz-Kondensator 52 am Schaltungsnullpunkt und andererseits am Gateanschluß des Ableittransistors 51, dessen gesteuerter Strompfad einerseits am Schaltungsnullpunkt und andererseits am Ausgang für die Transistoren 71,1 bis 7(1, k) liegt. Somit liegt der gesteuerte Strompfad des Ableittransistors 51 auch parallel zu dem des ersten Schalttransistors 45. Beim von den Transistoren 47,50 gebildeten Inverter handelt es sich um einen in der bekannten Verhältnistechnik zu realisierenden.

Bei Wahl einer nichterweiterten Stufe als erste Stufe 51 wäre deren Funktion nicht gewährleistet, weil diese Stufen dazu eine ausreichend große kapazitive Belastung am jeweiligen Ausgang benötigen. Diese Kapazität, die durch die Eingänge der jeweiligen Transistoren der Querketten vorgegeben ist, ist am Ausgang der ersten Stufe 51 jedoch kleiner als bei den anderen Stufen, da bei den Transistoren 71,1 bis 71, k der die Gate-Source-Strecke überbrückende Kondensator fehlt.

Wie Untersuchungen und Überlegungen des Erfinders gezeigt haben, können mit der Analog-Speicheranordnung nach der Erfindung sämtliche beim Betrieb als Speicheranordnung für die beiden Halbbilder eines Fernsehsignals auftretenden zeitlichen Abfolgen sicher beherrscht werden. Das Ein- und Auslesen in und aus dem Speicher kann nämlich immer so vorgenommen werden, daß das Verschieben der Bildsignale durch die Querketten in der oberen Speicherhälfte nur erfolgt, wenn auch in der unteren Speicherhälfte vertikal verschoben wird, d. h. ein alleiniges Verschieben in der oberen Speicherhälfte, ohne daß in der unteren Speicherhälfte verschoben wird, tritt nicht auf. Somit ist es möglich, das 2/3-stufige Schieberegister 5 mit nur einem Setzeinang 5£"am Eingang der ersten Schieberegisterstufe 51 vorzusehen.

Durch entsprechende Beeinflussung des dritten Taktsignalpaars F31, F32 ist es möglich, an beliebiger

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Stelle innerhalb des· 2n-stufigen Schieberegisters S die darin laufende gesetzte Information, also beispielsweise einen H-Pegel, zu löschen. Dies geschieht dadurch, daß zu dem beabsichtigten Löschzeitpunkt beide Taktsignale des dritten Taktsignalpaars F31, F32 den H-Pegel annehmen. Dadurch werden die Transistoren 43, 45 in allen Stufen des Schieberegisters S leitend gesteuert und somit der Ausgang jeder Schieberegisterstufe auf Nullpotential gezogen. Der geladene Kondensator 44 wird dadurch entladen und der Transistor 46 gesperrt. Soll also nur in der unteren Speicherhälfte vertikal verschoben werden, so ist die Setzinformation bei Erreichen der obersten Zeile der unteren Speicherhälfte in der angegebenen Weise zu löschen.

Auch die in der Setzstufe SS dann erzeugte Setzinformation, wenn das Taktsignal F22 des zweiten Taktsignalpaars F21, F22 dauernd einen L-Pegel aufweist, also sozusagen angehalten ist, wird am Ausgang der ersten Schieberegisterstufe 51, an dem die Transistoren Ti, 1 bis Ti, A: angeschlossen sind, wieder unterdrückt, wenn beide Taktsignale des dritten Taktsignalpaars F31, F32 gleichzeitig den H-Pegel annehmen. Somit ist es möglich, durch entsprechende Steuerung der Taktsignale F22, F31, F32 sowohl die Setzinformation zu erzeugen als auch diese wieder zu gewünschten Zeitpunkten zu löschen.

Zur Erläuterung der eben geschilderten Sachverhalte dient die F i g. 5. Dabei zeigen die F i g. 5a bis 5d die Erzeugung einer Setzinformation am Ausgang der ersten Schieberegisterstufe S1, die F i g. 5a und 5e bis 5g die erwähnte »Sperrung« der in der Setzstufe SS erzeugten Setzinformation durch Beeinflussung des Taktsignals F31 dahingehend, daß es gleichzeitig mit dem Taktsignal F32 einen H-Pegel aufweist, und die Fig.5a und Fig.5h bis Fig.5n die Löschung einer Setzinformation innerhalb des Schieberegisters in einer beliebigen Stufe r+1.

Aus Fig.5a geht die Form des Taktsignals F22 hevor, bei der in der Setzstufe SS eine Setzinformation erzeugt werden kann. Wie bereits erwähnt, ist das Taktsignal F22 für diese Zeiten sozusagen angehalten. Die Fig. 5b zeigt den Verlauf des Taktsignalpaars F31,

ίο F32, was zusammen mit dem Taktsignal F22 nach F i g. 5a am Ausgang der ersten Schieberegisterstufe S1 den in Fig.5d gezeigten Impuls erzeugt. Fig.5c zeigt die Information am Setzeingang SE, d. h. ab dem ersten H-Pegel des Taktsignals F32 liegt bei »Anhalten« des Taktsignals F22 am Setzeinang SE dauernd ein L-Pegel.

In Fig.5e ist der erste Impuls des Taktsignals F31

lediglich gestrichelt gezeichnet, was andeuten soll, daß zu diesem Zeitpunkt gleichzeitig mit dem Taktsignal F32 der H-Pegel auftritt. Somit tritt nach F i g. 5g am Ausgang der ersten Schieberegisterstufe 51 lediglich ein Impulsrest auf, der von den nachfolgenden Stufen des Schieberegisters nicht als Setzimpuls gewertet wird und somit nicht verschoben wird.

In Fig.5h ist einer der mittleren Impulse des Taktsignals F32 gestrichelt gezeichnet, so daß gleichzeitig zwei H-Pegel auftreten. In der direkt vorausgehenden Taktsignalhalbperiode ist somit nach F i g. 51 in der Stufe r die Setzinformation noch voll vorhanden. Diese wird jedoch in der Stufe r+1 gelöscht, so daß nur noch der gezeigte Impulsrest vorhanden ist, der in der nachfolgenden Stufe r+2 nicht mehr als Setzinformation gewertet wird, vgl. die F i g. 5m und 5n.

Hierzu 4 Blatt Zeichnungen

Claims (2)

30 Patentansprüche:

1. Monolithisch mit Isolierschicht-Feldeffekttran- " sistoren integrierte, zweidimensionale Analog-Speicheranordnung nach dem Ladungsübertragungs-, insbesondere Eimerkettenprinzip zur temporären Speicherung von aus den beiden Halbbildern eines Videosignals stammenden Signalen, wobei

— zwei Teilspeicher derart multiplexbetrieben sind, daß, während das eine Halbbild in den einen Teilspeicher eingelesen wird, das zuvor in den anderen.Teilspeicher eingelesene andere Halb- bild aus diesem ausgelesen wird,

— jeder Teilspeicher eine erste Längskette vo.n hintereinandergeschalteten, gleichartig aufgebauten und von einem ersten Taktsignalpaär betriebenen Stufen und an jeder geradzahligen oder jeder ungeradzahligen Stufe der ersten Längskette angeschlossene Querketten mit'gleicher Anzahl η hintereinandergeschalteter und bezüglich der Steuerelektroden ihrer Transistoren miteinander verbundener Stufen sowie eine zweite Längskette von hintereinandergeschalteten, gleichartig aufgebauten und von einem zweiten Taktsignalpaar betriebenen Stufen aufweist, deren geradzahlige bzw. ungeradzahlige Stufen mit dem Ende jeweils einer Querkette verbunden sind,

— jedem Teilspeicher ferner ein n-stufiges Schieberegister aus Transistoren gleicher Leitungs- und Steuerungsart zugeordnet ist, bei dem eine Stufe einen mit dem einen Ende des gesteuerten Strompfades am Informationseingang liegenden Koppeltransistor, einen mit dem einen Ende seines gesteuerten Strompfades am Schaltungsnullpunkt liegenden ersten Schalttransistor und einen zweiten Schalttransistor sowie einen Kondensator enthält (= einfache Schieberegisterstufe), die derart zusammengeschaltet sind, daß die in Serie geschalteten gesteuerten Strompfade von erstem und zweitem Schalttransistor zwischen dem Schaltungsnullpunkt und dem ersten Taktsignaleingang, der Kondensator zwischen dem Gateanschluß des zweiten Schalttransistors und dem den Ausgang der Stufe bildenden Verbindungspunkt der beiden Schalttransistoren, das eingangsabgewandte Ende des gesteuerten Strompfades des Koppeltransistors am Gateanschluß des zweiten Schalttransistors und die Gateanschlüsse von erstem Schalttransistor und Koppeltransistor gemeinsam am zweiten Taktsignaleingang liegen, und bei dem in den Stufen abwechselnd der erste und der zweite bzw. der zweite und der erste Taktsignaleingang von jeweils einem der beiden Teile eines dritten Taktsignalpaars gespeist sind, und

— die η Parailel-Ausgänge des Schieberegisters mit den entsprechenden miteinander verbundenen ersten, zweiten, η-ten Stufen der Querketten verbunden sind sowie im Schieberegister jeweils eine Stufe gesetzt ist und diese Information in Richtung von der zweiten zur ersten Längskette, gesteuert vom dritten Taktsignalpaar, verschoben wird,

gekennzeichnet durch die Kombination folgender Merkmale:

55

— die beiden Teilspeicher sind zusammen mit den beiden zugehörigen Schieberegistern auf einem einzigen Haibleiterchip derart vereinigt, daß die

: Analog^SpeiGheranordxiung eine einzige erste Längskette (£t), 2n-stufige Querketten (Q \,Q2, Q(k—\), Q(k)), eine einzige zweite Längskette (L 2) und ein einziges 2/i-stufiges Schieberegister ^aufweist,

— lediglich die erste Schieberegisterstufe (S 1) ist eine mit einem Zusatz-Schalttransistor (47), einem Lasttransistor (50), einem Ableittransistor

(51) und einem Zusatz-Kondensator (52) erweiterte Schieberegisterstufe, welche vier zusätzlichen Schaltungselemente derart zusammenge- ' = schaltet sind, daß die in Serie geschalteten gesteuerten Strompfade von Zusatz-Schalt- und Lasttransistor (47,50) zwischen dem Schaltungs- ^e nullpunkt und dem zweiten Taktsignaleingang (49 bzw. 49'), der gesteuerte Strompfad des Ableittransistors (51) parallel zu dem des ersten Schalttransistors (45), der Zusatz-Kondensator

(52) zwischen dem Gateanschluß des Ableittransistors (51) und dem Schaltungsnullpunkt, der Gateanschluß des Zusatz-Schalttransistors (47) am Setzeingang (SE), der Gate-Anschluß des Lasttransistors (50) am zweiten Taktsignaleingang (49 bzw. 49') und der Gateanschluß des Ableittransistors (51) am Verbindungspunkt von Zusatz-Schalt- und Lasttransistor (47,50) liegen, und

— das Signal zum Setzen der jeweils einen Schieberegisterstufe wird mittels einer mitintegrierten Setzstufe (SS) erzeugt.

2. Analog-Speicheranordnung nach Anspruch 1, gekennzeichnet durch folgende Merkmale:

— die Setzstufe (SS) enthält vier Transistoren (61, 62,63,64), von denen die gesteuerten Strompfade des ersten und zweiten (61, 62) bzw. des dritten und vierten (63, 64) einander parallelgeschaltet sind,

— die eine Seite der Parallelschaltung des ersten und zweiten Transistors (61, 62) liegt zusammen mit dem Gateanschluß des zweiten Transistors (62) an derjenigen Taktphase (F31) des dritten Taktsignalpaars (F3i, F32), mit der der zweite Schalttransistor (46) der ersten Schieberegisterstufe (S 1) verbunden ist,

— die andere Seite der Parallelschaltung des ersten und zweiten Transistors (61, 62) liegt am Gateanschluß des dritten Transistors (63),

— die eine Seite der Parallelschaltung des dritten und vierten Transistors (63, 64) liegt zusammen mit dem Gateanschluß des ersten (61) und dem Gateanschluß des vierten Transistors (64) an derjenigen Taktphase (F22) des zweiten Takt- ^? , signalpaars (F21, F22), mit der die erste Stufe (Transistor T'3) der zweiten Längskette (22) verbunden ist, und »

— die andere Seite der Parallelschaltung des dritten und vierten Transistors (63, 64) liegt am Setzeingang (SEJ des Schieberegisters (S).

65 ORIGINAL INSPECTED