DE2625089A1 - Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisen - Google Patents
Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisenInfo
- Publication number
- DE2625089A1 DE2625089A1 DE19762625089 DE2625089A DE2625089A1 DE 2625089 A1 DE2625089 A1 DE 2625089A1 DE 19762625089 DE19762625089 DE 19762625089 DE 2625089 A DE2625089 A DE 2625089A DE 2625089 A1 DE2625089 A1 DE 2625089A1
- Authority
- DE
- Germany
- Prior art keywords
- thickening
- burn
- arrangement according
- oxide layer
- conductor track
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
R. 3262
1.5.1976 Fb/Sm
1.5.1976 Fb/Sm
Anlage zur
Patent- und
Gebrauchsmuster-Hilfsanmeldung
Anordnung zum Auftrennen von Leiterbahnen auf integrierten Schaltkreisen
Die Erfindung betrifft eine Anordnung zum Auftrennen von Leiterbahnen der Verbindungsmetallisierung auf in SiIizium-Planartechnologie
ausgeführten monolithisch integrierten Schaltkreisen durch Abbrennen bestimmter Bereiche dieser
Leitex'bahnen unter Verwendung von elektrischem Strom.-
709850/0343
A Pb/Sm
Eine Anordnung dieser Art ist aus der DT-AS 1 902 369 bekannt. Hierbei bereitet es große Schwierigkeiten, die Verbindungsmetallisierung
durch Strom aufzutrennen, da der Übergangswiderstand von den stromzuführenden Sonden zur Metallisierung
infolge des geringen Berührungsquerschnittes ein Vielfaches des Widerstandes der Abb rennstelle betragen kann. Aus diesem
Grunde wird an der Berührungsstelle der Sondenspitzen mit der Metallisierung erheblich mehr elektrische Energie in
Wärme umgesetzt als an der Stelle, an der die Metallisierung aufgetrennt werden soll.
Der Erfindung liegt die Aufgabe zugrunde, bei einer Anordnung der eingangs genannten Art diese Schwierigkeiten zu beseitigen.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die
auf dem Halbleiterkörper des integrierten Schaltkreises befindliche Siliziumoxidschicht jeweils unter dem als Abbrennstelle
dienenden Bereich der Leiterbahn eine Verdickung aufweist. Die Verdickung kann dabei aus einer stufenartigen
Erhöhung der Siliziumoxidschicht bestehen. In Weiterbildung der Erfindung ist es besonders vorteilhaft, wenn die aufzutrennende
Leiterbahn an denjenigen Stellen, die als Kontaktstellen für die den Abbrennstrom zuführenden Sonden dienen,
direkt auf der Halbleiteroberfläche aufliegt.
Durch diese Maßnahmen wird erreicht, daß die Wärmeableitung und die Wärmekapazität an der Abbrennstelle geringer sind als
die Wärmeableitung und -kapazität an den Sondenspitzen.
Anhand der Zeichnung wird die Erfindung näher erläutert. Es zeigen:
Fig. 1 eine Anordnung zum Auftrennen von Leiterbahnen im·
Schnitt,
709850/0343 -·/3
£625089
- /> - R. 3262
ζ Fb' Sm
Pig. 2 die Anordnung nach Figur 1 in der Draufsicht.
Der in Figur 1 im Schnitt und in Figur 2 in der Draufsicht gezeigte Teil einer monolithisch integrierten Schaltung weist
ein aus einkristallinem Silizium bestehendes Substrat 5 und
eine Epitaxialschicht 3 auf, die auf das Substrat 5 aufgewachsen ist. Zwischen die Epitaxialschicht 3 und das Substrat
•5 ist eine Leitschicht 4 durch Diffusion eingebracht. Die Oberseite des aus dem Substrat 5, der Leitschicht k und der
Epitaxialschicht 3 bestehenden Halbleiterplättchens ist teilweise mit einer Siliziumoxidschicht 11 bedeckt. Auf die aus
dem Substrat 5 und den Schichten 3, 4 und 11 bestehende Anordnung
ist eine Leiterbahn 1 aufgebracht, die Bestandteil der Verbindungsmetallisierung des integrierten Schaltkreises
ist. Mit 9 ist ein eingeengter Bereich der Leiterbahn 1 bezeichnet,
der als Abbrennstelle dient.
Zur Erhöhung des elektrischen und des thermischen Widerstandes der Leiterbahn 1 an der Abbrennstelle 9 weist die Siliziumoxidschicht
11 unterhalb der%Abbrennstelle 9 eine Verdickung
10 auf, die durch eine stufenartige Erhöhung dieser Siliziumoxidschicht 11 gebildet wird. Da der Bereich S der Leiterbahn
1 an den Oxidkanten schräg verläuft, wird über der Erhöhung 10 durch den Abbrennstrom eine größere Wärmeleistung pro
Flächeneinheit erzeugt als bei einer Leiterbahnführung über ebenes Oxid. Zusätzlich wird der thermische Widerstand unter
der Abbrennstelle 9 im Verhältnis der Oxiddicken erhöht. Dadurch wird erreicht, daß nur das Metall auf der Erhöhung 10
durch Schmelzen aufgetrennt wird. Dies ist von großem Vorteil, besonders bei breiten Leiterbahnen, die große Arbeitsströme
führen müssen, da dadurch die Menge des aufgeschmolzenen Metalls wesentlich geringer ist als bei Führung der Leiterbahn
über ebenes Oxid und damit die Gefahr der Erzeugung von Metallspritzern stark verringert wird.
..M ■
709850/0343
-IT- R. 3262
6 Pb/Sm
Zur Verbesserung der Wärmeableitung und zur Vergrößerung der Wärmekapazität unter den stromzuführenden Sonden 6 ist vorgesehen,
die Leiterbahn 1 in der Umgebung der Sonden 6 nicht auf die Oxidschicht 11 zu legen, sondern direkt auf
die Halbleiteroberfläche aufzubringen, da die Wärmeleitfähigkeit
des Siliziums rund 100 mal größer ist als die des Siliziumoxids. Hierdurch wird, selbst wenn sehr breite Leiterbahnen
aufzutrennen sind, ein Aufschmelzen des Metalls unter der Sondenspitze verhindert.
Die stufenartige Erhöhung 10 der Siliziumoxidschicht 11 wird in einer gebräuchlichen IS-Technologie zugleich mit der Basisdiffusion dadurch hergestellt, daß in die Epitaxialschicht
3 zwei dicht nebeneinanderliegende Zonen 8a, 8b mit der Dotierung der Basis eingebracht werden. Diese können so dicht
nebeneinander angeordnet sein, daß sie nach dem Diffundieren zu einem einzigen Gebiet gleicher Leitfähigkeit geworden sind.
Wesentlich ist nur, daß ein schmaler Oxidsteg 10 als stufenartige Erhöhung der Siliziumoxidschicht 11 beim Basisdiffusionsfensterätzen
oberhalb der Stelle, wo die beiden Zonen 8a und 8b aneinandergrenzen oder ineinander verschmelzen, stehen
bleibt.
Da die aufzutrennende Leiterbahn 1 in der Regel keinen oder höchstens an einer Stelle Kontakt mit der darunterliegenden
Wanne haben soll, andererseits die Leiterbahn unter den Sondenspitzen auf Silizium direkt aufgebracht werden soll,
müssen unter die Kontaktstellen 7 ebenfalls Zonen 2a, 2b mit der Dotierung der Basis angeordnet werden, die voneinander
getrennt sind und auch nach dem Eintreiben der Diffusion weder Berührung untereinander noch mit dem Gebiet
unter dem Oxidsteg 10 haben dürfen.
709850/03A3
Claims (5)
- R.3262 Pb/SmAnsprüchel.jAnordnung zum Auftrennen von Leiterbahnen der Verbindungsmetallisierung auf in Silizium-Planartechnologie ausgeführten monolithisch integrierten Schaltkreisen durch Abbrennen bestimmter Bereiche dieser Leiterbahnen unter Verwendung von elektrischem Strom, dadurch gekennzeichnet, daß •die auf dem Halbleiterkörper des integrierten Schaltkreises befindliche Siliziumoxidschicht (11) jeweils unter dem als Abbrennstelle (9) dienenden Bereich der Leiterbahn (1) eine Verdickung (10) aufweist.
- 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verdickung (10) aus einer stufenartigen Erhöhung der Siliziumoxidschicht (11) besteht.
- 3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die aufzutrennende Leiterbahn (1) an denjenigen Stellen (7)j die als Kontaktstellen für die den Abbrennstrom zuführenden Sonden (6) dienen, direkt auf der Halbleiteroberfläche aufliegt.0 9850/0343 ORIGINAL INSPECTED- g - R. 32629 Pb/Sm
- 4. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder zu einer Abbrennstelle (9) gehörenden Verdickung (10) der Oxidschicht (11) im Halbleiterkörper zwei zur Erzeugung dieser Verdickung (10) dienende Gebiete (8a, 8b) mit Basisdotierung zugeordnet sind, die unterhalb der Verdickung (10) sich nahekommen oder ineinander übergehen.
- 5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß in den Halbleiterkörper unterhalb der Kontaktstellen (7)> die zum Aufsetzen der den Abbrennstrom liefernden Sonden (6) auf die aufzutrennende Leiterbahn (1) dienen, weitere Gebiete (2a, 2b) mit Basisdotierung eindiffundiert sind.x η709850/0343
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19762625089 DE2625089A1 (de) | 1976-06-04 | 1976-06-04 | Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisen |
JP6564077A JPS52149482A (en) | 1976-06-04 | 1977-06-03 | Device for isolating conductive path on ic |
US06/000,814 US4267633A (en) | 1976-06-04 | 1979-01-04 | Method to make an integrated circuit with severable conductive strip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19762625089 DE2625089A1 (de) | 1976-06-04 | 1976-06-04 | Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2625089A1 true DE2625089A1 (de) | 1977-12-15 |
Family
ID=5979793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19762625089 Withdrawn DE2625089A1 (de) | 1976-06-04 | 1976-06-04 | Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisen |
Country Status (3)
Country | Link |
---|---|
US (1) | US4267633A (de) |
JP (1) | JPS52149482A (de) |
DE (1) | DE2625089A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3121449A1 (de) * | 1980-06-02 | 1982-04-15 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Halbleiter-festspeicher |
EP0083211A2 (de) * | 1981-12-28 | 1983-07-06 | Fujitsu Limited | Halbleiteranordnung mit schmelzbarer Verbindung |
EP0618620A1 (de) * | 1993-04-01 | 1994-10-05 | Advanced Micro Devices, Inc. | Halbleiter-Schmelzsicherungstrukturen |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5685846A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device |
JPS5780738A (en) * | 1980-11-07 | 1982-05-20 | Seiko Epson Corp | Semiconductor integrated device |
JPS5863148A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | 半導体装置 |
US4518981A (en) * | 1981-11-12 | 1985-05-21 | Advanced Micro Devices, Inc. | Merged platinum silicide fuse and Schottky diode and method of manufacture thereof |
JPS58153297A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | メモリ用icのヒユ−ズ |
JPH061792B2 (ja) * | 1982-12-29 | 1994-01-05 | 富士通株式会社 | 半導体装置の製造方法 |
US4701780A (en) * | 1985-03-14 | 1987-10-20 | Harris Corporation | Integrated verticle NPN and vertical oxide fuse programmable memory cell |
US4635345A (en) * | 1985-03-14 | 1987-01-13 | Harris Corporation | Method of making an intergrated vertical NPN and vertical oxide fuse programmable memory cell |
JPH077806B2 (ja) * | 1987-02-13 | 1995-01-30 | 日本電気株式会社 | 半導体装置 |
JPS645033A (en) * | 1987-06-26 | 1989-01-10 | Nec Corp | Semiconductor device |
JPS6469029A (en) * | 1987-09-10 | 1989-03-15 | Nec Corp | Semiconductor integrated circuit |
US4962294A (en) * | 1989-03-14 | 1990-10-09 | International Business Machines Corporation | Method and apparatus for causing an open circuit in a conductive line |
US5066998A (en) * | 1989-06-30 | 1991-11-19 | At&T Bell Laboratories | Severable conductive path in an integrated-circuit device |
JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
US5290986A (en) * | 1991-10-22 | 1994-03-01 | International Business Machines Corporation | Thermally assisted shorts removal process for glass ceramic product using an RF field |
US6337507B1 (en) * | 1995-09-29 | 2002-01-08 | Intel Corporation | Silicide agglomeration fuse device with notches to enhance programmability |
US5708291A (en) | 1995-09-29 | 1998-01-13 | Intel Corporation | Silicide agglomeration fuse device |
US6323534B1 (en) | 1999-04-16 | 2001-11-27 | Micron Technology, Inc. | Fuse for use in a semiconductor device |
JP4813687B2 (ja) * | 2001-05-24 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置、フューズの切断方法 |
US20040159906A1 (en) * | 2002-05-01 | 2004-08-19 | Shingo Hashimoto | Semiconductor device and blowout method of fuse |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3484341A (en) * | 1966-09-07 | 1969-12-16 | Itt | Electroplated contacts for semiconductor devices |
US3553830A (en) * | 1968-01-19 | 1971-01-12 | Ibm | Method for making integrated circuit apparatus |
US3564354A (en) * | 1968-12-11 | 1971-02-16 | Signetics Corp | Semiconductor structure with fusible link and method |
US3699395A (en) * | 1970-01-02 | 1972-10-17 | Rca Corp | Semiconductor devices including fusible elements |
BE794202A (fr) * | 1972-01-19 | 1973-05-16 | Intel Corp | Liaison fusible pour circuit integre sur substrat semi-conducteur pour memoires |
US3778886A (en) * | 1972-01-20 | 1973-12-18 | Signetics Corp | Semiconductor structure with fusible link and method |
DE2256688B2 (de) * | 1972-11-18 | 1976-05-06 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zum auftrennen von leiterbahnen auf integrierten schaltkreisen |
-
1976
- 1976-06-04 DE DE19762625089 patent/DE2625089A1/de not_active Withdrawn
-
1977
- 1977-06-03 JP JP6564077A patent/JPS52149482A/ja active Pending
-
1979
- 1979-01-04 US US06/000,814 patent/US4267633A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3121449A1 (de) * | 1980-06-02 | 1982-04-15 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Halbleiter-festspeicher |
EP0083211A2 (de) * | 1981-12-28 | 1983-07-06 | Fujitsu Limited | Halbleiteranordnung mit schmelzbarer Verbindung |
EP0083211A3 (en) * | 1981-12-28 | 1985-04-17 | Fujitsu Limited | Semiconductor device with fuse |
EP0618620A1 (de) * | 1993-04-01 | 1994-10-05 | Advanced Micro Devices, Inc. | Halbleiter-Schmelzsicherungstrukturen |
Also Published As
Publication number | Publication date |
---|---|
US4267633A (en) | 1981-05-19 |
JPS52149482A (en) | 1977-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2625089A1 (de) | Anordnung zum auftrennen von leiterbahnen auf integrierten schaltkreisen | |
DE4235175C2 (de) | Halbleitervorrichtung | |
DE1197548C2 (de) | Verfahren zum herstellen von silizium-halbleiterbauelementen mit mehreren pn-uebergaengen | |
DE1764281C3 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE1127488B (de) | Halbleiteranordnung aus Silizium oder Germanium und Verfahren zu ihrer Herstellung | |
DE1811389C3 (de) | Flächenhaftes Halbleiterbauelement | |
DE1260029B (de) | Verfahren zum Herstellen von Halbleiterbauelementen auf einem Halbleitereinkristallgrundplaettchen | |
DE1018557B (de) | Verfahren zur Herstellung von gleichrichtenden Legierungskontakten auf einem Halbleiterkoerper | |
DE3103444A1 (de) | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand | |
DE2727405A1 (de) | Feldgesteuerter thyristor mit eingebettetem gitter | |
DE2749607B2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE2324780B2 (de) | Verfahren zum herstellen eines halbleiterbauelements | |
DE69122598T2 (de) | Integrierte Struktur eines bipolaren Leistungstransistors und eines Wiederspannungsbipolartransistors in Emittorschaltungs- oder Halbbrückenanordnung und dies bezügliche Herstellungsverfahren | |
DE1614148B2 (de) | Verfahren zum herstellen einer elektrode fuer halbleiter bauelemente | |
DE1810322A1 (de) | Halbleiterbauelement mit einer Vielzahl von streifenfoermigen zueinander parallelen Emitterbereichen und mit mehreren Kontaktierungsebenen und Verfahren zu seiner Herstellung | |
DE2218230A1 (de) | Halbleiterbauelement mit guter Wärmeableitung | |
DE69930715T2 (de) | Elektronische Halbleiterleistung mit integrierter Diode | |
DE1282796B (de) | Integrierte Halbleiteranordnungen und Verfahren zum Herstellen derselben | |
DE68904343T2 (de) | Bipolarer transistor mit isolierter steuerelektrode. | |
DE1931149A1 (de) | Triac-Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE1414538A1 (de) | Unterschiedliche Leitfaehigkeitszonen aufweisende Halbleiteranordnung und Verfahren zu dessen Herstellung | |
DE69528502T2 (de) | Statischer Induktionthyristor und Verfahren zur Herstellung | |
DE3002897C2 (de) | Thyristor | |
DE2800363C2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE2061689B2 (de) | Tunnel-laufzeitdiode mit schottky- kontakt |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |