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DE2623507A1 - Schaltungsanordnung fuer binaere schaltvariable - Google Patents

Schaltungsanordnung fuer binaere schaltvariable

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Publication number
DE2623507A1
DE2623507A1 DE19762623507 DE2623507A DE2623507A1 DE 2623507 A1 DE2623507 A1 DE 2623507A1 DE 19762623507 DE19762623507 DE 19762623507 DE 2623507 A DE2623507 A DE 2623507A DE 2623507 A1 DE2623507 A1 DE 2623507A1
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DE
Germany
Prior art keywords
field effect
effect transistor
connection
circuit
fet
Prior art date
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Granted
Application number
DE19762623507
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English (en)
Other versions
DE2623507B2 (de
DE2623507C3 (de
Inventor
Leo Boyes Freeman
Robert James Incerto
Jun Joseph Anthony Petrosky
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2623507A1 publication Critical patent/DE2623507A1/de
Publication of DE2623507B2 publication Critical patent/DE2623507B2/de
Application granted granted Critical
Publication of DE2623507C3 publication Critical patent/DE2623507C3/de
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Description

mö-fe
,Anmelderin: ' International Business Machines
i Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 974 074
\ Schaltungsanordnung für binäre Schaltvariable
jDie Erfindung betrifft Schaltungsanordnungen für binäre Schaltva-
!riable, mit Feldeffekttransistoren als Schaltungselementen.
Die inzwischen weit verbreiteten Feldeffekttransistoren sind gegen-] über bipolaren Transistoren wesentlich preiswerter herzustellen. \ Der Betrieb einer Schaltung mit Feldeffekttransistoren ist jedoch ,erheblich langsamer als mit bipolaren Transistoren, und sie brauchen eine relativ höhere Versorgungsspannung.
Zur Lösung dieser Probleme wurden die verschiedensten Feldeffekttransistor-Grundschaltungen vorgeschlagen. Die Elementarschaltung ist ein Inverter, mit einem Last-Widerstand, der die Drain-Versorgungsspannung mit dem Inverterausgang verbindet, und mit einem Anreicherungs-Feldeffekttransistor zwischen dem Inverterausgang und dem Source-Potentialanschluß. Da es schwierig ist, einen diffun-
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idierten Bereich mit einem ausreichend großen Widerstand für niedrige Verlustleistung vorzusehen, ohne eine enorme Halbleiterfläche Idafür zu brauchen, wurde als Ersatz für den Last-Widerstand ein
!Feldeffekttransistor benutzt, dessen Gate mit der Drain-Versor-
ιgungsspannung verbunden ist. Der Nachteil dieser Schaltung liegt •darin, daß die Ausgangsspannung auf einen Wert begrenzt ist, wel-Ieher der Drain-Spannung abzüglich der Schwellenwertspannung des
[Lasttransistors entspricht. Außerdem nimmt der Ausgangsstrom des Lastelementes sehr schnell mit zunehmender Spannung am Ausgang (d.h. an der Source des Lasttransistors) ab.
|Eine andere, allgemein bekannte Schaltungsart ist der Komplemen-
tärinverter. Dieser benutzt einen N-Kanal-Anreicherungstransi-
stör, der an die negative Spannungsversorgung angeschlossen ist, (und einen P-Kanal-Anreicherungstransistor, der mit der positiven
!Spannungsversorgung verbunden ist, und deren gemeinsame Drain-Elektroden den Ausgang bilden. Diese Schaltungsart braucht einen nennenswerten Strom nur, wenn die Elemente umgeschaltet werden; außerdem braucht sie nur eine Versorgungsspannung. Transistoren entgegengesetzten Kanaltyps brauchen jedoch auf einem integrierten Schaltungschip durch die notwendige Isolation zwischen den Elementen ungewöhnlich viel Platz, und außerdem sind mehr Verarbeitungsschritte erforderlich, wodurch die Fabrikationskosten nennenswert ansteigen.
FI 974 074 - 2 -
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In jüngster Zeit wurden Schaltungsfamilien vorgeschlagen, die als Inverter einen Anreicherungs-Feldeff ekttran'sistor (E-FET) zwischen Source- und Drain-Spannungsversorgung und einen Verarmungs-Feldeffekttransistor (D-FET) als Last verwenden.
Ein E-FET hat bekanntlich bei Nullspannung zwischen Gate und Source eine Kanalleitfähigkeit, die im wesentlichen Null ist; die Kanalleitfähigkeit kann erhöht werden durch Anlegen einer Gate-Source-Spannung angemessener Grosse. Für einen N-Kanal-E-FET erhöht eine positivere Spannung zwischen Gate und Source mit der Bezeichnung V oder Vnc die Kanalleitfähigkeit. Andererseits hat ein D-FET eine nennenswerte Kanalleitfähigkeit bei V-, = O; die Kanalleitfähigkeit kann herauf- oder heruntergesetzt werden
entsprechet der Polarität von V . Für einen N-Kanal-D-FET erhöht eine
Gb
positivere Spannung V die Kanalleitfähigkeit und diese bleibt bestehen,
KjO
bis eine vorgegebene negative Spannung V c angelegt wird.
Ein Inverter mit Kombination eines E-FET und eines D-FET ist einem Inverter überlegen, der nur E-FET-Typen verwendet, weil der Wirkungsgrad höher ist und weil die Umschaltung schneller erfolgt. Es wurde festgestellt, dass der Strom durch den D-FET im wesentlichen konstant bleibt, während sich die Ausgangsspannung zur Drain-Versorgungsspannung hin verändert, wodurch sich eine wesentlich grössere Schaltgeschwindigkeit ergibt. Der D-FET kann auch wesentlich kleiner gemacht werden als ein E-FET, der für denselben Zweck benutzt wird, insbesondere, wenn keine erhöhte Schaltungsgeschwindigkeit gefordert wird.
FI 9774-074 - 3 -
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Derartige Inverterschaltungen werden aber selten einzeln benutzt, sondern im allgemeinen in Kombinationen, und diese Kombinationen haben Probleme aufgeworfen, die bisher nicht zufriedenstellend gelöst wurden, wie beispielsweise der Leistungsverbrauch und die erzielbare Betriebsqualität.
Der Betrieb von FET-Digitalschaltungen hängt beispielsweise hochgradig vom Verhältnis des durch die Transistoren fliessenden Stroms ab, wenn die Elemente einerseits mit einem logischen Eingangssignal "1" oder andererseits "0" gespeist werden. Ein typischer Leitungstreiber hat eine Ausgangsstufe mit einem E-FET (Anreicherungs-Feldeffekttransistor) und einem D-FET (Verarmungs-Feldeffekttransistor), die in Reihe geschaltet sind. Das Eingangssignal wird an den E-FET angelegt, und der D-FET-Eingang wird gesteuert durch eine Reihenschaltung eines anderen Lastelementes aus E-FET und D-FET. Das Eingangssignal wird auch an das Gate des zuletzt genannten E-FET angelegt. Anstiegszeit und Verzögerung der Schaltung werden bestimmt durch den vom Ausgangs-D-FET erzeugten Strom. Um den Schaltungsbetrieb zu beschleunigen, kann der Ausgangs-D-FET breiter gemacht werden, dadurch steigt jedoch auch der in der Ausgangsstufe benötigte Strom.
Als weiteres Beispiel sei eine statische Speicherzelle aus vier Elementen genannt, die ein Paar Anreicherungs-Feldeffekttransistoren als kreuzgekoppeltes Speicherlement sowie ein Paar Doppel-Schwellenwert-Feldeffekttransistoren benutzt, die sowohl als Last wie auch als E/A-Elemente fungieren. Eine solche Speicherzelle ist näher beschrieben in einer Veröffentlichung von D.W. Kemerer mit dem Titel "Storage Cell Using
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s 609850/1065
Double-Threshold Field-Effekt Transistors", IBM Technical Disclosure Bulletin, Vol. 14, Nr. 4, September 1971, Seiten 1077-78. Diese Art Speicherzelle ist den gebräuchlicheren statischen Speicherzellen mit sechs Elementen dadurch überlegen, daß der für !jede Zelle auf dem Chip erforderliche Platz durch die Verwendung jder Doppel-Schwellenwert-Feldeffekttransistoren wesentlich reduziert wird. Alle in der Veröffentlichung beschriebenen Elemente gehören zum Anreicherungstyp, da sie normalerweise nicht leiten, bis eine entsprechende Vorspannung an ihre Gate-Elektroden ange-
legt wird. Die Schaltgeschwindigkeit dieser Anordnung ist zu niedrig, um in kommerziell annehmbaren Speicheranordnungen benutzt werden zu können. Außerdem ist die Bereitstellung der Vorspannung der Wortleitung während des Zellenbetriebes komplizierter als bei Standardzellen.
Die Aufgabe der Erfindung besteht daher darin, die Arbeitsweise von Feldeffekttransistoren benutzenden Schaltungen, die in inte grierter Halbleiter-Standardstruktur und in herkömmlichen Techni-
iken hergestellt werden, zu verbessern.
Die erfindungsgemäße Schaltungsanordnung für binäre Schaltvariable
ist dadurch gekennzeichnet, daß sie mindestens eine Parallelschaltung eines Feldeffekttransistors vom Verarmungstyp und eines Feldeffekttransistors vom Anreicherungstyp enthält, wobei die Sourcei
Elektroden, die Gate-Elektroden und die Drain-Elektroden der bei-
|den Feldeffekttransistoren entsprechend miteinander verbunden sind.
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Durch die parallele Verbindung von Feldeffekttransistoren des Verarmungstyps und des Anreicherungstyps wird der Leistungsbedarf reduziert bzw. die Schaltgeschwindigkeit erhöht.
Die Arbeitsweise einer Inverterschaltung mit Gegentaktausgangsstufe kann verbessert werden durch die erfindungsgemässe Parallelschaltung eines Anreicherungs-FET und eines Verarraungs-FET als Ausgangsstufe.
Weitere vorteilhafte Ausführungsfortnen der Erfindung sind den Ansprüchen zu entnehmen.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschliessend näher beschrieben. Es zeigen:
Fig. 1 ein schematisches Schaltbild erfindungsgemäss parallel geschalteter Verarmungs- und Anreicherungs-FET-E leinen te;
Fig. 2 in einem schematischen Schaltbild die parallel geschalteten Anreicherungs- und Verarmungs-FET-Elemente als Einzelelement;
Fig. 3A perspektivische und Seitenansicht eines Halbleiterbauelementes, und 3B das aus einem Anreicherungs-FET sowie einem Verarmungs-FET in Parallelanordnung besteht;
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Fig. 4A Kurven des Drain-Source-Stromes I über der Drain-Sourcebis 4C Spannung V zur Illustration der'verbesserten Eigenschaften einer erfindungsgemässen Schaltung gegenüber der Charakteristik einzelner Anreicherungs— und Verarmungs-Feldeffekttransistoren;
Fig. 5A Kurven von I über der Gate-Source-Spannung V , die ebenfalls
JJ ■. G
bis 5C die Verbesserung zeigen;
Fig. 6 in einem schematischen Schaltbild einen verbesserten erfindungsgemässen Leitungstreiber;
Fig. 7 in einer Kurve die Spannung über der Zeit am Ausgangsknotenpunkt der in Fig. 6 dargestellten Schaltung;
Fig. 8 in einem Schemaschaltbild eine verbesserte erfindungsgemässe Speicherzelle; und
Fig. 9 Schaltbilder und die dazugehörigen Wahrheitstabellen erfindungsbis 14 gemässer verbesserter Verknüpfungsschaltungen.
In Fig. 1 ist die Grundschaltung der Erfindung als parallele Verbindung zweier Feldeffekttransistoren (FET), eines Verarmungs-FET 2 (D-FET) und eines Anreicherungs-FET 3 (E-FET) gezeigt. Beide FETs sind N-Kanal-leitend; Transistoren mit P-Kanal können, jedoch genauso gut verwendet werden. Die Sourc'e-Elektroden der beiden Transistoren mit den Bezeichnungen 5 bzw.
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6 sind an die negative Seite der Schaltung angeschlossen. Die Drain-Elektroden sind mit der positiven Seite der- Schaltung und mit der Ausgangsleitung verbunden. Für P-Kanal-Transistoren müsste die Spannungspolarität umgekehrt sein. Die Gate-Elektroden sind gemeinsam an den Eingang der Schaltung gelegt. Die Gate-Elektroden beider Transistoren, des Verarmungsund des Anreicherungstransistors, bleiben aktiv, d.h., kein Gate wird direkt mit der Source oder Drain verbunden. Die Drain-Source-Spannung beider Transistoren ist mit Vn bezeichnet, und die Gate-Source-Spannung mit V^. Das Signal am Eingang der Schaltung ist mit V bezeichnet; das Ausgangssignal ist der Strom I .
Die in Fig. 1 gezeigte Grundschaltung kann zwar als unabhängige Schaltung benutzt werden, wird jedoch in den meisten Fällen zusammen mit einer grösseren Anzahl von Bauelementen benutzt. In solchen Schaltungen ändern sich Lage und Quelle der Referenzpotentiale V und V- . Die Grundanordnung
Lr -U
der Transistoren zueinander ist jedoch gleich, Gate, Source und Drain eines Transistors sind entsprechend mit Gates Source und Drain des anderen verbunden. Zwischen Gate und Drain oder Source gibt es keine Verbindung.
Fig. 2 zeigt die parallel geschalteten Verarmungs- und Anreicherungs-Feldeffekttransistoren als ein Schaltelement 7, dargestellt durch das Symbol E//D. Das Ausführungsbeispiel· einer solchen Schaltung als integriertes N-Kanal-Halbleiterelement ist in den Fig. 3A und 3B gezeigt. Source- und Drain-Bereich des Schaltelementes mit den Bezeichnungen 14 und 15 enthalten N+-Diffusionen in einem P-Substrat 12. Das Element unterscheidet sich von
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den Standard-Feldeffekttransistoren dadurch, dass es zwei separate Kanalbereiche 16 und 18 hat, von denen der Bereich 16 als Anreicherungsteil (E) des Elementes dient. Dieser Teil hat einen relativ niedrigen spezifischen Widerstand im Vergleich zum Bereich 18 und eine Schwellenwertspannung Vu, die grosser ist als 0 Volt. Andererseits hat der Bereich 18, der Verarmungsteil (D), einen relative hohen Dotierungsgrad, so dass er eine Schwellenwertspannung V unterhalb von 0 hat.
Die in Fig. 3A und 3 B gezeigten Schaltelemente können durch Standard-Halbleitertechniken hergestellt werden. Der Verarmungsbereich 18 (D) des Kanals wird vorzugsweise durch Ionenimplantation eines N-Dotierungsmittels wie Arsen oder Phosphor gebildet, um die Schwellenwertspannung V herunterzusetzen. Der Anreicherungsbereich 16 (E) des Kanals kann denselben Dotierungsgrad haben wie das Substrat 12, oder es kann durch Ionenimplantation ein P-Dotierungsmittel eingepflanzt werden, um die Schwellenwertspannung anzuheben. Zur Herstellung des in Fig. 3A gezeigten Elementes eignen sich auch zahlreiche andere Techniken.
Die in Fig. 3A und 3B dargestellten Feldeffekttransistoren mit N-Kanal können natürlich auch mit P-Kanal ausgeführt werden, ohne dass die Erfindung dadurch beeinträchtigt würde.
In den Fig. 4A bis 4C und 5A bis 5C werden die charakteristischen Kurven von einzelnen Anreicherungs- und Verarmungselementen mit der Charakteristik parallel geschalteter Elemente nach dem Erfindungsgedanken verglichen.
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Die Fig. 4A bis 4C zeigen den Drain-Strom I über der Drain-Source-Spannung V für ausgewählte Gate-Drain-Spannungen V .
Die Fig. 4A und 4B zeigen charakteristische Kurven für Standard-E-FET und Standard-D-FET, die Fachleuten allgemein bekannt sind. Für gegebenes V und V hat ein Anreicherungs-FET einen niedrigeren Drain-Source-Strom I als ähnlich ^hergestellte Verarmungstypen. Ausserdem ist die Stromänderung aufgrund einer Aenderung von V bei gegebenem V für einen D-FET grosser
(j - JJ
als bei einem E-FET.
Für die Parallelschaltung eines D-FET und eines E-FET nach dem Erfindungsgedanken ist nicht nur der Strom für gegebenes V und V wesentlich grosser, sondern auch die Stromänderung bei Aenderung von V . Da der Strom durch die parallel geschalteten Elemente grosser ist als für die einzelnen Elemente, erfolgt die Umschaltung über eine Ausgangs last wesentlich schneller.
In den Fig. 5A bis 5C ist zu sehen, dass bei kleineren Werten von V und Vn der Strom durch das E//D-Element genauso gross ist wie bei dem in Fig. 5B gezeigten Verarmungselement. Das bedeutet, dass die durch den E//D-FET bei niedrigen Gate-Spannungen verbrauchte Verlustleitung gleich der Verlustleistung des einzelnen D-FET ist trotz der höheren Schaltgeschwindigkeit des Parallel-Elementes.
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Fig. 6,zeigt einen Inverter (NICHT-Glied) nach dem Erfindungsgedanken, der als Leitungstreiber in FET-Schaltungen "benutzt werden kann. Die neuartige Verbindung in Fig. 6 besteht aus der Parallelschaltung eines D-FET 32 mit einem E-FET 35. Die Verbindung der D-FET-Elernente 30 und und der E^FET-Elernente 31 und 33 ohne den E-FET 35 ist eine Inverterschaltung bekannter Art.
Die Transistoren 30 und 31 sind zwischen einer Drain-Spannung V und einer durch das konventionelle Zeichen für Erdpotential bezeichneten Source-Spannung in Serie geschaltet. Die Source-Elektrode des D-FET 30 ist elektrisch verbunden mit dessen Gate und dem Gate des D-FET 32. Der Eingang zur Schaltung ist an die Gate-Anschlüsse der E-FET-Elemente 31 und 33 gelegt. Der Ausgang der Schaltung ist zum Treiben einer anderen nicht dargestellten Schaltung geschaltet, die die angegebene Lastkapazität hat. Die Verbesserung in dieser Schaltung besteht in dem zusätzlichen E-FET 35, dessen Drain, Source und Gate direkt mit Drain, Source und Gate des D-FET 32 verbunden sind.
Die Arbeitsweise der in Fig. 6 gezeigten Schaltung ist am besten aus Fig. 7 zu ersehen, wo die Kurve der Spannung am Ausgang der Schaltung,
V.„_, während der Umschaltung über der Zeit dargestellt-.ist,-Die.„gestrichelte AUS
Linie 22 zeigt die Arbeitsweise der Schaltung der Fig. 6 ohne den oben erwähnten zusätzlichen E-FET 35, während die ausgezogene Linie 20 den Schaltungsbetrieb mit dem E-FET 35 nach Darstellung der Fig. 6 zeigt.
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Nimmt man an, dass das Signal an der Eingangs leitung positiv ist (z.B. logische Eins), so wird der E-FET 31 leitend und lässt Strom von V durch den D-FET 30 zur Erde fliessen. Das Eingangssignal lässt auch den E-FET 33 .Leitend werden, während der E-FET 35 nichtleitend gemacht wird infolge der Verbindung'seines Gate durch den E-FET 31 mit Erde. Der D-FET 32 ist durch seine Bauweise bis zu einem gewissen Grade immer leitend, und Strom fliesst
von Vn durch den D-FET 32 und den E-FET 33 zur Erde. In diesem Zustand JJ
liegt das Potential am Ausgang dann etwas über Erdpotential mit etwa O5I bis 0,4 Volt. Der in der Schaltung verbrauchte Strom bei einer logischen Eins am Eingang ist gleich der Versorgungsspannung V multipliziert mit dem jeweils durch die D-FET-Elernente 30 und 32 fliessenden Strom. Der durch die E-FET-Elemente 31 und 33 verbrauchte Strom ist minimal, weil beide durch das Eingangssignal eingeschaltet (leitend gemacht) wurden. Auch wird kein Strom durch den FET 35 verbraucht, weil dieser abgeschaltet (nichtleitend) ist. Die in Fig. 6 gezeigte Schaltung braucht also mit dem E-FET im Schaltkreis nicht mehr Strom als eine herkömmliche Schaltung ohne diesen E-FET 35. .
Wenn das Eingangssignal von einem positiven auf Nullpotential wechselt (von logisch 1 auf logisch 0), werden beide Transistoren 31 und 33 abgeschaltet. Das Gate des D-FET 32 steigt schnell auf V , und ein leitender Pfad geht von VD über D-FET 30 zum Gate des D-FET 32, wodurch dieser schnell eingeschaltet wird und die Spannung an der Lastkapazität auf V ansteigen lässt. Der E-FET 35 schaltet auch ein, und der durch ihn fliessende Strom wird zu dem durch den D-FET 32 fliessenden Strom addiert bei der Aufladung
FI 9-74-074 - 12 -
609850/10 65
der Lastkapazität. Dadurch wird die Ladegeschwindigkeit erhöht. Die mit V. ._ in Fig. 7 bezeichnete Ausgangsspannung·steigt auf einen Punkt, wo Vpg (oder V) für den E-FET 35 kleiner wird als die Schwellenwertspannung V„. Von diesem Punkt ab wird die Ausgangsspannung nur durch den D-FET gehalten. 'Die Kurve in Fig. 7 zeigt das Ausgangssignal V über der Zeit
AUo
für die Schaltung mit und ohne E-FET 35. Die das Ausgangspotential für die einen E-FET 35 enthaltende Schaltung darstellende Linie 20 zeigt eine wesentlich kürzere Anstiegszeit als die Linie 22, die das Ausgangspotential für dieselbe Schaltung ohne den E-FET 35 darstellt.
Fig. 8 ist eine verbesserte statische Speicherzelle mit Kreuzkopplung, in welcher die Eingangs/Ausgangs-Schaltelemente 43 und 44 erfindungsgemäss parallel geschaltete D- und E-Feldeffekttransistoren (E//D) sind. Die Elemente 40 und 41 sind E-FET-Elernente in Kreuzkopplung, die die Speicherzelle bilden. Die kombinierten E//D-FET-Elemente 43 und 44 sind sowohl Last— als auch Eingabe/Ausgabe—Schalter.
Im Wartebetrieb befindet sich die Wortleitung 46 auf einem niedrigen Potential von beispielsweise V1=O Volt und die Bit-Leseleitungen 47
Wl
und 48 auf einem hohen Potential von beispielsweise V, - +5 Volt. Eines der Speicherelemente 40 und 41 leitet, das andere nicht. Daher fliesst Strom von einer der Bit-Leseleitungen durch eines der E//D-Elemente und das zugehörige E-FET-Speicherelement zur Erde. Wenn z.B. der E-FET 41 leitet, fliesst Strom von der Bit-Leseleitung 48 durch das Element 43 und den E-FET 41 zur Erde. Da der E-FET 41 zur Erde leitet, hält das Erd-
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potential den E-FET 40 abgeschaltet. Die Verarmungsteile der E/D-FET-Elemente 44 und 43 befinden sich in ihrem gering leitenden Zustand, weil die Wortleitung 46 auf 0 Volt gehalten wird. Durch einen lediglich durch den Verarmungsteil fliessenden Strom wird die Zelle in erregtem Zustand gehalten. Das Lesen und Schreiben der Zelle erfolgt durch Strom, der durch beide Teile der E/D-FET-Elemen.te f liesst.
Während einer Leseoperation wird die Wortleitung 46 auf etwa 5 Volt angehoben und das Potential auf den Bit-Leseleitungen 47 und 48 bleibt hoch. Abhängig davon, welcher Speicher-E-FET (40 oder 41) leitet, leitet auch der zugehörige E/D-FET. Der Strom wird als O-Bit oder 1-Bit in der zügehörigen Bit-Leseleitung abgefühlt.
Bei einer Schreiboperation bleibt die Wortleitung 46 auf 5 Volt und das Potential auf einer der beiden Bit-Leseleitungen 47 oder 48 wird abgesenkt, um die kreuzgekoppelte Speicherzelle in den Nullzustand oder den Einszustand zu versetzen.
Da die Zelle durch Strom gelesen oder beschrieben wird, der durch die E/D-FET-Elemente 43 oder 44 fliesst, liegen sowohl das Signal-Störverhältnis als auch die Leistungsausnutzung sehr hoch. Beide werden bestimmt durch das Verhältnis:
1D (Vwl = 5 Volt) ' 1D (Vwl = ° Volt)*
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Dieses Verhältnis ist immer ura ein Vielfaches grosser für E//D-FET als für D-FET alleine, die als Eingabe/Ausgabe-Lastzellen benutzt werden.
Die in den Fig. 9 bis 14 dargestellten Verknüpfungsschaltungen zeigen die Benutzung 'aer erfindungsgemässen E/D-FET-Parallelkombination als Ersatz für Standardelemente (Einzel-FET) in solchen Schaltungen. Diese erfindungsgemässen VerknüpfungsSchaltungen zeigen dieselben verbesserten Eigenschaften, die oben beschrieben wurden, sowie andere Vorteile.
Die Schaltung in Fig. 9 bewirkt die ODER-Verknüpfung A + B, dargestellt in der Wahrheitstabelle der Fig. 10. In Fig. 11 sind die Elemente so angeordnet, dass ein Verknüpfungsglied für die UND-Funktion A · B entsteht, die in der Wahrheitstabelle der Fig. 12 gezeigt ist.
Die Schaltungen der Fig. 9 und 10 werden mit einer zusätzlichen Ausgangsstufe gemäss Fig. 13 zu einer Schaltung kombiniert, die die Antivalenzfunktion nach der Wahrheitstabelle in Fig. 14 ausführt. Für die Ausführung dieser Funktion mit konventionellen Anreicherungs- und Verarmungstransistoren
würde man 11 Transistoren benötigen. Die hier gezeigte Schaltung braucht nur sechs Transistoren (neun Transistoren, wenn die EZ/D-FET-Parallelkombination als zwei Elemente gezählt wird).
Eine konventionelle Antivalenzschaltung braucht auch drei Verzögerungsstufen, während die in Fig. 13 gezeigte. Schaltung nur zwei solche Stufen benötigt.
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Dieses Merkmal zusammen mit den verbesserten Schalteigenschaften der E//D-FET-Elernente stellt eine wesentliche Verbesserung in der Leistung dar. Die Erfindung kann auch angewendet werden für eine vollständige Familie logischer Schaltkreise, welche dieselben Vorteile bietet.
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Claims (1)

  1. PATENTANSPRÜCHE
    1.^ Schaltungsanordnung für binäre Schaltvariable, dadurch gekennzeichnet,
    daß sie mindestens eine Parallelschaltung eines Feldeffekttransistors vom Verarmungstyp und eines Feldeffekttransistors vom Anreicherungstyp enthält, wobei die Source-Elektroden, die Gate-Elektroden und die Drain-Elektroden der beiden Feldeffekttransistoren entsprechend miteinander ververbunden sind.
    Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jedes parallele Paar von Verarmungs-Feldeffekttransistor und Anreicherungs-Feldeffekttransistor in integrierter Schaltungstechnik ausgeführt ist, wobei die Source-Region und die Drain-Region beider Feldeffekttransistoren gemeinsam ist, und wobei die Kanal-Regionen beider Feldeffekttransistoren einander benachbart sind und eine gemeinsame Gate-Elektrode haben.
    3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
    daß die gemeinsame Source-Region und die gemeinsame Drain-Region vom N-Leitfähigkeitstyp sind, und daß die beiden benachbarten Kanal-Regionen von entgegengesetztem Leitfähigkeitstyp sind.
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    Schaltungsnordnung nach einem der vorhergehenden Ansprüche, mit einer Parallelschaltung eines Verarmungs-Feldeffekttransistors und eines Anreicherungs-Feldeffekttransistors, mit einem Eingangsanschluß, einem Ausgangsanschluß, und zwei Versorgungsanschlüssen zur Verbindung mit einem Source-Potential und einem Drain-Potential einer Spannungsversorgung, gekennzeichnet durch
    - einen Last-Feldeffekttransistor (30), welcher zwischen !
    dem Drain-Potential-Anschluß und einem inneren Knotenpunkt der Schaltung angeordnet ist, wobei die Gate-Elektrode auch mit dem inneren Knotenpunkt verbunden ist,
    - einen zweiten Anreicherungs-Feldeffekttransistor (31), welcher zwischen dem inneren Knotenpunkt und dem Source-Potential-Anschluß angeordnet ist, und dessen Gate-Elektrode mit dem Eingangsanschluß verbunden ist,
    - einen dritten Anreicherungs-Feldeffekttransistor (33), der zwischen dem Ausgangsanschluß und dem Source-Potential-Anschluß angeordnet ist und dessen Gate-Elektrode mit dem Eingangsanschluß verbunden ist,
    wobei die Parallelschaltung von Verarmungs- und Anreicherungs-Feldeffekttransistor (32, 35) zwischen dem Drain-Potential-Anschluß und dem Ausgangsanschluß angeordnet ist, und wobei deren Gate-Anschluß mit dem inneren Knotenpunkt verbunden ist, so daß das jeweilige Ausgangssignal die NICHT-Funktion des binären Eingangssignals darstellt (Fig. 6).
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    5. Schaltungsanordnung mindestens nach Anspruch 1, mit zwei Parallelschaltungen von je einem Verarmungs- und einem Anreicherungs-Feldeffekttransistor (43, 44), und mit einem Speicherelement aus zwei kreuzgekoppelten Anreicherungs-Feldeffekttransistoren (40, 41), wobei die Gate-Elektrode des einen mit der Drain-Elektrode des anderen zur Bildung eines ersten Knotenpunktes, und die Gate-Elektrode des einen mit der Drain-Elektrode des anderen zur Bildung eines j zweiten Knotenpunktes verbunden sind, und wobei die beiden ; Source-Elektroden gemeinsam mit einem Bezugspotential- J Anschlußpunkt verbunden sind, dadurch gekennzeichnet, daß jeder der beiden Knotenpunkte über je eine der beiden Parallelschaltungen von Verarmungs- und Anreicherungsfeldeffekttransistor mit einer Schreib/Leseleitung (47, 48) verbunden ist, und die Gate-Elektroden beider Parallelschalf tungen mit einer Steuerleitung verbunden sind (Fig. 8).
    6. Schaltungsanordnung mindestens nach Anspruch 1, mit einer Parallelschaltung eines Verarmungs- und eines Anreicherungs-Feldeffekttransistors, gekennzeichnet durch
    - einen zweiten Anreicherungs-Feldeffekttransistor (50), welcher in Reihe mit der Parallelschaltung (51) angeordnet ist,
    - zwei Versorgungsanschlüsse zum Anlegen einer Versorgungsspannung an die Reihenschaltung,
    . - zwei Eingangsanschlüsse für zwei binäre Schaltvariablen, die mit der gemeinsamen Gate-Elektrode der Parallelschaltung (51) bzw. mit der Gate-Elektrode des zweiten Anrei-
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    , 609850/1065
    cherungs-Feldeffekttransistors verbunden sind, sowie
    - einen Ausgangsanschluß für eine binäre Schaltvariable,
    welche die Verknüpfung der beiden Eingangsschaltvariablen darstellt, welcher Ausgangsanschluß mit dem Verbindungspunkt zwischen der Parallelschaltung und dem zweiten Anreicherungs-Feldeffekttransistor verbunden ist.
    Schaltungsanordnung mindestens nach Anspruch 1 und vor- !
    i zugsweise nach Anspruch 6, dadurch gekennzeichnet, \ daß sie drei Reihenschaltungen aus je einer Parallelschal- ; tung eines Verarmungs- und eines Anreicherungs-Feldeffekt- J transistors einerseits und einem zweiten Anreicherungs- \
    Feldeffekttransistor andererseits aufweist:
    daß der erste und der zweite Eingangsanschluß der ersten
    Reihenschaltung (52, 53) mit dem ersten bzw. zweiten Ein- [
    gangsanschluß der zweiten Reihenschaltung (55, 56) entspre-I
    ι chend verbunden sind;
    daß die Ausgangsanschlüsse der ersten und der zweiten Reihenschaltung mit je einem der beiden Eingangsanschlüsse
    der dritten Reihenschaltung verbunden sind, und daß der
    Ausgangsanschluß der dritten Reihenschaltung als Ausgangsanschluß für eine binäre Schaltvariable vorgesehen ist,
    welche die Antivalenzverknüpfung zweier den beiden parallel geschalteten Eingangsanschlüssen der ersten und zweiten
    Reihenschaltung zugeführten binären Schaltvariablen darstellt.
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    Leerseite
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