DE2431975A1 - Vorrichtung zur kontrolle einer multiplex-digital-bitfolge - Google Patents
Vorrichtung zur kontrolle einer multiplex-digital-bitfolgeInfo
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- Engineering & Computer Science (AREA)
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- Electrophonic Musical Instruments (AREA)
Description
GmbH
8OOO München 8O
Zeppelin·*. 6·
Zeppelin·*. 6·
COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS CIT-ALCATEL 12, rue de la Baume, 75008 PARIS (Frankreich)
BITFOLGB
Die Erfindung gehört in den Bereich der Datenübertragung und betrifft die Bündelung von Ic
einzelnen Digital-Bitfolgen praktisch gleicher Taktgeschwindigkeit zu einer einzigen Digital-Bitfolge«
deren Taktgeschwindigkeit praktisch k mal so groß ist wie die der einzelnen Bitfolgen, sowie deren Entbündelung.
Sie betrifft eine Vorrichtung, mit der die Bündelungs- und Entbündelungsvorgänge durch Vergleich
eines Wortes einer bestimmten Länge, das einer einzelnen (langsamen) Bitfolge entnommen wird, mit einem Wort
gleicher Länge, das der Multiplexfolge (schnell) entnommen wird, kontrolliert werden können·
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Die Erfindung wird zur Kontrolle von Multiplexern und Demultiplexern beim industriellen Einsatz
der Datenübertragung durch Digital-Bitfolgen eingesetzt.
Die Bündelungs- und Entbündelungsvorgänge
zwischen einer sogenannten "schnellen" Bitfolge und k sogenannten "langsamen" Bitfolgen, die bei der Datenübertragung
durchgeführt werden, finden unter folgenden Bedingungen statt :
In einem Multiplexer treffen k Digital-Bitfolgen ein (beispielsweise sei k nachfolgend » 4)· Jede
dieser Bitfolgen, im weiteren Verlauf des Textes mit Hi
bezeichnet, mit i » 1, 2, 3 oder 4, wird mit ihrer jeweiligen
Taktfrequenz Fi empfangen. Diese Taktfrequenzen
haben alle denselben Nominalwert, z.B. Fi = 6,339 MHz,
jedoch sind die Folgen nicht synchronisiert; sie sind
folglich nicht ganz genau gleich. Die (schnelle) Multiplexbitfolge
M hat eine Taktfrequenz F, deren Frequenz etwas über dem Vierfachen der Taktfrequenz Fi liegt,
beispielsweise F - 25,885 MHz, deren Viertel etwa 6,471
MHz ist, also höher als Fi - 6,339 MHz. Ein solcher Abstand ist notwendig, da die eintreffenden langsamen Bitfolgen
nicht synchronisiert sind.
Auf Grund dieses Abstandes müssen in die MuItiplexbitfolge
zusätzliche Bits eingeführt werden, zwischenschaltbits genannt, damit die Takte so gut wie möglich
harmonisiert werden. Diese Zwischenschaltbits nehmen bestimmte Plätze in der Multiplexfolge ein, die darüber
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hinaus ein Rastersperrwort enthält.
In einem Demultiplexer trifft eine schnelle Multiplexbltfolge
(N) mit der Taktfrequenz G ein? am Ausgang
dieses Demultiplexers erhält man vier einseine langsame
Bitfolgen (Nl) mit jeweils einer Taktfrequenz von Gi, die von den Zwiechenschaltbits und dem Sperrwort befreit
sein müssen.
Diese Organe sind also verhältnismäßig kompliziert und ihre Arbeitsweise muß dauerndüberwacht werden.
Zur Überwachung der Arbeitsweise des Multiplexers könnte ein Hilfsdemultiplexer verwendet werden, ebenso für
die überwachung des Demultiplexers ein Hilfsmultiplexerjt da
jedoch die Bitfolgen nicht synchronisiert sind, wäre ein solches Verfahren kompliziert und teuer·
Die überwachung eines Demultiplexers kann auch mit Hilfe eines parallelgeschalteten weiteren Demultiplexers
geschehen.
Dieses Verfahren ist ebenfalls kompliziert und teuer, weil die überwachungsvorrichtung genauso kompliziert
ist wie die überwachte Vorrichtung. Ein der überwachung
dienender Multiplexer-Demultiplexer enthält nämlich Kanalsynchronisationskarten,
allgemeine Sehdeeinrichttngen (Zeitbasis und Multiplex), allgemeine Empfangseinrichtungen
(Zeitbasis, System zum Aufsuchen der Rastersperre. Demultiplex)
und Kanaldesynchronisationskarten·
Der überwachungsdemultiplexer nuß außer den
Verzweigungsschaltkreisen (Kanalwähler) allgemeine
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Empfangseinrichtungen und eine Kanaldesynchronisierungskarte
enthalten.
Die Erfindung Bedient sich einfacher Mittel, die im Prinzip darin bestehen, daß beispielsweise einer
auf einem Multiplexer eintreffenden Bitfolge Mi ein Wort von q Bits (beispielsweise g « 4) entnommen und in einem
Speicher aufbewahrt wird und daß mit ihm ein Wort mit g Bits verglichen wird, das der schnellen Bitfolge M bei
jedem vierten Takt der Taktfolge F (Taktfolge F/4) entnommen wird. Wenn die Taktfolge F/4 gut verriegelt ist,
muß der Vergleicher Übereinstimmung anzeigen. Wenn die Taktfolge F/4 schlecht verriegelt ist, so löst die am
Ausgang des Vergleichers festgestellte mangelnde Übereinstimmung einen Befehl aus, durch den die Taktfolge
F/4 so oft verschoben wird, bis Übereinstimmung wieder hergestellt ist. Wiederholtes Fehlen von Übereinstimmung
weist auf einen Fehler im Multiplexer hin.
Die Überwachung des Demultiplexers geschieht analog in umgekehrter Weise zwischen der schnellen Eingangsbitfolge
N mit der Taktfolge G, der ein Wort mit der Taktfolge 6/4 entnoomen wird, und einem Wort von 4 Bits
einer langsamen Ausgangebitfolge Ni, das gespeichert ist.
Fehlende Synchronisation zwischen den Taktfolgen bedingt beim Vergleich das Anhalten mindestens
eines der beiden Wörter·
Das Gerät kontrolliert zyklisch und ohne Ende den Multiplexer, dann den Desniltiplexer usw. Bs wird durch
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eine Zeitbasis der Frequenz f - 500 Hz getaktet, durch
die Einzeltakte einer Dauer von 2 Millisekunden, sogenannte
Wähltakte, geliefert werden. Während eines Zyklus von acht Wähltakten, eines sogenannten"größeren Zyklus"
einer Dauer von 16 ms, werden die vier Bitfolgen Mi an Hand der BitfolgenM(Multiplexer), anschließend die vier
Bitfolgen JSL an Hand der Bitfolgen :N (Demultiplexer) kontrolliert usw.
Acht Vorschubtakte einer langsamen Taktfolge
(Fi oder Gi) bilden einen kleinen Zyklus. Während der ersten vier Takte eines kleinen Zyklus wird ein Wort mit
vier Bits einer der Bitfolgen Mi oder Ni in einem Speicher gespeichert (Schieberegister)j während der vier folgenden
Takte des kleinen Zyklus wird das gespeicherte Wort mit einem Wort von vier Bits verglichen, das ein anderes
Schieberegister mit der Taktfolge F/4 bzw. 6/4 durchläuft·
In einem Wähltakt gibt es etwa 1600 kleine Zyklen. Die ersten kleinen Zyklen eines wähltaktes werden
für das Aufsuchen und die Kontrolle der Verriegelung der Vierteilung einer schnellen Taktfolge (F oder G) entsprechend
den Vergleichsergebnissen verwendet. Wenn die richtige Verriegelung erreicht und bestätigt ist, nimmt das Gerät automatisch
die sogenannte Fehlerkontrollstellung ein, bei der ein Fohler in der Übereinstimmung am Ausgang des Vet gleichers
In einem Alarmzühler registriert wird.
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Wenn am Ende eines Wähltaktes das Gerät nicht seine Fehlerkontrollstellung eingenommen hat, wird ebenfalls
ein Alarmsignal ausgelöst, da diese Tatsache auf einen Fehler in der überwachten Einrichtung hinweist, weil keine
Verschiebung der Taktfolge F/4 oder 6/4 es geschafft hat,
am Ausgang des Vergleichers Übereinstimmungen zu liefern.
Nunmehr wird die Erfindung im einzelnen unter Bezugnahme auf die beiliegenden Figuren la und Ib beschrieben,
dl« zusammen betrachtet werden müssen und die in Form eines Blockdiagramms die wichtigsten Bausteine eines Aueführungsbeispiels
zeigen.
eine Zeitbasis 2, die im wesentlichen einen Zähler mödulo
enthält, der acht Wähltakte Sl...38 liefert, die einen
"großen Zyklus" mit der Dauer von 16 ms bilden·
Die Zeitbasis 2 liefert; außerdem noch zwei Signale t Tl, das gleich "1" während einer Hälfte des
"großen Zyklus" ist, T2, das gleich "1" während der anderen Hälft« des "groflen Zyklus" ist.
Am End· jedes WMhltaktes liefert ein Differentialschaltkreis
3 einen kurzen Impuls Y. Ein kurzer Impuls Y* wird einige Mikrosekunden nach dem Impuls Y von einer nachgeschalteten
Verzögerungsleitung 4 ausgesandt.
Ein erster Wählschalter 5x empfang!: eingangscei'ci-j
vier Di itaIbitfolgen Ml,...M4 eines hier nicht
dargestellten Multiplexers und vier AusgangsdigitaIbitfolgen
Nl...N4 eines Demultiplexers (ebenfalls hier nicht
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dargestellt) und empfängt andererseits auf Wählklemmen
die Wähltakte Sl...S8, die als Wählbefehle während ihrer jeweiligen Dauer wirken·
Während eines Wähltaktes Si (i - 1,2,3 oder 4) wählt der Wählschalter 5a die Bitfolge Mi. während eines
Wähltaktes Sj (j zwischen 5 und 8) wählt der Wählschalter 5a eine Bitfolge Ni.
Ein zweiter Wählschalter 5b, der genauso aufgebaut ist und genauso arbeitet wie der Wählschalter 5a, empfängt
die Taktfolgen Fl...F4 der entsprechenden Bitfolgen Μ1···Μ4,
sowie die Taktfolgen 61·..64 der entsprechenden Bitfolgen Nl...H4 und wählt sie einzeln während der Takte S1...S8
nach dem gleichen Schema aus, wie es der Wählschalter 5a mit den entsprechenden Bitfolgen tut·
Ein dritter Wählschalter 5c empfängt am Eingang die Bitfolgen H und N und als Befehle die Signale Tl und
T 2 und liefert am Ausgang entweder die Bit folge M während Tl oder die Bitfolge N während T2.
Ebenso liefert ein vierter Wählschalter 5d, der
genauso gebaut ist wie der Wählschalter 5c, am Ausgang entweder die Taktfolge F während Tl oder die Taktfolge G
während T2.
Der Aufbau der Wählschalter wurde nicht im einzelnen angegeben, im wesentlichen enthalten sie
logische Verknüpfungen.
Am Eingang des wählschalter liegen also die einfallenden Bit- bzw. Taktfolgen, am Ausgang dl· ausgewählten
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Mit 6 ist ein Viererteiler bezeichnet, der am Eingang entweder die Taktfolge F oder die Taktfolge 6
empfängt und am Ausgang P/4 bzw· G/4 liefert. Der Teiler 6 ist mit einem eingebauten Verschiebemittel 6' ausgestattet,
das unter der Wirkung eines kurzen Impulses R* ein Bit einer
einfallenden Bitfolge überspringen kann. Solche Verschiebeorgane
für einen Impulszähler, die als Taktgeber arbeiten, sind gut bekannt und brauchen hier nicht im einzelnen beschrieben
zu werden.
Der kurze Impuls R1 wird durch eine Differenziereinrichtung
7 ausgesandt, die einen Verschiebebefehl R enthält.
Weiter erkennt man in Figur la einen Zähler 8, der entwider eine Taktfolge Fi oder eine Taktfolge Gi
empfängt, die durch den Wählschalter 5b bei einem "großen" Zyklus ausgewählt wird, und einen kleinen Zyklus mit acht
Takten bestimmt. Der Zähler 8, der modulo 8 zählt, liefert ein Signal p, das während einer Hälfte eines kleinen Zyklus
den zustand "1" bewirkt und während der anderen Hälfte den Zustand "0", sowie zwei verschiedene Signale r und s während
jedes Taktes.
Ein Speicher 10 mit einem Inhalt von vier Bits speichert ein Wort von vier Bits, das entweder einer Bitfolge
Ni (Wählzeit Sl bis 84) oder einer Bitfolge Mi (Wählzeit 85 bis S8) entnommen wird· Der Speicher 10 wird vorteilhafterweise
in Form eines Schieberegisters mit vier Kippstufen ausgebildet. Die Einspeicherung geschieht gemäß der
folgenden Methode :
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Eine während eines Auswahltaktes Sl aus dem Wählschalter 5a stammende Bitfolge Hl wird dem Eingang
einer Verzögerungsleitung 9 mit einer Dauer von drei
Takten zugeführt. Die Verzögerungsleitung 9 1st In Form
eines Schieberegisters mit drei Kippstufen ausgeführt· Die Vorschubleitung des Schieberegisters 9 empfängt
direkt die Taktfolge Fi, die Vorschubleitung des Schieberegisters
10 empfängt die Taktfolge Fi über ein UND-Gatter
11, das durch das Signal ρ betätigt wird· Während einer Hälfte des "kleinen" Zyklus (Signal ρ - 1)
durchläuft die information das Register 10, während der anderen Hälfte (p - 0) bleibt das ins Register 10 eingeschriebene
Wort unverändert.
Dagegen wird der Eingang des Registers 10 während eines Taktes Si direkt mit einer Bitfolge Ni
beaufschlagt. Die unterschiedliche Schaltung für den Fall einer Bitfolge Mi (Eingang des Multiplexers) und
für den Fall einer Bitfolge Ni (Ausgang des Demultiplexers) ist durch die Arbeitszeit des Multiplexers
bedingt, die diese unterschiedliche Behandlung erf österlich
macht.
Die Ausgangskippstufe 9* de« Registers 9 wird
während des Zeitraums T2 des "groien14 Zyklus durch die
Anwendung des Signals T2 auf eine Nullrückstellungsklesne Z der Kippstufe 9* auf Null gehalten.
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Durch dl· Nullrückstellung von 91 während T 2
ist es möglich, Ni auf den Eingang von 10 zu leiten; dies· Schaltung entspricht einer festverdrahteten ODER-Funktion.
In ähnlicher Weise wird die Ausgangsimpulsfolge M des Multiplexers auf den Eingang eines Schieberegisters
13 mit vier Kippstufen geleitet; die Eingangsbitfolge N des Demultiplexers wird auf den Eingang eines Schieberegisters
12 geleitet, das vor dem Schieberegister 13 angeordnet ist; die unterschiedliche Schaltung ergibt sich
aus dem Arbeitszeitbedarf des Demultiplexers. Ebenso wie oben wird die letzte Kippstufe 12* des Registers 12
während einer Hälfte des "großen" Zyklus, hier jedoch während des Zeitraums Tl, auf Null gehalten.
Die Vorschubleitung der Register 12 und 13 empfingt die Taktfolge F/4 während einer Hälfte des
"groien" Zyklus oder die Taktfolge G/4 während der anderen Hälfte des "großen" Zyklus, wobei diese beiden
Taktfolgen am Ausgang des Viererteilers 6 erhalten werden.
Bin Digitalvergleicher 14 beliebiger bekannter Bauart, der beispielsweise EXKLUSIV-ODER-Schaltungen enthält,
empfängt von einer Seite ein Festwort von vier Bits, das im Register 10 während des Zeitraums von vier Vorschubtakten
(p * 0) enthalten ist, und von der anderen Seite ein Wort von vier Bits, das das Register 13 gesät der Taktfolge
F/4 b«w. 0/4 durchläuft.
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Mit 15 ist eine Schreib- und.Leselogikschaltung
für das Ausgangssignal des Vergleichere 14 bezeichnet, die im wesentlichen einen Pufferspeicher und einen Lesekreis
enthält, der das Ausgangssignal des Vergleichers 14 unter dem Einfluß des Signals r, dessen Dauer gleich einem Vorschubtakt
ist, an einen Kontaktpunkt X überträgt· Das Lesen geschieht während des "großen" Zyklus, der dem Vergleich
folgt. Eine solche Einrichtung ist in der Technik der Logikschaltkreise gut bekannt und braucht hier nicht
im einzelnen beschrieben zu werden.
ι Das an X übertragene logische Signal ist eine
"1", wenn der Vergleicher 14 keine Koinzidenz feststellt.
Der Punkt X ist gemäß Fig. 16 mit dem Takteingang H eines Zählers 16 (Modulo 3 mit den Zuständen
0-1-2) verbunden, der als mit drei Wörtern arbeitender Mehrheitsdetektor funktioniert.
Dieser Mehrheitsdetektor wird wirksam, wenn ein einziges der drei Wörter durch eins oder mehrere
Zwiechenschaltbits in zwei Teile geteilt werden kann. Dies setzt einen Mindestabstand zwischen den Zwischsn-
«chaltbitgruppen voraus.
Dem Zähler 16 ist ein weiterer Zähler modulo 3, (Zustände 0-1-2) 17 zugeordnet, der auf seinem Takteingang
H das aus dem Taktgeber 8 (Fig. la) einmal je "kleinem" Zyklus ausgesandte Signal s empfängt. Der
Zustand (2) des Zählers 17 wird an den Takteingang H eines Zählers modulo 6 (Zustände 0-1-2-3-4-5)
18 weitergeleitet. Die Funktion des Zählers 18 besteht darin, das Intrittfallen des Viererteilers 6 zu überwachen.
409884/1137 m/m
Der Zähler 16 wird durch das Eintreffen eines Signals (2), das gleichzeitig mit dem Ausgangssignal (2)
des Zählers 1? auftritt, jedoch kürzer ist, auf einer Klemme Z auf Null zurückgestellt.
Der Zustand (2) des Zählers 16 wird dem gemeinsamen
Anschluß K eines Timschalters 19 mit zwei Stellungen a, b zugeführt, der durch eine bistabile Kippstufe 20 mit
zwei Ausgängen Q und Q betätigt wird. Für Q=I befindet
sich der Umschalter 19 in der Stellung a; für Q-I befindet sich der Umschalter 19 in der Stellung b.
In der Stellung a ist der Punkt K mit der Nullrückstellungsklemme Z des Zählers 18 über einen ODER-Schaltkreis
21 verbunden. Der Zähler 18 kann außerdem durch ein auf den ODER-Schaltkreis 21 angewendetes Signal Y auf
Null zurückgestellt werden.
Der in a eintreffende Zustand (2) bildet das Signal R (siehe oben). Beim Zustand Q=I der Kippstufe
ist der Punkt K durch b mit dem Eingang H eines Zählers modulo 3 (Zustände 0-1-2) verbunden. Der Zähler 22,
ein Alarmzähler, wird durch das auf seine Klemme Z gegebene Signal Y1 auf Null zurückgestellt. Der Zustand (2) des
Zählers 22 wird einem Alarmwähler 26 über einen ODER-Schaltkreis 25 zugeführt.
Der Alarmwähler 26 empfängt die W&hltakte Sl...S8
sowie das aus dem Schaltkreis 25 stammende Alarmsignal.
Er weist acht Ausgänge Ll...L8 auf, von denen
jeder mit einer als Alarmspeicher arbeitenden Kippstufe
wie beispielsweiae 27 ausgestattet ist, deren einer Ausgang Q eine Warnleuchte 28 einschalten kann und die
beispielsweise durch eine handbetätigte Erdschaltung 29 wieder auf Null zurückgestellt werden kann.
Der Zustand (1) des Zählers 22 wird einem Differenzierachaltkreis 23 zugeführt, dessen Ausgang
über einen ODER-Schaltkreis 24 an eine EINS-Rückstellungsklemme
W der Kippstufe 20 angeschlossen ist· Der ODER-Schaltkreia 24 empfängt auflerdem das Signal Y1·
Der Ausgang Q der Kippstufe 20 ist weiterhin mit der Klemme D einer Kippstufe 30 des D-Typs verbunden,
deren einer Ausgang Q zum ODER-Schaltkreis 25 führt· Die Kippstufe 30 empfängt auf einer Klemme H einen Leseimpuls
Y und auf einer Klemme Z einen NullrückstellungsiMpuls Y1·
Arbeitaweise der Gesamtanordnung nach Fig· la
und Ib :
Zu Beginn eines Auswahltakts befindet eich die Kippstufe 20 im Zustand "1" (Q « 1), der Umschalter 19
alao in der Stellung a.
Wenn der Zähler 16 mindestens zwei fehlende Übereinstimmungen während einer Periode von drei "kleinen"
Zyklen, die vom Zähler 17 gesählt werden, festgestellt hat, so ist dies ein Hinweis auf eine schlechte Verriegelung
der Taktfolgen P/4 oder G/4. Das in der Stellung a" übertragene Signal (2) des Zählere 16 liefert ein Signal R,
daa einen Verschiebebefehl R* für den Viererteiler 6 auslöst.
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Der Zähler 18 für die Überwachung des Inschrittfaliens
erhöht sich bei jedem aus dem Zähler 17 stammenden Zustand (2) um eine Einheit« d.h. nach jeweils drei kleinen
Zyklen. Jedoch wird er durch das Auftreten eines Signals R auf Null zurückgestellt« Ferner wird er durch das Signal Y
am Ende jedes Wahltaktes auf Null zurückgestellt.
Das Auftreten des Zustandes (5) am Ausgang des Zählers 18 führt zu einem Nullrückstellungsbefehl der
Kippstufe 20} der Umschalter 19 nimmt daraufhin die Stellung b ein.
Erscheint dann ein Zustand (2) in K, so geht der Alarmzähler 22 von "O" auf "1" über.
Jedoch wird aus Vorsichtsgründen dieser erste durch den Mehrheitedetektor 16 festgestellte Fehler nicht
sofort berücksichtigt. Der übergang auf den Zustand "1"
des Zählers 22 löst über den Differenzierschaltkreis 23 einen EINS-RÜckstellungsbefehl der Kippstufe 20 aus; «an
führt von neue« die Kontrolle des Intrittfallens durch. Wenn nach einer solchen neuerlichen zufriedenstellenden Kontrolle
der Zähler 22« der den Zustand (1) beibehalten hatte, einen
neuen Fehler feststellt, geht er auf den zustand (2) über; dann wird durch den Alarmwähler 26 ein Alarm angezeigt.
Der Alarmzähler 22 wird durch das Signal Y1
am Ende des Wahltakts auf Null zurückgestellt.
Di« Kapazität des Zählers 18, die hier auf fünf festgelegt wurde, ist nicht kritisch. Sie muß mit genügender
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Sicherheit die Korrektur des Intrittfallens angeben· Je
höher die Kapazität ist, desto gröBer wird diese Sicherheit; wenn man jedoch diese Kapazität zu sehr erhöht, so
nimmt die Kontrolle in einem Wähltakt mehr Zeit in Anspruch und verringert entsprechend die Dauer der Fehlerzählphase.
Wenn jedoch der Multiplexer oder Demultiplexer fehlerhaft arbeitet, so erreicht der Zähler 18 niemals
seine volle Kapazität (5) während eines Wähltaktsj der
Alarmzähler 22 bleibt dann auf Null, da ja die Kippstufe 2O ihren Zustand "1" (Q = 1) beibehält. Um diese Möglichkeit,
bei der auf jeden Fall ein Alarmsignal gegeben werden muß, zu berücksichtigen, wird der Zustand der Kippstufe
20 am Ende des Wähltakts durch die Kippstufe 3O des Typs D abgeschrieben, die am Ende des Wähltakts durch das
Signal Y abgefragt und durch das Signal Y1 auf Null zurückgestellt
wird.
Wenn der Ausgang Q der Kippstufe 20 "1" ist, so ist der Ausgang Q der Kippstufe 30 ebenfalls zwischen
Y und Y' gleich "1" und in den Alarmwähler 26 wird ein Alarm eingeschrieben.
Claims (1)
- PATENTANSPRÜCHE,1 J- Vorrichtung zur Kontrolle der Übereinstimmung zwischen einer schnellen digitalen Multiplexbitfolge und k langsamen digitalen Bitfolgen, deren Taktfolgen nicht synchronisiert und etwa k-raal langsamer sind, also entweder zwischen einer schnallen Ausgangsfolge M mit der Taktfrequenz F und k langsamen Eingangsbitfolgen Mi mit den Taktfrequenzen Fi eines Multiplexers oder zwischen einer schnellen Eingangsbitfolge K mit der Taktfolge 6 und k langsamen Ausgangsbitfolgen STi mit den Taktfolgen Gi eines Demultiplexers, dadurch gekennzeichnet, daß die Vorrichtung Mittel (14) für den Vergleich eines Worts von q Bits, das einer langsamen Bitfolge (Mi oder Ni) entnommen und in einem Speicher (10) als Festwort aufbewahrt wird, mit einem Wort von q Bits, das durch ein Register (13) läuft und einer schnellen Bitfolge (M oder N) mit einer durch einen Teiler (6) durch k geteilten Taktfrequenz (F/k oder GA) entnommen wird, weiterhin Mittel zur Kontrolle (16,17) und Regelung (7) der Verriegelung der geteilten Taktfrequenz (F/k oder G/k) entsprechend der Anzahl von fehlenden Übereinstimmungen am Ausgang (15) des Vergleichers (14) zu Beginn eines Zeitraums, der Auswahlzeitraum genannt wird, ferner Mittel (18, 19, 20) zum anschließenden übergang auf Fehlerkontrollbetrieb, Mittel (22, 25, 26) zur Feststellung der Fehler im Fehlerkontrollbetrieb während des zweiten Teils des AuswahlZeitraums und409884/1137schließlich Mittel (26, 27, 28) zur Auslösung «ine· eventuellen Alarms enthält.2 - Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie beim Fehlerkontrollbetrieb Mittel (22, 23, 24) zur Wiederaufnahme des Verriegelungskontrollbetriebs beim ersten auftauchenden Fehler und zur Wiederaufnahme und Beibehaltung des Fehlerkontrollbetriebs beim zweiten auftauchenden Fehler aufweist.3 - Vorrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daβ sie Mittel (30, 25) zur Auslösung eines Alarms am Ende eines Auswahlzeitraums besitzt, wenn sie nicht auf den Fehlerkontrollbetrieb übergegangen ist.4 - .Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, da· der Speicher (10) ein Schieberegister mit q Kippstufen ist, dessen Vorschubleitung nach Auffüllen des Registers blockiert wird.5 - Vorrichtung gemäß Anspruch 4, dadurch gekennzeichnet, daß dem Speicher (10) und dem Register (13) Verzögerungeeinrichtungen (9, 12) vorgeschaltet sind, die eine Eingangsbitfolge des Multiplexers (Mi) bzw. die Eingangsbitfolge des Demultiplexers (H) empfangen, um den Arbeitszeitbedarf dieser beiden Einrichtungen zu berücksichtigen.409884/11376 - Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet» daß ein den Ausgang (X) des Vergleicher· (14, 15) empfangender Zähler (16) als Mehrheitsdetektor für das Fehlen von Übereinstimmungen arbeitet und einem Zähler (17) gleicher Kapazität zugeordnet ist, der die Wiederholung· interval Ie, die sogenannten "kleinen" Zyklen (acht Takte einer langsamen Taktfrequenz Fi oder Gi) zählt und bei Erreichen seiner vollen Kapazität jedesmal ein Signal an den gemeinsamen Kontaktpunkt (K) eines Umschalters (19) mit zwei Stellungen (a, b) leitet, dessen Stellung a einen Neuverriegelungsbefehl (R) an den Teiler durch k (6) ermöglicht und dessen Stellung b das Fehlen von Übereinstimmungen anzeigende Zählerimpulse einem Zähler (22) la Fehlerkontrollbetrieb weiterleitet.7 - Vorrichtung gemäß Anspruch 6, dadurch gekennzeichnet, daß der die "kleinen" Zyklen messende Zähler (17) bei Erreichen seiner vollen Kapazität jedesmal ein Signal an einen Zähler (18) sendet, dessen Kapazität größer ist als die der vorgenannten Zähler (16, 17), und der durch ein Fehlen von Übereinstimmung bei der Stellung (a) des Umschalters (19) auf Null zurückgestellt wird·8 - Vorrichtung gemäß Anspruch 7, dadurch gekennzeichnet, dafl bei Erreichen der vollen Kapazität des dem die "kleinen" Zyklen messenden Zählers (17) nachgeschalteten Zählers (18) eine Kippstufe (20), die den Umschalter (19) betätigt, auf Null zurückgestellt wird, und durch den übergang auf den Zustand EINS des Zählers (22), der bei der Stellung (b) des Umschalters(19) ein Signal für das NichtVorhandensein von überein-409884/1137Stimmung empfängt, auf EINS zurückgestellt wird.9 - Vorrichtung gemäß Anapruch 8, dadurch gekennzeichnet, daß durch den übergang auf ZWEI des Zählers (22) ein Alarm ausgelöst wird·10 - Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß eine bistabile Kippstufe (30), die mit einem Steuereingang (D) mit dem Ausgang (Q) der den Umschalter (19) steuernden Kippstufe (20) verbunden ist, durch eine am Ende des Auswahlzeitraums ausgesandten Impuls (Y) abgefragt und durch einen hierzu leicht verzögerten Impuls (Y*) auf Null zurückgestellt wird, so daß eventuell ein Alarm ausgelöst wird, wenn die Kippstufe (20) während des Auswahlzeitraums ihren Zustand nicht geändert hat·40988W 1 137
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