[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE19819215A1 - Harzversiegelter Flip-Chip-Halbleiterbaustein - Google Patents

Harzversiegelter Flip-Chip-Halbleiterbaustein

Info

Publication number
DE19819215A1
DE19819215A1 DE1998119215 DE19819215A DE19819215A1 DE 19819215 A1 DE19819215 A1 DE 19819215A1 DE 1998119215 DE1998119215 DE 1998119215 DE 19819215 A DE19819215 A DE 19819215A DE 19819215 A1 DE19819215 A1 DE 19819215A1
Authority
DE
Germany
Prior art keywords
resin
substrate
chip
semiconductor chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE1998119215
Other languages
English (en)
Inventor
Kenichi Otake
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of DE19819215A1 publication Critical patent/DE19819215A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

Die vorliegende Erfindung betrifft einen versiegelten oder eingeschlossenen Flip-Chip-Halbleiterbaustein und ins­ besondere einen durch Harz versiegelten, als Flip-Chip oder kopfüber kontaktiertes Bauelement angeordneten Halbleiter­ chip.
Ein durch Harz versiegelter, herkömmlicher Flip-Chip- Halbleiterbaustein ist so aufgebaut, daß ein Halbleiterchip auf einem Substrat als Flipchip oder kopfüber kontaktiertes Bauelement angeordnet und durch Harz versiegelt ist, um ei­ nen leeren und hermetisch oder luftdicht abgeschlossenen Zwischenraum zwischen dem Halbleiterchip und dem Substrat zu bilden. Bei dem vorstehend erwähnten Aufbau ist das Harz als Ummantelung oder Überzug des Halbleiterchips ausgebildet, wobei jedoch die Oberfläche des Überzugs ungleichmäßig und gekrümmt ist, weil im Harz Blasen eingeschlossen sind. Da­ durch werden, wenn Schriftzeichen zum Darstellen eines Na­ mens und einer Los- oder Seriennummer auf die Oberfläche des Überzugs aufgedruckt werden, die Schriftzeichen sehr häufig unvollständig oder verzerrt aufgedruckt. Darüber hinaus ist es sehr schwierig, den Halbleiterbaustein beim Herstellen einer gedruckten Schaltung durch Unterdruck anzusaugen oder anzuziehen und anzuheben, weil an dem Ort, an dem ein An­ saugbolzen bzw. eine Ansaugdüse mit dem aus Harz gebildeten Überzug in Kontakt kommt, aufgrund der ungleichmäßigen Ober­ fläche des Überzugs ein Luftverlust auftritt. D. h., der vor­ stehend erwähnte Flip-Chip-Halbleiterbaustein kann nicht au­ tomatisch auf der gedruckten Schaltung angeordnet werden.
Daher ist es Aufgabe der vorliegenden Erfindung, einen harzversiegelten oder -überzogenen Flip-Chip-Halbleiterbau­ stein bereit zustellen, der eine Platte mit einer flachen und gleichmäßigen oder glatten Oberfläche auf seiner Oberseite aufweist. Diese Aufgabe wird durch die Merkmale der Patent­ ansprüche gelöst.
Die Erfindung wird nachstehend in Verbindung mit den beigefügten Zeichnungen ausführlicher beschrieben; es zei­ gen:
Fig. 1 eine Querschnittansicht zum Darstellen eines herkömmlichen harzversiegelten Flip-Chip-Halbleiterbau­ steins;
Fig. 2 eine Querschnittansicht zum Darstellen eines an­ deren Typs eines herkömmlichen harzversiegelten Flip-Chip- Halbleiterbausteins;
Fig. 3 eine Querschnittansicht zum Darstellen einer er­ sten bevorzugten Ausführungsform eines erfindungsgemäßen Flip-Chip-Halbleiterbausteins; und
Fig 4 eine Querschnittansicht zum Darstellen einer zweiten bevorzugten Ausführungsform eines erfindungsgemäßen Flip-Chip-Halbleiterbausteins.
Bevor bevorzugte Ausführungsformen erfindungsgemäßer harzversiegelter Flip-Chip-Halbleiterbausteine beschrieben werden, wird zunächst unter Bezug auf Fig. 1 und 2 ein her­ kömmlicher harzversiegelter Flip-Chip-Halbleiterbaustein be­ schrieben.
Wie in Fig. 1 dargestellt, ist bei einem herkömmlichen harzversiegelten Flip-Chip-Halbleiterbaustein ein Anschluß 2a an der Seite eines Halbleiterchips 2 über eine Verbin­ dungsmasse 4 elektrisch und mechanisch mit einem Anschluß 1a an der Seite eines Substrats 1 verbunden, und ein Halblei­ terchip 2 ist mit einem Überzug aus Harz 5 bedeckt, wobei ein Zwischenraum zwischen dem Halbleiterchip 2 und dem Sub­ strat 1 leer und hermetisch oder luftdicht abgeschlossen ist. Ein Damm oder Wall 3, der die gleiche Größe hat wie der Halbleiterchip, 2 ist auf dem Substrat 1 ausgebildet und schützt den Zwischenraum zwischen dem Substrat 1 und dem Halbleiterchip 2 gegen das Eindringen von Harz 5. Der vor­ stehend erwähnte leere und luftdicht abgeschlossene Zwi­ schenraum ist ausgebildet, weil die Kenngrößen des Halblei­ terbausteins nicht die an den Halbleiter gestellten Erwar­ tungen erfüllen können, wenn das Elektrodenmuster 2b mit dem den Überzug bildenden Harz 5 in Kontakt kommt.
Außerdem ist, wie in Fig. 2 dargestellt, in einem ande­ ren Typ eines herkömmlichen Flip-Chip-Halbleiterbausteins ein Zwischenraum zwischen einem Substrat 1 und einem als Flip-Chip angeordneten Halbleiterchip 2 durch ein Vergußharz 6 ausgefüllt, wobei die Art des Vergußharzes 6 so ausgewählt wird, daß die Kenngrößen des Halbleiterbausteins nicht be­ einflußt werden.
Das erste Problem des herkömmlichen Flip-Chip-Halb­ leiterbausteins 1 ist, daß es schwierig ist, den Namen und die Seriennummer eines Produktes auf dem Harzüberzug aufzu­ drucken.
Der Grund dafür ist, daß in der in Fig. 1 dargestellten Struktur der Harzüberzug des Halbleiterchips Blasen enthält und seine Oberfläche ungleichmäßig ist, so daß, wenn der Na­ me und die Seriennummer des Produktes darauf aufgedruckt werden, manchmal Schriftzeichen unvollständig oder verzerrt aufgedruckt werden. Es ist ein Verfahren zum Eingravieren von Schriftzeichen in die Oberfläche des Überzugs durch ei­ nen Laser bekannt. Bei Verwendung des vorstehend erwähnten Verfahrens sind die Zeichen aufgrund der ungleichmäßigen Oberfläche des Harzüberzugs jedoch verzerrt, undeutlich und schwer lesbar, obwohl alle Schriftzeichen vollständig aufge­ druckt werden. Außerdem ist es, wenn die Schriftzeichen auf der Rückseite des in Fig. 2 dargestellten Halbleiterbau­ steins aufgedruckt werden, schwierig, die Schriftzeichen auf der Oberfläche des Halbleiterchips aufzudrucken, und sie werden leicht gelöscht, auch wenn die Schriftzeichen darauf aufgedruckt werden.
Das zweite Problem des herkömmlichen Halbleiterbau­ steins besteht darin, daß es schwierig ist, den eingeschlos­ senen oder versiegelten Halbleiterbaustein durch Unterdruck anzusaugen, anzuheben und zu transportieren, und es ist un­ möglich, die eingeschlossenen oder versiegelten Halbleiter­ bausteine automatisch auf einer gedruckten Schaltung anzu­ ordnen.
Der Grund dafür ist, daß in der in Fig. 1 dargestellten Struktur, weil die Oberfläche des eingeschlossenen oder ver­ siegelten Halbleiterbausteins ungleichmäßig und gekrümmt ist, ein Luftverlust auftritt, wenn der verschlossene Halb­ leiterbaustein durch eine Ansaugdüse angesaugt und angehoben wird. Das dritte Problem des herkömmlichen Halbleiterbau­ steins besteht darin, daß der Halbleiterbaustein nicht wi­ derstandsfähig ist gegen äußere Kräfte und Stöße.
Der Grund dafür ist, daß in dem in Fig. 2 dargestellten Flip-Chip-Halbleiterbaustein der Halbleiterchip 2 auf dem Substrat 1 ungeschützt angeordnet ist, so daß der Halblei­ terchip 2 geknickt oder eingekerbt werden kann oder brechen kann, wenn eine externe Kraft oder Stöße darauf ausgeübt werden.
Nachstehend werden Ausführungsformen der Erfindung un­ ter Bezug auf die beigefügten Zeichnungen ausführlich be­ schrieben.
Fig. 3 zeigt eine Querschnittansicht zum Darstellen ei­ ner ersten bevorzugten Ausführungsform eines erfindungsgemä­ ßen harzversiegelten Flip-Chip-Halbleiterbausteins. Ein Halbleiterchip 2 ist als Flip-Cip auf einem Substrat 1 ange­ ordnet, und ein Anschluß 2a an der Seite des Halbleiterchips 2 und ein Anschluß 1a an der Seite des Substrats 1 sind über eine Verbindungsmasse 4 miteinander verbunden. Bei dieser Ausführungsform ist die aus Gold (Au) bestehende Verbin­ dungsmasse 4 unter dem Anschluß 2a an der Seite des Halblei­ terchips 2 angeordnet und wird gegen den goldüberzogenen An­ schluß 1a an der Seite des Substrats 1 gepreßt, das erwärmt wird, so daß die Verbindungsmasse 4 und der Anschluß 1a an der Seite des Substrats 1 durch eine Au/Au-Metallverbindung miteinander verbunden werden. Um die zum Herstellen der Me­ tallverbindung erforderliche Zeitdauer zu verkürzen, können einem Verbindungsteil Ultraschallwellen zugeführt werden. Außerdem kann das folgende Verfahren verwendet werden. Ein Lötmittel wird im voraus auf den Anschluß 1a an der Seite des Substrats 1 aufgebracht, die erwärmte Verbindungsmasse 4 wird dagegen gepreßt, und die Verbindungsmasse 4 wird durch Schmelzen des Lötmittels mit dem Anschluß 1a an der Seite des Substrats 1 verbunden. Der Anschluß 1a ist elektrisch mit einem auf dem Substrat 1 ausgebildeten Leitungsmuster (nicht dargestellt) verbunden.
Ein rahmenförmiger Wall oder Damm 3, der die gleiche Größe hat wie der Halbleiterchip 2, ist auf dem Substrat 1 ausgebildet, und nachdem der Halbleiterchips 2 als Flip-Chip auf den Substrat 1 angeordnet ist, wird der Umfangsrand des Halbleiterchips 2 über der oberen Fläche oder Oberseite des Walls oder Damms 3 angeordnet.
Der Wall oder Damm 3 steht nicht mit dem Halbleiterchip 2 in Kontakt, und seine Höhe ist so gewählt, daß das den Überzug bildende Harz 5 während eines späteren Arbeitsvor­ gangs zum Versiegeln des Halbleiterchips 2 nicht in den Zwi­ schenraum zwischen dem Halbleiterchip 2 und dem Substrat 1 eindringt. Anschließend wird flüssiges Harz 5 von einer Po­ sition über dem Halbleiterchip 2 durch eine Spender- oder Abgabevorrichtung tröpfchenweise ausgegeben, um eine kon­ stante Aufbringrate zu erhalten. Hierbei ist wichtig, daß das Harz eine relativ hohe dynamische Viskosität aufweist und kein Gas der Halogenserie freisetzt, wenn es zum Aushär­ ten getrocknet wird. Außerdem wird die Anordnung erwärmt, bevor dem Harz 5 ermöglicht wird, mit der Zeit auszuhärten. Zu diesem Zeitpunkt kann das Harz durch eine äußere Kraft verformt werden.
Daraufhin wird eine Platte 7 auf einem durch das Harz 5 gebildeten Überzug aufgebracht und so gegen den Überzug ge­ drückt, daß die Platte 7 parallel zur Rückseite des Halblei­ terchips 2 ausgerichtet ist. Anschließend wird das einen Überzug bildende Harz 5 getrocknet und ausgehärtet. Die Grö­ ße der Platte wird in Abhängigkeit von der Größe des Halb­ leiterchips festgelegt, sie sollte jedoch so gewählt werden, daß der Halbleiterbaustein durch eine Ansaugdüse glatt oder gleichmäßig angesaugt und angehoben und eine Produktkennzeichnung darauf aufgedruckt werden kann. Als Plattenmateri­ al sollte Metall oder Harz gewählt werden, das geeignet ver­ arbeitet werden kann, leicht zu einer Platte mit einer glat­ ten und flachen Oberfläche geformt werden kann und rost- oder korrosionsbeständig ist. Beispielsweise ist als Materi­ al für die Platte 7 rostfreier Stahl, Kupfer, Messing, Acrylharz usw. geeignet, wobei die Plattendicke geeignet 0,2 mm bis 0,5 mm beträgt. Wenn die Dicke geringer ist als 0,2 mm, treten Verformungen auf der Platte 7 auf und ist ihre mechanische Festigkeit oder Stabilität gering. Wenn die Dicke größer ist als 0,5 mm, nehmen das Gewicht und die Größe zu.
Nachstehend wird die zweite bevorzugte Ausführungsform der Erfindung unter Bezug auf Fig. 4 beschrieben.
Fig. 4 zeigt eine Querschnittansicht zum Darstellen ei­ ner zweiten bevorzugten Ausführungsform eines erfindungsge­ mäßen harzversiegelten Flip-Chip-Halbleiterbausteins. Ein Halbleiterchip 2 ist als Flip-Chip auf einem Substrat 1 an­ geordnet, um einen Halbleiterbaustein zu bilden, und Verguß­ harz 6 wird in einen Zwischenraum zwischen dem Substrat 1 und dem Halbleiterchip 2 angeordnet, um eine Verbindungs­ masse 4 und ein Elektrodenmuster 2b zu schützen, woraufhin das Vergußharz getrocknet wird und aushärtet. Bei dieser Ausführungsform weist das Vergußharz 6 eine geringe dynami­ sche Viskosität auf und kann daher leicht in den vorstehend erwähnten Zwischenraum eingegossen werden, wobei sich das Vergußharz 6 vom bei der ersten bevorzugten Ausführungsform der Erfindung zum Bilden des Überzugs verwendeten Harz 5 un­ terscheidet. Außerdem wird das Harz 5 zum Ausbilden eines Überzugs auf dem Halbleiterchip 2 aufgebracht, und eine Platte 7 wird darauf angeordnet. Dann wird das auf dem Halb­ leiterchip 2 aufgebrachte Harz 5 getrocknet und ausgehärtet. Der erste Vorteil der Erfindung ist, daß der Name bzw. die Bezeichnung und die Seriennummer des Produktes auf den Flip-Chip-Halbleiterbaustein aufgedruckt werden können.
Der Grund dafür ist, daß eine Platte mit einer flachen Oberfläche auf der oberen Fläche des Halbleiterbausteins be­ festigt ist. Weil auf der Oberfläche der Platte keine Blasen und keine Unebenheiten vorhanden sind, sind die darauf auf­ gedruckten Schriftzeichen vollständig und nicht eingekerbt oder verzerrt.
Der zweite Vorteil der Erfindung ist, daß der erfin­ dungsgemäße Halbleiterbaustein durch Unterdruck leicht ange­ saugt und angehoben und transportiert werden kann, so daß der versiegelte oder eingeschlossene Halbleiterbaustein au­ tomatisch in einer gedruckten Schaltung angeordnet werden kann.
Der Grund dafür ist, daß, weil die Oberfläche der auf der oberen Fläche des Halbleiterbausteins befestigten Platte keine Krümmungen und Unebenheiten aufweist, kein Luftverlust an der Ansaugdüse auftritt, wenn der Halbleiterbaustein durch Unterdruck angesaugt und angehoben wird.
Der dritte Vorteil der Erfindung ist, daß der erfin­ dungsgemäße Halbleiterbaustein gegen äußere Kräfte und Stöße widerstandsfähig ist.
Der Grund dafür ist, daß, weil eine Metall- oder Harz­ platte an der oberen Fläche des Halbleiterbausteins befe­ stigt ist, äußere Kräfte und Stöße nicht direkt auf den Halbleiterchip ausgeübt werden.

Claims (7)

1. Flip-Chip-Halbleiterbaustein mit:
einem Substrat, auf dem ein Halbleiterchip ange­ ordnet ist, um einen Flip-Chip-Halbleiterbaustein zu bilden;
einem aus einem ersten Harzmaterial gebildeten Überzug zum Versiegeln des auf dem Substrat angeordne­ ten Halbleiterchips; und
einer auf einer oberen Fläche des aus dem ersten Harzmaterial gebildeten Überzugs befestigten Platte.
2. Baustein nach Anspruch 1, wobei das Substrat auf seiner oberen Fläche einen Wall zum Schützen eines Zwischen­ raums zwischen dem Halbleiterchip und dem Substrat ge­ gen das Eindringen des ersten Harzmaterials und zum Bilden einer leeren und luftdicht abgeschlossenen Struktur zwischen dem Halbleiterchip und dem Substrat aufweist.
3. Baustein nach Anspruch 1 oder 2, wobei der Zwischenraum zwischen dem Halbleiterchip und dem Substrat mit einem zweiten Harzmaterial verfüllt ist.
4. Baustein nach Anspruch 1, 2 oder 3, wobei
der Halbleiterchip durch mehrere leitfähige Ele­ mente mit dem Substrat verbunden ist, und
jedes der mehreren leitfähigen Elemente aus einem Paar Anschlüssen besteht, die jeweils mit dem Halblei­ terchip bzw. mit dem Substrat verbunden sind, und wobei eine Verbindungsmasse zwischen dem Paar Anschlüssen eingefügt ist.
5. Baustein nach einem der Ansprüche 1 bis 4, wobei die Platte aus Metall gebildet ist.
6. Baustein nach einem der Ansprüche 1 bis 4, wobei die Platte aus Harz gebildet ist.
7. Baustein nach einem der Ansprüche 1 bis 6, wobei die Platte eine Dicke von 0,2 mm bis 0,5 mm aufweist und aus einem Material hergestellt ist, das aus rostfreiem Stahl, Kupfer, Messing und Acrylharz ausgewählt ist.
DE1998119215 1997-04-30 1998-04-29 Harzversiegelter Flip-Chip-Halbleiterbaustein Ceased DE19819215A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11209597A JPH10303336A (ja) 1997-04-30 1997-04-30 フリップチップ型半導体素子の樹脂封止構造

Publications (1)

Publication Number Publication Date
DE19819215A1 true DE19819215A1 (de) 1998-11-12

Family

ID=14578007

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1998119215 Ceased DE19819215A1 (de) 1997-04-30 1998-04-29 Harzversiegelter Flip-Chip-Halbleiterbaustein

Country Status (2)

Country Link
JP (1) JPH10303336A (de)
DE (1) DE19819215A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10163084A1 (de) * 2001-12-20 2003-07-17 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
EP1187205A3 (de) * 2000-09-06 2004-06-23 Sanyo Electric Co., Ltd. Halbleitervorrichtung in Chip-Grösse mit einer thermisch und elektrisch leitenden Kontaktfläche und Verfahren zu Ihrer Herstellung
EP2874182A1 (de) * 2013-11-19 2015-05-20 Gemalto SA Verfahren zur Herstellung von elektronischen Vorrichtungen
CN119601505A (zh) * 2024-12-03 2025-03-11 南京开戚绘科技有限公司 一种半导体芯片封装装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5427374B2 (ja) * 2008-06-25 2014-02-26 協立化学産業株式会社 電子部品モジュールおよび電子部品モジュールの製造方法
TW201624645A (zh) * 2014-12-26 2016-07-01 矽品精密工業股份有限公司 半導體結構及其製法
CN113910515B (zh) * 2021-10-29 2024-04-26 西安微电子技术研究所 一种电源模块内部加固散热垫片的装置及方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1187205A3 (de) * 2000-09-06 2004-06-23 Sanyo Electric Co., Ltd. Halbleitervorrichtung in Chip-Grösse mit einer thermisch und elektrisch leitenden Kontaktfläche und Verfahren zu Ihrer Herstellung
US6963126B2 (en) 2000-09-06 2005-11-08 Sanyo Electric Co., Ltd. Semiconductor device with under-fill material below a surface of a semiconductor chip
DE10163084A1 (de) * 2001-12-20 2003-07-17 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
EP2874182A1 (de) * 2013-11-19 2015-05-20 Gemalto SA Verfahren zur Herstellung von elektronischen Vorrichtungen
WO2015074957A1 (fr) 2013-11-19 2015-05-28 Gemalto Sa Procede de fabrication de dispositifs electroniques
CN119601505A (zh) * 2024-12-03 2025-03-11 南京开戚绘科技有限公司 一种半导体芯片封装装置
CN119601505B (zh) * 2024-12-03 2025-05-30 陈垠宇 一种半导体芯片封装装置

Also Published As

Publication number Publication date
JPH10303336A (ja) 1998-11-13

Similar Documents

Publication Publication Date Title
DE69430511T2 (de) Halbleiteranordnung und Herstellungverfahren
DE69525697T2 (de) Halbleiteranordnung vom Filmträgertyp mit Anschlusshöcher
DE10163799B4 (de) Halbleiterchip-Aufbausubstrat und Verfahren zum Herstellen eines solchen Aufbausubstrates
DE69526895T2 (de) Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe
DE3888476T2 (de) Elektrische Kontaktstellen und damit versehene Gehäuse.
DE69521954T2 (de) Herstellungsverfahren einer Halbleiterpackungsanordnung mit Chipumfang
DE4008624C2 (de)
DE69527330T2 (de) Halbleiteranordnung und Herstellungsverfahren
DE69431023T2 (de) Halbleiteraufbau und Verfahren zur Herstellung
DE69527668T2 (de) Anschlussstelle für Halbleiterbauelement
DE68923512T2 (de) Gitterartige Steckerstift-Anordnung für einen paketförmigen integrierten Schaltkreis.
DE10101948B4 (de) Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und auf einem Substrat montierbarer Halbleiterbaustein
DE19848834A1 (de) Verfahren zum Montieren eines Flipchips und durch dieses Verfahren hergestellte Halbleiteranordnung
DE69518935T2 (de) Halbleiterpackung
DE4113954A1 (de) Matrix-verbindungsglied
DE102007063342A1 (de) Halbleiterpackage (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102008003160A1 (de) Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE102007063341A1 (de) Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE19651566A1 (de) Chip-Modul sowie Verfahren zu dessen Herstellung
DE10045043A1 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
US6083819A (en) Method and assembly for providing improved underchip encapsulation
DE102006024213A1 (de) Verfahren zum Herstellen eines Bausteins mit einer elektrischen Kontaktierung
DE1956501C3 (de) Integrierte Schaltungsanordnung
DE19522338B4 (de) Chipträgeranordnung mit einer Durchkontaktierung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection