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DE1956501C3 - Integrierte Schaltungsanordnung - Google Patents

Integrierte Schaltungsanordnung

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Publication number
DE1956501C3
DE1956501C3 DE1956501A DE1956501A DE1956501C3 DE 1956501 C3 DE1956501 C3 DE 1956501C3 DE 1956501 A DE1956501 A DE 1956501A DE 1956501 A DE1956501 A DE 1956501A DE 1956501 C3 DE1956501 C3 DE 1956501C3
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DE
Germany
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silicon chip
integrated circuit
circuit arrangement
connecting conductors
plane
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DE1956501A
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DE1956501A1 (de
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Claudio Dr. Ivrea Torino Dalmasso
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TIM SpA
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Ing C Olivetti and C SpA
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Publication date
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Description

Die vorliegende Erfindung betrifft eine integrierte Schaltungsanordnung, die mindestens einen an einem planparallelen Substrat befestigten Silizium-Chip und eine Mehrzahl von Leitern enthält, die auf dem planparallelen Substrat liegen und eine Mehrzahl von leitenden Teilen einschließen, die den Leitern zum Verbinden des Silizium-Chips mit den Leitern zugeordnet sind, und die in einem Gehäuse eingeschlossen ist.
Bei integrierten Schaltungsanordnungen dieser Art müssen die den Silizium-Chip mit den Leitern verbindenden leitenden Teile im Abstand von den Rändern des Silizium-Chips gehalten werden, um Kurzschlüsse der leitenden Teile mit den Rändern des Silizium-Chips zu vermeiden. Da der Silizium-Chip dicker als die Leiter ist, ist es schwierig, die leitenden Teile von den Rändern des Silizium-Chips im Abstand zu halten.
Bei einer bekannten integrierten Schaltungsanordnung (US-PS 3312771) liegen die Silizium-Chips in
einer Vertiefung des Substrats, das nicht planparallel ist und aus einem ziemlich kostspieligen Mehrfachniveau-Berylliumoxidsubstrat besteht. Die Silizium-Chips sind mit einer Mehrzahl von leitenden Teilen verbunden, die mit Bezug auf die Substratoberfläche angehoben werden können. Bei einer solchen integrierten Schaltung ist es erforderlich, daß die leitenden Teile einzeln mit den Chips und den Leitern verbunden sind, wodurch sich ein erheblicher Arbeitsaufwand ergibt. Darüber hinaus besteht die Gefahr, daß die leitenden Teile, selbst wenn sie anfangs im Abstand angeordnet wurden, zu einem späteren Zeitpunkt die Ränder der Chips berühren und daher Kurzschlüsse hervorrufen können.
Es ist eine weitere integrierte Schaltungsanordnung bekannt (US-PS 3 374 537), bei der die Silizium-Chips an dem isolierenden Substrat befestigt sind, wobei die Kontaktbereiche auf den Chips an dem Substrat anliegen. Die einzelnen leitenden Teile müssen hier unter den Silizium-Chips liegen, wodurch, um jedes falsche Positionieren der leitenden Teile während des Verbindens derselben mit den Silizium-Chips zu vermeiden, ein durchscheinendes Glassubstrat anstatt des herkömmlichen Aluminiumoxidsubstrats notwendig wird.
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, eine integrierte Schaltungsanordnung zu schaffen, bei der die leitenden Teile zum Verbinden der Si'izium-Chips mit den Leitern genau positioniert und zwangsläufig im Abstand von den Rändern der Chips gehalten werden können.
Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß die leitenden Teile auf einem Isolierrahmen verankert sind, der derart auf dem planparallelen Substrat zwischen den Leitern und dem Silizium-Chip liegt, daß er den Silizium-Chip umgibt, und so ausgebildet ist, daß er die leitenden Teile über das planparallele Substrat anhebt.
Im Falle eines Verbindens der Leiter mit Halbleiterteilen mittels Ultraschallverfahren, wie dies für MOS-Schaltungen üblich ist, da der Träger normalerweise planparallel ist, ist der Isolierrahmen so ausgebildet, daß er das leitende Teil auf ein Niveau anheben kann, das über dem der Oberfläche der integrierten Schaltung liegt, um ein Kurzschließen mit den Rändern des Silizium-Körpers zu vermeiden.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Einzelheiten, Vorteile und Anwendungen der Erfindung sind nachstehend anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt
Fig. 1 eine Schnittdarstellung eines Gehäuses für integrierte Schaltungsanordnungen,
Fig. 2a, 2b, 2c und 2d eine in dem Gehäuse nach Fig. 1 enthaltene Grundplatte, an welcher aufeinanderfolgende Druckvorgänge für die Leiter mittels eines Siebdruckverfahrens durchgeführt wurden,
Fig. 3 einen in dem Gehäuse nach Fig. 1 enthaltenen Kunststoffring,
Fig. 4 das Ausstanzen von in dem in Fig. 1 gezeigten Gehäuse enthaltenen Verbindungszungen aus einem Metallstreifen,
Fig. 5 ein Verfahren zur Herstellung eines die in Fig. 4 dargestellten Zungen enthaltenden Rahmens.
Fi g. 6 einen auf das Substrat zu befestigenden Silizium-Chip,
Fig. 7a und 7b in Draufsicht und im Schnitt Ansichten des Aufbaues des in Fig. 5 dargestellten Rahmens und des in Fig. 6 dargestellten Chips.
Als Beispiel soll nun ein Gehäuse mit einigen Lötösen oder-fahnen 3 (Fig. 1) im einzelnen beschrieben werden. Das Gehäuse ist aus folgenden Teilen aufgebaut:
- einer keramischen Grundplatte 1, die durch Siebdruck hergestellte Leiter 8 trägt,
- einer Gruppe von Lötfahnen 3 aus gcldplattiertem kfetall (beispielsweise Phosphorbronze),
- einer Schutzabdeckung 4 aus einer Legierung aus Kobalt, Eisen und Nickel, die am Lötiand 5 goldplattiert ist,
- einem Lötring 6, der bei anderen Ausführungsformen weggelassen werden kann.
Das geschlossene Gehäuse hat das in Fig. 1 im Schnitt dargestellte Aussehen, wenn es später in Kunststoff? (Silikon- oder Epoxidharze) zum Zwecke der erhöhten mechanischen Festigkeit und Feuchtigkeitsabdichtung (insbesondere bei Nichtanwendung einer hermetischen Verlötung der Abdekkung 4) eingehüllt ist.
Das wesentliche Merkmal für eine gute Feuchtigkeitsabdichtung liegt im Fehlen jeglicher Verbindungsnaht von Glas zu Metall rund um die Lötfahnen 3 und damit im Fehlen jeglicher Möglichkeit des Durchtritts von Feuchtigkeit durch sehr kleine Spalten, die sich durch mechanische, an den Fahnen auftretende Beanspruchungen in dem Glas auftun.
Nachfolgend wird eine genauere Beschreibung der Einzelteile der integrierten Schaltungsanordnung gegeben.
Die Grundplatte 1 des Gehäuses ist aus einem keramischen Werkstoff mit einem hohen Gehalt an Aluminiumoxid (85-97%) gebildet, sie hat eine Oberflächenrauhigkeit zwischen 1 und 2 μηι und eine Ebenheit, die in der Diagonalen besser als 0,05 mm ist. Die Dicke der Grundplatte kann von 0,5 bis 1,5 mm betragen. Wegen der folgenden Siebdruckvorgänge muß die Dicke eine Toleranz von ± 0,03 mm einhalten.
Das System der Verbindungsleiter 8 zwischen dem Silizium-Chip 16 oder den Silizium-Chips, die in der Mittelzone der Grundplatte 1 angeordnet sind, und den außen liegenden verbreiterten Teilen 9, der Leiter 8, an welche die Lötfahnen 3 angelötet sind, wird durch einen Siebdruckvorgang erzeugt, bei dem ein Sintern oder Brennen von Massen oder Pasten hoher Leitfähigkeit angewendet wird. Es können eine oder mehr Drucklagen oder -schichten je nach den Erfordernissen geschaffen werden. Im einfachsten Fall wird eine einzelne Schicht, die das gesamte System der Verbindungsleiter bildet, gedruckt. Die verwendete Paste muß eine optimale Haftfähigkeit auf aem keramischen Werkstoff der Grundplatte 1 haben.
Nach dem Drucken wird die Grundplatte 1 bei 125° C für zwei Stunden getrocknet und dann in einem Ringofen in Übereinstimmung mit dem für die jeweils verwendete besondere Paste angegebenen Temperaturverlauf gebrannt. Zusätzlich zu ihrer optimalen Haftfähigkeit gegenüber dem Aluminiumoxid-Keramikwerkstoff eignet sich eine Paste auch gut für alle späteren Arbeitsvorgänge und hat folgende Vorteile: Beim folgenden Brennen von anderen Pasten läuft sie nicht wieder ab oder füeßt nicht zurück; sie läßt das Löten der Fahnen mit einer Legierung von 59% Sn, 39% Pb und 2% Ag zu; sie läßt das Löten der integrierten Schaltungen mittels eines Ringes aus Sn (der ebenfalls durch Siebdruck aufgebracht sein kann) oder aus eutektischem Au-Sn zu; sie erlaubt das Anbringen von Golddrähten mittels Thermokompression; sie läßt die Ultraschall-Lötung von integrierten Schaltungsblöcken und von Golddrähten sowie Au-Si-Drähten zu.
Wenn eine Zwischenverbindung innerhalb des Gehäuses in zwei oder mehr Lagen erzielt werden soll,
to so werden die verschiedenen Lagen von Isoliermaterial und von leitfähigem Material, welche in jedem FaLl aus Pasten bestehen, in den entsprechenden Bereichen aufeinanderfolgend gedruckt, wobei darauf geachtet werden muß, daß die Pasten aus solchen Werkstoffen ausgewählt werden, die mit fortschreitend abnehmenden Temperaturen gebrannt werden können. Die zweckdienliche Reihenfolge für den Siebdruck der verschiedenen Lagen ist in den Fig. 2 a bis 2d dargestellt. In Fig. 2a ist der Siebdruck einer ersten Lage von gedruckten Verbindungsleitern 8 und Befestigungsflecken 2 gezeigt, während Fig. 2b den Siebdruck eines isolierenden Glasrahmens 10 darstellt. In Fig. 2c ist der Siebdruck einer Glasschicht
14 zur Isolierung sich kreuzender Verbindungsleiter gegeneinander wiedergegeben, und Fig. 2d zeigt den
Siebdruck einer zweiten Lage von gedruckten Leitern
15 für die Zwischenverbindung in der Mittelzone der Grundplatte 1 und die entsprechenden Verbindungen mit an zentralen Befestigungsflecken 2 befestigten Si-
jo lizium-Chips 16, und beispielsweise MOS-Schaltungen.
Um den für die mittleren Verbindungen reservierten Teil der Verbindungsleiter 8 gegenüber ihren äußeren, verbreiterten Teilen 9, an welche die Lötfahnen 3 des Gehäuses angelötet werden müssen, abzugrenzen, wird der Rahmen 10 aus hochschmelzendem; für Siebdruck geeigneten Glas, gedruckt. Im Hinblick auf die Brenntemperatur dieses Glases (etwa 950° C) wird es unmittelbar nach dem Brennen der
Ao ersten Lage der gedruckten Verbindungsleiter gedruckt.
Die Stärke, die der Glasrahmen 10 haben muß, um eine ausreichende Isolierung der Verbindungsleiter von der Schutzabdeckung 4 sicherzustellen, ist derart, daß mehr als eine Lage durch Siebdruck aufgebracht werden muß, und es ist ratsam, jede Lage vollständig zu brennen, bevor die nächste gedruckt wird. Es sind vier Lagen zu empfehlen, die mit Schablonen von 130 bis 220 Siebfeinheit gedruckt werden, was es ermög-
licht, eine größere Stärke als 0,05 mm zu erreichen. Der Glasrahmen 10 hat drei Funktionen: die äußeren leitfähigen verbreiterten Teile 9 der Verbindungsleiter 8, an welche die Fahnen 3 angelötet werden, von der mittleren Zone der Verbindungsleitcr zu trennen; eine Sperre gegen das Eindringen von Feuchtigkeit zu bilden; den später aufgebrachten, zum Löten der Schutzabdeckung 4 verwendeten Metallring 6 zu tragen. Darüber hinaus ermöglicht es der Glasrahmen 10, Verbindungen zwischen Glas und Metall zu ver-
b0 meiden, die oft die Ursache für auftretende Fehler sind. Die Verbindungen zwischen den verschiedenen Lagen der verwendeten Siebdruckpasten sind immer von der Art Glas mit Glas.
Die Gestalt des Glasrahmens 10 hängt von der Ge-
b5 statt der Bereiche, die freigelegt bleiben müssen, ab und sie kann in den aufeinanderfolgenden Druckvorgängen variieren, bis sie die Form des Metallringes 6 annimmt.
Die nach oben gerichtete Oberfläche dieses Glasrahmens 10 wird mittels Siebdruck mit einer Goldpaste überzogen, die als Basis für die Lötung der metallischen Schutzabdeckung 4 dient. Diese Behandlung ist nicht notwendig, wenn die Schutzabdeckung 4 mit einem Epoxid- oder Siliconharz oder mit Phenolformaldehyd geklebt wird.
Nach dem Verschließen werden die äußeren, verbreiterten Teile 9 der Verbindungsleiter 8 für die Außenverbindung, an welche die Lötfahnen 3 angelötet werden, durch Eintauchen in eine Sn-Pb-Ag-Legierung verzinnt. Der zuletzt erwähnte Vorgang kann erst durchgeführt werden, nachdem die Grundplatte 1 für wenigstens zwei Stunden abgelagert hat.
Jedes Gehäuse trägt vier Gruppen von Lötfahnen 3, und zwar eine Gruppe pro Seite, mittels welcher eine Verbindung zwischen der Grundplatte, mit welcher die integrierten Schaltungen verlötet werden, und der gedruckten Schaltungsplatine, an welcher das Gehäuse befestigt ist, erreicht wird.
Im vorliegenden Fall ist im Gegensatz zu üblichen Gehäusen eine genaue Anpassung der Ausdehnungskoeffizienten zwischen dem Material der Fahnen und dem der Grundplatte nicht erforderlich, und es ist deshalb ausreichend, für die Fahnen ein Material zu benutzen, das gute Eigenschaften in bezug auf NichtOxidierbarkeit und mechanische Bearbeitbarkeit hat.
Die Fahnen müssen goldplattiert sein, und zwar wenigstens mit 2 μπι Gold, und sie werden vorverzinnt, um mit der Grundplatte mittels einer Sn-Pb-Ag-Legierung verlötet werden zu können.
Die Schutzabdeckung 4 muß eine sehr gute Verbindung mit dem keramischen Werkstoff der Grundplatte 1 und mit den vier Lagen von isolierendem Glas 10 herstellen, weshalb sie aus einer Legierung mit einem sehr niedrigen Wärmeausdehnungskoeffizienten besteht. Ihre Form wird durch unmittelbares Stanzen und Drücken des Legierungsbleches erhalten, und sie kann in weiten Bereichen variieren. Es ist wesentlich, daß an ihren Kanten ein flacher Rand 5 mit einer Breite von 1 bis 1,5 mm bleibt, an welchem das Löten oder Kleben an den Glasrahmen 10 durchgeführt wird. Dieser Rand ist durch einen Galvanisiervorgang mit einer wenigstens 5 μπι dicken Goldschicht plattiert, während der übrige Teil der Abdeckung in seinem ursprünglichen Zustand verbleiben kann, wenn das Gehäuse mit Kunststoff 7 überzogen wird, oder aber leicht mit Gold plattiert werden kann (beispielsweise in einer Stärke von 2 μπι), wenn kein Kunststoffüberzug vorgesehen ist.
Das Gehäuse kann mit veischiedenen Lot- oder Klebverbindungen verschlossen werden, von denen jede ihre eigene Art der Vorbereitung erfordert.
Die Verschlüsse, die die besten Garantien für Luftdichtigkeit geben, werden durch Löten hergestellt. Die beiden Goldschichten, und zwar jene, die durch Siebdruck auf den Glasrahmen 10 aufgebracht wurde, und jene, die durch Galvanisierung auf die Abdekkung 4 aufgebracht wurde, werden zusammen mit einem Ring 6 aus eutektischer Au-Si-. Au-Ge- oder Au-Sn-Legierung verlötet. Die Maximaltemperatur ist bestimmt durch die Auswahl der Legierung (Au-Si: 370° C, Au-Ge: 356° C, Au-Sn: 280° C).
Die bevorzugte Aufeinanderfolge für den Zusammenbau des Gehäuses ist folgende:
a) Befestigen von einem oder mehreren Schaltelemente enthaltenden Silizium-Chips 16 im mittleren Bereich der keramischen Grundplatte 1, wobei in Abhängigkeit von der Maximaltemperatur im Hinblick auf das Halbleitermaterial das Befestigen durch Löten mit Au-Si oder mit Au-Sn oder unmittelbar durch Kaltverkleben mit einem leitenden Epoxidharz bewirkt werden kann; selbstverständlich liegt im letzteren Fall ein Qualitätsverlust im Hinblick auf elektrischen Flächenkontakt und auf Wärmekontakte vor;
b) Verbinden der Anschlüsse eines jeden Silizium-Chips 16 mit den mittigen Enden der gedruckten
Verbindungsleiter 8, was durch Thermokompression oder durch Ultraschall-Lötung durchgeführt werden kann;
c) Verschließen des Gehäuses durch Löten oder Kleben der Schutzabdeckung 4 an den von der
Grundplatte 1 getragener·. Glasrahmen 10;
d) Verzinnen der äußeren leitenden Teile 9 der Verbindungsleiter 8, wobei darauf zu achten ist, daß die verzinnten Teile 9 für wenigstens zwei Stunden ablagern können, bevor die folgenden Schritte des Zusammenbaues weitergehen;
e) Biegen der Lötfahnen 3 um 90°;
f) Löten eines Endes der Lötfahnen 3 an die äußeren leite nden Teile 9 durch Wiederaufschmelzen
■>j der Verzinnung;
g) Einhüllen des in dieser Weise erhaltenen Gehäuses in Kunststoff 7 mit Ausnahme der freien Enden der Lötfahnen 3.
Bei der in Fig. 1 dargestellten Ausführungsform wird um den Silizium-Chip 16 ein Ring 18 aus Kunststoff gelegt, der passend geformt ist (wie beispielsweise in Fig. 3 gezeigt ist) und in geeigneter Weise mit einem Kleber an der Grundplatte 1 befestigt wird. Die Verbindungsdrähte 19, die zu dem Silizium-Chip J5 16 führen, ruhen auf diesem Ring 18, und in dieser Weise sind sie auch in ihrer Lage durch die leichte Spannung verankert, die durch das Lötgerät während der Zeit des Zusammenbaues aufgebracht wird.
Die Lösung nach dem vorliegenden Ausführungsbeispiel der Erfindung besteht weiterhin darin, einen Rahmen 21 aus Aluminium von der in Fig. 4 gezeigten Art vorzusehen, der durch Stanzen oder Atzen aus einem Streifen 20 erhalten worden ist und auf den auf beiden Seiten ein Kunststoffring 18, wie in Fig. 7 a und 7 b gezeigt, aufgebracht worden ist.
Der Kunststoff ring 18 kann aus zwei Teilen gebildet sein, die aus Isolierklebeband ausgestanzt und durch Druck auf die beiden Seiten des Aluminiumstreifens, wie in Fig. 5 dargestellt ist, aufgebracht worden sind. Diese Arten des Zusammenbaues erfordert das genaue Positionieren des Silizium-Chips 16 mit Bezug auf die miitigen Vcrbindungsender·. der auf die Grundplatte 1 gedruckten Verbindungsleiter 8, wobei das Positionieren leicht in dieser Zeit des Zusammenbaues bewirkt werden kann, und zwar durch Anwendung eines Fadenkreuzes, das in geeigneter Weise in das Mikroskop der Lötstation eingraviert ist.
Das geeignete Verfahren des Zusammenbaues enthält folgende Schritte:
b0 a) der Silizium-Chip 16 wird auf der Grundplatte 1 so befestigt, daß seine Anschlüsse mit den inneren Enden der gedruckten Verbindungsleiter 8 ausgerichtet sind;
b) der Rahmen 21 wird befestigt, der bereits so ausb5 gerichtet wurde, daß die Enden der Zungen genau und in Übereinstimmung mit den Anschlüssen des Silizium-Chips 16 und der gedruckten Verbindungsleiter 8 liegen;
7 8
c) mit einem oder zwei Arbeitsgängen einer Ultra- Die folgenden Schritte des Zusammenbaues sind
schall-Lötvorrichtung, bei der eine geeignete ähnlich den oben beschriebenen.
Punktelektrode verwendet wird, wird das Verlö- Um den Zusammenbau zu erleichtern, kann der
ten der Enden der Zungen 21 mit den damit in Kunststoffring 18 in einer solchen Weise gebildet sein,
Übereinstimmung liegenden Anschlüssen der 5 daß er die Verbindungszungen 21 so viel wie möglich
Silizium-Chips bewirkt; als Alternative können verbindet.
die Zungen 21 mit den Anschlüssen auf den Der Rahmen 21 kann auch aus einer Al-Si-Legie-Chips auch mit Hilfe eines geeigneten leitenden rung bestehen, wodurch eine Oxidation des Rahmen-Klebstoffes verbunden werden. materials vermieden wird.
Hierzu 6 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Integrierte Schaltungsanordnung, die mindestenseinen an einem planparallelen Substrat befestigten Silizium-Chip und eine Mehrzahl von Verbindungsleitern enthält, die auf dem planparallelen Substrat liegen und eine Mehrzahl von leitenden Teilen einschließen, die den Verbindungsleitern zum Verbinden des Silizium-Chips mit den Verbindungsleitern zugeordnet sind, und die in einem Gehäuse eingeschlossen ist, dadurch gekennzeichnet, daß die leitenden Teile (19; 21) auf einem Isolierrahmen (18) verankert sind, der derart auf dem planparallelen Substrat (1) zwischen den Verbindungsleitern (8) und dem Silizium-Chip (16) liegt, daß er den Silizium-Chip (16) umgibt, und so ausgebilüet ist, daß er die leitenden Teile (19; 21) über das planparallele Substrat (1) anhebt.
2. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindungsleiter (8) auf das planparallele Substrat (1) gedruckt und mit einer Mehrzahl von Lötfahnen (3) elektrisch verbunden sind.
3. Integrierte Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Rahmen (18) die Form eines Kunststoffringes hat, der auf das planparallele Substrat (1) aufgeklebt ist.
4. Integrierte Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die leitenden Teile (19; 21) aus einer Mehrzahl von Metallzungen (21) bestehen, die mit dem Silizium-Chip (16) und den Verbindungsleitern (8) entweder mittels elektrisch leitendem Klebstoff oder durch Ultraschallverbindung verbunden sind, wobei der Rahmen (18) auf dem Substrat (1) angeordnet ist und durch die mit dem Silizium-Chip (16) und den Verbindungsleitern (8) verbundenen Metallzungen (21) in Stellung gehalten wird.
5. Integrierte Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Metallzungen (21) aus Aluminium oder einer Aluminium-Silizium-Legierung bestehen.
•ίο
DE1956501A 1968-11-06 1969-11-05 Integrierte Schaltungsanordnung Expired DE1956501C3 (de)

Applications Claiming Priority (1)

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IT5375968 1968-11-06

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DE1956501A1 DE1956501A1 (de) 1970-06-11
DE1956501B2 DE1956501B2 (de) 1980-06-04
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Country Status (11)

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US (1) US3673309A (de)
JP (1) JPS493230B1 (de)
BE (1) BE741287A (de)
CA (1) CA924021A (de)
CH (1) CH526203A (de)
DE (1) DE1956501C3 (de)
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