DE19733748C2

DE19733748C2 - Datenübertragungsvorrichtung

Info

Publication number: DE19733748C2
Application number: DE19733748A
Authority: DE
Inventors: Bernd Dittmer; Franz Dr Schwarz
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1997-08-04
Filing date: 1997-08-04
Publication date: 1999-07-15
Anticipated expiration: 2017-08-05
Also published as: ITMI981784A0; IT1301891B1; JP4071868B2; ITMI981784A1; DE19733748A1; JPH11154937A; US6266710B1

Description

STAND DER TECHNIK

Die vorliegende Erfindung betrifft eine Datenübertragungs vorrichtung zur unidirektionalen seriellen Datenübertragung von einer Sendeeinrichtung zur einer Empfangseinrichtung, insbesondere von einem Mikrokontroller zu einem Endstufen- IC von einem Kraftfahrzeug-Steuergerät.

Aus Tietze, Schewk: Halbleiter-Schaltungstechnik, 6. Aufl. 1983, Springer-Verlag, Berlin u. a., S. 651-652 ist eine serielle Datenübertragung mit einer Parallel/Serien-Wandlung beim Sender und einer Serien/Parallel-Wandlung beim Empfänger bekannt. Solch eine Datenübertragung ist ebenfalls aus der EP 0466 591 A1 und der DE 35 37 477 C2 bekannt.

Die serielle Datenübertragung besitzt gegenüber der paral lelen Datenübertragung den wesentlichen Vorteil, daß man weniger Verbindungsleitungen benötigt. Während bei der pa rallelen Datenübertragung ein Übertragungskanal für jedes Bit eines zu sendenden Datenworts benötigt wird, werden bei der seriellen Datenübertragung sämtliche Bits eines Daten worts über denselben Übertragungskanal übertragen. Dieser Vorteil ist insbesondere bei der Datenübertragung über gro ße Entfernungen von Bedeutung. Allgemein verwendet man so gar bei kurzen Distanzen die serielle Übertragung, wenn die im Vergleich zur parallelen Datenübertragung reduzierte In formationsübertragungsgeschwindigkeit nicht stört.

Prinzipiell wird bei der seriellen Datenübertragung das zu übertragende Datenwort auf der Senderseite Bit um Bit ver schoben und bitweise über den Übertragungskanal übertragen und auf der Empfängerseite durch entsprechende Verschiebung und Zusammensetzung rekonstruiert. Übertragungskanal bedeu tet in diesem Zusammenhang eine elektrische, eine optische oder eine drahtlose, z. B. funkartige, Verbindung zur Über mittlung von Information.

Ein zentrales Problem bei der seriellen Datenübertragung ist die Zeitabstimmung zwischen dem Sender und dem Empfän ger. Üblicherweise unterteilt man die serielle Bitfolge in einzelne Blöcke (sogenannte Übertragungsrahmen). Bei der synchronen Übertragung fügt man zur Synchronisation eine bestimmte Bitfolge (Synchronisierungswort) ein, die sonst nicht auftreten kann. Auf diese Weise kann der Empfänger den Beginn eines Datenblocks erkennen. Bei der asynchronen Übertragung werden der Sende- und Empfangstakt nicht syn chronisiert, sondern nur ungefähr (ca. 3%) auf dieselbe Frequenz eingestellt und für jeden Datenburst ein Start- und ein Stoppsignal als Synchronisationszeichen über den Übertragungskanal gesendet. Daher können bei der asynchro nen Übertragung nur kurze Datenblöcke zwischen zwei Syn chronisationszeichen übertragen werden.

Im Stand der Technik sind unterschiedliche serielle Schnittstellenformate zum Austausch von Daten zwischen in tegrierten Bausteinen bekannt, z. B. der I²C-Bus (inter integrated circuit bus) von IBM, die SPI-Schnittstelle (serial peripheral interface) und der SIOP-Port (simple se rial I/O port) von Motorola.

Der I²C-Bus weist geringe Übertragungsraten auf, und zwar kleiner als 100 kbit/s. Die maximale Belastung des Busses ist durch die maximale Buskapazität von 400 pF begrenzt.

Die SPI-Schnittstelle wird üblicherweise asynchron betrie ben und kann nur auf kurze Distanzen mit maximal 4 Mbit/s benutzt werden.

Der SIOP-Port ist lediglich eine etwas vereinfachte Form der SPI-Schnittstelle, arbeitet aber nach demselben Prin zip.

Obwohl auf beliebige Datenübertragungsvorrichtungen bzw. Schnittstellenvorrichtungen anwendbar, werden die vorlie gende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf die serielle Datenübertragung von einem Mikro kontroller zu einem Endstufen-IC (IC = integrated circuit = integrierte Schaltung), insbesondere von einem KFZ-Steuer gerät, näher erläutert.

Fig. 6 zeigt eine übliche parallele Ansteuerung eines End stufen-IC durch einen Mikrokontroller mit zusätzlicher se rieller SPI-Diagnoseschnittstelle.

In Fig. 6 bezeichnet 10 eine Sendeeinrichtung in Form eines Mikrokontrollers und 20 eine Empfangseinrichtung in Form eines davon parallel anzusteuernden Endstufen-ICs. Der Mi krokontroller weist acht parallele Ausgangsports P0 bis P7 auf, welche mit einer entsprechenden Datenleitung D0-D7 verbunden sind. Andererseits weist der Endstufen-Ic acht entsprechende Dateneingänge E0 bis E7 auf, welche mit einer entsprechenden Datenleitung D0-D7 verbunden sind. Bei spielsweise sind die Dateneingänge E0 bis E7 mit jeweils einem Steueranschluß eines entsprechenden (schematisch dar gestellten) Treibers verbunden.

25 bezeichnet eine separate bidirektionale serielle Schnittstelle, z. B. in Form einer üblichen SPI-Schnitt stelle, für Diagnosezwecke, welche wesentlich geringeren Anforderungen hinsichtlich der Informationsübertragungsge schwindigkeit unterliegt, aber in Duplexform arbeiten muß.

Das in Fig. 6 illustrierte bisher verwendete Ansteuerkon zept sieht also eine parallele Kopplung von Punkt zu Punkt für 8 Bit entsprechend der Datenleitungen D0-D7 vor. Auf grund der zunehmenden Integration von Funktionen in einem Mikrokontroller steigt zwangsläufig auch die Anzahl der er forderlichen Datenleitungen und Anschlüsse. Dies wirkt sich nachteilig auf die Kosten und die Betriebssicherheit aus.

Fig. 7 zeigt den Ausgangspunkt für die erfindungsgemäße se rielle Ansteuerung eines Endstufen-IC durch einen Mikrokon troller.

In Fig. 7 bezeichnen gleiche Bezugszeichen wie in Fig. 6 gleiche bzw. funktionsgleiche Komponenten. Zusätzlich weist der Mikrokontroller 10 einen üblichen Parallel-/Seriell- Wandler 12 auf, der auf seiner Paralleleingangsseite mit Datenleitungen D0' bis D7' verbunden ist. Eine serielle Übertragungsleitung DS ist einerseits mit der Seriellaus gangsseite des Parallel-/Seriell-Wandlers 12 verbunden. An dererseits weist die Endstufe 20 zusätzlich einen üblichen Seriell-/Parallel-Wandler 22 auf, der auf seiner Seriell eingangsseite mit der Übertragungsleitung DS und auf seiner Parallelausgangsseite mit Datenleitungen D0" bis D7" ver bunden ist. Die Datenleitungen D0" bis D7" sind mit den entsprechenden Dateneingängen E0 bis E7 des Endstufen-IC 20 verbunden.

Bei diesem Konzept werden also hier die Daten bzw. Ansteu ersignale seriell über die einzige Datenleitung DS übertra gen.

Die serielle Datenübertragung zur Endstufenansteuerung re duziert die Anschlußzahl (Pin-Zahl) am sendenden Mikrokon troller und am empfangenden Endstufen-IC und die damit ver bundenen Gehäusekosten. Eine geringere Pin-Zahl erhöht die Ausfallsicherheit aufgrund reduzierter Kontaktierungspro bleme bei der IC-Fertigung und der Leiterplattenbestückung. Ein einfacherer und günstigerer Fertigungsprozeß kann damit für die Handhabung der entsprechenden Bauteile eingesetzt werden.

Dabei besteht die der vorliegenden Erfindung zugrundelie gende Problematik darin, daß die üblichen synchronen seri ellen Datenübertragungsvorrichtungen langsam sind und/oder durch z. B. im Übertragungsrahmen enthaltene Adressierungs teile kompliziert aufgebaut sind. Zur Auswertung bekannter asynchroner serieller Schnittstellen wird stets eine Über abtastung benötigt, die die maximale Übertragungsgeschwin digkeit im Vergleich zu dem aufgeführten synchronen Schnittstellenprotokoll um ein Vielfaches reduziert.

VORTEILE DER ERFINDUNG

Die erfindungsgemäße Datenübertragungsvorrichtung mit den Merkmalen des Anspruchs 1 weist gegenüber den bekannten Lö sungsansätzen den Vorteil auf, daß sie eine hohe Übertra gungsgeschwindigkeit zur Auflösung zeitkritischer Steller, wie z. B. Einspritzventil, Zündung usw., aufweist. Sie kann Übertragungsraten (Baudraten) bis fast zur Höhe des verfüg baren Systemtaktes erreichen.

Da keine Mehrfachzuordnung auf der Empfängerseite vorgese hen ist, ist auch kein Adreßteil im Übertragungsrahmen er forderlich, so daß sich der Hardware-Aufwand zur Generie rung/Auswertung der Übertragungsrahmen vereinfacht. Auch ist keine Duplexform erforderlich, da die Sendeeinrichtung und die Empfangseinrichtung miteinander nicht auf dem er findungsgemäßen Kanal bidirektional kommunizieren.

Durch den lückenlosen Betrieb ist keine aufwendige Handsha ke-Einrichtung erforderlich, wobei mögliche Fehler erkannt und einfach durch ein folgendes Datenwort behoben werden. Generell lassen sich Fehlübertragungen zur Auswertung auf der Empfangsseite speichern und mittels eines Statusflags oder IC-Pins bzw. einer üblichen Diagnoseschnittstelle an zeigen.

Die der vorliegenden Erfindung zugrundeliegende Idee be steht insbesondere darin, daß der jeweilige Umwandlungsbe trieb der P/S-Umwandlungseinrichtung und der S/P-Umwand lungseinrichtung durch das Taktsignal kontinuierlich und mit phasengleichem Takt durchgeführt wird und dabei durch das Synchronisierungssignal entsprechend dem Umwandlungsbe trieb der P/S-Umwandlungseinrichtung synchronisiert wird.

In den Unteransprüchen finden sich vorteilhafte Weiterbil dungen und Verbesserungen der in Anspruch 1 angegebenen Da tenübertragungsvorrichtung.

Gemäß einer bevorzugten Weiterbildung weist die P/S-Um wandlungseinrichtung ein mit dem Taktsignal getaktetes Ein gangsregister zum Empfangen des parallelen Datenstroms an einem parallelen Eingang und zum Ausgeben eines entspre chenden parallelen Ausgangssignals an einem parallelen Aus gang; ein mit dem Taktsignal getaktetes erstes Schieberegi ster mit einem parallelen Eingang zum Empfangen des paral lelen Ausgangssignals und mit einem seriellen Ausgang zum Ausgeben des seriellen Datenstroms an den Datenübertra gungskanal; und einen ersten internen Bus zur Verbindung des Ausgangs des Eingangsregisters mit dem Eingang des er sten Schieberegisters auf. Dies ist ein sehr einfach zu realisierender Hardware-Aufbau.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Synchronisierungseinrichtung eine mit dem Taktsignal getak tete Abwärtszähleinrichtung zum Erzeugen eines Synchroni sierungsimpulses nach jeweils einem vorbestimmbaren Ab wärtszählzyklus auf und ist das erste Schieberegister durch den Synchronisierungsimpuls zum Einlesen des über den er sten internen Bus übertragenen Ausgangssignals des Ein gangsregisters steuerbar. Dies ermöglicht, daß erst nach vollständiger Übertragung des Inhalts des ersten Schiebere gisters auf den Datenübertragungskanal das Schieberegister neu beschrieben wird. Außerdem ermöglicht der separate Syn chronisierungsimpuls, den Umfang des Übertragungsrahmens so gering wie möglich zu halten.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Synchronisierungseinrichtung eine Synchronisierungsrahmen- Erzeugungseinrichtung zum Erzeugen und Einfügen eines vor bestimmten Synchronisierungsrahmens in den seriellen Daten strom am Ausgang des ersten Schieberegisters auf. Zweckmä ßigerweise wird der Synchronisierungsrahmen nicht nach je dem Übertragungsrahmen, sondern in festen oder wählbaren größeren Intervallen in den seriellen Datenstrom eingefügt.

Gemäß einer weiteren bevorzugten Weiterbildung weist die S/P-Umwandlungseinrichtung ein mit dem Taktsignal getakte tes zweites Schieberegister zum Empfangen des seriellen Da tenstroms an einem seriellen Eingang und zum Ausgeben eines entsprechenden parallelen Ausgangssignals an einem paralle len Ausgang; ein mit dem Taktsignal getaktetes Ausgangsre gister zum Empfangen des parallelen Ausgangssignal des zweiten Schieberegisters an einem parallelen Eingang und zum Ausgeben des parallelen Datenstroms an einem parallelen Ausgang; und einen zweiten internen Bus zur Verbindung des Ausgangs des Schieberegisters mit dem Eingang des Ausgangs registers auf. Dies ermöglicht eine einfache Synchronisati on der S/P-Umwandlungseinrichtung.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Synchronisierungseinrichtung eine mit dem Taktsignal getak tete Abwärtszähleinrichtung zum Erzeugen eines Synchroni sierungsimpulses nach jeweils einem vorbestimmbaren Ab wärtszählzyklus auf und ist das Ausgangsregister durch den Synchronisierungsimpuls zum Einlesen des über den zweiten internen Bus übertragenen parallelen Ausgangssignals des zweiten Schieberegisters steuerbar. Dies ermöglicht, daß erst nach vollständiger Übertragung des Inhalts eines Über tragungsrahmens in das zweite Schieberegister das Ausgangs register neu beschrieben wird.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Synchronisierungseinrichtung eine Synchronisierungsrahmen- Erzeugungseinrichtung zum Erzeugen und Einfügen eines vor bestimmten Synchronisierungsrahmens in den seriellen Daten strom am Ausgang des ersten Schieberegisters auf, weist die S/P-Umwandlungseinrichtung eine Synchronisierungsrahmen- Erkennungseinrichtung zum Erkennen des vorbestimmten Syn chronisierungsrahmens in dem zweiten Schieberegister auf und ist das Ausgangsregister durch die Synchronisierungs rahmen-Erkennungseinrichtung zum Einlesen des über den zweiten internen Bus übertragenen parallelen Ausgangs signals des zweiten Schieberegisters steuerbar.

Gemäß einer weiteren bevorzugten Weiterbildung weist das vorbestimmte Format des Übertragungsrahmens ein Startbit, ein aus einer vorbestimmten Anzahl von Bits bestehendes Da tenwort, ein Paritätsbit und ein Stoppbit auf und ent spricht die Breite des ersten und zweiten Schieberegisters dem vorbestimmten Format. Dieses Format bietet einen großen Datenanteil bei geringem Beiwerk. Insbesondere gleichen das Startbit und das Stoppbit geringe Laufzeiteffekte (Jitter) aus, und das Paritätsbit ermöglicht eine Kontrolle der Kor rektheit der Datenübertragung. Eine Adresse ist, wie ge sagt, aufgrund der eindeutigen Zuordnung überflüssig.

Gemäß einer weiteren bevorzugten Weiterbildung weist der Synchronisierungsrahmen ein Format auf, bei dem alle Daten bits gesetzt sind und das Paritätsbit nicht der gesetzten Anzahl von Datenbits entspricht. Dies ermöglicht eine Un verwechselbarkeit von Daten und dem Synchronisierungsrah men, welche ja prinzipiell dieselbe Länge aufweisen. Außer dem gestattet dieses Format es auf einfache Weise zu ver hindern, daß der Synchronisierungsrahmen in das Ausgangsre gister geschrieben wird.

Gemäß einer weiteren bevorzugten Weiterbildung weist die P/S-Umwandlungseinrichtung einen mit dem ersten internen Bus und dem ersten Schieberegister verbundenen ersten Pari tätsgenerator zum Erzeugen des den Datenbits entsprechenden Paritätsbits und Eingeben desselben in das erste Schiebere gister auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die S/P-Umwandlungseinrichtung einen mit dem zweiten internen Bus und dem Ausgangsregister verbundenen zweiten Paritäts generator zum Erzeugen des den Datenbits des Übertragungs rahmens entsprechenden Paritätsbits und Eingeben desselben als Ladesignal in das Ausgangsregister auf. Damit ist ein Laden von fehlübertragenen Daten und/oder dem Synchronisie rungsrahmen in das Ausgangsregister vermeidbar.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Sendeeinrichtung eine Einrichtung zur Veränderung der Da tenwortbreite des parallelen Datenstroms und eine Einrich tung zur entsprechenden Anpassung des Synchronisierungs signals auf. Die erhöht die Flexibilität der erfindungsge mäßen Datenübertragungsvorrichtung.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Empfangseinrichtung ein Status-/Kontrollregister zum Pro grammieren der Datenwortbreite des parallelen Datenstroms und des Paritätsbits sowie zum Ausgeben des Status der Emp fangseinrichtung auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Empfangseinrichtung einen Fehlerspeicher zum Speichern von Datenfehlübertragungen auf. Damit lassen sich Übertragungs fehler analysieren.

Gemäß einer weiteren bevorzugten Weiterbildung ist zwischen der Sendeeinrichtung und der Empfangseinrichtung eine sepa rate serielle Schnittstelle, insbesondere eine SPI- Schnittstelle, zur Übertragung von Diagnosefunktionen vor gesehen. Somit besteht eine klare Trennung zwischen funk tionaler Ansteuerung und Überwachung bzw. Diagnose.

ZEICHNUNGEN

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er läutert.

Es zeigen:

Fig. 1 ein Blockschaltbild zur Veranschaulichung der er findungsgemäßen Datenübertragungsvorrichtung;

Fig. 2 ein Blockschaltbild einer P/S-Umwandlungseinrich tung als Teil der Sendeeinrichtung gemäß einer ersten Ausführungsform der erfindungsgemäßen Da tenübertragungsvorrichtung;

Fig. 3 ein Zeitablaufdiagramm der Signale der P/S- Umwandlungseinrichtung gemäß der ersten Ausfüh rungsform der erfindungsgemäßen Datenübertra gungsvorrichtung;

Fig. 4 ein Blockschaltbild einer S/P-Umwandlungseinrich tung als Teil der Empfangseinrichtung gemäß der ersten Ausführungsform der erfindungsgemäßen Da tenübertragungsvorrichtung;

Fig. 5 ein Zeitablaufdiagramm der Signale der S/P- Umwandlungseinrichtung gemäß der ersten Ausfüh rungsform der erfindungsgemäßen Datenübertra gungsvorrichtung;

Fig. 6 eine übliche parallele Ansteuerung eines Endstu fen-IC durch einen Mikrokontroller mit zusätzli cher serieller SPI-Diagnoseschnittstelle; und

Fig. 7 den Ausgangspunkt für die erfindungsgemäße seri elle Ansteuerung eines Endstufen-IC durch einen Mikrokontroller.

Allgemein bezeichnen in den Figuren gleiche Bezugszeichen gleich oder funktionsgleiche Bestandteile.

BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE

Fig. 1 zeigt ein Blockschaltbild zur Veranschaulichung der erfindungsgemäßen Datenübertragungsvorrichtung.

In Fig. 1 bezeichnet 10 eine Sendeeinrichtung mit einem Mi krokontroller und 20 eine Empfangseinrichtung mit einem vom Mikrokontroller anzusteuernden Endstufen-IC eines KFZ- Steuergeräts. Die Sendeeinrichtung 10 weist einen seriellen Ausgangsport PS auf, der über eine Datenleitung DS mit ei nem seriellen Eingangsport ES der Empfangseinrichtung 20 verbunden ist.

Neben der Datenleitung DS ist eine Taktleitung 140 zwischen einem Taktausgang ACL der Sendeeinrichtung 10 und einem Takteingang ECL der Empfangseinrichtung 20 vorgesehen.

25 bezeichnet eine separate bidirektionale serielle Schnittstelle in Form einer üblichen SPI-Schnittstelle für Diagnosezwecke, welche zwischen einem Ausgang AD der Sende einrichtung 10 und einem Eingang ED der Empfangseinrichtung 20 vorgesehen ist.

Die eigentliche Datenübertragungsvorrichtung zur unidirek tionalen seriellen Datenübertragung der Sendeeinrichtung 10 zur Empfangseinrichtung 20 weist eine in der Sendeeinrich tung 10 vorgesehene P/S-Umwandlungseinrichtung, eine in der Empfangseinrichtung 20 vorgesehene S/P-Umwandlungseinrich tung, eine zweckmäßigerweise in der Sendeeinrichtung 10 vorgesehene Taktsignal-Erzeugungseinrichtung zum Erzeugen des Taktsignals, welches auf der Taktleitung 150 übertragen wird, und eine Synchronisierungseinrichtung zum Erzeugen eines Synchronisierungssignals, welches auf einer Synchro nisierungsleitung 140 übertragen wird, auf. Die Synchroni sierungsleitung 140 ist gestrichelt gezeichnet, da sie ent weder als separate Leitung vorliegen kann oder mit der Da tenleitung DS identisch sein kann, wie später näher erläu tert wird.

Die genannten Komponenten und deren Funktionen werden nach stehend mit Bezug auf Fig. 2 bis 5 ausführlich erläutert.

Fig. 2 zeigt ein Blockschaltbild einer P/S-Umwandlungsein richtung als Teil der Sendeeinrichtung 10 gemäß einer er sten beispielhaften Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung.

In Fig. 2 bezeichnet 50 einen 8 Bit breiten Datenbus, der vom parallelen Ausgangsport des (in Fig. 2 nicht gezeigten) Mikrokontrollers kommt. 100 bezeichnet ein Eingangsregister mit einer Breite von 8 Bit, welches einen parallelen Ein gang 101, einen parallelen Ausgang 102, einen Takteingang 103 und einen Rücksetzeingang 104 aufweist. 105 bezeichnet einen 8 Bit breiten ersten internen Bus. 110 bezeichnet ein erstes Schieberegister mit einer Breite von 11 Bit, welches einen parallelen Eingang 111, einen mit der Datenleitung DS verbundenen seriellen Ausgang 112, einen Takteingang 113, einen Rücksetzeingang 114, einen Ladesignaleingang 115 und einen Paritätsbiteingang 115 aufweist. 120 bezeichnet einen Abwärtszähler mit einem vorgebbaren Abwärtszählwert von 4 Bit, welcher einen Takteingang 123, einen Rücksetzeingang 124, einen Ladesignaleingang 115 und einen Synchronisie rungssignalausgang 126 aufweist. 130 bezeichnet einen Pari tätsgenerator, der einen parallelen Eingang 131 und einen Paritätsbitausgang 132 aufweist.

Schließlich bezeichnet 140 eine Synchronisierungssignallei tung zur Übertragung des Synchronisierungsimpulses SYNC, 150 eine Taktsignalleitung zur Übertragung des Taktsignals CLK und 160 eine Rücksetzsignalleitung zur Übertragung des Rücksetzsignals RESET.

Fig. 3 zeigt ein Zeitablaufdiagramm der Signale der P/S- Umwandlungseinrichtung gemäß der ersten Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung.

In Fig. 3 bezeichnet CLK das Taktsignal, SYNC das aus den Synchronisierungsimpulsen bestehende Synchronisierungs signal, E101 die Eingangsdaten am Eingang 101 des Eingangs registers 100, A102 die Ausgangsdaten am Ausgang 102 des Eingangsregisters 100 und SDATA den seriellen Datenstrom auf der Datenleitung DS. Weiterhin bezeichnen U1-U3 einen ersten bis dritten Übertragungsrahmen, DATA_WORT ein aus acht Datenbits b0-b7 bestehendes Datenwort, SYNC_WORT un gültige Daten bzw. einen Synchronisierungsrahmen, STB ein Startbit, SOB ein Stoppbit und PB ein Paritätsbit. Die Zei tachse verläuft dabei in horizontaler Richtung von links nach rechts.

Mit Bezug auf Fig. 2 und 3 wird nun der Betrieb der P/S- Umwandlungseinrichtung gemäß der ersten Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung beschrieben.

Das mit dem Taktsignal CLK getaktete Eingangsregister 100 dient zum Empfangen des parallelen Datenstroms an seinem parallelen Eingang 101 und zum Ausgeben eines entsprechen den parallelen Ausgangssignals an seinem parallelen Ausgang 102 einen Taktzyklus später. Der erste interne Bus 105 dient zur Verbindung des Ausgangs 102 des Eingangsregisters 100 mit dem Eingang 111 des ersten Schieberegisters 110.

Das mit dem Taktsignal CLK getaktete erste Schieberegister 110 dient zum Empfangen des parallelen Ausgangssignals des Eingangsregisters 100 an seinem parallelen Eingang 111 und zum Ausgeben des seriellen Datenstroms SDATA an die Daten übertragungsleitung DS an seinem seriellen Ausgang 112.

Die mit dem Taktsignal CLK getaktete Abwärtszähleinrichtung 120 dient zum Erzeugen des Synchronisierungsimpulses SYNC nach jeweils einem vorbestimmbaren Abwärtszählzyklus. Das erste Schieberegister 110 ist durch den Synchronisierungs impuls SYNC zum Einlesen des über den ersten internen Bus 105 übertragenen Ausgangssignals des Eingangsregisters 100 steuerbar.

Der mit dem ersten internen Bus 105 und dem ersten Schiebe register 110 verbundene erste Paritätsgenerator 130, zweck mäßigerweise eine XOR-Verknüpfungseinrichtung, dient zum Erzeugen des den Datenbits entsprechenden Paritätsbits PB und Eingeben desselben in das erste Schieberegister 110.

Der Übertragungsrahmen U1, U2 bzw. U3 besteht aus 11 Bits, nämlich aus einem Startbit STB, acht Datenbits b0-b7, ei nem Paritätsbit PB und einem Stoppbit SOB. Dementsprechend ist der Abwärtszähler 120 so eingestellt, daß er jeweils nach 11 Taktzyklen des Taktsignals CLK einen Synchronisie rungsimpuls SYNC erzeugt. Der Synchronisierungsimpuls SYNC veranlaßt das erste Schieberegister 110 die auf dem ersten internen Bus 105 über das Eingangsregister 100 bereitge stellten Datenbits b0 bis b7, das vom ersten Paritätsgene rator 130 bereitgestellte Paritätsbit PB sowie intern das Startbit STB und das Stoppbit SOB zu laden. Dann darf das erste Schieberegister 110 solange nicht neu geladen werden, bis diese 11 Bits auf die Datenleitung DS herausgeschoben sind, also 11 Taktzyklen des Taktsignals CLK lang.

Im in Fig. 3 gezeigten Beispiel enthält nur der zweite Übertragungsrahmen U2 gültige Daten, nämlich #08 (hexagonal 08 = binär 00001000). Dahingegen enthalten der erste und der dritte Übertragungsrahmen U1 bzw. U3 keine gültigen Da ten, denn das Paritätsbit paßt bei gerader Parität, d. h. das Paritätsbit ist 0, wenn die Anzahl der 1-Bits geradzah lig ist, nicht zu den jeweiligen binären Daten 11111111.

Derartige ungültige Daten, welche sie in der Praxis nur sehr selten durch externe Störungen auftreten, führen je doch zu einer zweiten Ausführungsform der P/S-Umwandlungs einrichtung als Teil der Sendeeinrichtung 10 der erfin dungsgemäßen Datenübertragungsvorrichtung.

Bei der zweiten Ausführungsform ist anstelle des Abwärts zählers 120 eine (in Fig. 2 nicht dargestellte) Synchroni sierungsrahmen-Erzeugungseinrichtung zum Erzeugen und Ein fügen eines vorbestimmten Synchronisierungsrahmens SYNC_ WORT in den seriellen Datenstrom, d. h. zwischen die norma len gültigen Übertragungsrahmen, am Ausgang 112 des ersten Schieberegisters 110 vorgesehen. Für den Synchronisierungs rahmen SYNC_WORT wird gerade die Form des in Fig. 3 ge zeigten ersten und dritten Übertragungsrahmens gewählt, d. h. alle acht Datenbits und das Paritätsbit sind 1.

Obwohl es möglich ist, nach jedem normalen Übertragungsrah men einen Synchronisierungsrahmen SYNC_WORT einzufügen, ist es bei dieser zweiten Ausführungsform je nach Anwendungsbe dingungen möglich, nur nach einem Übertragungsrahmen oder jeweils einer größeren Anzahl von normalen Übertragungsrah men einen Synchronisierungsrahmen SYNC_WORT einzufügen. Dies muß dann allerdings auf der Empfängerseite entspre chend berücksichtigt werden.

Fig. 4 zeigt ein Blockschaltbild einer S/P-Umwandlungsein richtung als Teil der Empfangseinrichtung 20 gemäß der er sten Ausführungsform der erfindungsgemäßen Datenübertra gungsvorrichtung.

In Fig. 4 bezeichnet 200 ein zweites Schieberegister mit einer Breite von 11 Bit, welches einen seriellen mit der Datenleitung DS verbundenen Eingang 201, einen parallelen Ausgang 202, einen Takteingang 203 und einen Rücksetzein gang 204 aufweist. 205 bezeichnet einen 11 Bit breiten zweiten internen Bus. 210 bezeichnet ein Ausgangsregister mit einer Breite von 8 Bit, welches einen parallelen Ein gang 211, einen parallelen Ausgang 212, einen Takteingang 213, einen Rücksetzeingang 214 und einen Ladesignaleingang 215 aufweist. 230 bezeichnet einen Paritätsgenerator, der einen parallelen Eingang 231 und einen Paritätsbitausgang 232 aufweist. 235 bezeichnet ein UND-Gatter mit einem er sten Eingang 236, einem zweiten Eingang 237 und einem Aus gang 238. 240 bezeichnet ein Status-/Kontrollregister, 250 bezeichnet einen Fehlerspeicher und 260 bezeichnet einen 8 Bit breiten Datenbus, der zum parallelen Eingangsport des (in Fig. 4 nicht gezeigten) Endstufen-IC läuft.

Fig. 5 zeigt einen Zeitablaufdiagramm der Signale der S/P- Umwandlungseinrichtung gemäß der ersten Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung.

In Fig. 5 bezeichnet CLK das Taktsignal, SYNC das aus den Synchronisierungsimpulsen bestehende Synchronisierungs signal, SDATA den seriellen Datenstrom auf der Datenleitung DS, LOAD das Ladesignal und A212 die Ausgangsdaten am Aus gang 212 des Ausgangsregisters 210. Weiterhin bezeichnen U1 -U3 den ersten bis dritten Übertragungsrahmen, DATA_WORT das aus acht Datenbits b0-b7 bestehende Datenwort, SYNC_WORT ungültige Daten bzw. den Synchronisierungsrahmen, STB das Startbit, SOB das Stoppbit und PB das Paritätsbit. Die Zeitachse verläuft dabei in horizontaler Richtung von links nach rechts.

Mit Bezug auf Fig. 4 und 5 wird nun der Betrieb der S/P- Umwandlungseinrichtung gemäß der ersten Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung beschrieben.

Das mit dem Taktsignal CLK getaktete zweite Schieberegister 200 dient zum Empfangen des seriellen Datenstroms SDATA an einem seriellen Eingang 201 und zum Ausgeben eines entspre chenden parallelen Ausgangssignals einem parallelen Ausgang 202. Der zweite interne Bus 205 dient zur Verbindung des Ausgangs 202 des zweiten Schieberegisters 200 mit dem Ein gang 211 des Ausgangsregisters 210.

Das mit dem Taktsignal CLK getaktete Ausgangsregister 210 dient zum Empfangen des parallelen Ausgangssignal des zwei ten Schieberegisters 200 an seinem parallelen Eingang 211 und zum Ausgeben des parallelen Datenstroms an seinem pa rallelen Ausgang 212, der über den Datenbus 260 mit dem Endstufen-IC verbunden ist.

Der mit dem zweiten internen Bus 205 und dem Ausgangsregi ster 210 verbundene zweite Paritätsgenerator 230 dient zum Erzeugen des den Datenbits des Übertragungsrahmens entspre chenden Paritätsbits PB und Eingeben desselben als Ein gangssignal in den Eingang 236 des UND-Gatters 235. In den anderen Eingang 237 des UND-Gatters 235 ist das Synchroni sierungssignal SYNC geführt. Das Ausgangssignal des UND- Gatters 235 am Ausgang 238 dient als Ladesignal für das Ausgangsregister 210.

Der serielle Datenstrom wird taktsynchron in das zweite Schieberegister 200 eingelesen. Das Ausgangsregister 210 wird durch den Synchronisierungsimpuls SYNC jeweils nach 11 Taktzyklen zum Einlesen des über den zweiten internen Bus 205 übertragenen parallelen Ausgangssignals des zweiten Schieberegisters 200 gesteuert. Daran ist durch das UND- Gatter 235 die Bedingung geknüpft, daß das vom zweiten Pa ritätsgenerator 230 gelieferte Paritätsbit PB den Datenbits b0 bis b7 entspricht. Mit anderen Worten werden weder fehl übertragene Daten noch Synchronisierungsrahmen (zweite Aus führungsform) in das Ausgangsregister 210 eingelesen. Am parallelen Ausgang 212 des Ausgangsregisters treten dann nur die relevanten acht Datenbits b0-b7 auf.

Bei der oben beschriebenen zweiten Ausführungsform der P/S- Umwandlungseinrichtung weist die S/P-Umwandlungseinrichtung anstelle des UND-Gatters 235 eine Synchronisierungsrahmen- Erkennungseinrichtung zum Erkennen des vorbestimmten Syn chronisierungsrahmens SYNC_WORT in dem zweiten Schiebere gister 200 auf. Das Ausgangsregister 210 ist dann durch diese Synchronisierungsrahmen-Erkennungseinrichtung und das Paritätsbit zum Einlesen des über den zweiten internen Bus 205 übertragenen parallelen Ausgangssignals des zweiten Schieberegisters 200 steuerbar.

Insbesondere wird durch die Synchronisierungsrahmen- Erkennungseinrichtung der serielle Datenstrom im zweiten Schieberegister 200 solange abgetastet, bis ein Synchroni sierungsrahmen SYNC_WORT erkannt ist. Daraus resultierend steuert dann die Synchronisierungsrahmen-Erkennungsein richtung das Ausgangsregister 210 nach 11 Taktzyklen zum Einlesen des über den zweiten internen Bus 205 übertragenen parallelen Ausgangssignals, wenn dessen Paritätsbit korrekt ist.

Allgemein wird im Fall einer Fehlübertragung die Übertra gung nicht wiederholt, sondern der letzte Zustand wird bei behalten. Die Übertragung der erfindungsgemäßen Datenüber tragungsvorrichtung erfolgt also lückenlos, und auch ohne Änderung der Ausgangszustände im Mikrokontroller werden die Zustände mit der größtmöglichen Wiederholungsrate ständig übertragen.

Das Status-/Kontrollregister 240 in der Empfangseinrichtung 20 ermöglicht ein Programmieren der Datenbitbreite und des Paritätsbits, sowie eine Ausgabe über den Zustand des End stufen-IC (z. B. aktiv oder nicht aktiv) bzw. des Fehler speichers 250 (z. B. Anzahl der Datenfehlübertragungen).

Bei der erfindungsgemäßen P/S-Umwandlungseinrichtung und bei der erfindungsgemäßen S/P-Umwandlungseinrichtung ent steht eine generell eine gewisse Verzögerung, welche die Schnittstellengeschwindigkeit beeinflußt. Da sich der pa rallele Datenstrom vom Mikrokontroller asynchron zum Sy stemtakt ändert, ergeben sich ebenfalls gewisse Verzögerun gen.

Die folgende Tabelle I beschreibt die verschiedenen Verzö gerungszeiten für die Schaltungen gemäß der oben beschrie benen ersten und zweiten Ausführungsform.

Systemtaktperiode
T_CLK
Verzögerung Eingangsregister	1 . T_CLK
Verzögerung Schieberegister	1 . T_CLK
Verzögerung Ausgangsregister	1 . T_CLK
Verzögerung Daten	8 . T_CLK
Verzögerung Startbit, Stoppbit, Paritätsbit	3 . T_CLK
Verzögerung Übertragungsrahmen	11 . T_CLK
Verzögerung Synchronisierungsrahmen	11 . T_CLK

Daraus ergeben sich für die erste Ausführungsform als mini male Verzögerungszeit 14 . T_CLK und als maximale Verzöge rungszeit 24 . T_CLK sowie eine Aktualisierungszeit von 11 . T_CLK für die Ausgangsdaten. Das entspricht bei einer Takt frequenz f_CLK = 1/T_CLK = 10 MHz einer minimalen Verzögerungs zeit von 1,4 µs einer maximalen Verzögerungszeit von 2,4 µs sowie einer Aktualisierungszeit von 1,1 µs für die Aus gangsdaten.

Daraus ergeben sich weiterhin für die zweite Ausführungs form als minimale Verzögerungszeit 14 . T_CLK und als maxima le Verzögerungszeit 35 . T_CLK sowie eine Aktualisierungszeit von 22 . T_CLK für die Ausgangsdaten (unter der Annahme, daß jeder zweite Übertragungsrahmen ein Synchronisierungsrahmen ist). Das entspricht bei einer Taktfrequenz f_CLK = 1/T_CLK = 10 MHz einer minimalen Verzögerungszeit von 1,4 µs einer maximalen Verzögerungszeit von 3,5 µs sowie einer Aktuali sierungszeit von 2,2 µs für die Ausgangsdaten.

Obwohl die vorliegende Erfindung anhand eines bevorzugten Ausführungsbeispiels vorstehend beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise mo difizierbar.

Insbesondere ist ein bevorzugter Anwendungsfall für die oben beschriebene Ausführungsform der vorliegenden Erfin dung ein Kraftfahrzeug-Steuergerät, bei dem zwischen Mikro kontroller und Endstufen-IC nur eine geringe Entfernung der Größenordnung einige cm bis einige 10 cm, vorzugsweise 10- 20 cm, zu überbrücken ist. Doch ist die vorliegende Erfin dung prinzipiell für alle Datenübertragungsformen geeignet.

Eine weitere Möglichkeit der Synchronisation der Datenüber tragung besteht in der Verwendung eines Startbits, das eine Länge von eineinhalb Datenbits aufweist. Hier wird dann mit jeder Taktflanke (positiv und negativ) der serielle Daten strom abgetastet. Das Startbit wird demnach über drei Takt flanken erkannt und die Datenbits bzw. das Stoppbit nur von zwei Flanken. Dieses Auswerteverfahren bedient sich nicht der Synchronisation mittels des Synchronwortes, stellt aber höhere Ansprüche an das Timing der Schaltungskomponenten.

Allgemein ist die vorliegende Erfindung nicht nur auf die Umwandlung von 8 Bit breiten parallelen Daten in serielle Daten und zurück geeignet, sondern an dem Mikrokontroller kann ein beliebiger n-Bit (n = natürliche Zahl) breiter pa ralleler Ausgangsport vorgesehen sein, der mit einem ent sprechenden Datenbus zu verbinden ist. Dementsprechend ver ändert sich dann die Länge des seriellen Übertragungsrah mens, also gemäß dem obigen Beispiel auf n + 3 Bits.

Claims

1. Datenübertragungsvorrichtung zur unidirektionalen se riellen Datenübertragung von einer Sendeeinrichtung (10) zur einer Empfangseinrichtung (20), insbesondere von einem Mikrokontroller (µC) zu einem Endstufen-IC (ICE) von einem Kraftfahrzeug-Steuergerät, mit:
einer in der Sendeeinrichtung (10) vorgesehenen P/S-Umwand lungseinrichtung (100, 105, 110) zum Umwandeln eines in der Sendeeinrichtung (10) bereitgestellten parallelen Daten stroms in einen seriellen Datenstrom (SDATA) mit Übertra gungsrahmen (U1, U2, U3) eines vorbestimmten Formats und zum Übertragen des seriellen Datenstroms (SDATA) zur Emp fangseinrichtung (20) über einen Datenübertragungskanal (DS);
einer in der Empfangseinrichtung (20) vorgesehenen S/P- Umwandlungseinrichtung (200, 205, 210) zum Rückumwandeln des übertragenen seriellen Datenstroms (SDATA) in den pa rallelen Datenstrom;
einer Taktsignal-Erzeugungseinrichtung zum Erzeugen eines Taktsignals (CLK) und zum Zuführen des Taktsignals (CLK) an die P/S-Umwandlungseinrichtung (100, 105, 110) und die S/P- Umwandlungseinrichtung (200, 205, 210), um den jeweiligen Umwandlungsbetrieb kontinuierlich und mit phasengleichem Takt durchzuführen; und
einer Synchronisierungseinrichtung (120) zum Erzeugen eines Synchronisierungssignals (SYNC; SYNC_WORT) entsprechend dem Umwandlungsbetrieb der P/S-Umwandlungseinrichtung (100, 105, 110) und zum Zuführen desselben an die S/P-Umwand lungseinrichtung (200, 205, 210) zur Synchronisierung des jeweiligen Umwandlungsbetriebs.

2. Datenübertragungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die P/S-Umwandlungseinrichtung (100, 105, 110) aufweist:
ein mit dem Taktsignal (CLK) getaktetes Eingangsregister (100) zum Empfangen des parallelen Datenstroms an einem pa rallelen Eingang (101) und zum Ausgeben eines entsprechen den parallelen Ausgangssignals an einem parallelen Ausgang (102);
ein mit dem Taktsignal (CLK) getaktetes erstes Schieberegi ster (110) mit einem parallelen Eingang (111) zum Empfangen des parallelen Ausgangssignals und mit einem seriellen Aus gang (112) zum Ausgeben des seriellen Datenstroms an den Datenübertragungskanal (DS); und
einen ersten internen Bus (105) zur Verbindung des Ausgangs (102) des Eingangsregisters (100) mit dem Eingang (111) des ersten Schieberegisters (110).

3. Datenübertragungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Synchronisierungseinrichtung eine mit dem Taktsignal (CLK) getaktete Abwärtszähleinrichtung (120) zum Erzeugen eines Synchronisierungsimpulses (SYNC) nach jeweils einem vorbestimmbaren Abwärtszählzyklus auf weist und daß das erste Schieberegister (110) durch den Synchronisierungsimpuls (SYNC) zum Einlesen des über den ersten internen Bus (105) übertragenen Ausgangssignals des Eingangsregisters (100) steuerbar ist.

4. Datenübertragungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Synchronisierungseinrichtung eine Synchronisierungsrahmen-Erzeugungseinrichtung zum Erzeugen und Einfügen eines vorbestimmten Synchronisierungsrahmens (SYNC_WORT) in den seriellen Datenstrom am Ausgang (112) des ersten Schieberegisters (110) aufweist.

5. Datenübertragungsvorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die S/P-Umwandlungs einrichtung (200, 205, 210) aufweist:
ein mit dem Taktsignal (CLK) getaktetes zweites Schiebere gister (200) zum Empfangen des seriellen Datenstroms an ei nem seriellen Eingang (201) und zum Ausgeben eines entspre chenden parallelen Ausgangssignals an einem parallelen Aus gang (202);
ein mit dem Taktsignal (CLK) getaktetes Ausgangsregister (210) zum Empfangen des parallelen Ausgangssignal des zwei ten Schieberegisters (200) an einem parallelen Eingang (211) und zum Ausgeben des parallelen Datenstroms an einem parallelen Ausgang (212); und
einen zweiten internen Bus (205) zur Verbindung des Aus gangs (202) des Schieberegisters (200) mit dem Eingang (211) des Ausgangsregisters (210).

6. Datenübertragungseinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Synchronisierungseinrichtung eine mit dem Taktsignal (CLK) getaktete Abwärtszähleinrichtung (120) zum Erzeugen eines Synchronisierungsimpulses (SYNC) nach jeweils einem vorbestimmbaren Abwärtszählzyklus auf weist und daß das Ausgangsregister (210) durch den Synchro nisierungsimpuls (SYNC) zum Einlesen des über den zweiten internen Bus (205) übertragenen parallelen Ausgangssignals des zweiten Schieberegisters (200) steuerbar ist.

7. Datenübertragungseinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Synchronisierungs einrichtung eine Synchronisierungsrahmen-Erzeugungseinrich tung zum Erzeugen und Einfügen eines vorbestimmten Synchro nisierungsrahmens (SYNC_WORT) in den seriellen Datenstrom am Ausgang (112) des ersten Schieberegisters (110) auf weist, daß die S/P-Umwandlungseinrichtung (200, 205, 210) eine Synchronisierungsrahmen-Erkennungseinrichtung zum Er kennen des vorbestimmten Synchronisierungsrahmens (SYNC_ WORT) in dem zweiten Schieberegister (200) aufweist und daß das Ausgangsregister (210) durch die Synchronisierungsrah men-Erkennungseinrichtung zum Einlesen des über den zweiten internen Bus (205) übertragenen parallelen Ausgangssignals des zweiten Schieberegisters (200) steuerbar ist.

8. Datenübertragungsvorrichtung nach einem der vorherge henden Ansprüche, dadurch gekennzeichnet, daß das vorbe stimmte Format des Übertragungsrahmens (U1, U2, U3) ein Startbit (STB), ein aus einer vorbestimmten Anzahl von Bits bestehendes Datenwort (DATA_WORT; b0-b7), ein Paritätsbit (PB) und ein Stoppbit (SOB) aufweist und daß die Breite des ersten und zweiten Schieberegisters (110; 200) dem vorbe stimmten Format entspricht.

9. Datenübertragungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der Synchronisierungsrahmen (SYNC_WORT) ein Format aufweist, bei dem alle Datenbits (b0-b7) ge setzt sind und das Paritätsbit (PB) nicht Parität des Da tenworts (DATA_WORT; b0-b7) entspricht.

10. Datenübertragungsvorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die P/S-Umwandlungseinrichtung (100, 105, 110) einen mit dem ersten internen Bus (105) und dem ersten Schieberegister (110) verbundenen ersten Pari tätsgenerator (130) zum Erzeugen des den Datenbits entspre chenden Paritätsbits (PB) und Eingeben desselben in das er ste Schieberegister (110) aufweist.

11. Datenübertragungsvorrichtung nach Anspruch 8, 9 oder 10, dadurch gekennzeichnet, daß die S/P-Umwandlungsein richtung (200, 205, 210) einen mit dem zweiten internen Bus (205) und dem Ausgangsregister (210) verbundenen zweiten Paritätsgenerator (230) zum Erzeugen des den Datenbits des Übertragungsrahmens entsprechenden Paritätsbits (PB) und Eingeben desselben als Ladesignal in das Ausgangsregister (210) aufweist.

12. Datenübertragungsvorrichtung nach einem der vorherge henden Ansprüche, dadurch gekennzeichnet, daß die Sendeein richtung (10) eine Einrichtung zur Veränderung der Daten wortbreite des parallelen Datenstroms und eine Einrichtung zur entsprechenden Anpassung des Synchronisierungssignals (SYNC, SYNC_WORT) aufweist.

13. Datenübertragungsvorrichtung nach einem der vorherge henden Ansprüche, dadurch gekennzeichnet, daß die Empfangs einrichtung (20) ein Status-/ Kontrollregister (240) zum Programmieren der Datenwortbreite des parallelen Daten stroms und des Paritätsbits sowie zum Ausgeben des Status der Empfangseinrichtung (20) aufweist.

14. Datenübertragungsvorrichtung nach einem der vorherge henden Ansprüche, dadurch gekennzeichnet, daß die Empfangs einrichtung (20) einen Fehlerspeicher (250) zum Speichern von Datenfehlübertragungen aufweist.

15. Datenübertragungsvorrichtung nach einem der vorherge henden Ansprüche, dadurch gekennzeichnet, daß zwischen der Sendeeinrichtung (10) und der Empfangseinrichtung (20) eine separate serielle Schnittstelle, insbesondere eine SPI- Schnittstelle (25), zur Übertragung von Diagnosefunktionen vorgesehen ist.