DE10338079A1

DE10338079A1 - Testanordnung zum Testen von Halbleiterschaltungschips

Info

Publication number: DE10338079A1
Application number: DE10338079A
Authority: DE
Inventors: Udo Hartmann; Thierry Canaud
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-08-19
Filing date: 2003-08-19
Publication date: 2005-03-24
Anticipated expiration: 2023-08-20
Also published as: US20050068055A1; US7088122B2; DE10338079B4

Abstract

Die Erfindung betrifft eine Testanordnung zum Testen von Halbleiterschaltungschips, bei der ein über einen primären Testkanal (CH) von einem Treiberverstärker (DRV) eines Testgeräts kommendes Testsignal über parallele Subkanäle (CH1, CH2, ...) auf mehrere Eingänge (X; Y) eines oder mehrerer zu testender Halbleiterschaltungschips (Chip1, Chip2, ...) verteilt wird, wobei die Testanordnung Signalentkopplungsschaltungen aufweist, die in jedem Subkanal (CH1, CH2) angeordnet sind, das Testsignal vom Treiberverstärker (DRV) empfangen und von letzterem entkoppelt den Eingängen (X; Y) des oder der Halbleiterschaltungsschips zuführen.

Description

Die Erfindung betrifft eine Testanordnung zum Testen von Halbleiterschaltungschips, bei der ein über einen primären Testkanal von einem Treiberverstärker eines Testgeräts kommendes Testsignal über parallele Subkanäle auf mehrere Eingänge eines oder mehrerer zu testender Halbleiterschaltungschips verteilt wird.

Testsysteme sind von ihrem Hersteller mit einer gewissen Anzahl von Ausgangskanälen ausgestattet, die es erlauben, eine gewisse Anzahl von Chips parallel zu testen. Zum Beispiel wird gemäß der beiliegenden 4 von einem Sendetreiber (DRV) ein Testsignal über einen eine Leitungsimpedanz von 50 Ohm aufweisenden Testkanal parallel an vier funktionsgleiche Pins X vier zu testender Chips verteilt.

Um Kosten zu sparen, ist man bemüht, die Parallelität zu erhöhen. Dazu wird dann nicht mehr ein DRV an ein Pin eines Chips angeschlossen, sondern parallel mit funktionsgleichen Pins mehrerer Chips verbunden. Dieses Konzept ist auch unter der Bezeichnung "Shared-Treiber"-Konzept bekannt. Zum Beispiel enthält ein Speichertester von Advantest des Typs T5571P 480 Sendetreiber, 288 IOs bei 16 DUTs (Device Under Test), wobei 30 DRVs und 18 IOs auf jedes DUT kommen.

Bei der in 4 gezeigten nach dem Shared-Treiber-Konzept geschalteten Testanordnung ist zu berücksichtigen, dass die Eingänge der zu testenden Chips in Summe nicht mehr Strom ziehen als der DRV liefern kann. Die Leitungsimpedanz bzw. der Innenwiderstand des DRV von 50 Ohm muss auch noch berücksichtigt werden, da mit dem Innenwiderstand und den gemäß 5 parallel geschalteten Eingangswiderständen Rin1, Rin2, ..., Rin4 der Chips ein Spannungsteiler entsteht (5).

Wenn, wie gemäß 7 veranschaulicht, ein Kurzschluss in einem der Pins eines Chips entsteht, der durch den Innenwiderstand von 0 Ohm angedeutet ist, wird das Testsignal zu 0 (0 V) und steht somit den anderen Chips auch nicht mehr zur Verfügung. Dies führt dazu, dass der eine defekte Chip beim Testen die anderen potentiell guten Chips zu Ausfallchips macht, wodurch sich die Ausbeute verringert. Um dieses durch den Kurzschluss eines Chipeingangs oder -pins verursachte Problem zu vermeiden, werden in einer Ausführung Längswiderstände in die einzelnen geteilten sekundären Signalleitungen eingebaut(vgl. beiliegende 6). Dies funktioniert jedoch nur bei hochohmigen Eingängen, da es sich ebenfalls um einen Spannungsteiler handelt. 8 veranschaulicht, dass sich bei der Verwendung derartiger Längswiderstände gemäß 6 im schlechtesten Fall bei Kurzschluss eines Pins ein Dreifachspannungsteiler aus dem 50 Ohm-Innenwiderstand des DRV, dem Längswiderstand von 1 kOhm und dem Eingangswiderstand des Chips ergibt. Pro kurzgeschlossenem Chipeingang bzw. Pin fällt die Spannung an den anderen Chips stückweise ab.

Es ist somit Aufgabe der Erfindung, eine gattungsgemäße Testanordnung durch eine Erweiterung des Shared-Treiber-Konzepts mit geringen Mitteln ohne Ausbeuteverlust durch potenziell kurzgeschlossene Chips zu ermöglichen.

Diese Aufgabe wird anspruchsgemäß gelöst.

Dadurch, dass die Testanordnung gemäß einem wesentlichen Aspekt der Erfindung Signalentkopplungsschaltungen aufweist, die in jedem Subkanal angeordnet sind, das Testsignal vom Treiberverstärker empfangen und von letzterem entkoppelt den Eingängen des oder der Halbleiterschaltungschips zuführen, ist nur der einzelne Subkanal bei einem Kurzschluss betroffen, nicht jedoch die ganze "Shared-Treiber"-Testanordnung.

Bevorzugt haben in der Testanordnung alle Entkopplungsschaltungen dieselbe Schaltungsanordnung und bestehen jeweils aus einem Feldeffekttransistor und einem Pull-Up-Widerstand, wobei

– die Drain- oder Sourceelektrode jedes Feldeffekttransistor mit einem Ende des zugehörigen Pull-Up-Widerstands und über den zugehörigen Subkanal mit dem jeweiligen Chipeingang,
– die Gateelektroden der Feldeffekttransistoren gemeinsam mit dem Treiberverstärker und die nicht mit dem Pull-Up-Widerstand verbundenen anderen Elektroden von den Drain- und Sourceelektroden der Feldeffekttransistoren gemeinsam mit Erde und
– die anderen Enden der Pull-Up-Widerstände mit wenigstens einer frei wählbaren Spannungsquelle verbunden sind.

Durch die frei wählbare Spannungsquelle kann man in Summe mehr Strom ziehen als aus einem Treiberverstärker, und die Parallelität der Testanordnung ist erhöht. Außerdem ist es durch die frei wählbare Spannungsquelle möglich, eine solche mit einem sehr niedrigen Innenwiderstand einzusetzen. Wie zuvor anhand der 4 bis 8 erläutert wurde, ist dies ein Vorteil gegenüber einem üblichen Treiberverstärker (Stichwort: Spannungsteiler).

Durch Invertieren des Testsignals vom Treiberverstärker liegt am Chipeingang wieder das gewünschte Signal an:
Ausgangssignal des Treiberverstärkers "hoch" bedeutet offener Feldeffekttransistor und 0 V an Chip;
Ausgangssignal des Treiberverstärkers "tief" bedeutet geschlossenen Feldeffekttransistor und dass die Spannung von der Spannungsquelle über den Pull-Up-Widerstand am Chipeingang anliegt.

Wenn man, wie bei einem Ausführungsbeispiel für den Feldeffekttransistor einen P-Kanal MOSFET vom Verarmungstyp verwen det, ist keine Invertierung des Ausgangssignals des Treiberverstärkers notwendig.

Die Anstiegsflanke des am Chipeingang ankommenden Testsignals kann durch Auswahl des Feldeffekttransistors (Steilheit) und des Pull-Up-Widerstands (Güte) bestimmt werden.

Aufgrund der freien Wahl der Spannungsquelle können (bei externer Spannungsquelle) Pegel angelegt werden, die das Testgerät nicht bietet. Aufgrund der freien Wahl der Spannungsquelle können (bei externer Spannungsquelle) mehr unterschiedliche Pegel angelegt werden als sie das Testgerät bietet. Statt die FETs an einer Seite mit Erde zu verbinden, kann man auch eine weitere Spannungsquelle verwenden, um einen logischen "0"-Pegel mit einer sich vom Erdpegel unterscheidenden Spannung, z. B. –1 V, zu generieren.

Die obigen und weitere vorteilhafte Merkmale werden nachstehend Bezug nehmend auf die Zeichnung in Ausführungsbeispielen der Erfindung erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
1 schematisch ein erstes Ausführungsbeispiel einer erfindungsgemäßen Testanordnung;
2 schematisch ein zweites Ausführungsbeispiel einer erfindungsgemäßen Testanordnung;
3 schematisch ein drittes Ausführungsbeispiel einer erfindungsgemäßen Testanordnung und
4–8 schematisch die eingangs bereits beschriebenen herkömmlichen Testanordnungen und deren Probleme.
Bei dem in 1 schematisch gezeigten ersten Ausführungsbeispiel einer erfindungsgemäßen Testanordnung wird ein von einem Treiberverstärker DRV eines sonst nicht weiter spezifizierten Testgeräts, der zum Beispiel einen Innenwiderstand von 50 Ohm hat, erzeugtes Testsignal über einen primären Testkanal CH und Signalentkopplungsschaltungen über n Subkanäle CH1, CH2, ..., CHn auf Signaleingänge X mehrerer Halbleiterschaltungschips 1, 2, ..., n verteilt. Die Signaleingänge X der Chips 1 – n haben jeweils dieselbe Funktion und die Signalentkopplungsschaltungen alle dieselbe Schaltungsanordnung. Sie bestehen jeweils aus einem Feldeffekttransistor FET1, FET2, ..., FETn sowie einem mit dem jeweiligen Feldeffekttransistor drain- oder sourceseitig verbundenen Pull-Up-Widerstand R1, R2, ..., Rn. Die anderen Enden der Pull-Up-Widerstände R1, R2, ..., Rn sind gemeinsam mit einer frei wählbaren Spannungsquelle Q verbunden. Die Gateelektroden aller Feldeffekttransistoren sind gemeinsam mit dem primären Testkanal und die jeweils andere der Drain- oder Sourceelektroden der Feldeffekttransistoren FET1, FET2, ..., FETn gemeinsam mit Erde verbunden. Statt die FETs an einer Seite mit Erde zu verbinden, kann man auch eine weitere Spannungsquelle verwenden, um einen logischen "0"-Pegel mit einer sich vom Erdpegel unterscheidenden Spannung, z. B. –1 V, zu generieren.
Mit den in 1 dargestellten Signalentkopplungsschaltungen wird das über den primären Testkanal CH vom Treiber DRV kommende Testsignal jeweils durch einen Feldeffekttransistor und einen Pull-Up-Widerstand entkoppelt. Die Spannungsquelle Q liefert den Eingangspegel "high", wenn die Feldeffekttransistoren aufgrund eines ihren Gateelektroden anliegenden "tiefen" Testsignals vom Treiberverstärker DRV geschlossen, das heißt nicht leitend sind. Dagegen liegt an Signaleingängen x der Chips 1, 2, ..., n 0 V oder Erdpotential an, wenn die Feldeffekttransistoren FET1, FET2, ..., FETn aufgrund eines "hohen" Testsignals vom Treiberverstärker geöffnet d.h. leitend. Das bedeutet, dass die Signalentkopplungsschaltungen das Signal jeweils invertieren. Verwendet man für die Feldef fekttransistoren FET1, FET2, ..., FETn einen P-Kanal-MOS-Feldeffekttransistor vom Verarmungstyp, wird das Testsignal vom Treiberverstärker DRV nicht invertiert. Die Anstiegsflanke kann durch Auswahl der Steilheit der Feldeffekttransistoren und der Güte der Pull-Up-Widerstände R1, R2, ..., Rn bestimmt werden.
Die frei wählbare Spannungsquelle Q kann eine testgerätinterne oder auch eine -externe Spannungsquelle sein. Falls eine externe Spannungsquelle verwendet wird, können an die Signaleingänge X der Chips Pegel angelegt werden, die das Testgerät nicht bietet. Außerdem können im Falle einer externen Spannungsquelle Q aufgrund der freien Wahl der Spannungsquelle mehr unterschiedliche Pegel angelegt werden als sie das Testgerät bietet. Durch die freie Auswahl der Spannungsquelle Q kann insgesamt mehr Strom gezogen werden als aus einem Treiberverstärker DRV. Dadurch lässt sich die Parallelität, das heißt die Anzahl der parallel getesteten Chips oder auch die Anzahl von funktionsgleichen Eingängen der Chips erhöhen.
Das oben erläuterte und in 1 dargestellte erste Ausführungsbeispiel einer erfindungsgemäßen Testanordnung ist für den Test von Signaleingängen X gleicher Funktion mehrerer Chips vorgesehen. Dazu sind die Signalentkopplungsschaltungen alle gleichartig und mit einer einzigen Spannungsquelle Q verbunden und empfangen das Testsignal von einem einzigen Treiberverstärker DRV über einen primären Testkanal CH.
Das schematisch in 2 gezeigte zweite Ausführungsbeispiel ist zur Entkopplung mehrerer Shared-Treiber-Einheiten, das heißt mehrerer Treiberverstärker DRV1, ..., DRVk und zur parallelen Ansteuerung von Signaleingängen oder Pins X, Y jeweils unterschiedlicher Funktion mehrerer Chips 1 – n vorgesehen. Jeder Treiberverstärker DRV1 – DRVk ist eingangsseitig, das heißt mit den Gateelektroden jeweils einer Gruppe von Entkopplungsschaltungen verbunden, wobei eine erste Grup pe von Entkopplungsschaltungen die Testsignale vom primären Testkanal CH auf die Signaleingänge X und eine zweite Gruppe von Entkopplungsschaltungen die Testsignale von dem anderen primären Testkanal auf die Signaleingänge Y verteilt und diese von den jeweiligen primären Kanälen CH entkoppelt. Die Pull-Up-Widerstände R1, R2, ..., Rn jeder Gruppe von Entkopplungsschaltungen sind gemeinsam mit einer frei wählbaren Spannungsquelle Q verbunden. Die in 2 dargestellte Testanordnung ist nur dann sinnvoll, wenn an den Pins X und Y der Chips unterschiedliche Signalformen anliegen, diese aber mit denselben Pegeln betrieben werden, die von der einzigen frei wählbaren Spannungsquelle Q und dem Erdpotential bestimmt werden.
Des Weiteren ist es auch möglich, einen Treiberverstärker DRV, das heißt eine Shared-Treiber-Einheit mit mehr als einer Spannungsquelle zu versorgen. Dies ist möglich, wenn die Signaleingangspins X und Y dieselbe Signalform des Testsignals jedoch mit unterschiedlichen Pegeln erhalten.
Eine derartige erfindungsgemäße Testanordnung zeigt schematisch 3, die lediglich beispielhaft zwei unterschiedliche frei wählbare Spannungsquellen Q1 und Q2 enthält. Die Entkopplungsschaltungen sind wiederum in Gruppen aufgeteilt, von denen eine erste Gruppe die Feldeffekttransistoren FET1, FET2, ... FETm und die Pull-Up-Widerstände R1, R2, ..., Rn und eine zweite Gruppe die Feldeffekttransistoren FETm+1, ..., FETn mit den Pull-Up-Widerständen Rm+1 ... Rn enthält. Die erste Gruppe der Entkopplungsschaltungen verteilt das vom Treiberverstärker DRV über den primären Kanal CH kommende Testsignal auf die Subkanäle CH1, CH2, ..., CHm und legt sie den Signaleingängen bzw. -pins X von Chip1 – Chipm an, während die zweite Gruppe der Entkopplungsschaltungen das Testsignal vom Treiberverstärker DRV auf die Subkanäle CHm+1 – CHn verteilt und den Signaleingängen Y anlegt. Hier wird dem Fachmann deutlich, dass die Testanordnungen der 2 und 3 auch kombiniert werden können, so dass auch (z.B. wie in
2) Testsignale verschiedener Signalformen und mit unterschiedlichen Pegeln auf die Signaleingänge X, Y.
Die oben anhand der 1 bis 3 beschriebenen Ausführungsbeispiele der erfindungsgemäßen Testanordnung können auf sämtlichen Messanordnungen zum Testen von Halbleiterschaltungschips implementiert werden, zum Beispiel auf Nadelkappen für Wafertests oder Wafer-Burn-In, Motherboards für Komponenten und Modultests, Burn-In-Boards usw.

CH, CH1, CH2, ..., CHm, CHm+1, ..., CHn
: primärer Testkanal und Subtestkanäle
DRV, DRV1, DRVk: Treiberverstärker
Chip1, Chip2, Chipm, Chipm+1, Chipn
: Halbleiterschaltungschips
FET: Feldeffekttransistor
R1, R2, Rm, Rm+1, ..., Rn
: Pull-Up-Widerstände
Q, Q1, Q2: frei wählbare Spannungsquellen
PIN X, Y: Signaleingangspins der zu testenden
: Halbleiterschaltungschips

Claims

Testanordnung zum Testen von Halbleiterschaltungschips, bei der ein über einen primären Testkanal (CH) von einem Treiberverstärker (DRV) eines Testgeräts kommendes Testsignal über parallele Subkanäle (CH1, CH2,...) auf mehrere Eingänge (X; Y) eines oder mehrerer zu testender Halbleiterschaltungschips (Chip1, Chip2, ...) verteilt wird, dadurch gekennzeichnet, dass die Testanordnung Signalentkopplungsschaltungen aufweist, die in jedem Subkanal (CH1, CH2) angeordnet sind, das Testsignal vom Treiberverstärker (DRV) empfangen und von letzterem entkoppelt den Eingängen (X; Y) des oder der Halbleiterschaltungschips zuführen.
Testanordnung nach Anspruch 1, dadurch gekennzeichnet, dass alle Entkopplungsschaltungen dieselbe Schaltungsanordnung haben und jeweils aus einem Feldeffekttransistor (FET1, FET2, ...) und einem Pull-Up-Widerstand (R1, R2, ...) bestehen, wobei – die Drain- oder Sourceelektrode jedes Feldeffekttransistor (FET1, FET2, ...) mit einem Ende des zugehörigen Pull-Up-Widerstands (R1, R2, ...) und über den zugehörigen Subkanal (CH1, CH2, ...) mit dem jeweiligen Chipeingang, – die Gateelektroden der Feldeffekttransistoren (FET1, FET2) gemeinsam mit dem Treiberverstärker (DRV) und die nicht mit dem Pull-Up-Widerstand (R1, R2, ...) verbundenen anderen Elektroden von den Drain- und Sourceelektroden der Feldeffekttransistoren (FET1, FET2, ...) gemeinsam mit Erde und – die anderen Enden der Pull-Up-Widerstände mit wenigstens einer frei wählbaren Spannungsquelle (Q; Q1, Q2) verbunden sind.
Testanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Eingänge (X) der zu testenden Halbleiterschaltungschips (Chip1, Chip2, ...) funktionsgleich sind und genau eine frei wählbare Spannungsquelle (Q) vorgesehen ist.
Testanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sie für einen Treiberverstärker (DRV) angeordnet und mehrere Entkopplungsschaltungsgruppen (FET1 – FETm, R1 – Rm und FETm+1 – FETn, Rm+1 – Rn) aufweist, die pro Gruppe jeweils von einer eigenen Spannungsquelle (Q1, Q2) gespeist Testsignale unterschiedlichen Pegels jedoch gleicher Signalform über die Subkanäle (CH1, CH2) an nicht funktionsgleiche Eingänge (X, Y) senden.
Testanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sie für mehrere Treiberverstärker (DRV1 und DRV2) und entsprechend mehrere primäre Testkanäle (CH, CH) vorgesehen und genau eine frei wählbare Spannungsquelle (Q) und mehrere davon gespeiste Entkopplungsschaltungsgruppen aufweist, von denen jede eingangsseitig mit einem der primären Testkanäle (CH, CH) verbunden ist und pro Gruppe Testsignale jeweils unterschiedlicher Signalform jedoch desselben Pegels an nicht funktionsgleiche Eingänge (X, Y) sendet.
Testanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Feldeffekttransistoren (FET1, FET2, ...) P-Kanal-MOS-Feldeffekttransistoren vom Verarmungstyp sind.