DE1524200B2 - Zeitgabesteuerschaltung fuer einen elektronischen ziffernrechner - Google Patents

Description

Die Erfindung betrifft eine Zeitgabesteuerschaltung für einen elektronischen Ziffernrechner mit einer Verarbeitungseinheit und einem Hauptspeicher, die Operationszyklus erzeugt, in denen jeweils eine Information aus dem Hauptspeicher gelesen und im gleichen Operationszyklus wieder zurückgeschrieben wird und beim Auftreten der gelesenen Information parallel zum Rückschreibvorgang Verknüpfungen durchgeführt werden, wobei der Verknüpfungsabschnitt so lang wie der Zurückschreibabschnitt ist und eine Speicherstellenlöschung dann nach einem Operationszyklus durchgeführt wird, wenn Ergebnisse oder neue Informationen in den Hauptspeicher eingeschrieben werden sollen.

In der deutschen Patentschrift 1183 284 ist ein Ziffernrechner beschrieben, der so aufgebaut ist, daß die Zeitspanne zwischen der Ausblendung (»strobe«- Zeitpunkt, d. h. dem Augenblick im ersten Schritt des Operationszyklus, wenn das Wort verfügbar wird) und dem Beginn des zweiten Schrittes, während dem der Rückschreibvorgang erfolgt, im Operationszyklus lang genug ist, um mit dem gelesenen Wort beliebige logische Operationen durchzuführen. Falls erwünscht, kann somit ein Wort in einem einzigen Operationszyklus gelesen, bearbeitet und verändert wieder in die gleiche Speicherstelle zurückgeschrieben werden.

In dem vorgenannten Rechner beträgt die Länge des Operationszyklus 6 \is,zc. Bei Versuchen, die Geschwindigkeit des Speichers durch Verkürzung der Länge des Operationszyklus auf eine Zeit in der Größenordnung von einer Mikrosekunde wesentlich zu erhöhen, hat es sich gezeigt, daß die Zeit zwischen der Ausblendung und dem Beginn des zweiten Schrittes des Operationszyklus für eine Durchführung sämtlicher gewünschter logischer Operationen nicht ausreicht.

Die Erfindung hat sich die Aufgabe gestellt, die Zeitgabeeinheit eines elektronischen Ziffernrechners so zu verbessern, daß die Arbeitsgeschwindigkeiten von Speicher und Verarbeitungseinheit optimal ausgenutzt werden können und daß durch die Zurückschreibabschnitte die Arbeitsgeschwindigkeit des Rechners möglichst wenig beeinträchtigt wird.

Die Erfindung ist dadurch gekennzeichnet, daß die Zeitabgabesteuerschaltung aus einem ersten Teil, der Zeitgabesignale für das Lesen und Rückschreiben und für die logischen Verknüpfungen erzeugt, und aus einem zweiten Teil, der nach Beendigung des Lese-, Rückschreib- und Verknüpfungsvorganges

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Zeitsignale für das Löschen einer Speicherstelle und speicher gebracht werden, in etwa der halben Anzahl das Einschreiben von Ergebnissen oder neuen Infor- von Operationszyklen durchgeführt werden kann, die mationen erzeugt, besteht und daß der zweite Teil in dem bekannten Rechner erforderlich wären. Hierdurch ein Verknüpfungsglied nur dann wirksam ge- durch wird ferner die Steuerung der Operationen des macht wird, wenn Entscheidungsspeicherschaltungen 5 Rechners vereinfacht, da infolge der Tatsache, daß anzeigen, daß ein Ergebnis oder neue Informationen zwei Operationszyklen .durch einen ersetzt werden, in den Hauptspeicher eingeschrieben werden sollen. die Gesamtzahl der verschiedenen möglichen Opera-

In diesem Ziffernrechner werden in einem Opera- tionszyklen verringert wird.

tionszyklus zwei völlig verschiedene Schnitte durch- Ein Ausführungbeispiel der Erfindung wird im

geführt. Wenn ein geändertes Wort eingeschrieben io folgenden an Hand der Zeichnungen beschrieben; in'

werden soll, wird der Operationszyklus verlängert. diesen zeigen

Soll nur das gleiche Wort, das abgelesen worden Fig. 1A bis IC zusammen ein Blockschaltbild war, zurückgeschrieben werden, dann wird ein kur- eines elektronischen Ziffernrechners,
zer Operationszyklus durchgeführt. Das Zurück- Fig. 2A und 2B Schaltbilder der Zeitabgabeschreiben des Wortes erfolgt jeweils im zweiten 15 steuerschaltung,

Schritt. Die Erfindung ermöglicht daher die Ge- F i g. 3 ein Zeitgabe- und Signalformdiagramm,

schwindigkeit eines extrem schnell arbeitenden Spei- F i g. 4 ein Schaltbild einer Speicherzeitgabesteuer-

chers voll auszunutzen, wodurch eine Erhöhung der schaltung,

Arbeitsgeschwindigkeit des Rechners erreicht wird. Fig. 5 A ein Blockschaltbild einer Einheit des

Eine vorteilhafte Ausbildung des Rechners besteht 20 Hauptspeichers,

darin, daß ein HilfsSpeicher vorgesehen wird, für den F i g. 5 B eine Skizze, die die Konstruktion eines

die gleichen Zeitgabesignale wie für den Hauptspei- Teiles einer Einheit des Hauptspeichers veranschau-

cher verwendet werden. Durch den Hilfsspeicher licht,

wird die Arbeitsgeschwindigkeit und die Flexibilität F i g. 6 A und 6 B Schaltbilder von Teilen der Pro-

des Rechners zusätzlich wesentlich verbessert. Der 25 grammsteuereinheit,

Hilfsspeicher kann zur Speicherung verschiedener F i g. 7 ein Schaltbild einer logischen Speicherinterner Daten dienen. Verschiedene seiner Teile schaltung.

werden als Indexregister, Sprungregister, Kurzzeit- Fig. 8 ein Schaltbild einer Überbrückungsschal-

speicherregister und als Akkumulator verwendet. Der tung und

Hilfsspeicher wird in der gleichen Weise wie der 30 · F i g. 9 ein Schaltbild eines Flipflops.
Hauptspeicher gesteuert, d. h., bei der Einschreibung

neuer Daten wird der Operationszyklus verlängert. ^1- Allgemeines

Eine weitere vorteilhafte Ausbildung der Erfin- Wie aus den F i g. 1A bis 1C ersichtlich, enthält

dung ist dadurch gekennzeichnet, daß die Programm- der Rechner

Steuereinheit für jeden Operationszyklus Signale er- 35 1. einen Hauptspeicher 9 mit magnetischen Dünnzeugt, die die während eines Operationszyklus durch- Schichtelementen, der aus einzelnen Speichereinheizuführenden logischen Verknüpfungen bestimmen, ten MUl und MU2 besteht, in denen Informationen und Matrizen aus mit Reihen- und Spaltenleitern ge- (40 000 Wörter) einschließlich Programmierungskoppelten Transistoren enthält, von denen jeweils daten, Arbeitsdaten und Zwischenergebnissen, in einer für jeden Operationszyklus geöffnet wird und 40 ihren einzelnen Speicherstellen gespeichert werden deren Emitter und Basen mit den Reihen- bzw. Spal- können, deren Speicherkapazität jeweils ein Wort tenleitern gekoppelt sind und deren Kollektoren die beträgt,

durchzuschaltenden Signale an eine Diodematrix ab- 2. einen Hilfsspeicher 13 mit magnetischen Dünngeben. In dem bekannteen Rechner wird diese Steue- schichtelemten, der verschiedene besonders bezeichrung durch zwei Matrizen von Übertragern durch- 45 nete Speicherstellen oder Register enthält, und
geführt, deren Ausgangsimpulse zur Steuerung des 3. eine Datenverarbeitungseinheit mit (a) Zeitübrigen Rechners verwendet werden. In dem erfin- gabesteuertaktsignalen für die Zeitgabesteuerschaldungsgemäßen Rechner werden die Übertragermatri- tung 22; (b) einer Programmsteuereinheit 10 zum zen so ersetzt, daß die Steuersignale während eines Steuern der Operationen des Systems bei der Ausganzen Operationszyklus und nicht nur während 50 führung von Befehlen; (c) logische Schaltungenil weniger als jeweils einem halben Operationszyklus mit einem Addierer 11a, Entscheidungsschaltungen vorhanden sein können. 11 b und Sonderschaltungen 11 c. Kurz gesagt, wird

Auf Grund der Tatsache, daß das Einschreiben das Arbeiten der Speicher 9 und 13 durch Lese- und von Daten in den Hauptspeicher oder in den Hilfs- Schreibzeitgabeimpulse R1 und Wl gesteuert, die speicher in einem verlängerten Abschnitt durch- 55 von der Zeitgabesteuerschaltung 22 der Datenvergeführt wird, erhält die Erfindung eine weitere zweck- arbeitungseinheit geliefert werden. Diese Impulse R1 mäßige Ausbildung dadurch, daß Haupt- und Hilfs- und PFl werden dem Hauptspeicher 9 und dem Hilfsspeicher jeweils zwei Adressenregister (L 1-18, La 1-18 speicher 13 zugeführt, die selbst Zeitgabesteuerschal- und Α1-Ί, AaI-I) und zwei Datenregister (M 1-13, tungen zum Synchronisieren ihrer internen Operatio- Ma 1-13 und 51-19, Sa 1-19) enthalten. Hierdurch 60 nen mit dem Arbeiten der Datenverarbeitungseinheit kann ein Wort aus einer Speicherstelle, beispielsweise besitzen. Wie später näher erläutert, bestimmt die des Hauptspeichers, gelesen und das gleiche oder Zeitgabesteuerschaltung 22 während jedes Operaein anderes Wort im gleichen Zyklus in den Haupt- tionszyklus des Rechners erstens den zeitlichen Abspeicher in eine andere Speicherstelle eingeschrieben lauf der gegebenenfalls durchzuführenden Lese- und werden. Dies stellt gegenüber dem bekannten Rech- 65 Schreiboperationen von Daten im Hauptspeicher 9 ner einen weiteren Vorteil dar, da ein Befehl, z. B. und im Hilfsspeicher 13 durch Lese- und Schreib- »Bewegen«, bei dem eine Reihe von Wörtern aus zeitgabeimpulse R1 und Wl und zweitens den zeiteiner Reihe von Speicherstellen in andere im Haupt- liehen Ablauf der Funktionen der Programmsteuer-

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einheit 10, der Entscheidungsschaltungen 11 b, der einer bestimmten der Speichereinheiten Mi/1 und Adressen- und Speicherregister und anderer logi- MU 2, während die übrigen Adressenausgangssignale sehen Schaltungen durch Anlegen von Zeitgabe- Ld₁ _ ₁₇ kombiniert verwendet werden, wie später im Steuerimpulsen an die Flipflops und andere logische Zusammenhang mit der Beschreibung des Haupt-Speicherschaltungen, um die logische Folgesteuerung 5 Speichers 9 näher erläutert. Zugriff zum Hilfsspeides Rechners weiterzuschalten. eher 13 erfolgt durch eine aus 7 Bits bestehende

.. * „ , ., ,-,τ ■ , Adresse.

1.1 Kurze Beschreibung des Hauptspeichers

„ . , . „ . , 2. Bezeichnungen und Definitionen
Der Hauptspeicher 9 besteht aus zwei Speicherem-

heitenMiyi und MU 3 mit jeweils 20 000 Speicher- io Die hier verwendeten Bezeichnungen bestehen aus stellen, wodurch eine Gesamtzahl von 40 000 Spei- Kombinationen von Großbuchstaben und Zahlen cherstellen erhalten wird. Die Grundinformationsein- oder Großbuchstaben mit Kleinbuchstaben und Zahheit in dem erfindungsgemäßen Rechner ist ein Wort, len zur Bezeichnung mit logischen Schaltungen mit -das aus 12 Bits und einem Paritätsprüfungsbit, d. h. L- und 0-Ausgängen, d. h. Speicherschaltungen insgesamt aus 13 Bits, besteht. Die 40 000 Speicher- 15 M1-12, Ma 1-12, 51-18, Sa 1-18, L1-18, La 1-18, stellen des Hauptspeichers 9 speichern jeweils ein A 1-7, Aa 1-7; Flipflops JVl-Il, £1-2, F1-3, KRO, Wort und sind einzeln durch gemeinsame Adressen- KAI, KA; Doppelinverter G0-5; Treiber Xs 1-3, register adressierbar, d.h. durch die Lese- und Ld 1-18 und eine UberbrückungsschaltungHdO. Die Schreib-L-Registerteile (La 1-18, L1-18) oder unter Ausgänge dieser Schaltungen werden durch entbestimmten Umständen durch das S-Register (nur ao sprechende Großbuchstaben (und Kleinbuchstaben) S1-18). Die Speicherschaltung S19 des 5-Registers mit den zugeordneten Indexzahlen in Tief stellung speichert ein Paritätsbit, das nicht als Teil der (z. B. S₁, Sa₁) bezeichnet. Um das L-Ausgangssignal Adresse verwendet wird. Die Ausgänge eines be- einer logischen Schaltung vom O-Ausgangssignal zu stimmten Teiles dieser Register (L 1-18; La 1-18 unterscheiden, wird letzteres mit einem Apostroph oder 51-18) werden den Eingängen von Adressen- 25 versehen (z. B. S₁, Sa'\). Im allgemeinen werden Treibern Ld 1-18 zugeführt, um Adressenausgangs- gruppierte Ausgangssignale, die sowohl L- als auch signale Ld_1-18 für die Adressenlogik im Hauptspei- O-Ausgangssignale von Speicherschaltungen, Flipcher 9 zu erhalten. Der Hauptspeicher 9 speichert die flops und Treibern einschließen, durch die zugeord-Programminformation, d.h. die Befehle, sowie die nete Zahl in Tiefstellung angezeigt (z.B. S_1-18, Arbeitsdaten und Zwischenergebnisse, die beliebig 30 Sa_1-18). Ein einzelnes logisches Eingangssignal für auf die vorhandenen Speicherstellen verteilt werden ein Flipflop wird durch die entsprechenden Großkönnen. Die Informationen werden an die verschie- buchstaben und Zahlen bezeichnet, denen der Kleindenen Speicher und Register bzw. von und zwischen buchstabe s vorangestellt ist (z. B. SN₁), ein einzelnes diesen parallel übertragen, d.h., sämtliche der 12Bits logisches Eingangssignal für Speicherschaltungen eines einzelnen Wortes werden parallel übertragen. 35 und Treiber wird durch entsprechende Großbuch-Es können auch mehrere Wörter gleichzeitig zwischen stäben und Zahlen bezeichnet, denen der Kleinbuchden verschiedenen Registern übertragen werden. stäbe d vorangestellt wird. Das einzelne Eingangs-Auch in den Rechenoperationen des Addierers 11 α signal für die Doppelinverter G 0-5 wird durch die werden die Wörter parallel verarbeitet. Kleinbuchstaben und Zahleng 0-5 angezeigt, wäh-

_Λ ~ „ _ , ., , _ττ.,. . , 4o rend die L- und 0-Auseanessignale die Bezeichnun-

1.2 Kurze Beschreibung des Hüfsspeichers _g£n ^ _bzw ^, ^^

_g£n ^ _bzw_ ^

Der Hilfsspeicher 13, der einen Teil der Datenver- Für die Bezeichnung von Zeitgabesteuerimpulsen arbeitungseinheit bildet, enthält verschiedene Sonder- wird die Kombination des Großbuchstaben P mit register, d. h. Indexregister 15, Sprungregister 16, Kleinbuchstaben verwendet, d. h. Pc, Pf, Ps, Pac, Kurzzeitspeicherregister 19 und einen Akkumulator 45 Paj. Der Großbuchstabe C bezeichnet Taktimpulse. 17. Diese Register des Hüfsspeichers 13 sind von Ein einzelner Großbuchstabe X unmittelbar vor außen über die Eingabe-Ausgabe-Leiter I/O zum anderen Großbuchstaben bezeichnet Programm-5-Registers mittels Befehlen oder durch ein nicht ge- Steuersignale (z.B. XLl). Aufeinanderfolgende zeigtes Tastenfeld zugänglich. Der Hilfsspeicher 13 Großbuchstaben XX bezeichnen bestimmte Operabesitzt 80 Speicherstellen. Die Index- und Sprung- 50 tionsblöcke. Inverterschaltungen für logische Einregister 15 und 16 haben zusammen 64 Speicherstel- gangsnetzwerk, die in einem Blockschaltbild anlen, in denen jeweils 18 Bits plus 1 Paritätsprüfbit gezeigt sind, sind durch den Großbuchstaben X gespeichert werden können. Der Akkumulator 17 und Doppelinverter durch Großbuchstaben DIX anweist 8 Speicherstellen zur Speicherung von 8 Wör- gezeigt.

tern auf, die jeweils normalerweise 12 Bits plus 55 Die Definition für logische Signale ist so, daß ein

1 Paritätsbit enthalten, obwohl sie eine Speicherkapa- negativer Pegel ein L-Signal und ein Nullspannungs-

zität von 18 Bits und 1 Paritätsbit haben. Das Kurz- pegel ein 0-Signal darstellt,

zeitspeicherregister 19 besteht aus 8 Speicherstellen „.,■,-* , ,^

für die kurzzeitige interne Speicherung von »18 Bit«- ^2Λ Datenstruktur und Datenspeicherung

Wörtern (plus Paritätsbit), die von der Datenver- 60 Wie bereits ausgeführt, ist die im Rechner bearbei-

arbeitungseinheit während der Durchführung be- tete und gespeicherte Informationseinheit ein 12-Bit-

stimmter Befehle verwendet werden. Wort. Ein Wort kann numerisch oder alphanumerisch

Um Zugang zu den 40 000 im Hauptspeicher 9 ge- sein. Im ersten Fall besteht das Wort aus drei Ziffern speicherten Wörtern zu erhalten, ist eine aus 18 Bits zu je 4 Bits, wobei der Begriff »Ziffer« eine der zehn bestehende Adresse erforderlich. Diese Adresse be- 65 Dezimalziffern oder eines von sechs Symbolen besteht aus vier binärverschlüsselten Dezimalziffern zu zeichnet. Es wird somit im allgemeinen im binärje 4 Bits und zusätzlich 2 Bits. Das Bit mit dem verschlüsselten Dezimalsystem gerechnet. Im zweiten höchsten Stellenwert (Ld_ls) dient zum Adressieren Fall besteht das Wort aus zwei Schriftzeichen zu je

6 Bits, wobei der Begriff »Schriftzeichen« hier einen der 26 Großbuchstaben des Alphabets, eine der zehn Dezimalziffern, einen von bestimmten Kleinbuchstaben oder eines von bestimmten Symbolen bezeichnet.

Um häufig auftretende Informationseinheiten oder -blöcke unterzubringen, wird eine Feldstruktur verwendet, d. h. ein Feld bestehend aus zwischen einem und acht Wörtern. Somit ist die größte speicherbare Zahl 3 · 8, d. h. 24 Ziffern lang. Ist die Zahl negativ, dann darf sie bis zu 23 Ziffern und ein negatives Vorzeichen aufweisen. Besteht ein Feld aus mehr als einem Wort, dann wird es im Hauptspeicher 9 in der entsprechenden Anzahl von Speicherstellen mit aufeinanderfolgenden Adressen gespeichert, wobei das linke, den höchsten Stellenwert aufweisende Ende des Feldes die niedrigste Adresse hat. Das Feld wird durch die Adresse seines linken Endes plus einer Feldlängennummer gekennzeichnet, die zwischen 0 und 7 liegen kann, d. h. um »1« niedriger als die eigentliche Feldlänge.

3. Systemzyklen

Wie später näher beschrieben, wird das Arbeiten des Rechners durch eine Programmsteuereinheit 10 (Fi g. 1) gesteuert. Diese durchläuft unter der Steuerung der logischen Entscheidungsschaltung 11 b und der aus dem Hauptspeicher 9 abgelesenen Befehle eine Folge von Zuständen, die jeweils einem Operationszyklus entsprechen. Ein möglicher Zustand der Programmsteuereinheit 10 wird jeweils als Operationsblock bezeichnet. Somit entspricht ein Zyklus des Systems jeweils einem Operationsblock, und aufeinanderfolgende Zyklen des Systems entsprechen normalerweise, jedoch nicht notwendigerweise, verschiedenen Operationsblöcken. Ein Operationszyklus wird jeweils durch einen Taktimpuls C (Fig. 3) eingeleitet.

Der Hauptspeicher 9 und der Hilfsspeicher 13 sind gleichzeitig betätigbar. Verschiedene Operationsblöcke erfordern einen verschiedenen Gebrauch dieser Speicher, d. h., bei einigen Operationsblöcken braucht keiner der beiden Speicher betätigt zu werden, bei einigen muß nur ein Lesen aus einem oder beiden der Speicher erfolgen, und bei einigen muß aus bzw. in einem oder beiden Speichern sowohl abgelesen als auch eingeschrieben werden.

Ein Operationszyklus, bei dem keiner der beiden Speicher betätigt wird oder bei dem nur eine Ablesung aus einem oder beiden Speichern erfolgt, wird als Grundoperationszyklus bezeichnet und dauert 800 nsec. Ein Operationszyklus, bei dem in zumindest einen der Speicher eingeschrieben wird, wird als langer Operationszyklus bezeichnet und dauert 1600 nsec. Ein Grundoperationszyklus enthält, wenn in ihm eine Ablesung aus einem der Speicher erfolgt, einen R-R-Speicherzyklus, in dem aus dem entsprechenden Speicher gelesen und in diesen eingeschrieben wird. Ein langer Operationszyklus schließt zwei Speicherzyklen ein, von denen der erste der R-R-Zyklus ist, wie in einem Grundoperationszyklus, während der zweite Speicherzyklus ein C-JF-Speicherzyklus ist, in dem in dem entsprechenden Speicher oder beiden Speichern eine Speicherstelle gelöscht wird und eine Einschreibung erfährt. Ein Speicherzyklus dauert jeweils 800 nsec.

Die Speicherzyklen werden durch 5 Flipflops E1-2 und F1-3 gesteuert, wobei die Flipflops E1-2 den Hilfsspeicher 13 und die Flipflops F1-3 den Hauptspeicher 9 steuern. Im L-Zustand leiten die Flipflops El und Fl R-R-Zyklen des Hilfsspeichers bzw. des Hauptspeichers ein, während die Flipflops E2 und F 2-3 im L-Zustand C-W-Zyklen des Hilfsspeichers bzw. Hauptspeichers bewirken. Der C-W-Zyklus des Hauptspeichers 9 wird durch die beiden Flipflops F2-3 gesteuert, so daß die Schreibadresse entweder aus dem L-Schreibregisterteil L1-18 (Flipflop F2 im L-Zustand) oder aus dem 5-Leseregisterteil 51-18 (Flipflop F 3 im L-Zustand) ausgewählt werden kann. Die Flipflops £1-2 und F1-3 werden von der Programmsteuereinheit 10 gesteuert.

Sowohl die Grundoperationszyklen als auch die

ig langen Operationszyklen werden mittels eines Flipflops Kw 1 gesteuert. Dieses erfährt seinerseits eine Steuerung durch die FlipflopsE2 und F2-3, d.h. es wird in den L-Zustand geschaltet, wenn ein beliebiges der Flipflops E 2 und F 2-3 im L-Zustand sind.

Das Flipflop Kw 1 ist somit bei langen Operationszyklen im L-Zustand und bei Grundoperationszyklen im 0-Zustand.

4. Register und Treiberschaltungen

Der Rechner enthält verschiedene Register, die in F i g. 1 in Blockform gezeigt sind. Diese Register schließen nicht nur die elektronischen logischen Speicherschaltungen oder Flipflop-Schaltungen ein, sondern auch die entsprechenden Flipflops und anderen logischen Speicherschaltungen zugeordneten logischen Netzwerke, wie später näher beschrieben. In gleicher Weise gehören im Addierer 11 α zu den Blöcken für die Eingangsschaltungen Fa 1-12 und Ga 1-12 die entsprechenden logischen Eingangsnetzwerke.

4.1 Adressenregister und Datenspeicherregister für den Hauptspeicher

Im folgenden wird jedes der in F i g. 1 gezeigten Register kurz beschrieben, um zu zeigen, wie in dem erfindungsgemäßen Datenverarbeitungssystem Informationen übertragen und verteilt werden. Dem Hauptspeicher 9 sind das L-Register und das M-Register zugeordnet. Das L-Register umfaßt jeweils 18 einzelne Speicherschaltungen L1-18 bzw. La 1-18, und die Speicherkapazität jedes Registerteils beträgt 18 Bits. Die L-Registerteile dienen als Schreib- bzw. Leseadressenregister für den Hauptspeicher 9. Die logischen Speicherschaltungen L1-17 oder La 1-17 können eine Adresse im Bereich von 00000 bis 19999 bezeichnen, wodurch Zugriff zu jeder der 20 000 Speicherstellen jeder der Speichereinheiten MUl und MU2 geschaffen wird. Die jeweilige Speichereinheit MU1 und MU2 wird durch die Speicherschaltungen L1-18 oder La 1-18 über den Treiber Ld 18 aufgerufen. Die Speicherschaltungen L1-18 bilden den Schreibadressen-L-Registerteil, der die Adresse der Speicherstelle zum Schreiben liefert, während die Speicherschaltungen La 1-18 den Leseadressen-L-Registerteil darstellen, der die Adresse der Speicherstelle zum Lesen liefert. Demgemäß werden die Ausgangssignale der Speicherschaltungen L1-18 nur während »Löschen-EinschreibenÄ-Hauptspeicherzyklen (C-W) an die Treiber Ld 1-18 angelegt, während die Ausgangssignale der Speicherschaltungen Lal-18 nur während »Lesen-Schreiben«- Hauptspeicherzyklen (R-R) den Treibern Ld 1-18 zugeführt werden. An Stelle der Speicherschaltungen

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L1-18 können außerdem die Speicherschaltungen 51-18 des 5-Registers die Schreibadresse während bestimmter Befehle (z. B. während des »Bewegen«- Befehls) liefern, und die Ausgangssignale der Speicherschaltungen 51-18 werden nur während »Löschen-EinschreibenÄ-Hauptspeicherzyklen (C- W) in vorbestimmten Operationsblöcken an die Treiber Ld 1-18 angelegt, wenn das Flipflop F 3 im L-Zustand ist. In einem Hauptspeicherzyklus wird die Wahl einer Gruppe von Ausgangssignalen der gewünschten Speicherschaltungen L1-18, La 1-18 oder 51-18 zur Lieferung der Adresse für den Hauptspeicher 9 jeweils durch UND-Glieder 17, 18 und 19 durchgeführt, die jeweils Ausgangssignale der entsprechenden Speicherschaltungen zu den Treibern LdI bis Ld 18 durchlassen. Demzufolge gelangen die Schreibadressenausgangssignale L_1-18 der Speicherschaltungen L1-18 infolge des Schreibimpulses Wl und des L-Ausgangssignals F₀ des C-W-Hauptspeicherzyklus-FlipflopsF2, die " die UND-Glieder 17 öffnen, zu den Treibern Ld 1-18. Die Leseadressenausgangssignale La₁ _₁₈ der Speicherschaltungen La 1-18 gelangen zu den Eingängen der Treiber Ld 1-18 infolge des Leseimpulses R1 und des L-Ausgangssignals F₁ des R-R-Hauptspeicherzyklus-Flipflops Fl, die die UND-Glieder 18 öffnen. Die Ausgangssignale der Speicherschaltungen 51-18 werden von dem Schreibimpuls FFl und dem L-AusgangssignalFg des C-JF-Hauptspeicherzyklus-FlipflopsFS durchgelassen, die die UND-Glieder 19 öffnen. In solchen Systemzyklen, die einen C-W-Hauptspeicherzyklus enthalten, liefert in den meisten Fällen der Schreib-L-Registerteil L1-18 die Schreibadresse an die Treiber Ld 1-18, und das Ausgangssignal F₂ ist daher »L«. In den übrigen dieser Systemzyklen mit einem großen C-FF-Hauptspeicherzyklus ist das Ausgangssignal F₃ »L«, und das Ausgangssignal F₂ ist »0«, und statt des Schreib-L-Registerteils (L 1-18) gibt das 5-Register (nur 51-18) die Schreibadresse an die Treiber Ld 1-18. Die Ausgangssignale Ld₁ _ ₁₈ der Treiber Ld 1-18 werden ihrerseits zwecks Zugriff zu der adressierten Speicherstelle an nicht gezeigte Speicherdecodier- und Wählschaltungen angelegt.

Die Datenspeicherung zum Lesen und Schreiben im Hauptspeicher 9 erfolgt durch die Lese- und Schreib-M-Registerteile einschließlich der Speicherschaltungen M1-12 des Lese-M-Registerteils und der Speicherschaltungen Ma 1-12 des Schreib-M-Registerteils. Die Speicherschaltungen M13 und Ma 13 speichern das Paritätsbit. Somit speichern die Speicher-Schaltungen M1-12 des Lese-M-Registerteils die aus dem Hauptspeicher 9 abgelesenen Informationen, während die Speicherschaltungen Ma 1-12 in den Hauptspeicher 9 eingeschriebene Informationen speichern.

4.2 Adressenregister und Datenspeicherregister
für den Hilfsspeicher (F i g. 1)

Für den Hilfsspeicher 13 sind das /4-Register und das 5-Register vorgesehen. Das ,4-Register enthält jedoch nur sieben Speicherschaltungen A 1-7 in seinem Schreibadressenteil und sieben Speicherschaltungen Aal-7 in seinem Leseadressenteil. Die Funktionen des ^4-Registers gleichen denen des L-Registers. Das ,4-Register bestimmt, welche Speicherstellen im Hilfsspeicher 13 während Hilfsspeicherzyklen angerufen werden sollen. Die 5-Registerteile enthalten jeweils 19 Speicherschaltungen 51-19 und Sa 1-19 und ihre entsprechenden logischen Eingangsnetzwerke. Die primäre Funktion des 5-Registers gleicht der des M-Registers, d. h., daß jede aus dem Hilfsspeicher 13 abgelesene oder in diesen eingeschriebene Information das 5-Register durchläuft. Außerdem durchläuft dem Datenverarbeitungssystein zugeführte und von diesem erhaltene Information das 5-Register, wie durch den Eingabeleiter und Ausgabeleiter I/O zu dem 5-Register in F i g. 1 gezeigt. Diese Informationsübertragung erfolgt zu und von nicht gezeigten peripheren Eingabe- und Ausgabegeräten entweder zum Hilfsspeicher 13 direkt vom Schreibteil des 5-Registers (von einem nicht gezeigten Tastenfeld) oder über den Schreibteil und Leseteil des 5-Registers zum Hauptspeicher 9 durch den Schreibteil des M-Registers (vom Tastenfeld oder anderen peripheren Geräten). Die Speicherschaltungen 51-18 dienen zur Speicherung von Informationsbits, wogegen die Speicherschaltung 519 ein Paritätsprüfbit während des Ablesens des Hilfsspeichers 13 speichert. Die Speicherkapazität von 18 Bits des Hilfsspeichers 13 und der 5-Registerteile ist erforderlich, um die Adressen mit höherem Stellenwert von Speicherstellen des Hauptspeichers 9 unterzubringen. Während Hilfsspeicherzyklen, bei denen eine der Speicherstellen des Akkumulators 17 angerufen wird, werden nur 12Informationsbits, d.h. ein Wort, aus der angerufenen Speicherstelle übertragen. Die Arbeitsweise des Hilfsspeichers 13 und des 5-Registers wird später noch näher erläutert. Das 5-Register (nur 51-18) wird, wie bereits ausgeführt, in einigen Fällen auch an Stelle des Schreibteils des L-Registers (L 1-18) zur Lieferung der Schreibadresse zum Einschreiben in den Hauptspeicher herangezogen.

4.3 Andere Register <;

In der Programmsteuereinheit 10 sind Flipflopg-Nl-Il zum Auswählen einzelner Transistoren in Matrizen 152 und 153 zur Steuerung der Arbeitsweise des Rechners vorgesehen. Die Flipflops N 7-11 bilden das Befehlsregister und dienen zur Speicherung des Befehlscodes, während die Flipflops N1-4, die als die Programmzählerflipflops bezeichnet werden, die Koordinatenauswahl für die Transistoren der Transistormatrix 152 durchführen. Der hier gebrauchte Begriff »Programmzähler« bezieht sich insbesondere auf die Flipflops iVl-4 und die diesen zugeordneten logischen Netzwerke.

Das T-Register mit den Flipflops T1-12 und die Flipflops der übrigen Register TM, TK und TA dienen für eine kurzzeitige Speicherung bestimmter erforderlicher Informationen, die sonst nicht unmittelbar zum Treffen von Entscheidungen in der Steuerung der Operationsfolge des Rechners zur Verfü-' gung stünden. Die Register Γ, TM, TA und TK werden intern für Befehle benötigt. Einige ihrer zahlreichen Funktionen werden aus der späteren Beschreibung ersichtlich.

Der Addierer 11 α führt außer seiner normalen Addierfunktion auch die Übertragung von Daten zwischen dem 5-Register und dem M-Register und vom 5-Register zum L-Register ohne Addition oder Subtraktion durch. Somit stellt der Addierer eine geeignete logische Schaltung zur Verbindung der 5-, L- und M-Register dar, wodurch der zur Datenübertragung zwischen diesen Registern erforderliche logische Schaltungsaufwand vermindert wird. Die Übertragung von Daten ohne Änderung geschieht durch

11 12

Addieren von Null zu der gerade übertragenen In- Eingabetastenfeld aus erfolgen, wenn die Zahl in dem

formation. angerufenen Register gespeichert oder geändert wer-

Die Sprungregister 16 dienen in erster Linie zur den soll. Ein Zugriff zu den Registern des Hilfsspei-Speicherung der Startadressen von Unterprogrammen, chers 13 erfolgt durch das S-Register an der im die selbsttätig eingegeben werden, wenn während der 5 /!-Register enthaltenen Adresse. Er wird erzielt durch Durchführung bestimmter doppelstufiger Befehle be- Leiter, die direkt vom Eingabetastenfeld zu logischen stimmte unnormale Umstände auftreten. Diese Um- Netzwerken der Speicherschaltungen A1-7 und stände betreffen die in Fig. 1 nicht gezeigten peri- Sa 1-18 in den entsprechenden Teilen des A-Registers pheren Geräte. Es können dies sein: das Abtasten und des ^-Registers verlaufen,
eines Signals, das das Ende des Papiers in einem io . · ,
Schnelldrucker, das Ende des Bandes in einem Ma- ⁵" Zeitgabesteuerung des Rechners
gnetbandgerät, im Magnetbandgerät festgestellte Die Zeitgabesteuerung des Rechners besteht aus Lese- oder Schreibfehler und einen während des der Taktimpulsquelle 20 und der Zeitgabesteuer-Lesens eines Lochstreifens festgestellten Paritätsfeh- schaltung 22. Diese werden im einzelnen an Hand ler anzeigt. Alle diese Umstände können während des 15 der Fig. 2A bzw. 2B beschrieben, wonach eine ErZugriffs zu peripheren Geräten auftreten und leiten läuterung der Zeitgabe des Systems und der Signale dann bestimmte Unterprogramme ein, deren Start- nach F i g. 3 gegeben wird,
adressen in den Sprungregistern 16 gespeichert sind. .

Der Akkumulator 17 ist ein Register mit einer ^¹ 1 aktsignalquelle
Speicherkapazität von acht Wörtern zu je 12 Bits. 20 Die Taktimpulsquelle 20 ist in vereinfachter Form Die primäre Funktion des Akkumulators 17 besteht in der F i g. 2 A gezeigt. Wird zunächst angenomin der Speicherung von Zwischen- und Endergebnis- men, daß keine externen Einheiten (Eingabe-Aussen von Rechenoperationen. Das Vorzeichen einer gäbe) arbeiten, dann liefert das UND-Glied 24 b ein Zahl wird nicht im Akkumulator selbst, sondern L-Ausgangssignal und demzufolge das ODER-Glied durch das Flipflop KA in der Gruppe der Sonder- 25 28 ebenfalls ein L-Ausgangssignal. Wird ferner anschaltungen lic gespeichert. Die effektive Länge des genommen, daß kein Operationszyklus durchgeführt Akkumulators kann zwischen einem bis acht Wörtern wird, dann weist der Leiter 31 der L-Potential variieren. Dies hängt von der Länge der Information, (negative Spannung) auf. Das vom UND-Glied 21 d. h. der Anzahl von Wörtern, die sie enthält, ab. kommende Ausgangssignal ist daher »L«, der Dop-Das Γ/1-Register speichert die effektive Länge des 30 pelinverter GO empfängt ein L-Eingangssignal g₀, Akkumulators. Befindet sich beispielsweise eine aus und sein Ausgangssignal G₀ ist »L«. Dieses Ausgangsvier, fünf oder sechs Ziffern bestehende Zahl in signal G₀ wird zum ODER-Glied 28 zurückgeführt einem Speicherfeld mit einer Länge von acht Wör- (wodurch der Doppelinverter G 0 im L-Zustand gehaltern und wird das Feld aus dem Hauptspeicher 9 in ten wird), und es wird ferner an eine Verzögerungsden Akkumulator 17 übertragen, dann beträgt die 35 leitung 43 angelegt. Diese besitzt zwei Abgriffe, und effektive Länge des Akkumulators zwei Wörter, und zwar den einen an ihrem Anfang und den anderen die übrigen Wörter des Speicherfeldes (die alle NuI- etwas weiter innen. Die Ausgangssignale dieser Ablen sind) werden außer acht gelassen. Es wird nur griffe gelangen über ein UND-Glied 25 zu einem im effektiven Teil des Akkumulators enthaltende In- zweiten Doppelinverter Gl. Nach einer Verzögerung, formation vom Rechner bearbeitet. In dem vor- 4° die gleich der Verzögerung zwischen den beiden Abgenannten Beispiel werden die übrigen sechs Wörter, griffen der Verzögerungsleitung 43 ist, wird daher d. h. die Gesamtlänge von acht Wörtern weniger der das Eingangssignal ^₁ für den Doppelinverter G1 effektiven Länge von zwei Wörtern, automatisch außer »L«, und das Ausgangssignal G₁' wird »0«, wodurch acht gelassen, wenn die neue Summe im Akkumula- ein positives Signal erzeugt wird. Dieses positive tor für zusätzliche Rechenoperationen verwendet 45 Signal G₁' wird an die Zeitgabesteuerschaltung 22 wird, wenn sie im Hauptspeicher 9 gespeichert wer- der Datenverarbeitungseinheit angelegt, wodurch ein den soll oder durch einen Befehl zur Mengenanzeige Operationszyklus eingeleitet wird, und die Schaltung verwendet werden soll. 22 erzeugt daraufhin ein 0-Signal auf dem Leiter 31

Bei der Übertragung der Zahl aus dem Haupt- (wie im nächsten Kapitel beschrieben), bis der

speicher 9 zum Akkumulator 17 werden die Spei- 50 Operationszyklus beendet ist. Somit wird, sobald der

cherschaltungen A1-7 im /!-Register und die Flip- Operationszyklus beginnt, das Ausgangssignal des

flops ΤΊ-4 im T-Register auf 7 eingestellt. Die Wör- UND-Gliedes 21 »0«, wodurch der Doppelinverter

ter im Hauptspeicher 9 werden durch den Addierer GO frei wird, das Signal G₀ »0« und das Signal ^₁

lla in den Akkumulator 17 übertragen. Während »0« werden und das Signal G₁ somit zu dem negadieser Übertragung werden die Speicherschaltungen 55 tiven Pegel L zurückkehrt. Das Ausgangssignal G₁

A1-3 um »1« vermindert. Enthält das gerade über- des Doppelinverters Gl ist daher ein 0-Impuls, d. h.

tragene Wort eine Ziffer mit Bedeutung, dann wer- ein positiver Impuls, der als Taktimpuls C bezeichnet

den die Flipflops T1-4 durch Ausgangssignale der und dessen Dauer durch die den Leiter 31 enthal-

Speicherschaltungen A1-3 eingestellt. Nach der tende Rückkopplungsschleife bestimmt wird.
Übertragung des letzten Wortes aus dem Haupt- 60 Als nächstes sei angenommen, daß eine externe

speicher 9 in den Akkumulator 17 und in dem fol- Bandeinheit betätigt wird. Dies wird dadurch gezeigt,

genden Operationszyklus werden die Flipflops TA 1-3 daß das Flipflop IQl (Fi g. 1 B) »L« wird. Gleich-

des TA -Registers durch die Ausgangssignale T_1-4 zeitig wird das Flipflop ItI (Fig. IB) L- oder

der Flipflops Γ1-4 eingestellt. O-gestellt, um anzuzeigen, daß eine Aufzeichnung auf Zu jeder beliebigen Speicherstelle in den Index- 65 dem Band bzw. eine Ablesung von diesem durch-

registern 15, den Sprungregistern 16 oder dem geführt wird. Das eine oder andere von UND-Glie-

Akkumulator 17 kann ein Zugriff durch bestimmte dem 27a und 27b (Fig. 2A) wird daher in die Lage

Befehle oder von Hand von einem nicht gezeigten versetzt, Signale durchzulassen, die von Zeitgabe-

13 14

flipflops Iw 1 bzw. Ir 1 (F i g. 1 B) kommen. Diese möglich zu halten. Sämtliche Abschnitte 44 bis 49' beiden Flipflops steuern die Zeitgabe der Bandein- sind mit Mehrfachabgriffen versehen,
heit. Genauer ausgedrückt bedeutet dies, daß immer Wie angezeigt, wird ein Taktsignal C an den Ein-

dasjenige dieser beiden Flipflops, das die Zeitgabe- gang 44 α der Verzögerungsleitung angelegt und läuft einheit (zum Aufzeichnen bzw. Lesen) steuert, nor- 5 auf dieser weiter. Sind kurze Zeitgabesignale erformalerweise im 0-Zustand ist und in den L-Zustand derlich, dann wird ein entsprechender Abgriff der gelangt, wenn die Bandeinheit bereit ist, ein auf- Verzögerungsleitung direkt mit einem Doppelinverzuzeichnendes Zeichen zu empfangen oder gegebenen- ter, z.B. dem Doppelinverter G 4, verbunden, der falls ein gerade abgelesenes Zeichen abzugeben. Ge- Zeitgabesignale Pac und Paf erzeugt. Werden lange langt das entsprechende der Flipflops IwI und ItI io Zeitgabesignale benötigt, dann werden die entin den L-Zustand, dann wird das Ausgangssignal des sprechenden Abgriffe der Verzögerungsleitung zu einen oder anderen der UND-Glieder 27a und 21b einem Doppelinverter, z.B. G5, über Dioden35 ge- »L«, und es wird, wie im vorangegangenen beschrie- führt, wie gezeigt. Somit ist für die Zeit, während der ben, ein Operationszyklus eingeleitet. Das UND-Glied Taktimpuls C die entsprechenden Teile der Ver-24 b hat zu diesem Zeitpunkt ein O-Ausgangssignal, 15 zögerungsleitung durchläuft, das Eingangssignal g₅ was auf das an dieses Glied angelegte O-Signal IQ₁ für den Doppelinverter G 5 »0« und das Ausgangszurückzuführen ist. Somit werden in diesem Falle die signal G₃' »L«.

Operationszyklen unter der Steuerung der Bandein- Die einzelnen Abgriffe der Verzögerungsleitung

heit mittels der Flipflops IwI oder IrI eingeleitet. sind über eine entsprechende Diode 33 mit dem

Schließlich sei angenommen, daß eine niedrige 20 Leiter 31 gekoppelt. Somit ist dieser im 0-Zustand, Arbeitsgeschwindigkeit, die vom Rechner synchroni- solange der Taktimpuls C sich in der Verzögerungssiert und gesteuert wird, erforderlich ist. Hierfür sei leitung befindet. Wie bereits beschrieben, verläuft der angenommen, daß ein eine Extraverzögerung erfor- Leiter 31 zur Taktimpulsquelle 20 (Fig. 2A).
dernder Operationsblock durchgeführt wird, der da- Damit sowohl lange als auch kurze Operations-

durch angezeigt wird, daß das Signal XHLC »L« ist. 25 zyklen ordnungsgemäß zeitlich ablaufen können, Dieses Signal wird zusammen mit einem Signal G₄' enthält die Verzögerungsleitung zwischen den Ab-(ein in jedem Operationszyklus erzeugtes Zeitgabe- schnitten 46 und 47 ein ODER-Glied 23. Dieses wird signal) über ein UND-Glied 24 α an eine Über- ebenfalls mit dem Ausgangssignal Kw₁ des Flipflops brückungsschaltung HdO angelegt. Das Ausgangs- KwI (Fig. IB) gespeist, das »L« ist (das Signal signal Hd₀' der Überbrückungsschaltung HdO wird 3° Kw₁' ist »0«), wenn ein langer Operationszyklus daher »0« und bleibt eine bestimmte Zeit lang, z. B. durchzuführen ist und »0« ist, wenn ein kurzer 10 μ5εΰ, so. Während dieser Zeitspanne wird daher Operationszyklus durchgeführt werden muß. Das das Ausgangssignal des UND-Gliedes 24 b »0« und ODER-Glied 23 wird somit so gesteuert, daß der wird am Ende dieser Zeit dann wieder »L« (unter der positive (d. h. 0-)Taktimpuls bis zum Ende 49 b der Annahme, daß die Bandeinheit zu diesem Zeitpunkt 35 Verzögerungsleitung weiterlaufen kann, wenn lange nicht in Tätigkeit ist, so daß sich das Flipflop IQ1 Operationszyklen durchzuführen sind, jedoch für die im 0-Zustand befindet). Somit wird in diesem Falle Durchführung von Grundoperationszyklen, d. h. kurder nächste Operationszyklus um 10 \>s&c, gerechnet zen Operationszyklen, am ODER-Glied 23 festgehalvom Beginn des Signals G₄', verzögert. ten wird.

Es können weitere Eingangssignale von UND-Glie- 40 _„_.,. , ... , _. ,

dem gleich den UND-Gliedern 27 a und 27 b und ⁵"³ Zeitgabesignale fur den Rechner

Uberbrückungsschaltungen gleich der Überbrük- F i g. 3 ist ein Zeitgabe- und Signalformdiagramm,

kungsschaltung HdO an das ODER-Glied 28 vor- aus dem die Zeitgabe und die Beziehungen zwischen gesehen werden, um die Taktimpulsquelle in die Lage verschiedenen Impulsen in zwei aufeinanderfolgenzu versetzen, Taktimpulse in richtiger zeitlicher Lage 45 den Operationszyklen Cy 1 und Cy 2 (Zeile α) hervorzu erzeugen, so daß andere Arten externer Einheiten gehen, von denen der erste ein kurzer oder ein mit dem erfindungsgemäßen System arbeiten und an- Grundoperationszyklus und der zweite ein langer dere Verzögerungszeiten für bestimmte Operations- Operationszyklus ist. Der Operationszyklus CyI umblöcke im Rechner vorgesehen werden können. faßt einen i?-i?-Speicherzyklus, während der Opera-

Somit kann die Taktimpulsquelle 20 die Ope- 50 tionszyklus Cy 2 aus einem R-R-Speicherzyklus und rationszyklen so steuern, daß sie normalerweise un- einem C-FF-Speicherzyklus besteht (Zeile b). Wie in mittelbar folgen, jedoch verzögert werden, wenn dies Zeile c gezeigt, enthält ein R-R-Speicherzyklus für Eingabe- oder Ausgabe-Operationen erforderlich jeweils eine Periode Dec, in der die Adresse der anist. Die Verzögerungsleitung 43 gewährleistet, daß zurufenden Speicherstelle decodiert wird, sowie zwei keine Störimpulse die Operation beeinträchtigen, da 55 Perioden R und R zum Lesen bzw. Zurückschreiben, ein Impuls länger als die Verzögerungszeit zwischen Der C-PF-Speicherzyklus enthält eine Decodierihren beiden Abgriffen sein müßte, um die Erzeugung periode und zwei Perioden C und W zum Löschen eines Taktsignals durch den Doppelinverter G1 zu und Einschreiben in der Speicherstelle, deren Adresse bewirken. in der Decodierperiode decodiert wurde. Die übrigen

5.2 Zeitgabesteuerschaltung ^6o Perioden und die Decodierperioden Dec ermöglichen

eine Regeneration der Leseverstärker der Speicher.

Wie aus Fig. 2B ersichtlich, enthält diese Schal- Die Zeitgabe für die allgemeine logische Schaltung

tung im wesentlichen eine Verzögerungsleitung, die des Rechners ist in der Zeile d gezeigt. Die Hauptaus sechs durch Verstärker 41 verbundenen Ab- logik (Rechnen usw.) wird während der Perioden schnitten 44 bis 49 besteht. Sämtliche der Verstär- 65 Log und die Entscheidungslogik (die Bestimmung ker 41 und das Ende des letzten Verzögerungslei- welcher Programmblock dem laufenden Programmtungsabschnitts sind entsprechend an die Verzöge- block folgen soll) wird während der Perioden D.L. rungsleitung angepaßt, um die Reflexion so gering wie durchgeführt.

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15 16

Die Zeitgabesignale sind in den nächsten Zeilen e Zusammenhang mit der Beschreibung der Speicheibis η der F i g. 3 dargestellt. In der Zeile e ist das näher erläutert.

Eingangssignaf g₀ für den Doppelinverter GO Wird angenommen, daß der Zyklus CyI gerade

(Fig. 2A) gezeigt, das von der Taktsignalquelle 20 beginnt und ein R-R-Hauptspeicherzyklus durchzukommt. Die Anstiegsflanke des Ausgangssignals G₀ 5 führen ist, dann werden die Lese-Adressenregisterdes Inverters G 0 wird durch die Verzögerungsleitung Flipflops La 1-18 so eingestellt, daß sie die Adresse 43 und das UND-Glied 25 (Fig. 2A) verzögert. Die- des gewünschten Wortes durch den logischen Imses Signal wird durch den Doppelinverter Gl ver- puls P/ speichern. Der Impuls Rl leitet dann den stärkt und invertiert und wird dann der (0-)Takt- « _E R-R-Hauptspeicherzyklus ein, und etwas früher als impuls C gemäß Zeile /. Dieser Taktimpuls C wird io nach der halben Dauer des Impulses R1 wird das aus auch als Löschimpuls Pc durch den Rechner ge- dem Hauptspeicher 9 abgelesene Wort an seinen Ausschickt, und seine Umkehrung, die vom L-Ausgang gangen am 1-13 verfügbar. Genauer ausgedrückt, des Doppelinverter Gl kommt, wird ebenfalls als wird das Wort während einer Ausblendperiode Str L-Impuls Pf (Zeile g) durch den Rechner geleitet. (Zeile A) verfügbar. Dieses Wort wird dem Lese-M-Die Schaltungen der Flipflops und die logischen 15 Registerteil M1-13 zugeführt, das das gerade abge-Speicherschaltungen werden später näher beschrieben. lesene Wort dann speichert.

Im folgenden wird lediglich ihre Betriebscharakte- Enthält andererseits der Operationszyklus CyI

ristik erläutert. An die meiäten der logischen Spei- keinen R-R-Hauptspeicherzyklus, was dadurch ancherschaltungen wird der Löschimpuls Pc angelegt, gezeigt wird, daß das Flipflop Fl im O-Zustand ist, der sie zu Beginn jedes Operationszyklus in den 20 dann erscheint an den Ausgängen am 1-13 des Haupt-O-Zustand schaltet. Nachdem der Löschimpuls Pc Speichers 9 kein Wort. In diesem Falle wird das im geendet hat, d.h. während des verbleibenden größe- Schreib-M-RegisterteilMa 1-13 befindliche Wort in ren Teils des Operationszyklus, bleiben die logischen den Lese-M-RegisterteilMl-13 kopiert. Dies wird Speicherschaltungen im O-Zustand, können jedoch durch den Impuls Ps 2 gesteuert, der von dem Verwährend des Operationszyklus durch andere Signale 25 knüpfungsglied 32 b etwa zur selben Zeit erzeugt in den L-Zustand geschaltet werden. Am Ende des wird (Fig. 2B), zu der die Ausblendperiode auf-Operationszyklus werden etwaige in den L-Zustand träte, wenn ein i?-i?-Speicherzyklus durchgeführt geschaltete logische Schaltungen durch den nach- würde.

sten Löschimpuls Pc wieder in den O-Zustand ge- In gleicher Weise wird der Lese-S-Registerteil

schaltet. Sämtliche Flipflops außer einem werden 30 51-19 entweder in der Ausblendperiode Str über die mit dem Löschimpuls Pc gespeist, der sie in der Ausgangsleiter as 1-19 des Hilfsspeichers 13 von gleichen Weise beeinflußt, wie er dies bei den diesem her gefüllt, wenn ein R-R-Hilfsspeicherzyklus logischen Speicherschaltungen tut. Die Flipflops be- durchgeführt wird, oder vom Schreib-S'-Registerteil sitzen jedoch auch eine Eingangsschaltung, an die Sa 1-19, wenn kein R-R-Hilfsspeicherzyklus stattfinder logische Impuls Pf (der gleichzeitig mit dem 35 det. Das Kopieren vom Schreib-5-Registerteil Sa 1-19 Löschimpuls Pc erscheint) angelegt wird, so daß am in den Lese-S-Registerteil 51-19 wird durch einen Ende des logischen Impulses Pf, d. h. unmittelbar Impuls Ps 1 (Zeile i in Fi g. 3) gesteuert, der von nach dem Beginn eines Operationszyklus, die Flip- einem UND-Glied 32a (Fig. 2B) erzeugt wird, desflops in Zustände geschaltet werden, die den an ihre sen anderes Eingangssignal das O-AusgangssignalE/ Eingangsschaltungen am Ende des vorangehenden 40 des Flipflops El ist. Dieses Ausgangssignal ist »L«, Operationszyklus angelegten Signalen entsprechen. wenn kein i?-/?-Hilfsspeicherzyklus durchgeführt Durch Zurückführen des Ausgangssignals eines Flip- wird.

flops an seine Eingangsschaltung kann somit der Zu- Gleichzeitig mit den Impulsen PsI und Ps 2 oder

stand eines Flipflops während mehreren Operations- der Ausblendperiode Str wird ein Impuls Ps erzeugt, zyklen beibehalten werden. 45 demzufolge der Inhalt des Lese-L-Registerteils

Eine der Operationen, die durch den Löschimpuls La 1-18 in dem Schreib-L-Registerteil L1-18 und Pc und den logischen Impuls Pf gesteuert wird, ist ferner der Inhalt des Lese-^4 -Registerteils A a 1-7 in die Einstellung der Speichersteuerflipflops £1-2 und den Schreib-^ -Registerteil A1-7 kopiert wird. Dieser .F1-3. Diese Flipflops werden gemäß Signalen ein- Impuls wird in jedem Operationszyklus erzeugt, ohne gestellt, die von der Programmsteuereinheit 10 und 50 Rücksicht darauf, ob R-R-Speicherzyklen durchgeden Entscheidungsschaltungen 11 b kommen und in führt werden.

Kombination anzeigen, welche Speicheroperationen Bestimmte im vorangegangenen bereits erwähnte

in dem gerade beginnenden Operationszyklus durch- Speicherschaltungen werden nicht durch den Löschgeführt werden. Die Flipflops E2 und F2-3 steuern impuls Pc und den logischen Impuls Pf gesteuert. das Flipflop Äwl, das eine Ausnahme darstellt, da 55 Statt dessen erhalten die vier »a«-Registerteiley4, L, es direkt von einer logischen ODER-Schaltung be- M, S, d.h. die Registerteile A a 1-7, Lal-18, Mal-13 tätigt wird, die die logische Summe E₂ plus F₂ plus und Sal-19, die Impulse Pac und Paf, die jeweils ein F₃ bildet, wobei das Flipflop KwI nicht durch den Löschimpuls und ein logischer Impuls sind und genau Löschimpuls Pc und den logischen Impuls Pf »ge- die gleichen Funktionen wie die Impulse Pc und Pf, taktet« wird. Der Zustand des Flipflops KwI ist in 60 jedoch nach einem R-R-Speicherzyklus (oder, falls der Zeile η der F i g. 3 gezeigt, wobei das 0-Aus- kein solcher durchgeführt wird, nach einer entspregangssignal Kw₁', das an das ODER-Glied 23 chenden Zeitspanne) durchführen. Die Zeitspanne (Fig. 2B) angelegt wird, dargestellt ist. zwischen der Ausblendperiode Str oder den Impul-

Das Signal R1 (Zeile h), das in jedem Operations- sen Ps, PsI und Ps2 und den Impulsen Pac und Paf zyklus »L« wird, sowie das Signal Wl (Zeile I), das 65 wird für logische Operationen (Log in Zeile α¹ der in langen Operationszyklen »L« wird, dienen zur Fig .3) verwendet.

Steuerung der Zeitgabe der R-R-Speicherzyklen bzw. Nach dieser Zeit »Log« für logische Operationen

C-W-Speicherzyklen. Diese Signale werden später im werden die »««-Registerteile wie folgt eingestellt:

Der Lese-/1 -Registerteil Aa 1-7 erfährt seine Einstellung entweder vom Schreib-/!-Registerteil A1-7 oder bestimmten Speicherschaltungen des Lese-M-RegisterteilsMl-13. Das Lese-L-Register La 1-18 wird entweder vom Schreib-L-Register L1-18, einem »Aufzähl«-Ausgang des Schreib-L-Registerteils L1-18 oder den Ausgängen der Treiber Ja 1-18 des Addierers 11 α eingestellt. Der Schreib-M-Registerteil Ma 1-13 wird vom Lese-M-Registerteil M1-13 ill d i5l19

Speichereinheit MU1. Genauer gesagt, steuert sie im einzelnen die Folge von Vorgängen, die bei der Durchführung eines i?-i?-Speicherzyklus auftreten, bei dem das Ablesen des in der angerufenen Speicher-5 stelle gespeicherten Wortes und das Zurückschreiben dieses Wortes in die angerufene Speicherstelle erfolgt, sowie die Folge von Vorgängen, die bei der Durchführung eines C-fF-Speicherzyklus auftreten, d.h. das Löschen (Ablesen ohne Verwendung der Aus)

g ( g

eingestellt, und der Schreib-5-Registerteil5'al-19 er- io gänge) des in der angerufenen Speicherstelle befindfährt seine Einstellung entweder vom Schreib-L-Re- liehen Wortes und das Einschreiben eines neuen gisterteil L1-19 oder dem Ausgang der Treiber Wortes in diese Speicherstelle. Die beiden Speicher- Ja 1-18 des Addierers 11 a. zyklen R-R und C-W unterscheiden sich nur in

Der Auf zähl-Ausgang des Schreib-L-Registerteils bezug auf das, was mit der Information (den Wör-L1-18 wird durch eine logische Schaltung geliefert, 15 tern) außerhalb der Speichermatrix geschieht, d. h. die einen Ausgang erzeugt, der den Inhalt des bei ihrem Durchgang zwischen den Leseverstärkern Schreib-L-Registers L1-18 plus »1« darstellt. Durch und den Bittreibern der Speichermatrix. Die Zeitgabe die Anordnung.. dieser »Aufzähk-Schaltung werden der beiden Speicherzyklen ist genau die gleiche, und aufeinanderfolgende Speicherstellen im Hauptspei- die Zeitgabeeinheit T [71 erzeugt die gleiche Folge von eher 9 automatisch zum Lesen oder Speichern von 20 Zeitgabesignalen für beide Arten von Speicherzyklen. Mehrwortdatenfeldern zugänglich. Die Umstände, unter denen die Zeitgabeeinheit

Gleichzeitig mit und nach der Periode für logische TUl einen Speicherzyklus der zugeordneten Spei-Operationen (Log, Zeile d in Fig. 3) wird die logi- chereinheitME/1 einzuleiten hat, sind folgende: Für sehe Operation D. L. für die Programmsteuereinheit einen i?-i?-Speicherzyklus muß das Flipflop Fl im 10 durchgeführt. Dies geschieht durch die logische 25 L-Zustand sein, während für einen C-PF-Speicher-Entscheidungsschaltung 11 b, die Treiber Ks 1-3 ent- zyklus beide Flipflops F 2-3 sich im L-Zustand behält, deren Ausgänge die Programmsteuereinheit 10 finden müssen. Des weiteren muß für einen R-R-steuern. Am Ende dieser PeriodeD. L., d. h. zu Be- Speicherzyklus das Signali?! »L» sein, während für ginn des nächsten Operationszyklus, erfolgt eine kurze einenC-pf-Speicherzyklus dasSignal Wl »L« seinmuß. Pause SetN (Zeile rri), die durch den Löschimpuls Pc 3° Schließlich muß der Treiber Ld 18 ein L-Ausgangs- und den logischen Impuls Pf gesteuert wird und signal (Signal Ld₁₈»L«) erzeugen. Dieser Treiber steuwährend der die Flipflops N1-11 der Programm- ert die Auswahl der Speichereinheit MUl oder MU2. Steuereinheit 10 ihren neuen Zustand annehmen. Es Gemäß F i g. 4 gewährleisten die Verknüpfungs-

folgt dann eine weitere Pause DecN, während der der glieder 323, 324, 326 und 327 zusammen, daß das neue Zustand der Flipflops Nl-Il decodiert wird. 35 Ausgangssignal des ODER-Gliedes 326 »L« ist, wenn Am Ende dieser Periode DecN erzeugt die Pro- die vorgenannten Bedingungen erfüllt sind. Das grammsteuereinheit 10 ein Programmsteuersignal, L-Signal vom ODER-Glied 326 wird über ein UND-

i Glied 325, von dessen anderem Eingang angenom-

men wird, daß er »L« ist, einer Verzögerungsleitung 40 zugeführt, die aus zwei Verstärkern 338 und zwei Verzögerungsleitungsabschnitten 321 und 322 be-. steht. Ein Inverter 331 wird von einem Leiter 330 gespeist, der mit mehreren Abgriffen der Verzöge-

p rungsleitung über entsprechende Dioden 238, wie ge-

Dünnschichtelementen. Der Hilfsspeicher 13, der ver- 45 zeigt, verbunden ist; gelangt ein L-Signal auf diehältnismäßig klein ist (Speicherkapazität 80 Wörter) Verzögerungsleitung und erreicht dort den ersten ist im wesentlichen von herkömmlicher Bauart und Abgriff, der mit dem Leiter 330 gekoppelt ist, dann wird hier nicht im einzelnen beschrieben. Die Spei- wird dieser in den L-Zustand geschaltet. Der Inverchereinheiten MUl und MU2 des Hauptspeichers 9 ter 331 speist das UND-Glied 325, so daß, wenn das sind jedoch sehr groß (Speicherkapazität je 20 000 5° L-Signal vom ODER-Glied 326 dem ersten Abgriff Wörter). Sie sind außerdem von nicht herkömmlicher der Verzögerungsleitung, der mit dem Leiter 330 gekoppelt ist, erreicht, der Ausgang des UND-Gliedes 325 »0« wird. Diese Anordnung definiert daher einen Impuls, dessen Breite gleich der Gesamtverzögerung 55 in der den Inverter 331, das UND-Glied 325 und ^den zwischen dem UND-Glied 325 und dem genannten ersten Abgriff liegenden Abschnitt der Verzögerunsgsleitung enthaltenden Schleife ist. Die übrigen Abgriffe zu dem Leiter 330 sind so voneinander be-Rechner effektiv drei getrennte Speicher, d. h. die 60 abstandet, daß das UND-Glied 325 so lange kein Speichereinheiten MU1 und MU2 sowie den Hilfs- L-Signal durchlassen kann, bis dieser Impuls die speicher 13. Diese Speicher werden jeweils durch Verzögerungsleitung verlassen hat. eine entsprechende von Zeitgabeeinheiten TU 1, TU 2 Weitere Abgriffe der Verzögerungsleitung sind

und TUs (F i g. 1) gesteuert. Da sämtliche Zeitgabe- über entsprechende Dioden 333 mit Ausgangssignaeinheiten annähernd gleich aufgebaut sind, wird im 65 len E₀ und E_w und über UND-Glieder 334 mit Ausfolgenden nur die Zeitgabeeinheit TUl näher be- gangssignalen E_RD, E_s und E_WD gekoppelt. Diese schrieben. Ausgangssignale liefern Impulse, deren Breite gleich

Die Zeitgabeeinheit TU 1 steuert das Arbeiten der oder größer als die Breite des die Verzögerungslei-

g gg,

das in Zeile m der F i g. 3 als X— dargestellt ist und bis zum nächsten Operationszyklus dauert.

6. Beschreibung der Speicher

Die Hauptspeichereinheiten MU1 und MU 2 und der Hilfsspeicher 13 sind Speicher mit magnetischen

Bauart und werden im übernächsten Kapitel näher beschrieben. Es folgt zunächst eine Beschreibung der Zeitgabesteuerschaltungen der Speicher.

6.1 Zeitgabesteuerschaltungen für die Speicher

Da der Hauptspeicher 9 aus zwei getrennten SpeichereinheitenMC/l und MU 2 besteht, enthält der

tung durchlaufenden Impulses ist und die zur Steuerung des Arbeitens der verschiedenen Schaltungen der Speichereinheit MUl dienen.

6.2 Ausführliche Beschreibung des Hauptspeichers

Der Hauptspeicher 9 besteht aus zwei Speichereinheiten MUl und MU2, die jeweils durch die Erregung der einen oder anderen der beiden entsprechenden Speicherzeitgabeeinheiten TU 1 und TU 2 angerufen werden. Bei einem langen Operationszyklus führen die Zeitgabeeinheiten zwei aufeinanderfolgende Anrufe durch, so daß ein Wort aus der einen Speichereinheit abgelesen und in die andere eingeschrieben werden kann, falls dies erwünscht ist.

An Hand von Fig. 5A wird im folgenden eine vereinfachte Beschreibung der Anordnung der Speichereinheit MU1 gegeben. Eine Vielzahl von für das Verständnis der Erfindung nicht erforderlichen Einzelheiten wurden hierbei weggelassen, die aus der deutschen Patentanmeldung N26839IXc/21al zu entnehmen sind:

Die Speichereinheit M Ul enthält eine Matrix 231 aus 260 000 magnetischen Elementen, die in 4000 Zeilen mit je 65 magnetischen Elementen angeordnet sind. Die 4000 bilden wieder eine Anordnung von 50X80-Zeilen angewandt, wobei eine Treiberquelle Verfahren zum Ansteuern eines beliebigen der 50X80-Zeilen angewandt, wobei eine Treiberquelle 235 vorgesehen ist, die mit Signalen Ld₁ _ ₇ gespeist wird und einen Decodierer 235 a mit 50 Ausgängen speist, sowie eine Erdschalteransteuerquelle 245, die mit Signalen Ld₈ _ ₁₄ gespeist wird und einen Decodierer 245 α mit 80 Ausgängen speist. Es sind Lese- und Schreibstromquellen 230 bzw. 232 vorgesehen, die unter der Steuerung der Zeitgabeeinheit TUl (Fig. IA und 4) erregt werden und bewirken, daß Lese- und Schreibströme zu den entsprechenden Zeiten in der angesteuerten Zeile fließen.

Die Matrix 231 besitzt ferner 65 Wicklungen, die jeweils mit 50X80 Elementen in jeder der 50X80-Zeilen gekoppelt sind. Diese Wicklungen sind ferner mit einem Satz von 65 Leseverstärkern 262 und einem Satz von 65 Treibern 260 verbunden. Durch Aufblenden der Leseverstärker 262 und Erregen der Treiber 260 zu entsprechenden Zeitpunkten unter der Steuerung der Speichereinheit MUl zusammen mit den Lese- und Schreibströmen von den Lese- und Schreibstromquellen 230 und 232 kann Information auch aus den eine Speicherkapazität von 65 Bits aufweisenden Einheiten abgelesen und in diese zurückgeschrieben werden.

Der Aufbau der Matrix 231 wird im folgenden kurz an Hand der Fig. 5B beschrieben: Die Matrix enthält 50 X 65 Stäbchen bzw. Drähte 213, von denen eines bzw. einer in vergrößerter Form teilweise gezeigt ist. Jedes dieser Stäbchen 213 besteht aus einem elektrisch leitendem, nichtmagnetischen, drahtförmigem Träger mit kleinem Durchmesser (z. B. 25 μ), dessen ganze Länge mit einer dünnen Schicht aus magnetischem Material überzogen ist (Dicke beispielsweise 1000 A). Jeder der drahtförmigen Träger trägt eine Wicklung 216, die sich über seine ganze Länge erstreckt. Die Wicklungen 216 entsprechender Stäbchen in senkrechter Ebene (s. F i g. 5 B) sind in Reihe geschaltet und bilden eine der 65 Wicklungen, die mit den Treibern 260 und den Leseverstärkern 262 verbunden sind.

Durch die Matrix 231 verlaufen ferner 50 X 80 Zeilen 211, von denen jede 65 in Reihe geschaltete Wicklungen 210 umfaßt, von denen je eine auf jedem Stäbchen vorgesehen ist, das die Zeile kreuzt. Somit befinden sich auf jedem Stäbchen 213 insgesamt 80 Wicklungen 210, die in Abständen auf ihm angeordnet sind. Die Zeilen 211 sind über nicht gezeigte, entsprechend gepolte Dioden jeweils mit einer anderen Kombination, bestehend aus einem Ausgang des ίο Decodierers 235 α und einem Ausgang des Decodierers 245 a, verbunden.

Somit stellt jede der Wicklungen 210 ein entsprechendes magnetisches Element 212 dar. Dieses besteht aus demjenigen Teil des magnetischen Überzugs des Stäbchens 213, der sich unter der Wicklung 210 befindet. Somit trägt ein Stäbchen 213 jeweils 80 magnetische Elemente 212.

Beim Ablesen einer Zeile 211 der Matrix 231 wird die Zeile mit Vollwählstrom in Leserichtung erregt. Dieser Strom fließt durch jede der Wicklungen 210 der Zeile und schaltet sämtliche mit dieser gekoppelten magnetischen Elemente in den 0-Zustand, wobei alle gegebenenfalls im L-Zustand befindlichen Elemente ein Signal in der Wicklung 216 des entsprechenden Stäbchens induzieren und den entsprechenden der Leseverstärker 262 erregen. Beim Einschreiben neuer Daten in eine Zeile der Matrix 231 wird diese mit einem Zweidrittelwählstrom in der entgegengesetzten, d. h. Schreibrichtung erregt. Gleichzeitig werden bestimmte der Treiber 260 erregt, so daß sie Drittelwählströme in Schreibrichtung erzeugen, während die übrigen Treiber 260 Drittelwählströme in der entgegengesetzten, d. h. Sperrichtung, erzeugen. Somit empfangen sämtliche nicht in der angesteuerten Zeile befindlichen Elemente Drittelwählströme in der einen oder anderen Richtung, so daß sie nicht beeinflußt werden, während die Elemente in der angesteuerten Zeile Netzströme entweder mit Vollwählamplitude oder Drittelwählamplitude je nach der Richtung des von den entsprechenden Treibern 260 kommenden Stromes empfangen. Die einen Vollwählstrom empfangenden Elemente werden in den L-Zustand geschaltet, während die anderen Elemente nicht beeinflußt werden und im 0-Zustand bleiben. Somit kann in eine gerade abgelesene Zeile neue Information eingeschrieben werden.

Jede 65-Bit-Informationseinheit, die in der Matrix 231 ansteuerbar ist, besteht aus fünf Speicherstellen, die jeweils ein aus 13 Bits bestehendes Rechnerwort (12 Datenbits plus 1 Paritätsbit) enthalten oder enthalten können. Beim Ablesen eines Wortes aus dem Hauptspeicher 9 ist es daher erforderlich, eine der beiden Speichereinheiten MU1 und MU2, eine der 50 X 80 Zeilen in der angesteuerten Speichereinheit und eines der fünf Wörter in der angesteuerten Zeile anzusteuern. Diese letzte Ansteuerung des gewünschten Wortes in der angesteuerten Zeile erfolgt unter Steuerung einer bzw. eines mit Signalen Ld₁^₁₁ gespeisten Wortansteuerquelle und Decodierers 233 (Fig. 5A).

Die Ausgänge der Leseverstärker 262 sind in fünf Gruppen von je 13 Leitern aufgeteilt, desgleichen die Eingänge zu den Treibern 260. Die Ansteuerung des gewünschten Wortes, d. h. der gewünschten dieser fünf Gruppen, erfolgt unter der Steuerung des Decodierers 233. Der Einfachheit halber ist nur die dem ganz rechts befindlichen Wort zugeordnete Schaltung gezeigt, d. h., eine Gruppe von 13 Leitern (Fig. 5 A).

Es sei angenommen, daß dieses Wort gelesen werden soll. Der Decodierer 233 besitzt fünf Ausgänge, von denen einer (-ΧΊ) zum Ansteuern dieses Wortes erregt wird. Die Gruppe von Leitern von den Leseverstärkern 262, die dieses Wort tragen, führen zu einer Gruppe von 13 UND-Gliedern 291 (von denen nur eines gezeigt ist), während der andere Eingang zu den UND-Gliedern 291 jeweils der Leiter X1 ist. Die Ausgänge der UND-Glieder 291 werden einer Gruppe von 13 ODER-Gliedern 300 zugeführt, die ebenfalls von den entsprechenden UND-Gliedern der anderen vier Wörter gespeist werden und deren Ausgänge zusammen mit den entsprechenden Ausgängen der Speichereinheit MU₂ die Ausgänge (Signale ^ami -13' des Hauptspeichers 9 liefern.

Zum Schreiben ist eine Gruppe von 13 UND-Gliedern 303 vorgesehen, die (zusammen mit den entsprechenden vier Gruppen von UND-Gliedern der anderen vier Wörter) mit den Eingangssignalen Ma_1-13 gespeist werden. Die UND-Glieder 303 empfangen ihre anderen Eingangssignale von einem UND-Glied

301, das vom Leiter Xl mit einem Signal XW₁ gespeist wird, das »L« ist, wenn ein C-W^-Speicherzyklus stattfindet. Die Ausgangssignale der UND-Glieder 303 werden über eine Gruppe von 13 ODER-Gliedern 305 der ganz rechts befindlichen Gruppe von 13 Treibern 260 zugeführt.

Wird ein i?-i?-Speicherzyklus durchgeführt, dann muß das aus der Matrix 231 abgelesene Wort unverändert zurückgeschrieben werden.

Dies geschieht durch Anlegen der 13 ganz rechts befindlichen Ausgangssignale der Leseverstärker 262 an die 13 ODER-Glieder 305 über eine Gruppe von 13 UND-Gliedern 304. Die anderen Eingangssignale für die UND-Glieder 304 kommen vom ODER-Glied

302, das durch ein Signal XR₁ gespeist wird, welches bei der Durchführung eines R-R-Speicherzyklus »L« ist.

Nunmehr sei angenommen, daß das ganz rechts befindliche Wort, das an den Ausgängen der Leseverstärker 262 erscheint, nicht das gewünschte Wort ist. In diesem Falle wurde dieses unerwünschte Wort trotzdem aus der Matrix 231 abgelesen und muß zurückgeschrieben werden, damit es nicht verlorengeht. Dies geschieht unter Verwendung der bereits erwähnten UND-Glieder 304 und ODER-Glieder 305. In diesem Falle muß jedoch das Zurückschreiben unter folgenden zwei Bedingungen durchgeführt werden, und zwar erstens, wenn ein C-TF-Speicherzyklus stattfindet (Signal XW₁, »L«), und zweitens, wenn das Wort nicht angesteuert wird (0-Signal auf dem Leiter Xl). Demgemäß ist ein UND-Glied 306 vorgesehen, das vom Leiter X1 über einen Inverter mit dem Signal XW₁ gespeist wird. Das Ausgangssignal des UND-Gliedes 306 wird über das ODER-Glied 302 den UND-Gliedern 304 zugeführt.

Die Leseverstärker 262 enthalten jeweils ein Monoflop, das dazu dient, das Ausgangssignal des Leseverstärkers so lange zu speichern, daß das Wort in die Matrix 231 zurückgeschrieben werden kann, falls dies erforderlich ist. Die Zeit, während der diese Monoflops im L-Zustand bleiben, muß so kurz sein, daß das Rückstellen sämtlicher von ihnen in den 0-Zustand zu Beginn des zweiten der aufeinanderfolgenden Speicherzyklen gewährleistet ist. Auf Grund dieses Erfordernisses sind zwei getrennte Speicherzyklen R-R und C-W nötig, um ein neues Wort in den Speicher einzuschreiben. Würde der Versuch gemacht werden, die Zeitspanne zwischen dem Lese- und Rückschreibteil eines i?-i?-Speicherzyklus zu verzögern, um ein neues Wort einzuschreiben, dann würden die Monoflops derjenigen Leseverstärker 262, die die vier nicht angesteuerten Wörter der angesteuerten Stäbchen in der Matrix 231 speichern, in ihren ursprünglichen Zustand zurückkehren, und diese vier Wörter würden verlorengehen.

Die Speicherung von fünf Wörtern auf jeder Zeile

ίο der Matrix 231 ist erforderlich, da der Hauptspeicher 9 eine sehr große Kapazität haben soll. Durch die hier angewandte Technik wird mit nur zwei Speichereinheiten MU1 und MU2 eine Speicherkapazität von 40 000 Wörtern geschaffen, während bei der bekannteren Technik der Speicherung von nur einem Wort pro Zeile zur Erreichung der vorgenannten Speicherkapazität eine wesentlich größere Anzahl von Speichereinheiten nötig wäre.

7. Programmsteuersystem

Unter Bezugnahme auf die Programmsteuereinheit 10 der Fig. IB und an Hand der Fig. 6A und 6B wird im folgenden das Programmsteuersystem näher beschrieben.

Wie bereits erwähnt, führt der Rechner eine Folge von Operationszyklen durch, wobei ein Befehl jeweils in mehreren Operationszyklen ausgeführt wird. Die Funktion der Programmsteuereinheit 10 besteht darin, die Durchführung der entsprechenden Operationen in jedem Operationszyklus zu veranlassen und die zeitliche Aufeinanderfolge der Operationszyklen so zu steuern, daß die Befehle durchgeführt werden. Die möglichen verschiedenen Operationszyklen sind jeweils durch einen verschiedenen Zustand des Flipflops N 1-11 der Programmsteuereinheit 10 gekennzeichnet. Dieser Zustand wird als Operationsblock bezeichnet und durch das Einschalten eines einzelnen Transistors in der einen oder anderen der beiden Transistorenmatrizen 152 und 153 angezeigt. Die Transistormatrix 153 ist für die Anfangsoperationsblocks bestimmt, die zu Beginn der Ausführung eines Befehls durchgeführt werden und die beispielsweise das Ablesen des Befehls aus dem Speicher steuern, während die Matrix 152 zur Steuerung der Ausführung des Hauptteiles des Befehls dient.

Zu Beginn der Ausführung eines Befehls sind sämtliche Flipflops N 1-6 im 0-Zustand. Der Zustand der Flipflops N 7-11 ist ohne Bedeutung. Wie aus Fig. IB ersichtlich, speisen die Flipflops N 1-4 einen Decodierer 170, der 16 Ausgangssignale (entsprechend den 16 möglichen Zuständen der Flip flops N1-4) liefert, während die Flipflops N 5-6 einen Decodierer 168 speisen, der vier Ausgangssignale abgibt.

Die Ausgangssignale des Decodierers 168 werden über eine Gruppe von in Fig. IB nicht gezeigten vier Treibern 176 an die Matrix 153 angelegt, und die ersten vier der Ausgänge des Decodierers 170 werden der Matrix 153 direkt zugeführt. Die Matrix 153 besteht, wie gezeigt, aus 16 Transistoren und 150, die in einer 4X4-Matrix angeordnet sind. Wie durch die Signalformen in F i g. 6 A gezeigt, wird an einen der Spaltenleiter 154 der Matrix 153 durch einen der Treiber 176 ein negatives Signal angelegt, während einem der Reihenleiter 156 ein positives Signal zugeführt wird. Durch diese Signale wird einer der 16 Transistoren 150 eingeschaltet, so daß ein negatives (L-)Signal an seinem Kollektor erzeugt wird.

Die Kollektoren sämtlicher der anderen Transistoren 150 bleiben »schwebend«, d. h., es werden effektiv O-Signale an ihnen erzeugt. Die Transistoren 150 entsprechen jeweils einem anderen Operationsblock, und somit wird durch den Zustand der Flipflops iV 1-6 festgelegt, welcher Operationsblock gerade durchgeführt wird, vorausgesetzt, daß die Flipflops N1-4 einen der ersten vier Leiter des Decodierers 170 ansteuern.

Die Transistoren 150 sind jeweils mit der Bezeichnung des entsprechenden Operationsblocks, d. h. ZZ-OO-O bis ZZ-03-3, wie gezeigt, bezeichnet. Die logischen Schaltungen des übrigen Rechners müssen im allgemeinen für bestimmte dieser Operationsblöcke erregt werden. Dies geschieht mittels einer in Fig. IB nicht gezeigten Diodenmatrix 160, die in sehr stark vereinfachter Form in Fig. 6B dargestellt ist. Wie gezeigt, werden die Ausgangsleiter ZLl, XL 2, XTMl usw., die die logischen Schaltungen des übrigen Rechners steuern, von den Kollektoren der Transistoren 150 mittels Dioden 160 α gesteuert, die so gepolt sind, daß sie negative (L-)-Signale übertragen. Somit ist der Leiter ZLl im L-Zustand, wenn die entsprechenden logischen Schaltungen während der Operationsblöcke ZZ-OO-O und ZZ-02-0 usw. erregt werden sollen.

Die erforderliche zeitliche Aufeinanderfolge der Operationsblöcke wird wie folgt erreicht: Die Flipflops N1-6 sind als Zähler angeordnet, so daß die Operationsblöcke normalerweise in numerischer Folge durchgeführt werden. Diese Zählung kann jedoch unterbrochen werden, so daß die Flipflops in ihrer laufenden Zählung bleiben oder auf eine nicht in der Folge vorhandene Zählung springen. Dies geschieht mittels von den drei Entscheidungsschaltungs- treibernKs 1-3 (Fig. 1 B) kommenden Signalen. Die hierfür dienende Schaltung wird durch die Ausgangssignale der Diodenmatrix 160 gesteuert. Durch die Anordnung der Entscheidungsschaltungen 11 & (Fig. IB) wird es möglich, die zeitliche Aufeinanderfolge der Operationsblöcke in Abhängigkeit von den im Rechner verarbeiteten Daten zu steuern, so daß ζ. B. eine kurze Aufeinanderfolge von Operationsblöcken so oft wiederholt werden kann, wie Wörter in einem Mehrwortfeld, das gerade verarbeitet wird, vorhanden sind.

Während der durch die Transistormatrix 153 gesteuerten Operationsblöcke wird der auszuführende Befehl aus dem Hauptspeicher 9 (F i g. 1 A) abgelesen. Der entsprechende Teil (Operationsteil) dieses Befehls wird in die Flipflops iV7-11 eingespeist, die ihren Inhalt dann so lange festhalten, bis sie für den nächsten Befehl neu eingestellt werden. Am Ende der Vorbereitungen zum Suchen des Befehls wird der Zustand des Flipflops N1-4 weitergeschaltet, um einen der zwölf übrigen Leiter vom Decoder 170 zu erregen. Es wird daher die Transistormatrix 152 erregt, die gleich der Transistormatrix 153 ist, jedoch mehr Reihen und Spalten aufweist. Jeder der verschiedenen, jeweils einem anderen Zustand der Flipflops Ν 7-11 entsprechenden Befehle steuert daher zwischen einer und vier entsprechenden Spalten der Matrix 152, je nachdem, wie viele verschiedene Operationsblöcke für den Befehl erforderlich sind, wobei eine Spalte jeweils bis zu zwölf Operationsblöcke unterbringen kann. Die Spaltenansteuerang erfolgt durch einen Decodierer 166 (Fig. IB). In denjenigen Fällen, wo mehr als eine Spalte erforderlich ist, wird das Ausgangssignal des Flipflops N 5 allein oder zusammen mit dem Ausgangssignal des Flipflops N 6 zur vollständigen Spaltenansteuerung benötigt. Wie in F i g. 6 A gezeigt, führen die Kollektoren der Transistoren der Matrix 152 zur Diodenmatrix 160 in der gleichen Weise wie die Kollektoren der Transistoren der Matrix 153.

Es verteht sich, daß die Verwendung von Transistoren für die Matrizen 152 und 153 an Stelle von

ίο als Übertragern wirkenden Magnetkernen, wie in dem genannten bekannten Rechner, deshalb vorteilhaft ist, weil die Programmsteuersignale (ZLl, ZL 2, XTM 2 usw.) während fast der ganzen Dauer jedes Operationszyklus und nicht nur während der Hälfte des Operationszyklus, wie in der bekannten Anordnung, zur Verfügung stehen. Hierdurch können während der ganzen Dauer eines Operationszyklus logische Operationen durchgeführt werden, und es geht nicht die Hälfte jedes Operationszyklus größtenteils mit dem Rückstellen der Programmsteuerkerne verloren.

8. Struktur der Befehle

Es gibt zwei Arten von Befehlen, d. h. Einzeladressen- und Doppeladressenbefehle, die aus zwei bzw. vier Wörtern bestehen. Bei einem Einzeladressenbefehl enthält das erste Wort einen die Art der zu verwendenden Adressierung beschreibenden Teil sowie eine Indexzahl, einen die Feldlänge des Operanden kennzeichnenden Teil (ein bis acht Wörter) sowie einen Befehlsteil. Das zweite Wort enthält die Adresse des Operanden. Es sind die üblichen Adressierungsarten vorgesehen, d. h. implizites Adressieren, bei dem das zweite Wort des Befehls selbst der Operand ist, direktes Adressieren, bei dem die Adresse des Operanden der Inhalt des zweiten Wortes des Befehls ist, sowie relatives Adressieren, bei dem die Adresse des Operanden die Summe des Inhalts des zweiten Wortes des Befehls und des beschriebenen Indexregisters ist. Im Falle des relativen Adressierens ergibt sich eine 18-Bit-Adresse, da die Indexregister 15 eine Länge von 18 Bits haben. Bei einem Doppeladressenbefehl werden die ersten beiden Wörter in genau der gleichen Weise wie bei einem Einzeladressenbefehl verwendet, d. h., sie enthalten den Befehl und kennzeichnen den ersten Operanden. Die andern beiden Wörter dienen zur Kennzeichnung eines zweiten Operanden und enthalten in einigen Fällen auch eine Befehlsänderung. In sämtlichen Fällen wird ein Befehl durch die Adresse seines ersten Wortes gekennzeichnet, während das übrige Wort oder die übrigen drei Wörter in den nächstfolgenden Adressen gespeichert werden.

9. Logische Speicherschaltung

In F i g. 7 ist eine typische logische Speicherschaltung S1 gezeigt, die die Speicherschaltung mit dem niedrigsten Stellenwert innerhalb des 5-Registers (Fig. 1 C) ist. Das Kernstück der Schaltung ist die Einheit 70, die eigentlich ein Phasenteiler mit langem Abfallflankenpaar ist. Im einzelnen sind die Emitter von zwei Transistoren 51 α und 51 b miteinander und über einen Widerstand 50 mit einer negative Speisespannung liefernden Quelle — F8 verbunden. Die Basis des Transistors 51 b liegt direkt an einer Quelle für negative Spannung —VI, und es werden Eingangssignale an die Basis des Transistors 51 α über

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einen Leiter 57 angelegt, der durch Dioden 56 so begrenzt ist, daß er nur mit verhältnismäßig kleinen Amplituden um die Spannung — V1 schwingen kann. Wird ein Signal an den Leiter 57 angelegt, dann erscheint ein verstärktes Signal am Kollektor des Transistors 51b, und ein verstärktes und invertiertes Signal erscheint am Kollektor des Transistors 51 α. Die Transistoren 54 α und 54 b verstärken und invertieren die an den Kollektoren der Transistoren 51 α bzw. 51b erscheinenden Signale, so daß eine Änderung im Signal dS_t auf dem Leiter 57 zu einer Änderung im gleichen Sinne im Signal S₁ führt, das am Kollektor des Transistors 54 α erscheint. Das Komplement des Signals S₁ (das Signal S₁') erscheint am Kollektor des Transistors 54 b.

Diese Schaltung vermag Information durch das UND-Glied 55 zu speichern, an das die Signale S₁ und Pc angelegt werden. Das logische Produkt dieser beiden Signale wird durch Dioden 58 gebildet und über eine Diode 55 α an den Leiter 57 angelegt. Letzterer wird über die Dioden 52 α und 53 α mit den Ausgangssignalen von UND-Gliedern 52 bzw. 53 gespeist, wobei das UND-Glied 53 nur ein einziges Eingangssignal Os₁ und das UND-Glied 52 die Eingangssignale Pil und Sa₁ liefert. Somit bilden die Dioden 52 a, 53 a und 55 a zusammen ein ODER-Glied.

Wie bereits im Zusammenhang mit F i g. 3 beschrieben, ist der Löschimpuls Pc ein O-Impuls, der kurze Zeit nach dem Beginn jedes Operationszyklus erscheint. Somit wird die Speicherschaltung S1 zu Beginn jedes Operationszyklus gelöscht. Durch ein an den Leiter 57 während eines Operationszyklus angelegtes L-Signal wird die Speicherschaltung S1 jedoch für den Rest desselben in den L-Zustand geschaltet. In der gezeigten Schaltung kann ein solches L-Signal auf zweierlei Weise erzeugt werden. Bei Ablesung des Hilfsspeichers 13 schaltet das Leseverstärkerausgangssignal as_v wenn es »L« ist, die Speicherschaltung S1 in den L-Zustand. Wird kein R-R-Speicherzyklus im Hilfsspeicher 13 durchgeführt, dann wird die Speicherschaltung Sl durch das Signal Pil, das das Ausgangssignal Sa₁ der Speicherschaltung Sal durchläßt, in den Zustand der Speicherschaltung Sa 1 geschaltet.

Die in F i g. 7 veranschaulichte Schaltung wird durch folgende logische Gleichung beschrieben:

dS₁ =

i₁ + Sa₁ ■ PsI + S₁-Pc.

Es versteht sich, daß die logischen Gleichungen für die logischen Speicherschaltungen im allgemeinen weit komplizierter sind als die vorstehende Gleichung.

Diese Speicherschaltung arbeitet sehr zuverlässig und schnell, ist infolge der Dioden 56 nicht anfällig gegen Störsignale und weist weitere Merkmale auf, die ein verbessertes Arbeiten des Rechners ermöglichen.

10. Uberbrückungsschaltung

In F i g. 8 ist eine typische Uberbrückungsschaltung Hd 0 gezeigt, die auf dem gleichen Schaltungsblock 70 (in F i g. 8 nicht vollständig gezeigt) beruht, wie er in der logischen Speicherschaltung (s. Fig. 7) verwendet wird, und weitere im Block 23 gezeigte Schaltungsanordnungen enthält. Die Uberbrückungsschaltung hat im wesentlichen die Form eines Monoflops.

Der Block 63 besteht aus drei Abschnitten: einer Zeitgabeschaltung 63 a, einer Einstellschaltung 63 & und einer Rückstellschaltung 63 c.

Die Zeitgabeschaltung 63 a enthält einen Kondensator 58, der über einen einstellbaren Widerstand 62 von einer durch eine Zenerdiode 61 geregelten Speisespannungsquelle V_s aufgeladen wird. Der Verbindungspunkt des Widerstandes 62 mit dem Kondensator 58 ist mit dem Leiter 57 verbunden, der der

ίο Eingangsleiter zu der Einheit 70 ist.

Die Einstellschaltung 63 b enthält einen Transistor 59, der an dem Kondensator 58 der Zeitgabeschaltung 63 a liegt und vom Eingang dHdO über einen Inverter- und Verstärkertransistor 60 gesteuert wird.

Ein negativer, d. h. L-Impuls, der, wie gezeigt, an den Eingang dHdO angelegt wird, wird daher durch den Transistor 60 invertiert und schaltet den Transistor 59 ein, wodurch der Kondensator 58 entladen wird. Am Ende des Eingangsimpulses lädt sich der Kondensator 58 durch den Widerstand 62 allmählich auf, wodurch ein Spannungsanstieg am Ausgang entsteht. An der Einheit 70 wird dann eine Spannung angelegt, die scharf negativ wird und dann langsam wieder auf einen positiven Pegel ansteigt. Aus diesem Grunde erzeugt die Einheit 70 an ihrem O-Ausgang Hd₀' eine Spannung, die anfangs negativ ist, dann mit der negativ werdenden Änderung auf dem Leiter 57 positiv wird und schließlich bei ausreichendem Ansteigen der Spannung auf dem Leiter 57 wieder negativ wird. Das L-Ausgangssignal Hd₀ ist das Komplement hierzu.

Die Rückstellschaltung 63 c enthält einen als Inverter wirkenden Transistor 68, an den das Ausgangssignal Hd₀ der Einheit 70 über Dioden 67 angelegt wird. Aus diesem Grunde hat das Ausgangssignal des Transistors 68 eine Signalform, die anfangs positiv ist, dann mit der Anstiegsflanke des Eingangssignals negativ wird, und wieder positiv wird, wenn das Signal auf dem Leiter 57 über die Spannung ansteigt, bei der sich das Ausgangssignal der Einheit 70 ändert. Dieses Ausgangssignal des Transistors 68 wird über ein paralleles .RC-Glied 69 und eine Diode 66 an den Kondensator 58 angelegt. Die Diode 66 gewährleistet, daß während die Rück-Stellschaltung 63 c ein negatives Ausgangssignal erzeugt, letztere durch die Diode 66 von der Zeitgabeschaltung 63 α isoliert ist. Sobald sich das Ausgangssignal der Einheit 70 zu ändern beginnt, wird jedoch über die Diode 66 ein positives Signal an den Kondensator 58 angelegt, so daß dieser noch weiter positiv wird. Es besteht somit zu diesem Zeitpunkt eine positive Rückkopplungsschleife, und der Kondensator 58 wird daher durch die Rückstellschaltung ■ 63 e extrem schnell aufgeladen, und zwar so lange, bis die Ausgänge der Einheit 70 ihre endgültigen Pegel angenommen haben.

Das Ausgangssignal der uberbrückungsschaltung ist daher scharf abgegrenzt und wird praktisch nicht von Störungsimpulsen beeinflußt. Ferner wird eine genaue Verzögerung von der abfallenden (positiven) Flanke des Eingangssignals am Eingang dHdO erreicht.

11. Flipflop-Schaltung

In Fig. 9 ist eine typische Flipflop-Schaltung Nl dargestellt. Diese Schaltung basiert auf der logischen Speicherschaltung nach Fig.7 und besteht aus dem Schaltungsblock 55 und der Einheit 70 (nicht voll-

mit einem weiteren

ständig gezeigt) zusammen
Schaltungsblock 72.

An den Leiter SiV₁ des Blockes 72 werden Eingangssignale angelegt. Diese werden während eines Operationszyklus erzeugt, und das Flipflop Nl muß entsprechend dem Zustand des Signals auf dem Leiter SN₁ zu Beginn des nächsten Operationszyklus eingestellt sein. Genauer ausgedrückt heißt dies, daß das Signal auf dem Leiter SiV₁ am Ende eines Operaikl hd i d d Flifl B

Wie in Fig. 3 gezeigt, wird ein Systemzyklus jeweils durch einen Taktimpuls C eingeleitet, der an die Verzögerungsleitung 40 (Fig. 2B) angelegt wird, um die zur Durchführung der erforderlichen logischen und Steueroperationen benötigten Zeitgabeimpulse und die Speicherimpulse zur Einleitung von Speicherzyklen im Operationszyklus zu erzeugen. In einem Grundoperationszyklus werden folgende Operationen durchgeführt:

tionszyklus vorhanden ist und das Flipflop zu Be- io _{1&) Löschen der Lesedaten}__M. _und .,s.Registerteile
ginn des nächsten Operationszyklus durch den Losch- _(M1__{13 51}__{lp) durch den Löschimp} ^s _{uls Pc in}

impuls Pc ruckgestellt wird und entsprechend emge- ^v '

stellt sein muß, wenn der Impuls Pc endet.

Der Eingangsleiter SiV₁ ist mit einer Drosselspule 71 verbunden, die eine kurze Verzögerung liefert. Hierdurch wird gewährleistet, daß gegebenenfalls auftretende Änderungen des Eingangssignals während des Löschimpulses Pc (d. h. während die anderen Flipflops ihre Zustände ändern) so lange verzögert werden, bis das Flipflop iVl richtig eingestellt ist. Die Drosselspule 71 liegt an der Basis eines Transistors 77, der als Emitterfolger geschaltet ist. Der Emitter des Transistors 77 ist über eine Diode 75 mit dem Leiter 57 verbunden, und der logische .

Impuls Pf wird über eine Diode 76 ebenfalls an den 25 ^{ά a) Ko}P^ieren Emitter des Transistors 77 angelegt, um zu gewährleisten, daß das Ausgangssignal des letzteren nur während des logischen Impulses Pf (Fig. 3) »L« (negativ) werden kann. Das in der Drosselspule 71 gespeicherte und verzögerte Signal wird daher während der Zeitspanne an den Leiter 57 angelegt, während der logische Impuls Pf »L« ist. Während dieser Zeitspanne ist ein Löschimpuls Pc vorhanden, so daß der »Halte-« oder Rückkopplungspfad durch den Schaltungsblock 55 abgeschaltet ist. Mit dem Leiter 57 ist daher ein Kondensator 85 verbunden, wodurch das Signal auf dem Leiter 57 so lange gespeichert wird, daß das Flipflop nach Beendigung des Löschimpulses Pc ordnungsgemäß »gehalten« werden kann.

Es ist ferner ein direkter Eingangsleiter 73 vorgesehen, der mit dem Leiter 57 verbunden ist. Ein Signal auf dem Eingangsleiter 73 bewirkt, daß das Flipflop sofort seinen Zustand ändert, falls nicht der Löschimpuls Pc vorhanden ist.

Unter Außerachtlassung des direkten Eingangssignals auf dem Leiter 73 wird die logische Gleichung für das Eingangssignal zu dieser Schaltung einfach als die logische Gleichung für das Eingangssignal SN₁ wiedergegeben. Da sämtliche Flipflops mit Ausnahme des Flipflops KR 0 mit den Impulsen Pc und Pf gespeist werden, werden diese Impulse nicht ausdrücklich in ihren Gleichungen geschrieben. Es sei jedoch daran erinnert, daß die Flipflops nur beim Impuls Pf ihren Zustand ändern.

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12. Funktionsweise des Rechners

Im Laufe der weiteren Beschreibung wird eine ausführliche Erläuterung der Funktionsweise des Rechners während vier aufeinanderfolgenden Operationszyklen gegeben. Der Rechner arbeitet in aufeinanderfolgenden Operationszyklen, d. h. in Grundoperationszyklen und langen Operationszyklen für Vorbereitung zum Empfang der aus dem Hauptbzw. Hilfsspeicher abgelesenen Daten (s. Absatz 3a);

b) Löschen der Schreibadressen-L-und-zl-Registerteile (L 1-18, A1-7) durch den Löschimpuls Pc in Vorbereitung zum Kopieren entsprechender Leseadressen in diesen (s. Absatz 3 b);

2) Einleiten von i?-i?-Speicherzyklen, falls erforderlich, im Haupt- und Hilfsspeicher durch Anlegen eines Leseimpulses Al an die entsprechenden Speicherzeitgabesteuerschaltungen;

der Leseadressen in die Schreibadressen-L- und -A -Registerteile (L 1-18, Al-I) aus den Leseadressen-L- und -A -Registerteilen (La 1-18, AaI-YI) zum Zeitpunkt des Zeitgabeimpulses Ps, so daß geänderte Daten in de-r gleichen Adresse eingeschrieben werden können, wenn ein C-W-Speicherzyklus folgt;

b) Einstellen der Lesedaten-M- und -5-Registerteile (M 1-13, 51-19) durch die Leseverstärkerausgangssignale während der Ausblendperiode Str des Haupt- bzw. Hilfsspeichers während i?-i?-Speicherzyklen;

c) wird kein R-R-Hauptspeicherzyklus durchgeführt, dann wird ein Zeitgabeimpuls Fs 2 erzeugt, um Daten in den Lesedaten-M-Registerteil (M 1-13) aus dem Schreibdaten-M-Registerteil (Ma 1-13) zukopieren; wird kein /?-i?-Hilfsspeicherzyklus durchgeführt, dann wird ein Zeitgabeimpuls Ps 1 erzeugt, um Daten in den Lesedaten-5-Registerteil (51-19) aus dem Schreibdaten-5-Registerteil (5al-19) zu kopieren;

a) Löschen der Leseadressen-L- und -A -Registerteile (La 1-18, A a 1-7) für eine neue Leseadresse und Löschen der Schreibdaten-M- und -5-Registerteile (Ma 1-13, Sa 1-19) für neue Daten durch einen Löschimpuls Pac;

b) Einstellen der Leseadressen-L- und -A-Registerteile (La 1-18, AaI-I) auf die neue Leseadresse in Vorbereitung zum Lesen im nächsten Systemzyklus und Einstellen der Schreibdaten-M- und -5-Registerteile (Ma 1-13, Sa 1-19) auf neue Daten durch den logischen Impuls Paf entsprechend den Ergebnissen der während der vorangehenden logischen Zeitperiode Log durchgeführten logischen Operationen;

a) Löschen sämtlicher Flipflops einschließlich der Flipflops iVl-11 für die Programmsteuerung durch den Löschimpuls Pc;

Grundoperationsblöcke bzw. lange Operationsblöcke.

Im folgenden wird mit Hilfe des Zeitgabediagramms 65 5 b) Einstellen sämtlicher Flipflops auf neue Daten

nach F i g. 3 kurz beschrieben, wie die logischen zur Zeit des logischen Impulses Pf entsprechend

Operationen jedes Operationsblocks in den Opera- den Ergebnissen der logischen Operation, die

tionszyklen durchgeführt werden. während der vorangehenden logischen Zeit-

periode durchgeführt wurden; die Flipflops Nl-Il der Programmsteuereinheit werden auf neue Programmsteuerdaten entsprechend den Ergebnissen der während der vorangehenden logischen Entscheidungszeitperiode durchgeführten logischen Entscheidungsoperationen eingestellt.

Der lange Operationszyklus, z.B. Cy2 (Fig. 3), enthält die Operationen des Grundoperationszyklus und einen C-W-Speicherzyklus. Ein langer Operationszyklus ist nur für solche Operationsblöcke vorgesehen, bei denen ein C-W-Speicherzyklus entweder im Hauptspeicher 9 oder im HilfsSpeicher 13 oder

in beiden erforderlich ist. In einem langen Operationszyklus wird jeweils ein Schreibimpuls Wl erzeugt und ein C-Pf-Speicherzyklus im Hauptspeicher und im HilfsSpeicher dadurch eingeleitet, daß der Schreibimpuls Wl an die entsprechenden Speicherzeitgabesteuerschaltungen angelegt wird. Während der C-T^-Speicherzyklen werden die in den Schreibdaten-M- und -5-Registerteilen {Ma 1-13, Sa 1-19) gespeicherten Daten in die Speicherstellen zurückgeschrieben, die durch die Adresse bezeichnet werden, die zur Zeit des Impulses Ps aus den Leseadressen-L- und -A-Registerteilen (La 1-18, AaI-I) in die Schreibadressen-L- und -A -Registerteile (L 1-18, Α1-Ί) kopiert wurde.

Hierzu 4 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Zeitgabesteuerschaltung für einen elektronischen Ziffernrechner mit einer Verarbeitungseinheit und einem Hauptspeicher, die Operationszyklus erzeugt, in denen jeweils eine Information aus dem Hauptspeicher gelesen und im gleichen Operationszyklus wieder zurückgeschrieben wird und beim Auftreten der gelesenen Information parallel zum Rückschreibvorgang Verknüpfungen durchgeführt werden, wobei der Verknüpfungsabschnitt so lang wie der Zurückschreibabschnitt ist und eine Speicherstellenlöschung dann nach einem Operationszyklus durchgeführt wird, wenn Ergebnisse oder neue Informationen in den Hauptspeicher eingeschrieben werden sollen, d a durch gekennzeichnet, daß die Zeitgabesteuerschaltung (22) aus einem ersten Teil (44 bis 46 in F i g. 2 B), der Zeitgabesignale für das Lesen und Rückschreiben und für die logischen Verknüpfungen erzeugt, und aus einem zweiten Teil (47 bis 49 in Fig. 2B), der nach Beendigung des Lese-, Rückschreib- und Verknüpfungsvorganges Zeitsignale für das Löschen einer Speicherstelle und das Einschreiben von Ergebnissen oder neuen Informationen erzeugt, besteht und daß der zweite Teil (47 bis 49 in Fig. 2B) durch ein Verknüpfungsglied (23 in Fig. 2B) nur dann wirksam gemacht wird, wenn Entscheidungsspeicherschaltungen (E 2, F 2, F 3) anzeigen, daß ein Ergebnis oder neue Informationen in den Hauptspeicher (9) eingeschrieben werden sollen.

2. Zeitgabesteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitgabesteuerschaltung (22) eine Verzögerungsleitung (44 bis 49) mit mehreren Abgriffen enthält, an denen Zeitgabesignale erzeugt werden, und daß in die Verzögerungsleitung (44 bis 49) das Verknüpfungsglied (23) eingefügt ist, das einen Taktimpuls, der bereits den ersten Teil (44 bis 46) der Verzögerungsleitung durchlaufen hat, nur dann an den Eingang des zweiten Teiles (47 bis 49) durchschaltet, wenn ein Ergebnis oder neue Informationen in den Hauptspeicher (9) eingeschrieben werden soll.

3. Zeitgabesteuerschaltung nach den Ansprüchen 1 und 2 mit einem Hilfsspeicher, dadurch gekennzeichnet, daß für den Hilfsspeicher (13) die gleichen Zeitgabesignale wie für den Hauptspeicher (9) verwendet werden.

4. Zeitgabesteuerschaltung nach den Ansprüchen 1 bis 3 mit einer Programmsteuereinheit, dadurch gekennzeichnet, daß die Programmsteuereinheit (10) für jeden Operationszyklus Signale erzeugt, die die während eines Operationszyklus durchzuführenden logischen Verknüpfungen bestimmen, und Matrizen (152, 153 in F i g. 6 A, 6 B) aus mit Reihen- und Spaltenleitern gekoppelten Transistoren (150) enthält, von denen jeweils einer für jeden Operationszyklus geöffnet wird und deren Emitter und Basen mit den Reihen- bzw. Spaltenleitern gekoppelt sind und deren Kollektoren die durchzuschaltenden Signale an eine Diodenmatrix (160 in Fig. 6B) abgeben.

5. Zeitgabesteuerschaltung nach den Ansprüchen 1 und 3, dadurch gekennzeichnet, daß Haupt- und Hilfsspeicher (9, 13) jeweils zwei Adressenregister (L 1-18, La 1-18 und Α1-Ί, AaI-I) und zwei Datenregister Ml-13, MaI-Yi und 51-19, Sa 1-19) enthalten.

6. Zeitgabesteuerschaltung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Operationszyklus mehrere Worte ausgegeben werden, von denen nur das gewünschte Wort der Verarbeitungseinheit (11) zugeführt wird.

7. Zeitgabesteuerschaltung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Hauptspeicher (9) aus magnetischen Dünnschichtelementen besteht.