[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE1439712A1 - Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis - Google Patents

Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis

Info

Publication number
DE1439712A1
DE1439712A1 DE19641439712 DE1439712A DE1439712A1 DE 1439712 A1 DE1439712 A1 DE 1439712A1 DE 19641439712 DE19641439712 DE 19641439712 DE 1439712 A DE1439712 A DE 1439712A DE 1439712 A1 DE1439712 A1 DE 1439712A1
Authority
DE
Germany
Prior art keywords
semiconductor body
insulating layer
depressions
semiconductor
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19641439712
Other languages
English (en)
Inventor
Schuetze Dr Hans-Juergen
Hennings Dr Klaus
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telefunken Patentverwertungs GmbH
Original Assignee
Telefunken Patentverwertungs GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefunken Patentverwertungs GmbH filed Critical Telefunken Patentverwertungs GmbH
Publication of DE1439712A1 publication Critical patent/DE1439712A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Pressure Sensors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

Telefunken Patentverwertungsge.sellschaft
m«b .H.
Ulm (Donau), Elisabethenstraße 3
Ulm (Donau), den 4. August 1964 FE/Pt-Ul/E U 127/64
Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlußkapazität im Halbleiterkörper einer mikrominiaturisierten Schaltungsanordnung auf Festkörperbasxs
Die Erfindung betrifft ein Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlußkapazität im Halbleiterkörper einer mikrominiaturisierten Schaltungsanordnung auf Pestkörperbasis.
Eine mikrominiaturisierte Schaltung auf Festkörperbasxs besteht bekanntlich aus einer Reihe von vorzugsweise aktiven Halbleiterelementen in einem Halbleiterkörper und/oder passiven Elementen und Leitungsbahnen auf einer den Halbleiterkörper bedeckenden
809810/0804 BAD ORIGINAL
Isolierschicht. Um die einzelnen Elemente der mikrominiaturisierten Schaltung freizügig zu Schaltungen verbinden zu können, müssen diese erst einmal voneinander elektrisch isoliert sein. In der Mikrominiaturisierungstechnik ist hierzu ein Verfahren bekannt geworden, welches Separation genannt wird. Bei diesem Verfahren wird ein im Halbleiterkörper enthaltener und bis an seine Oberfläche reichender einl«"istalliner Bereich von bestimmtem Leitungstyp mit Halbleitermaterial von entgegengesetztem Leitungstyp umgeben und auf diese Weise ein einkristalliner Bereich erzeugt, welcher von dem übrigen Halbleitermaterial durch einen pn—Übergang separiert ist. Das Verfahren besitzt jedoch den Nachteil, daß die erzeugte einkristalline Insel wohl ohmisch, aber nicht kapazitiv von dem Halbleiterkörper entkoppelt ist. Zur Vermeidung der Nebenschlußkapazxtat der pn-Übergänge ist ein Verfahren bekannt, bei welchem einkristalline Bereiche in Isolierschichten eingebettet werden. Bei diesem Verfahren geht man folgendermaßen vor: Aus einem Halbleitereinkristall werden zunächst nach bekannten Verfahren Vertiefungen herausgeätzt. Alsdann wird die von Vertiefungen und Erhebungen überdeckte Seite des Halbleiter-· körpers oberflächlich oxydiert.
809810/0 804
BAD ORIGINAL
Auf der so erzeugten Oxydschicht wird Halbleitermaterial abgeschieden, welches im allgemeinen polykristallin anwächst. Nun erfolgt in einem sehr präzise durchzuführenden Abtragungsprozess die Entfernung des Halb·» leitermaterials von der den Erhebungen gegenüberliegenden Oberfläche des Halbleiterkörpers derart, dass das die Erhebungen verbindende Halbleitermaterial restlos entfernt wird, wodurch letztlich in Isoliermaterial eingebettete einkristalline Inseln übrig bleiben. Diese Inseln ruhen also in der Oxydschicht, die ihrerseits von der polykristallin aufgewachsenen Verstärkungeschicht getragen wird.
Das beschriebene Verfahren der Einbettung einkristalliner Bereiche in Isolierschichten führt wohl zu einer Reduzierung der Nebenschlusskapazitäten der einkristallinen Bereiche der mikrominiaturisierten Schaltung, jedoch lässt sich der durch die Dicke und die Dielektrizitätskonstante der Isolierschicht gegebene Wert der Nebenschlusskapazität nicht unterschreiten. Ausserdcra ist das beschriebene Verfahren noch mit folgenden Nachteilen verbunden: Für die Herstellung hochwertiger Halbieiteranord» nungen muss die Halbleiteroberfläche mit besonderer Sorgfalt bearbeitet werden. Dabei ist es z.B. erforderlich, dass die nach einem Läpp» und Polierprozess verbleibenden gestörten oberen Schichten der Halbleiteroberfläche auf chemischem oder elektrochemischem Wege abgetragen werden. Dies ouss bis zu einer Stärke erfolgen, die z.B. bei Silizium etwa dem Io - 2ofachen Läppmittelkorndurchmesser entspricht. Das bedeutet, dass Schichten bis ca. loo μ planparallel auf chemischem oder elektrochemi-
8098 1.0/080A
BAD ORIGINAL
schein Weg vom Halbleiterkörper abgetragen bzw. zeitraubende .abwechselnd ·
[ mechanische und chemische Polierverfahren angewandt werden müssen, was * - wenn es nicht völlig unmöglich ist - zumindest auf erhebliche Schwie~- rigkeiten stosst. Hinzu kommt die das Verfahren sehr'erschwerende Präsi*. sion, mit welcher der Abtragungsprozess durchgeführt werden muss, da die Schichten auf ca. 1 μ genau entfernt werden müssen, damit der isolierte, einkristalline Bereich die erforderliche Dicke erhält. Weiter··
hin ist bei dem beschriebenen Separationsverfahren nachteilig» dass :
■j dort, wo die den isolierten Bereich umgebende Isolierschicht an die -
Oberfläche der Halbleiteranordnung tritt, Stoßstellen entstehen, die i Unterbrechungen der aufgedampften Leitungsbahnen bewirken, wenn nicht ; besondere Vorkehrungen getroffen werden. * ;
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazität im Halbleiterkörper einer mikrominiaturisierten Schaltung auf Festkörper·· basis anzugeben, welche die oben geschilderten Nachteile der bekannten Verfahren vermeidet. Erfindungsgemäss wird die Aufgabe dadurch gelöst« dass die Oberfläche des Halbleiterkörpers mit einer Isolierschicht versehen wird, Vertiefungen von einer Seite her in den Halbleiterkörper bis zu einer vorgegebenen Tiefe eingeätzt werden, nun der Halbleiter· körper, insbesondere die mit den Vertiefungen versehene Fläche, Bit einer Isolierschicht bedeckt wird, die Isolierschicht auf der mit den Vertiefungen versehenen Fläche oder auf der dieser Fläche gegenüberIie-
■809810/0804
BAD ORIGiNAL
genden ebenen Fläche des Halbleiterkörpers längs der Berandung der ge-' wünschten isolierten einkristallinen Bereiche ganz oder teilweise durch« brechen wird und durch diese Durchbrüche hindurch Gräben bis zu der gegenüberliegenden Fläche der Isolierschicht aus dem Halbleiterkörper her-"ausgeätzt werden* Mit Hilfe des erfindungsgemässen Verfahrens ist es nög« Hch, isolierte einkristalline Bereiche einer mikrominiaturisierten Schaltungsanordnung auf Festkörperbasis zu erzeugen, deren Nebenschluss« . kapazitäten so gering sind, dass man sie praktisch vernachlässigen kann. Dies hat seine Ursache darin, dass bei den erfindungsgemässen Verfahren die Trennung der einzelnen einkristallinen Bereiche durch in das Halbleitermaterial eingeätzte Gräben erfolgt, d.h. durch ein Medium mit der Dielektrizitätskonstante 1 (Luft). Ein weiterer Vorteil des erfindungsgeoässen Gedankens besteht darin, dass zur Erzeugung der isolierten einkristallinen Bereiche kein Schleif- oder sonstiger Abtragungsprozess er·· forderlich ist. Bs ist daher automatisch die für die Erzeugung der aktiven Elemente der ukroniniaturisierten Schaltungsanordnung benötigte Halbleiterqualität gewährleistet. Das erfindungsgeaässe Verfahren zeichnet sich auch durch den Vorteil eines geringeren Aufwandes an Arbeitsgängen und Apparaturen aus.
Erfindungsgeaäss ist es okiglich, die Gräben aus dem Halbleiterkörper von der mit den Vertiefungen versehenen Fläche her oder von der dieser gegenüberliegenden ebenen Fläche her herauszuätzen· Beim Ausätzen der Gräben von der ebenen Fläche des Halbleiterkörpers her wird die Isolierschicht vor der Grabenätzung nicht vollständig sondern nur an einigen
BAD ORIGINAL
809810/0804
so daß Isoliersefaicfe-feste^gq stehen bleiben, Stellen durchbrochen,'die bei der Grabenätzung unterätzt werden und später zum Aufdampfen von Leitungshahnen über dien Gräben dienen. Die Grabenätzung wird vorzugsweise mit selektiven Ätzmitteln durchgeführt, wo· bei z.B. eine aus Siliziumoxyd bestehende Isolierschicht nach Anwendung der bekannten Fotomaskentechnik an bestimmten Stellen mit einer nur die Isolierschicht angreifenden Ätzlösung durchgeätzt wird und anschJiessend durch die Öffnungen in der Isolierschicht hindurch mit einem nur das Halbleitermaterial angreifenden Ätzmittel, gegebenenfalls mit einer Gas« ätzung, der,Graben herausgeätzt wird.
Bei dem erfindungsgemässen Verfahren ist es auch möglich, den Halbleiter» körper zuerst mit Vertiefungen zu versehen und ihn danach erst mit einer allseitigen Isolierschicht zu bedecken. In diesem Falle werden die Halbleiterbauelemente erst nach dem Ausätzen der Vertiefungen aus dem Halbleiterkörper auf der den Vertiefungen gegenüberliegenden Fläche im Halbleiterkörper erzeugt, was z.B. mit Hilfe des bekannten Verfahrens der Planartechnik erfolgt.
Da die separierten Halbleiterbereicfae sehr kleine Abmessungen, z.B* ca* loo χ loo ι 2o ]i und entsprechend kleine Masse haben, ist die Stabilität der beschriebenen Anordnung an sich ausreichend· Im Fall von Schaltungen, die hohen Beschleunigungen ausgesetzt werden oder bei denen aus anderen GrUnden eine höhere mechanische Stabilität t eine bessere Wärmeableitung oder ein Schutz der isolierten Bereiche erforderlich ist, wird in einer Weiterbildung des erfindungsgemässera Gedankens vorgeschlagen, die mit
BAD ORIGINAL 809810/0804
Vertiefungen ,versehene Fläche des Halbleiterkörpers vor oder nach der Grabenätzung ait einer Schicht« vorzugsweise aus polykristallinen Halbleiter- oder Isoliermaterial zu bedecken, wobei die Vertiefungen völlig oder zum Teil wieder aufgefüllt werden. Wird diese Trägerschicht vor der Grabenätzung aufgebracht, können die Gräben natürlich nur noch von der ebenen Seite des Halbleiterkörpers aus hineingeätzt werden. Wird die Trär gerschicht nach der Grabenätzung aufgebracht und ist der Graben von der Vertiefung aus geätzt worden, so tritt der Fall ein, dass der Graben mit den Material der Trägerschicht aufgefüllt wird. Um im Fall von Halblei» termaterial als Trägerschicht einen Kurzschluss zwischen separierter In« sei und Halbleiterkörper zu vermeiden, muss nach der Grabenätzung erst noch eine weitere Isolierschicht auf die mit Vertiefungen versehene Fläche des Halbleiterkörpers aufgebracht werden.
Das Aufbringen der Trägerschicht auf die nit Vertiefungen versehene Fläche des Halbleiterkörpers geschieht vorzugsweise durch Abscheidung aus der Gasphase, beispielsweise durch Reduktion von Siliziuntetrachlorid nit Wasserstoff wie bei der epitaxialen Abscheidung von Silizium, öder durch Aufdampfen, Aufsintern oder ähnliche Abscheidungsverfahren.
Ein Ausfunrungsbeispiel für das erfindungsgemässe Verfahren sei anhand der Fig. 1 erläutert. Gemäss der Fig. la wird ein im Schnitt gezeichnet ter Halbleiterkörper 1, z.B. ein Silizium-Halbleiterkörper, mit einem beliebbigen Dotierungsverlauf in bekannter Weise mit einer Isolierschicht z.B. einer Siliziuraoxydschicht, versehen. Dann werden in den Halbleiter-
BAD OFtIGlNAi.
809810/0804
körper 1 Vertiefungen 3 eingeätzt (der Einfachheit halber ist in der Fig.-nur eine einzige Vertiefung eingezeichnet). Erfindungegemäss werden die Vertiefungen 3 so bemessen, dass die Dicke des über ihnen verbleiben» den Halbleitermaterials im wesentlichen der Dicke der zu erzeugenden iso* lierten einkristallinen Bereiche entspricht» Daraufhin wird'die mit Ver«· tiefungen und Erhebungen versehene Fläche des ,Halbleiterkörpers mit einer Isolierschicht 4.z.B. einer Siliziumoxydschicht, bedeckt. Erf.indungsge» mäss ist es jedoch auch möglich, die beiden Isolierschichten 2 und 4 in einem Arbeitsgang, z.B. durch thermische Oxydation des Siliziums, nach dem Ausätzen der Vertiefungen 3 zu erzeugen· Nun wird die Isolierschicht 2 auf der den Vertiefungen 3 gegenüberliegenden Oberfläche der Halbleiter» anordnung längs der Berandung der gewünschten isolierten Bereiche an mehreren Stellen 5 durch selektive Ätzung durchbrochen und durch diese Durchbrüche hindurch aus dem Halbleiterkörper 1 Gräben 6 beliebiger Gestalt, z.B, quadratisch, rechteckig oder kreisförmig (in Aufsicht), bis zu der gegenüberliegenden Isolierschicht 4 selektiv herausgeätzt, so dass ein isolierter einkristalliner.Bereich 7» welcher zwischen den Isolier·» schichten 2 und 4 liegt, stehen bleibt* In diesem einkristallinen.Bereich 7 werden dann in bekannter Weise mit Hilfe der Planartechnik Halbleiterbauelemente erzeugt* Die nach der Herstellung der Durchbrüche in der Isolierschicht 2 verbleibenden Isolierschichtstege 8 ermöglichen eine ungehinderte Führung der keitungsbahnen auf .der Isolierschicht 2, welche zur Kontaktierung der aktiven und/oder passiven Elemente der Anordnung auf bekanntem Wege, z.B.. durch Aufdampfen auf der Isolierschicht 2 angebracht werden. - ; ._..... ,
BAD ΟξΗ0ΙΝΑ& -v ?s 809810/0804
Erfindungsgemäss ist man auch in der Lage, nach dem Einätzen der Vertiefungen in den Halbleiterkörper einen niederohmigen Bereich mittels eines Diffusionsprozesses im Boden der Vertiefungen zu erzeugen, um auf diese Weise z.B. den Kollektorbahnwiderstand eines im Halbleiterkörper erzeug»- ten Transistors zu verringern.
Die Fig. Ib zeigt die auf die beschriebene Weise erzeugte Halbleiteran« Ordnung in Aufeicht von oben (in der Ebene des Schnittes AA liegt die Fig. la).
Ein weiteres Ausführungsbeispiel für das erfindungsgemässe Verfahren sei anhand der Fig. 2 erläutert. Der Halbleiterkörper 1 wird anfangs wieder mit einer Isolierschicht 2f Vertiefungen 3 und einer Isolierschicht 4 versehen. Nun werden Gräben 6 längs der Berandung der gewünschten isolierten Bereiche von Boden der Vertiefungen 3 aus bis zur Isolierschicht 2 aus dem Halbleiterkörper mit einem selektiven Ätzmittel herausgeätzt· Auf diese Weise entsteht der isolierte einkristalline Bereich 7· Nach der . Grabenätzung wird die Oberfläche der Anordnung mit einer weiteren Isolierschicht 9 versehen, die also auch die Wände der Gräben 6 schützt und je nach der Art und Weise ihrer Aufbringung eine zusätzliche Verstärkung Io der Isolierschicht 2 im Bereich der Gräben 6 ergibt.
Da die isolierten Bereiche 7 der erfindungsgemässen Anordnungen der Fig, 1 und 2 afc*» von den Isolierschichten 2 und 4 bzw. 9 und Io getragen wer»
- Io -
BAD ORIGfNAt. 809810/0804
U39712
- Io -
den, besitzen sie kleinstmögliche Nebenschlusskapazität. Ein weiterer Vorteil der Anordnung nach Fig. 2 besteht in der durchgehenden Isolierschicht an der Oberfläche, die beliebige Leitungsführung der aufzudampfenden Leitungsbahnen erlaubt und aus s er dem jede Stoßstelle des Substrates der dün»> nen Filme vermeidet.
Die Fig. 3 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemässen Gedankens. Hierbei wird die mit aen Vertiefungen versehene Fläche der . Halbleiteranordnung mit einer Trägerschicht 11 aus Halbleiter- oder Iso» liermaterial bedeckt, welche' die Vertiefungen völlig oder zum Teil wieder auffüllt. Auf diese Weise ist es möglich, die mechanische Stabilität und/oder die Wärmeableitung der isolierten Bereiche zu verbessern bzw« sie auch gegen äussere Einflüsse zu schützen. -Entsprechend lässt sich auch die Anordnung nach Fig. 2 mit einer Trägerschicht bedecken} in die» sen Fall werden dann auch die Gräben mit dem Material der Trägerschicht aufgefüllt.
Schliesslich sei noch folgendes Ausführungsbeispiel des erfindungsgemässen Gedankens anhand der Fig. 4 erläutert. Auf die mit Vertiefungen 3 verse··, hene Fläche des Halbleiterkörpers wird Isoliermaterial 12 aufgebracht, z.B. durch Aufdampfen oder Aufwachsenlassen, derart, dass die Vertiefungen 3 völlig aufgefüllt sind· Die Erzeugung der einkristallinen Bereiche erfolgt dann in gleicher Weise wie dies anhand der Fig. 1 schon beschrieben wurde. Ist es z.B. erforderlich, den Halbleiterkörper 1 aufzulöten oder zu kontaktieren, so wird das überstehende Isoliermaterial 12 entlang
- 11 -
BADORfGfNAL 8098.1 0/08 04
H39712
-lidar Trennlinie 13 abgeschliffen, so dass danach die Halbleiteranordnung auf ihrer Rückseite eben ist. Erfindungsgemäss ist es hierbei möglich, dass der Halbleiterkörper 1 einen mit einer epitaktischen Schicht bedeckten niederohmigen Halbleiterkörper darstellt* Der niederohmige Bereich an der Trennlinie 13 erleichtert dann die ohm'sche Kontaktierung des Halbleiterkörpers 1«
Eine weitere Möglichkeit des erfindungsgemässen Verfahrens besteht darin, den Halbleiterkörper, oberflächlich mit einer epitaktischen Schicht ve η ent* gegengesetztem Leitfähigkeitstyp zu bedecken und den dadurch gegebenen pn-übergang zur automatischen Begrenzung des Vertiefungs-Xtz-Verfahrens zu benutzen.
Zum Schluss sei noch auf einen weiteren Vorteil des erfindungsgemässen Verfahrens verwiesen, welcher darin besteht, dass die Dicke der über den Vertiefugen stehengebliebenen einkristallinen Halbleiterbereiche unkritisch ist und beispielsweise zwischen ca. Io - 3o μ schwanken kann, das yerti.efungs-ÄtJB-Verfahren also dann mit einem Fehler von + Io μ behaftet sein 'darf.
BAD ORIGINAL
809810/0804

Claims (1)

  1. Pat ent a η s ρ r ü c h e
    li) Verfahren zur Herstellung isolierter einkristalliner Bereiche nut ge~ ringer Nebenschlusskapazität im Halbleiterkörper einer nrikroininiaturisi er·· ten Schaltungsanordnung auf Festkörperbasis, dadurch gekennzeichnet, dass die Oberfläche des Halbleiterkörpers, mit Isolierschichten versehen wirä» Vertiefungen von einer Seite her in den Halbleiterkörper bis zu einer vor· gegebenen Tiefe eingeätzt werden, nun der Halbleiterkörper, insbesondere die mit den Vertiefungen versehene Fläche, mit einer Isolierschicht bedeckt wird, die Isolierschicht auf der mit den Vertiefungen versehenen Fläche oder auf der dieser Fläche e ijenüberliegenden ebenen Fläche des Halbleiterkörpers längs der Berandung der gewünschten isolierten einkristallinen Bereiche ganz oder teilweise durchbrochen wird und durch diese Durchbrüche hindurch Gräben bis zu der gegenüberliegenden Fläche der Isolierschicht aus dem Halbleiterkörper herausgeätzt werden.
    2) Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterkörper zuerst mit Vertiefungen versehen und danach mit einer allseitigen Isolierschicht bedeckt wird.
    3) Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Halbleiterkörper ein Siliziumhalbloiterkörper und als Isolierschicht eine Siliziuinoxydschicht verwendet wird»
    - 13 -
    BADORiGfNAl
    809810/08Q4
    U39712
    k) Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß zur Grabenätzung ein effektives, nur -den Halbleiterkörper angreifendes Atzmittel angewandt wird*
    5) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß nach dem Eiiiätzen der Vertiefungen und dem dann erfolgenden Aufbringen einer Isolierschicht die mit den Vertiefungen versehene Fläche des Halbleiterkörpers mit einer Trägerschicht aus polykristallinem Material bedeckt wird, dann die Isolierschicht auf der den Vertiefungen gegenüberliegenden Oberfläche längs der Berandung der gewünschten isolierten einkristallinen Bereiche ganz oder teilweise durchbrochen wird und durch diese Durchbrüche hindurch Gräben bis zu der in den Vertiefungen befindlichen Iso-· lierschicht aus dem Halbleiterkörper herausgeätzt werden.
    6) Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Einätzen der Vertiefungen und dem Auf«· bringen einer Isolierschicht auf die Oberfläche die Vertiefungen des Halbleiterkörpers mit Isoliermaterial völlig oder zum Teil aufgefüllt werden.
    7) Eine nach dem Verfahren nach Anspruch 1 oder 2 hergestellte Halbleiteranordnung, dadurch gekennzeichnet, daß sich die einkriatallinen Bereiche über Vertiefungen im Halbleiterkörper zwischen Isolierschichten befinden und durch Gräben getrennt sind.
    BAD ORIGINAL , 809810/0 80Λ
    8) Halbleiteranordnung nach Anspruch 7» dadurch gekennzeichnet, dass clio Vertiefungen im Halbleiterkörper mit polykristallxnem oder Isoliermaterial völlig oder zum Teil aufgefüllt sind.
    BAD ORIGINAL
    80 981 O/Wo'4
DE19641439712 1964-08-08 1964-08-08 Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis Pending DE1439712A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DET0026759 1964-08-08
DET0027136 1964-10-03
DET0027418 1964-11-14

Publications (1)

Publication Number Publication Date
DE1439712A1 true DE1439712A1 (de) 1968-11-28

Family

ID=27213131

Family Applications (3)

Application Number Title Priority Date Filing Date
DE19641439712 Pending DE1439712A1 (de) 1964-08-08 1964-08-08 Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis
DE19641439728 Pending DE1439728A1 (de) 1964-08-08 1964-10-03 Festkoerper- bzw. Hybridschaltung mit geringer Nebenschlusskapazitaet und guter Waermeableitung
DE1439741A Expired DE1439741C3 (de) 1964-08-08 1964-11-14 Verfahren zur Herstellung einer Festkörperschaltung mit geringer Nebenschlußkapazität

Family Applications After (2)

Application Number Title Priority Date Filing Date
DE19641439728 Pending DE1439728A1 (de) 1964-08-08 1964-10-03 Festkoerper- bzw. Hybridschaltung mit geringer Nebenschlusskapazitaet und guter Waermeableitung
DE1439741A Expired DE1439741C3 (de) 1964-08-08 1964-11-14 Verfahren zur Herstellung einer Festkörperschaltung mit geringer Nebenschlußkapazität

Country Status (6)

Country Link
US (1) US3689992A (de)
CH (1) CH449777A (de)
DE (3) DE1439712A1 (de)
FR (1) FR1453410A (de)
GB (2) GB1124627A (de)
SE (1) SE337871B (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0539311A2 (de) * 1991-10-23 1993-04-28 International Business Machines Corporation Dielektrische Isolation von Silizium-Inseln mittels begrabener Luft
WO1994022167A1 (en) * 1993-03-17 1994-09-29 British Technology Group Limited Semiconductor structure, and method of manufacturing same
WO1995024737A1 (en) * 1994-03-07 1995-09-14 National Semiconductor Corporation Apparatus and method for achieving mechanical and thermal isolation of portions of integrated monolithic circuits
WO1999059203A1 (en) * 1998-05-08 1999-11-18 Infineon Technologies Ag Substrate and method for manufacturing the same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3815223A (en) * 1971-02-08 1974-06-11 Signetics Corp Method for making semiconductor structure with dielectric and air isolation
US3786560A (en) * 1972-03-20 1974-01-22 J Cunningham Electrical isolation of circuit components of integrated circuits
US3883948A (en) * 1974-01-02 1975-05-20 Signetics Corp Semiconductor structure and method
JPS589584B2 (ja) * 1974-01-11 1983-02-22 株式会社日立製作所 ハンドウタイソウチ
US4106050A (en) * 1976-09-02 1978-08-08 International Business Machines Corporation Integrated circuit structure with fully enclosed air isolation
US4169000A (en) * 1976-09-02 1979-09-25 International Business Machines Corporation Method of forming an integrated circuit structure with fully-enclosed air isolation
US4860081A (en) * 1984-06-28 1989-08-22 Gte Laboratories Incorporated Semiconductor integrated circuit structure with insulative partitions
US4987101A (en) * 1988-12-16 1991-01-22 International Business Machines Corporation Method for providing improved insulation in VLSI and ULSI circuits
US5070026A (en) * 1989-06-26 1991-12-03 Spire Corporation Process of making a ferroelectric electronic component and product
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
US5324683A (en) * 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
US5750415A (en) * 1994-05-27 1998-05-12 Texas Instruments Incorporated Low dielectric constant layers via immiscible sol-gel processing
US6211057B1 (en) 1999-09-03 2001-04-03 Taiwan Semiconductor Manufacturing Company Method for manufacturing arch air gap in multilevel interconnection
KR100841141B1 (ko) * 2000-09-21 2008-06-24 캠브리지 세미컨덕터 리미티드 반도체 장치 및 반도체 장치의 형성 방법
GB2371922B (en) * 2000-09-21 2004-12-15 Cambridge Semiconductor Ltd Semiconductor device and method of forming a semiconductor device
WO2006024857A1 (en) * 2004-09-03 2006-03-09 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
FR2947949B1 (fr) 2009-07-08 2012-03-02 Centre Nat Rech Scient Module electronique de puissance
US8853816B2 (en) 2012-12-05 2014-10-07 Nxp B.V. Integrated circuits separated by through-wafer trench isolation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3079254A (en) * 1959-01-26 1963-02-26 George W Crowley Photographic fabrication of semiconductor devices
US3158788A (en) * 1960-08-15 1964-11-24 Fairchild Camera Instr Co Solid-state circuitry having discrete regions of semi-conductor material isolated by an insulating material
US3290753A (en) * 1963-08-19 1966-12-13 Bell Telephone Labor Inc Method of making semiconductor integrated circuit elements
US3307239A (en) * 1964-02-18 1967-03-07 Bell Telephone Labor Inc Method of making integrated semiconductor devices

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0539311A2 (de) * 1991-10-23 1993-04-28 International Business Machines Corporation Dielektrische Isolation von Silizium-Inseln mittels begrabener Luft
EP0539311A3 (en) * 1991-10-23 1993-11-24 Ibm Buried air dielectric isolation of silicon islands
WO1994022167A1 (en) * 1993-03-17 1994-09-29 British Technology Group Limited Semiconductor structure, and method of manufacturing same
GB2290661A (en) * 1993-03-17 1996-01-03 British Tech Group Semiconductor structure, and method of manufacturing same
GB2290661B (en) * 1993-03-17 1997-05-14 British Tech Group Semiconductor structure, and method of manufacturing same
WO1995024737A1 (en) * 1994-03-07 1995-09-14 National Semiconductor Corporation Apparatus and method for achieving mechanical and thermal isolation of portions of integrated monolithic circuits
WO1999059203A1 (en) * 1998-05-08 1999-11-18 Infineon Technologies Ag Substrate and method for manufacturing the same
US6432792B1 (en) 1998-05-08 2002-08-13 Infineon Technologies Ag Substrate and method for manufacturing the same

Also Published As

Publication number Publication date
DE1439741C3 (de) 1975-08-21
DE1439741A1 (de) 1969-09-04
CH449777A (de) 1968-01-15
DE1439728A1 (de) 1969-11-06
US3689992A (en) 1972-09-12
GB1124628A (en) 1968-08-21
FR1453410A (fr) 1966-06-03
SE337871B (de) 1971-08-23
DE1439741B2 (de) 1975-01-09
GB1124627A (en) 1968-08-21

Similar Documents

Publication Publication Date Title
DE1439712A1 (de) Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis
DE1514818C3 (de)
DE1764281C3 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3334624C2 (de)
DE1614283B2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE112017007907T5 (de) Halbleiterbauelement
DE1564191B2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen
DE4130555A1 (de) Halbleitervorrichtung mit hoher durchbruchsspannung und geringem widerstand, sowie herstellungsverfahren
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2328090A1 (de) Halbleiterkondensator mit grosser kapazitaet und verfahren zu seiner herstellung
DE1924712C3 (de) Integrierter Dünnschicht-Abblockbzw. Entkopplungskondensator für monolithische Schaltungen und Verfahren zu seiner Herstellung
DE2353348A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE2409910B2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3230569A1 (de) Verfahren zur herstellung eines vertikalkanaltransistors
DE1589918B2 (de) Verfahren zum Herstellen integrierter Halbleiterschaltungen
DE1965408C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE1274243B (de) Verfahren zur herstellung einer tunneldiode
DE2209534A1 (de) Micro-Alloy-Epitaxie-Varactor und Verfahren zu dessen Herstellung
DE2133977C3 (de) Halbleiterbauelement
DE2104806A1 (de) Halbleiter-Einrichtung und Verfahren zu ihrer Herstellung
DE1564958A1 (de) Verfahren zur Herstellung einer integrierten Schaltung mit einem hochohmigen,einkristallinen Galliumarsenidsubstrat
DE1091672B (de) Diffusionsverfahren zur Herstellung einer Halbleiteranordnung
DE2104776A1 (de) Halbleitervorrichtung mit einem Halb leiterbauelement in einer isolierten Halb leiterzone

Legal Events

Date Code Title Description
SH Request for examination between 03.10.1968 and 22.04.1971