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DE112005001296B4 - Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand Download PDF

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DE112005001296B4
DE112005001296B4 DE112005001296T DE112005001296T DE112005001296B4 DE 112005001296 B4 DE112005001296 B4 DE 112005001296B4 DE 112005001296 T DE112005001296 T DE 112005001296T DE 112005001296 T DE112005001296 T DE 112005001296T DE 112005001296 B4 DE112005001296 B4 DE 112005001296B4
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conductive
conductive body
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DE112005001296T
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Sven Fuchs
Mark Pavier
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Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
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Publication date
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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterrohchip (10) mit einer ersten Elektrode (12) und einer zweiten Elektrode (16) aufweist, wobei die zweite Elektrode auf einer der ersten Elektrode entgegengesetzten Oberfläche angeordnet ist, und mit einer inneren Oberfläche eines leitfähigen Clips (28) elektrisch und mechanisch verbunden ist, wobei der Clip mit einem Substrat oder einer Anschlussfassung verbunden ist, wobei das Verfahren aufweist: Bilden eines leitfähigen Körpers (20) aus dem zweiten Material über einer Oberfläche der ersten Elektrode (12), wobei die erste Elektrode (12) ein erstes leitfähiges Material umfasst und der leitfähige Körper (20) ein zweites leitfähiges Material umfasst, welches einen Widerstand aufweist, der niedriger als der des ersten Materials ist und wobei sich der leitfähige Körper in elektrischem Kontakt mit der ersten Elektrode (12) über die gesamte Kontakoberfläche befindet; dadurch gekennzeichnet, dass für das Erreichen eines gewünschten Widerstands des Halbleiterbauteils der leitfähige Körper (20) den gesamten...

Description

  • HINTERGRUND DER ERFINDUNG
  • Neueste Fortschritte in Siliziumzellentechnologien haben den RA von, zum Beispiel einer 30 V Vorrichtung von 50 auf 14 mOhm-mm2 reduziert. Fortschritte in der Halbleitervorrichtungstechnologie werden wahrscheinlich den RA weiterhin reduzieren. Wenn dieser Trend anhält, kann erwartet werden, dass eine aktive Fläche von ungefähr 10 mm2 einen Rdson von 630 μOhm bis 240 μOhm hat, abhängig von dem Herstellungsprozess.
  • Wenn Halbleitervorrichtungstechnologien in der Lage sind, diese Zielspezifikationen zu erfüllen, werden sich Baugruppentechnologien signifikant verbessern müssen. Die Einführung der DirectFET®-Technologie hat eine signifikante Reduktion in dem Rohchip(engl. die)-freien Baugruppenwiderstand ermöglicht, verglichen mit konventionellen 8-Anschluss SOIC Leistungsbaugruppen. Eine DirectFET®-Baugruppe (vertrieben durch den Rechtsnachfolger der vorliegenden Anmeldung) ist, ein einfachen Worten, eine Halbleiterbaugruppe, welche eine leitende Dose, und einen Halbleiterrohchip, welcher in der Dose angeordnet und mit einer inneren Oberfläche der Dose elektrisch und mechanisch verbunden ist, enthält. Das US Patent Nr. 6,624,522 zeigt ein Beispiel einer solchen Baugruppe (engl. pack). Unter Verwendung des Baugruppenkonzepts, welches in einer DirectFET®-Baugruppe verkörpert ist, ist ein Baugruppenwiderstand, ohne Deckmetallwiderstand (der Widerstand, welcher der Leistungselektrode, beispielsweise einer Source-Elektrode, des Halbleiterrohchips zugeordnet ist, welche durch Lot, leitendes Epoxid oder dergleichen mit einem leitenden Feld eines Substrates, wie beispielsweise einer Leiterplatte, direkt verbunden ist) nun unter 100 μOhm. Wenn man jedoch den Deckmetallwiderstand berücksichtigt, wird dieser etwas angehoben, auf zwischen 0,2 und 0,7 mOhm, abhängig von dem verwendeten Modell. Zum Beispiel wurde durch Modellierung gefunden, dass die Deckmetallisierung Strompfade mit bis zu 0,66 mOhm Widerstand enthalten kann. Es ist daher wünschenswert, den Widerstand des Deckmetalls des Halbleiterrohchips zu reduzieren, um den Gesamtwiderstand der Baugruppe, wie zum Beispiel einer DirectFET®-Baugruppe zu verbessern.
  • Das Dokument US 5 468 984 A betrifft lateral doppelt diffundierte MOS-Bauteile (LDMOS). LDMOS-Bauteile sind so aufgebaut, dass sie eine Mehrzahl lateraler Diffusionen aufweisen, die dann miteinander gekoppelt werden, um ein einziges Bauteil mit einer hohen Stromkapazität zu erhalten. Es werden Metallisierungsstrategien mit einer einzelnen Ebene oder mit zwei Ebenen verwendet, um die Verbindungen zwischen den verschiedenen Diffusionen herzustellen, um dadurch die für Leistungsschaltkreise benötigten großen Bauteile zu fertigen. Da die Metallbahnen relativ lang sind, treten Unregelmäßigkeiten in der Stromverteilung über die Bauteile hinweg auf. In einem weiteren Schritt treten auch ungewünschte Veränderungen in der Vorspannung im Verlauf der Metallbahnen auf. Dies bedeutet, dass unterschiedliche Bereiche des Bauteils auf unterschiedlichen Potentialen liegen. Es wird vorgeschlagen, eine dritte Metallisierungsebene vorzusehen, die entweder die gesamte darunterliegenden zweite Metallisierungsebene bedeckt oder senkrecht zur darunterliegenden zweiten Ebene als Bus fungierend mehrere Elektroden verbindet.
  • Gemäß einem Aspekt der vorliegenden Erfindung ist der elektrische Widerstand einer Leistungselektrode einer Halbleitervorrichtung reduziert durch Bilden eines dicken und hochgradig leitfähigen Metalls, wie beispielsweise Kupfer, auf das Deckmetall. Folglich enthält eine Vorrichtung gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung einen Halbleiterrohchip, welcher auf einer Oberfläche eine Elektrode aufweist, wobei die Elektrode, welche elektrisch und mechanisch mit dem Rohchip verbunden ist, aus einem ersten leitfähigen Material besteht, und einen leitenden Körper aufweist, wobei der leitende Körper aus einem zweiten Material besteht, welches einen Widerstand aufweist, der geringer ist als der des ersten leitenden Materials.
  • In einer Ausführungsform kann eine Barriereschicht zwischen dem leitenden Körper und der Elektrode angeordnet sein.
  • Andere Merkmale und Vorteile der vorliegenden Erfindung werden ersichtlich von der nachfolgenden Beschreibung der Erfindung, welche sich auf die beiliegenden Zeichnungen bezieht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 veranschaulicht eine Draufsicht eines Halbleiterrohchips gemäß dem Stand der Technik von oben.
  • 2 zeigt eine Draufsicht einer Halbleitervorrichtung gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung von oben.
  • 3 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung entlang einer Linie 3-3 und gesehen in der Richtung der Pfeile.
  • 4 zeigt eine Draufsicht einer Halbleitervorrichtung gemäß der vorliegenden Erfindung mit einer darauf gebildeten Passivierungsschicht von oben.
  • 5 zeigt eine Querschnittsansicht der in 4 dargestellten Vorrichtung entlang der Linie 5-5 und gesehen in der Richtung der Pfeile.
  • 6 zeigt eine perspektivische Ansicht einer Baugruppe, welcher eine Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält, von oben.
  • 7 zeigt eine perspektivische Ansicht eines Packs, welcher eine Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält, von unten.
  • 8 veranschaulicht eine Querschnittsansicht der in 7 dargestellten Baugruppe entlang der Linie 8-8 und gesehen in der Richtung der Pfeile.
  • 9–17 veranschaulichen die Schritte der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 18 zeigt eine Zusammenfassung eines Prozesses zur Herstellung einer Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 19 zeigt den Effekt der Dicke eines leitfähigen Körpers auf die Reduzierung des elektrischen Widerstandes in einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
  • 20A veranschaulicht die Draufsicht von oben auf ein Beispiel der vorliegenden Erfindung, in welchem der leitfähige Körper, welcher den geringeren Widerstand aufweist, die gesamte Oberfläche der Elektroden einer Halbleitervorrichtung bedeckt.
  • 20B veranschaulicht die Draufsicht von oben auf ein Beispiel der vorliegenden Erfindung, in welchem der leitfähige Körper, welcher den geringeren Widerstand aufweist, nicht die gesamten, sondern einen wesentlichen Teil der Elektroden einer Halbleitervorrichtung bedeckt.
  • 20C veranschaulicht die Draufsicht von oben auf ein Beispiel der vorliegenden Erfindung, in welchem der leitfähige Körper, welcher den geringeren Widerstand aufweist, nicht die gesamten, sondern einen geringeren Teil (weniger als der durch 20B gezeigte) der gesamten Oberfläche der Elektroden einer Halbleitervorrichtung bedeckt.
  • 21 veranschaulicht grafisch den Effekt einer Struktur des leitfähigen Körpers auf die Reduzierung des elektrischen Widerstands.
  • DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
  • Bezug nehmend auf 1 enthält eine Halbleitervorrichtung, wie zum Beispiel ein Leistungs-MOSFET, gemäß dem Stand der Technik einen Halbleiterkörper 10, mindestens eine Leistungselektrode 12 (d. h. eine Source-Elektrode), und eine Steuerelektrode (d. h. Gate-Elektrode) 14. Die in 1 dargestellte Vorrichtung ist eine Vertikalleitungstyp-Leistungsvorrichtung und enthält eine zweite Leistungselektrode (d. h. Drain-Elektrode) (nicht dargestellt) auf einer Oberfläche des Halbleiterkörpers 10 entgegengesetzt den ersten Leistungselektroden 12.
  • Die Elektroden einer Leistungsvorrichtung sind gewöhnlich aus Al oder AlSi gebildet.
  • Als nächstes Bezug nehmend auf 2 und 3 enthält eine Halbleitervorrichtung gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung einen Halbleiterkörper 10, mindestens eine erste Leistungselektrode 12 und eine Steuerelektrode 14. Speziell Bezug nehmend auf 3 enthält eine Vorrichtung gemäß der vorliegenden Erfindung vorzugsweise eine zweite Leistungselektrode 16, welche entgegengesetzt auf dem Halbleiterkörper, entgegengesetzt zur Leistungselektrode 12 angeordnet ist. Eine Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung ist ein Vertikalleitungstyp-Leistungs-MOSFET in welchem die erste Leistungselektrode 12 die Source-Elektrode, die zweite Leistungselektrode 16 die Drain-Elektrode und die Steuerelektrode 14 die Gate-Elektrode ist. Es sollte beachtet werden, dass, obwohl 2 zwei erste Leistungselektroden 12 zeigt, die vorliegende Erfindung nicht zwei erste Leistungselektroden erfordert. Weiterhin sollte beachtet werden, dass, obwohl die bevorzugte Ausführungsform ein Leistungs-MOSFET ist, die vorliegende Erfindung vollständig auf andere Halbleitervorrichtungen einschließlich IGBT's, Leistungsdioden, Triacs und Leistungsbipolartransistoren und dergleichen anwendbar ist.
  • Nun speziell auf 3 Bezug nehmend enthält eine Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung eine Barriereschicht 18, welche auf einer ersten Leistungselektrode 12 angeordnet und mit dieser elektrisch verbunden ist, und einen leitfähigen Körper 20, welcher auf der Barriereschicht 18 angeordnet und mit dieser elektrisch verbunden ist. Der leitfähige Körper 20 ist vorzugsweise aus Kupfer gebildet, kann jedoch aus jedem Material mit geringerem Widerstand als der der ersten Leistungselektrode 12 hergestellt sein. Die Barriereschicht ist vorzugsweise aus Titan (Ti) gebildet und dient dazu, a) eine Kontamination der ersten Leistungselektrode 12 mit Kupfer durch Diffusion zu behindern und idealerweise zu verhindern, und, b) eine gute Adhäsion des Kupferkörpers 20 an die erste Leistungselektrode 12 zu gewährleisten. In der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Titanbarriereschicht 18 ungefähr 20 Nanometer dick. Die Dicke des Kupferkörpers 20 kann gewählt werden, um den gewünschten Widerstand zu erreichen, und ist vorzugsweise zwischen 10 μm bis 20 μm. Es wird jedoch geglaubt, dass es in einem Prozess gemäß der vorliegenden Erfindung möglich sein kann, Kupferkörper 20 bis zu 100 μm dick, und möglicherweise dicker, zu erreichen. Es sollte auch beachtet werden, dass die Barriereschicht eliminiert werden kann, wenn der leitfähige Körper 20 aus einem solchen Material gefertigt ist, welches a) gut an der ersten Leistungselektrode 12 haftet und b) nicht in die erste Leistungselektrode 12 diffundiert oder die Funktionalität des Halbleiterrohchips auf andere Weise schädigt.
  • Eine Vorrichtung gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung ist für eine Montage des Flip-Chip-Typs ausgebildet. Genauer ist der Kupferkörper 20 auf jeder Elektrode mit einem lötbaren Körper 22 ausgestattet, welcher es dem Kupferkörper 20 ermöglicht, mit einem leitfähigen Feld elektrisch und mechanisch direkt verbindbar zu werden durch einen leitenden Klebstoff wie Lot, oder ein leitfähiges Epoxid, wie zum Beispiel ein silberbeladenes Epoxid.
  • Beispiele von geeigneten lötbaren Körpern 22 umfassen eine Nickelschicht (ungefähr 2 Mikrometer dick) über dem Kupferkörper 20 und eine über der Nickelschicht gebildete Blei-Zinn-Schicht (z.B. ungefähr ein Mikrometer dick), einen Bimetallstapel wie zum Beispiel NiAg oder NiAu. Im letzteren Fall, wird Au als ein Grat deponiert.
  • Es sollte beachtet werden, dass in der bevorzugten Ausführungsform beide Leistungselektroden 12 und die Steuerelektrode 14 eine Barriereschicht 18, einen Kupferkörper 20 und optional einen lötbaren Körper 22 zum Erleichtern der Flip-Chip-Montage umfassen.
  • Als nächstes Bezug nehmend auf die 4 und 5 kann eine Vorrichtung gemäß der vorliegenden Erfindung einen Passivierungskörper 24 (veranschaulicht durch die schrägen Linien in 4) umfassen. Der Passivierungskörper 24 umfasst mindesten eine Öffnung 26, um einen betreffenden lötbaren Körper 22 freizulegen, wobei ein leitfähiger Klebstoff den freigelegten lötbaren Körper am Grund von jeder Öffnung in dem Passivierungskörper 24 erreichen kann.
  • Der Passivierungskörper 24 ist vorzugsweise aus einem geeigneten Epoxid gebildet, das auch als Lötabdeckung dienen kann. Als ein Ergebnis kann Lot oder jeder andere leitfähige Klebstoff am Wandern und Kurzschließen der ersten Leistungselektrode 12 mit der Steuerelektrode 14 gehindert werden, wenn die Vorrichtung Flip-Chip-montiert wird.
  • Als nächstes Bezug nehmend auf die 6, 7 und 8 ist eine Vorrichtung gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung in einer leitfähigen Dose 28 oder einem anderen leitfähigen Clip angeordnet sein, entsprechend den offenbarten Konzepten in dem Patent US Patent Nr. 6 624 522 B2 , welches dem Rechtsnachfolger der vorliegenden Erfindung übertragen wurde, und dessen Offenbarung hierin durch Bezugnahme eingeschlossen wird.
  • Genauer Bezug nehmend auf 8 ist die zweite Leistungselektrode 16 elektrisch und mechanisch an einer inneren Oberfläche der Dose 28 durch eine Schicht von leitfähigem Klebstoff 30, wie zum Beispiel Lot oder leitfähigem Epoxid befestigt. Dadurch kann die leitfähige Dose 28, die vorzugsweise aus Kupfer oder einer Kupferlegierung gebildet ist, als ein elektrischer Anschluss für die zweite Leistungselektrode 16 denen. Genauer umfasst die Dose 28 Verbindungsoberflächen 32, jede für eine externe elektrische Verbindung (durch einen leitfähigen Klebstoff wie zum Beispiel Lot oder leitfähiges Epoxid) mit einem entsprechenden leitfähigen Feld 34 auf einem Substrat 36, wie zum Beispiel einer Leiterplatte. Zusätzlich ist die Steuerelektrode 14 und jede erste Leistungselektrode 12 (zur Klarheit nur eine dargestellt) verfügbar für eine direkte elektrische Verbindung mit einem entsprechenden leitfähigen Feld 34 durch einen leitfähigen Klebstoff wie zum Beispiel Lot oder leitfähiges Epoxid, da jede einen lötbaren Körper 22 darüber angeordnet hat.
  • Alternativ kann die zweite Elektrode 16 einer Vorrichtung gemäß der vorliegenden Erfindung elektrisch und mechanisch durch einen leitfähigen Klebstoff wie zum Beispiel Lot oder leitfähiges Epoxid mit dem leitfähigen Feld einer Anschlussfassung oder eines Substrats wie zum Beispiel einer Leiterplatte verbunden sein.
  • Ausführungsformen des Verfahrens zum Herstellen einer Halbleitervorrichtung mit reduziertem Kontaktwiderstand gemäß der vorliegenden Erfindung werden nachfolgend beschrieben.
  • Zuerst Bezug nehmend auf 9 wird ein Halbleiterwafer 102 vorbereitet um eine Vielzahl von Halbleiterrohchips zu haben von denen jeder mindestens eine Leistungselektrode 100 aufweist. Die Leistungselektrode 100 kann die erste Leistungselektrode 12 sein, wie in der bevorzugten Ausführungsform ersichtlich. Auch kann jeder Rohchip eine Steuerelektrode 104 umfassen, wie zum Beispiel die Steuerelektrode 14 wie oben beschrieben, die gleichzeitig mit der Leistungselektrode 100 prozessiert wird.
  • Als nächstes Bezug nehmend auf 10 wird eine Deckbarriereschicht 106 über eine Fläche des Wafers 102 gebildet, welche die Elektroden 100, 104 sowie die Flächen des Wafers 102 zwischen den Elektroden abdeckt. Die Barriereschicht 106 ist vorzugsweise aus Titan gebildet und kann ungefähr 20 Nanometer dick sein. Titan kann gesputtert (kathodenzerstäubt) werden. Andere geeignete Materialien zur Bildung der Deckbarriereschicht 106 umfassen Tantal oder Titan-Wolfram.
  • Danach wird eine Deckkupferkeimschicht 108 auf der Barriereschicht 106 gebildet, wie in 11 ersichtlich. Die Deckkupferkeimschicht 108 kann ungefähr 200 Nanometer dick sein und kann ebenfalls aufgesputtert sein. Alternativ kann die Deckkupferkeimschicht 108 durch stromlose Plattierung plattiert werden. Die Deckkupferkeimschicht 108 bildet einen Niedrigwiderstandspfad für den Plattierstrom und dient als eine Plattierelektrode.
  • Danach wird eine Fotolackschicht 110 über der Deckkupferkeimschicht 108 gebildet, wie in 12 ersichtlich. In einer Ausführungsform wurde ein lieferbarer flüssiger BPR 100 Fotolack verwendet, um die Fotolackschicht 110 zu bilden. Dieses Material ist erhältlich von Rohm and Haas electronic materials, Marlborough, MA, und wurde ausgewählt, da es geeignet ist, eine Schicht bis zu 100 μm in einer einzigen Anwendung zu bilden. Der Fotolack 110 wird dann strukturiert durch konventionelle Fotolitographie, um Öffnungen 112 zu umfassen, von denen jede einen Teil der Deckkupferkeimschicht 108 über jeder Elektrode 100 oder 104 freilegt, wie in 13 ersichtlich.
  • Die Fotolackaufbringung, Kantenwulstentfernung und Vorhärten kann auf einem Schleuderbeschichtungsbahnsystem abgeschlossen werden. Der Fotolack wird dann in einem Maskenausrichter oder einem ähnlichen Fotowerkzeug belichtet. Das belichtete Fotolackmaterial wird dann in einer geeigneten Entwicklerlösung entwickelt. Wenn erforderlich, kann eine Nachentwicklungsheizstufe bei erhöhter Temperatur durchgeführt werden. Das Folgende ist ein Beispiel eines Prozesses für die Aufbringung eines Fotolacks:
    • 1. Vorreinigen: Isopropylalkohol (IpA) 30 Sekunden bei 50 U/min gefolgt von Stickstoff 2 Min. bei 500 U/min.
    • 2. Abgeben: 5,5 ml von BPR 100 abgegeben innerhalb von 20 Sekunden auf einen Wafer, der bei 50 U/min rotiert.
    • 3. Verteilungszyklus: Hochlaufen auf 500 U/min mit 100 U/min/Sek. Beschleunigung, gefolgt von 10 Sek. Rotieren.
    • 4. Rotierzyklus: Hochlaufen auf 1000 U/min (100 U/min/Sek. Beschleunigung) gefolgt von 30 Sek. Rotieren.
    • 5. Trockenzyklus: 30 Sek. bei 300 U/min
    • 6. Kantenwulstentfernung: IPA um Fotolack von 2 mm Umfang zu entfernen.
    • 7. Sanftes Heizen (Soft bake): 3 Min. 65°C in einem Konvektionsofen hochgefahren auf 90°C, um für 30 Min. zu härten.
    • 8. Belichtung: Beschichtete Wafer werden für 3 Min. UV-Licht bei 5 mJ ausgesetzt.
    • 9. Nachheizen: 10 Min. bei 110°C.
    • 10. Entwicklung: Fotolack wurde entwickelt unter Verwendung von BPR Entwickler; das Bad wurde aus 96% v/v entionisiertem Wasser und 4% v/v Entwickler hergestellt.
    • 11. Abschließendes Spülen und Trocknen: Mit entionisiertem Wasser gefolgt von Stickstoff auf dem Schleuderbeschichter.
  • Während der Fotolackentwicklung kann restliches Fotolackmaterial in geöffneten Öffnungen verbleiben. Um eine gleichförmige Plattierung in diese Öffnungen zu ermöglichen, sollte der restliche Fotolack entfernt werden. Dies wird durchgeführt vorzugsweise unter Verwendung eines Sauerstoffplasma-Reinigungsprozesses (die Wafer werden mit O2 bombardiert).
  • Danach, wie in 14 dargestellt, wird ein elektrischer Kontakt 113 und eine Siegelklammer 114 auf die Kanten des Wafers 102 aufgebracht. Der elektrische Kontakt 113 und die Siegelklammer 114 sind vorgesehen, um eine Spannung an die Elektroden 100, 104 anzulegen, um den Elektroplattierungsprozess zu vereinfachen, wie später beschrieben.
  • Danach wird der Wafer 102 in eine Elektroplattierlösung eingetaucht und die geeignete Spannung wird an den elektrischen Kontakt 113 angelegt, wobei ein Kupferkörper 20 in jeder Öffnung 112 auf der exponierten Kupferkeimschicht 108 gewachsen wird. Auch ein lötbarer Körper 22 wir über jeden einzelnen Kupferkörper gebildet, wie in 15 ersichtlich.
  • Zum Beispiel kann dem folgenden Verfahren gefolgt werden, um den Elektroplattierungsschritt durchzuführen:
    • 1. Anbringen des Wafers auf einer Spannvorrichtung. Die Spannvorrichtung ist eine mechanische Befestigungsvorrichtung, die auch elektrischen Kontakt liefert.
    • 2. Lecktesten, um dichte Abdichtung sicherzustellen.
    • 3. Benetzen des Wafers.
    • 4. Entfernen einer Oxidschicht auf dem Kupfer mit 10%-iger Schwefelsäure.
    • 5. Spülen mit entionisiertem Wasser.
    • 6. Trocknen mit Stickstoff.
    • 7. Kupferplattieren in einer kommerziellen Kupferplattierlösung. Die Lösung kann bewegt werden. In bestimmten Systemen wird der Wafer rotiert um die Abscheidung zu unterstützen.
    • 8. Spülen mit entionisiertem Wasser.
    • 9. Trocknen mit Stickstoff.
    • 10. Nickelplattieren in einer kommerziellen Nickelplattierlösung.
    • 11. Spülen mit entionisiertem Wasser.
    • 12. Trocknen mit Stickstoff.
    • 13. SnPb-plattieren in kommerziellem Plattierbad.
    • 14. Spülen mit entionisiertem Wasser.
    • 15. Trocknen mit Stickstoff.
  • In einem typischen Elektroplattierprozess bildet die Oberfläche, die elektroplattiert werden soll, die Kathode und wird in einer Plattierlösung untergetaucht. Jeder Hersteller kann seine eigene Plattierlösung anbieten. Hersteller dieser Materialien umfassen Atotech, MacDermid, Rohm and Haas und Cookson Electronics. Die Plattierlösung kann jede der folgenden sein:
    • 1. Basisch – mehrere Modifikationen von Cyaniden und Nicht-Cyaniden.
    • 2. Mild basisch – Pyrophosphate
    • 3. Sauer – Sulfate und Fluorobate
  • Typischer ist die Plattierlösung säurebasiert. Ein Beispiel von solch einer Plattierlösung kann die folgenden Materialien umfassen:
    • 1. H2SO4 trägt zu der Gesamtlösungsleitfähigkeit, reduzierter Anoden- und Kathodenpolarisation bei (z. B. 60 g/l)
    • 2. CuSO4-Medium zum Plattieren (z. B. 200 g/l)
    • 3. HCL, welche die Korrosion der Anode unterstützt (z. B. ppm Niveau).
    • 4. Glanzbildner/Kornfeiner
    • 5. Carrier/Polarisator, welcher die Kristallabscheidung und -organisation unterstützt.
    • 6. Nivellierer, welcher die Kristallabscheidung und -organisation unterstützt.
  • Die letzten drei Inhaltsstoffe sind typischerweise organische Materialien. Während der Plattierung treten die folgenden chemischen Reaktionen an jeder Elektrode auf:
    • 7. An der Anode (+Ve geladen): Oxidation des Kupfers Cu → Cu2+ + 2e–
    • 8. An der Kathode/Wafer (–Ve geladen): Reduktion von Kupfer Cu2+ + 2e– → Cu
  • Als eine Daumenregel und von Faradays Gesetzen sind gewöhnlich 2 × 96.485 Coulomb Ladung erforderlich, um ein Mol Kupfer aus Kupfer(II)ionen (Cu2+) zu erzeugen. Die Plattierungsrate ist durch den Strom bestimmt, mit welchem die Elektroden beaufschlagt werden, und kann bestimmt werden unter Verwendung der Beziehung Q = Strom (I) × Zeit (t) in Verbindung mit Faradays Gesetz.
  • Als nächstes wird der restliche Fotolack 110 entfernt, wie in 16 ersichtlich. Danach wird jedes Kupferkeimmaterial 108 und Barrierematerial 106, welches nicht unter den Kupferkörpern 20 ist, entfernt, um die in 17 dargestellte Struktur zu erhalten.
  • Zum Beispiel kann das folgende Verfahren durchgeführt werden:
    • 1. Ablösen des restlichen Fotolackes mit Ablöser mit BPR Ablöser
    • 2. Kupfer ätzen mit Kupferätzmittel. Sowohl basische als auch saure Chemicalien sind geeignet zum Kupferätzen. Zwei der üblichsten Ätzchemicalien sind Ammoniakhaltiges Ätzmittel und Kupferchloridätzmittel.
    • 3. Spülen mit entionisiertem Wasser.
    • 4. Trocknen mit Stickstoff.
    • 5. Titan ätzen mit Titanätzmittel, zum Beispiel Wasserstoffperoxid oder verdünnte hydrofluorige Säure.
    • 6. Spülen mit entionisiertem Wasser.
    • 7. Trocknen mit Stickstoff.
    • 8. Herausnehmen des Wafers aus der Spannvorrichtung.
  • Der Wafer kann dann gemäß jedem bekannten Verfahren prozessiert werden, um eine Vorrichtung gemäß der vorliegenden Erfindung zu erhalten. Zum Beispiel wird rückseitiges Metall aufgebracht, um die zweite Leistungselektrode zu bilden und die Passivierung 24 wird aufgebracht und strukturiert, um eine Vielzahl von Vorrichtung wie oben beschrieben zu erhalten.
  • Zum Beispiel kann der Wafer durch ein Siebdruckverfahren passiviert werden. Das Passivierungsmaterial ist vorzugsweise ein wässrig entwickelndes, flüssiges fotoabbildbares Polymer. Das Folgende ist ein Beispiel eines Verfahrens, welchem für die Aufbringung der Passivierung gefolgt werden kann:
    • 1. Mischen des Passivierungsmaterials: 100 Teile Pastenteil zu 19 Teile Härter an Gewicht.
    • 2. Siebdrucken der Mischung
    • 3. Hefttrocken im Konvektionsofen bei 80°C für 20 Minuten.
    • 4. Belichten der Passivierung für 25 Sekunden bei 5 mJ.
    • 5. Entwickeln der Passivierung.
    • 6. Anwenden der Endhärtung für 60 Minuten bei 150°C in einem Konvektionsofen.
  • Es sollte beachtet werden, dass in einigen Fällen der Wafer krumm werden kann. Dies beruht auf hohen Spannungen, die durch die Rekristallisation der feinen Kornstruktur des elektroplattierten Kupfers verursacht werden.
  • Danach wird der Wafer 102 gewürfelt (engl. diced), um einzelne Halbleitervorrichtungen zu erhalten, welche in einer leitfähigen Dose 28 aufgenommen werden, wie oben beschrieben.
  • Um den Würfelungsschritt (engl. dicing step) auszuführen, kann es bevorzugt sein, einen zwei-Schritt-Schneideprozess zu verwenden. Der erste Schnitt sollte mit einer Klinge durchgeführt werden, die speziell zum Kupferschneiden ausgebildet ist, gefolgt von einer Standardklinge, geeignet zum Schneiden eines Halbleiterrohchips bei einer Standardgeschwindigkeit. Obwohl der Wafer ohne jedes Kupfer in der Waferstraße hergestellt werden kann, kann das Kupferschneiden notwendig sein, um das restliche Kupfer, welches auf dem Umfang des Waferkontaktringes vorhanden ist, zu durchdringen. Die Kupferdeposition kann vermieden werden durch richtiges Auslegen des Umfangsplattierungskontaktes so dass er in die Plattierungsspannvorrichtungsdichtung passt und dadurch Vermeiden des Kupferwürfelschrittes. Die Neugestaltung kann auch helfen, eine Waferkrümmung zu reduzieren, da das abgeschiedene Kupfer auf dem Kontaktring einer der Hauptbeitragenden zu der Spannung in dem Wafer sein kann.
  • 18 fasst einen Prozess zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung zusammen.
  • Es sollte beachtet werden, dass jedes von der Kupferkeimschicht zurückgelassene Material sich mit dem elektroplattierten Kupferkörper 20 vereinigt. Folglich wird eine Vorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung einen Kupferkörper 20, welcher über einer Barriereschicht 18 gebildet ist, enthalten.
  • Alternativ können Kupferkörper auf einen MOSFET-Rohchip angewandt werden unter Verwendung von Keimschicht-Deposition, Elektroplattieren, Photolack, Kupfer ätzen/ablösen oder alternativ durch Leiterbildplattieren. In dem alternativen Prozess wird der Fotolack nach dem Elektroplattieren aufgebracht. Jedoch wird das Aufbringen des Fotolackes vor dem Elektroplattieren bevorzugt, da dadurch nur minimales Kupfer ätzen erforderlich ist und oft engere Toleranzen auf den dicken Kupferfilmen erreichbar sind.
  • Der Metalloberflächenzustand, der auf der oberen Oberfläche des Kupfers erforderlich ist, ist bestimmt durch die geforderte Verbindung zwischen dem Rohchip und der Baugruppe oder dem Rohchip und der Leiterplatte. Für lötbare Kontakte zu einer Kupferoberfläche ist typischerweise eine Nickelbarriere gefolgt von einer dünnen Goldschicht erforderlich. Die Nickelschicht verhindert die Bildung von Intermetallischen, während das Gold eine Nickeloxidation verhindert und eine lötbare Oberfläche bereitstellt. Eine typische empfohlene Nickeldicke ist im Bereich von 4 bis 8 μm.
  • Es sollte auch beachtet werden, dass ein Kupferkörper 20 nicht die gesamte Oberfläche der Elektrode bedecken muss, über welcher er sich befindet. Vielmehr soll die Oberfläche, welche von einem Kupferkörper bedeckt ist, variiert werden, um die gewünschte Reduktion des Widerstandes der Vorrichtung zu erzielen.
  • Bezug nehmend auf die 20A–20C, welche eine erste Struktur, eine zweite Struktur beziehungsweise eine dritte Struktur für Kupferkörper 20 zeigen, wurde durch Experimentieren beobachtet, dass Strukturänderungen den erzielten Widerstand beeinflussen können.
  • Relativ einfache Modelle basierend auf der Verwendung der Beziehung R = ρ L/A zeigen, dass ein Deckmetallwiderstand signifikant Widerstand beiträgt für einen Strom, welcher entlang der Deckoberfläche eines Rohchips fließt. In der Praxis sind diese Modelle fehlerbehafted indem sie nur Strom berücksichtigen, der in einer Richtung fließt und nicht die parallelen Strompfade umfassen, die die Vorrichtungs-Source-Felder umgeben, die mit einer Leiterplatte verbunden sind. Um genauere Abschätzungen der Vorteile des Hinzufügens von dickem Kupfer zu der Leistungselektrode eines Kupferrohchips zu erreichen, wurde eine finite-Elemente-Analyse (FEA) durchgeführt. Wie es wohlbekannt ist, arbeitet die Finite-Elemente-Methode auf der Theorie, dass jede kontinuierliche Funktion über eine globale Domäne durch eine Reihe von Funktionen angenähert werden kann, die über eine begrenzte (finite) Anzahl von Sub-Domänen arbeiten. ANSYS, erhältlich von ANSYS Inc., Canonsburg, PA, ist eine Sofware, die für die Durchführung von Finite-Elemente-Analysen verwendet werden kann. ANSYS-Festkörpermodelle wurden aufgesetzt und verfeinert, um Beiträge von Rohchip, Substrat, Rohchipbefestigungsklebstoff und der Kupferdose zu umfassen. Unter Verwendung dieses Modells als Basis, wurde dem Modell eine Kupferschicht hinzugefügt. Die Dicke dieser Schicht wurde dann modifiziert, um den Effekt der Metalldicke auf den Vorrichtungswiderstand Rdson zu untersuchen.
  • FEA Modelle von Vorrichtungen mit dickem Kupfer zeigten eine geringere abgefallene Spannung über der Source-Region verglichen mit Vorrichtungen mit nur Aluminiumfrontmetall.
  • 19 zeigt den Effekt auf den Vorrichtungs-Rdson bei Erhöhung der Metalldicke. Beachte, dass Modelle von Kupfer nur unter den Source-Feldern und über den gesamten Rohchip untersucht wurden. Zum Beispiel ist mit Null Kupferdicke und 4 μm Aluminium der Vorrichtungs Rdson ungefähr 1,9 mOhm. Wenn die Dicke des Kupfers auf 20 μm erhöht wird, fällt der Rdson auf 1,67 mOhm. Dies repräsentiert eine Reduktion um 200 μOhm.
  • Auch wurden Modelle entwickelt, um den Effekt des Hinzufügens von dickem Kupfer zu untersuchen, wenn die Rohchipgröße reduziert wird, wobei der Rohchipwiderstand auf dem selben Wert wie der größere Rohchip gehalten wurde. In beiden Fällen erscheint es möglich, Rdson um über 0,5 mOhm zu reduzieren, durch Hinzufügung von ungefähr 20 μm Kupfer.
  • Interessanterweise erschien die absolute Reduktion in Rdson durch Hinzufügen von dickem Kupfer in den kleineren Rohchipgrößen signifikanter. Es wird geglaubt, dass dieses Ergebnis auf dem Seitenverhältnis der Source-Flächen beruht, das in dem kleineren Rohchip größer ist und zu einem höheren anfänglichen Deckmetallwiderstand führt.
  • Auf diese Weise haben die Erfinder durch Experimente und Modelle gefunden, dass ein Rohchip, welcher einen dicken Kupferkörper auf einer Leistungselektrode davon gebildet hat, einen signifikant reduzierten Widerstand aufweist. Zum Beispiel hat in beiden Fällen das Hinzufügen von 1 bis 20 μm Kupfer Reduktionen in Rdson im Bereich von 180 bis 200 μOhm gezeigt. Ferner sagen Modelle vorher, dass ähnliche, wenn nicht größere, absolute Verschiebungen in Rdson möglich sind mit einem kleineren Rohchip, und einige Modelle sagen vorher, dass signifikante Reduktionen in Rdson möglich sind durch Kombinieren von dickem Kupfer mit einem verdünnten Rohchip. Es wird deshalb erwartet, dass eine Halbleitervorrichtung gemäß der vorliegenden Erfindung, wenn sie in eine DirektFET oder eine konventionelle Baugruppe, wie zum Beispiel eine TO-220-Bautgruppe, montiert wird, den Gesamtwiderstand der Baugruppe reduziert.
  • Um den Effekt der Flächenbedeckung auf den Widerstand der Vorrichtung zu testen, wurde eine Testmaske entworfen, mit drei verschiedenen Teststrukturen. 20A–20C zeigen die Abmessungen der Teststruktur. Die Designregeln, die für jede Struktur verwendet wurden, sind nachstehend aufgelistet.
  • Struktur 1 (vollständige Oberflächenbedeckung) (Fig. 20A);
    • – Min. 220 μm lichte Weite,
    • – Min. 50 μm lichte Weite zum nächsten Al-Merkmal,
    • – Fläche des Merkmals auf Source: 2 × 4,34 mm2,
    • – Fläche des Merkmals auf Gate: 0,77 mm2,
    • Struktur 2 (reduzierte Bedeckung) (20B):
    • – Min. 300 μm lichte Weite,
    • – Min. 50 μm lichte Weite zum nächsten A-Merkmal,
    • – Fläche des Merkmals auf Source: 2 × 3,80 mm2
    • – Fläche des Merkmals auf Gate: 0,77 mm2
  • Struktur 3 (Kupfer nur unter Source-Feldern) (Fig. 20C):
    • – Identisch zu Passivierungsöffnung,
    • – Fläche des Merkmals auf Source: 2 × 1,79 mm2
    • – Fläche des Merkmals auf Gate: 0,71 mm2
  • 21 veranschaulicht den Effekt den ein Muster auf den Widerstand der Vorrichtung haben kann. Wie ersichtlich, tragen die Kupferstrukturen 1 und 2 (20A und 20B), welche die gesamte beziehungsweise einen wesentlichen Teil der Fläche der Leistungselektrode bedecken, am meisten zur Reduktion des Widerstands der Vorrichtung bei.
  • Das Plattieren von Kupfer ist vorteilhaft, da es auf selektive Bereiche des Rohchips angewendet werden kann, während des Rohchip-Herstellungsprozesses oder sogar während des Gruppierens (engl. packaging) angewendet werden kann. Plattieren wird allgemein in der Leiterplattenindustrie verwendet und ist vorteilhafterweise ein Niedertemperaturprozess. Plattiertes Kupfer hat ferner den Vorteil, dass es einen elektrischen Widerstand aufweist, der dem von reinem Kupfer sehr nahe ist.
  • In der bevorzugten Ausführungsform wird Kupfer unter Verwendung von Elektroplattieren plattiert. Elektroplattieren ist vorteilhaft speziell wenn eine Kupferdicke von mehr als einigen Mikron in einer relativ vernünftigen Zeit erforderlich ist, da das Elektroplattieren relativ rasche Abscheideraten bietet.
  • Kupfer kann auch unter Verwendung des stromfreien Plattierens plattiert werden, wenn Zeit keine Rolle spielt.
  • Andere Methoden können ebenso zum Bilden eines leitfähigen Körpers auf einer Elektrode einer Vorrichtung gemäß der vorliegenden Erfindung verwendet werden.
  • Zum Beispiel ist ein Dickschichtsiebdruck ein Niedrigpreisverfahren, welches zum Bilden einer dicken Kupferschicht auf einer Elektrode einer Leistungsvorrichtung zur Verfügung steht. Jedoch sind die Prozesstemperaturen für das Dickschichtsiebdrucken relativ hoch (z. B. 500 °C+) und können in einigen Fällen eine Waferkrümmung (abhängig von dem Wafer) hervorrufen. Nichtsdestoweniger kann ein solcher Prozess verwendet werden, um die vorliegende Erfindung auszuführen. Niedertemperaturpasten können verwendet werden, um die Probleme zu überwinden, die mit den hohen Temperaturen verbunden sind, solange die verwendete Paste von niedrigerem Widerstand ist.
  • Zusätzlich können Laminiertechniken zum Bilden von dicken Kupferschichten verwendet werden. Laminierbasierte Techniken des Aufbringens von dickem Kupfer werden allgemein in der Leiterplattenindustrie verwendet. Während Kupfer- oder Harzfilme unter Verwendung einer Laminiertechnik auf Wafer aufgebracht werden können, erfordert das Herstellen einer elektrischen Verbindung zwischen dem Film und den Elektroden wahrscheinlich ein Laser- oder konventionelles Bohren, Plattieren und möglicherweise durch Füllen. Folglich kann das Laminieren teuerer sein als das Plattieren der Waferoberfläche, kann jedoch verwendet werden, um die vorliegende Erfindung auszuführen.
  • Zusammenfassend, aus den verstehend genannten Gründen, wird das Elektroplattieren über die anderen Methoden bevorzugt, obwohl andere Methoden als innerhalb des Schutzbereichs und des Geistes der vorliegenden Erfindung liegend betrachtet werden.

Claims (11)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Halbleiterrohchip (10) mit einer ersten Elektrode (12) und einer zweiten Elektrode (16) aufweist, wobei die zweite Elektrode auf einer der ersten Elektrode entgegengesetzten Oberfläche angeordnet ist, und mit einer inneren Oberfläche eines leitfähigen Clips (28) elektrisch und mechanisch verbunden ist, wobei der Clip mit einem Substrat oder einer Anschlussfassung verbunden ist, wobei das Verfahren aufweist: Bilden eines leitfähigen Körpers (20) aus dem zweiten Material über einer Oberfläche der ersten Elektrode (12), wobei die erste Elektrode (12) ein erstes leitfähiges Material umfasst und der leitfähige Körper (20) ein zweites leitfähiges Material umfasst, welches einen Widerstand aufweist, der niedriger als der des ersten Materials ist und wobei sich der leitfähige Körper in elektrischem Kontakt mit der ersten Elektrode (12) über die gesamte Kontakoberfläche befindet; dadurch gekennzeichnet, dass für das Erreichen eines gewünschten Widerstands des Halbleiterbauteils der leitfähige Körper (20) den gesamten oder einen wesentlichen Teil der ersten Elektrode (12) bedeckt und der leitfähige Körper (20) eine Dicke aufweist, sodass der Widerstand einer Zelle in dem aktiven Bereich der Halbleitervorrichtung reduziert und der gewünschte Widerstand der Halbleitervorrichtung erreicht wird.
  2. Verfahren nach Anspruch 1, aufweisend: Bilden einer Barriereschicht (18) über einer Oberfläche der ersten Elektrode (12); Bilden einer Keimschicht (108) über der Barriereschicht (18), wobei die Keimschicht ein zweites leitfähiges Material umfasst, welches einen Widerstand aufweist, der niedriger als der des ersten Materials ist.
  3. Verfahren nach Anspruch 1, wobei die erste Elektrode (12) aus Aluminium besteht.
  4. Verfahren nach Anspruch 1, wobei die Barriereschicht (18) aus Titan besteht.
  5. Verfahren nach Anspruch 1, wobei das zweite Material aus Kupfer besteht.
  6. Verfahren nach Anspruch 1, wobei der leitfähige Körper (20) mindestens zwischen 10 bis ungefähr 25 μm dick ist.
  7. Verfahren nach Anspruch 1, wobei die Halbleitervorrichtung eine Leistungshalbleitervorrichtung ist und die erste Elektrode (12) eine Leistungselektrode der Leistungshalbleitervorrichtung ist.
  8. Verfahren nach Anspruch 1, wobei die Halbleitervorrichtung eine Leistungshalbleitervorrichtung ist und die erste Elektrode eine Steuerelektrode (14) der Leistungshalbleitervorrichtung ist.
  9. Verfahren nach Anspruch 1, wobei der leitfähige Körper (20) durch Plattieren gebildet ist.
  10. Verfahren nach Anspruch 3, wobei der leitfähige Körper (20) durch Elektroplattieren gebildet ist.
  11. Verfahren nach Anspruch 3, wobei der leitfähige Körper (20) durch stromloses Plattieren gebildet ist.
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