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Hintergrund der Erfindung
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Gebiet der Erfindung
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Die vorliegende Erfindung bezieht sich auf ein Flüssigkristallanzeigefeld und eine Flüssigkristallanzeigevorrichtung einer Streufeldschalt- (Fringe-Field-Switching-, FFS-) Form.
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Beschreibung des Stands der Technik
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Es ist eine lange Zeit her, seit neue Anzeigevorrichtungen häufig verwendet worden sind, welche ein Anzeigefeld aufweisen, das einen dünnen Rumpf und eine ebene Form durch Anwendung eines Prinzips von Flüssigkristallen, Elektrolumineszenz und der gleichen anstelle einer herkömmlichen Kathodenstrahlröhre umfasst. Eine Flüssigkristallanzeigevorrichtung, die solche neuen Anzeigevorrichtungen verkörpert, weist Charakteristiken auf, dass sie sowohl für eine Niedervoltansteuerung geeignet ist als auch einen dünnen Rumpf und ein geringes Gewicht aufweist. Die Flüssigkristallanzeigevorrichtung weist eine Flüssigkristallschicht auf, die zwischen zwei Substraten ausgebildet ist. Eins der Substrate ist ein Matrix-Substrat, in welchem eine Mehrzahl von Pixeln in einem Matrixmuster angeordnet ist, um einen Anzeigebereich zu bilden. Das andere Substrat ist ein gegenüberliegendes Substrat, in welchem Farbfilter und dergleichen ausgebildet sind.
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Insbesondere ist in einer Flüssigkristallanzeigevorrichtung eines Dünnfilmtransistor-(TFT-) Typs ein TFT, der ein Schaltelement ist, in jedem Pixel auf dem Matrix-Substrat vorgesehen, und jedes Pixel ist in der Lage, unabhängig eine Spannung zum Ansteuern der Flüssigkristallschicht beizubehalten, womit eine Anzeige von hoher Bildqualität mit reduziertem Übersprechen ermöglicht wird. Weiter sind in jedem Pixel eine Gate-Leitung (Abtastleitung) zum Steuern von EIN/AUS des TFTs und eine Source-Leitung (Signalleitung) zum Eingeben von Bilddaten vorgesehen. Normalerweise korrespondiert jedes Pixel zu einem Bereich, der durch die Gate-Leitung und die Source-Leitung umgeben ist.
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In neueren Flüssigkristallanzeigevorrichtungen ist eine Streufeldschalt- (FFS-) Form eingebracht worden, die ausgezeichnete Betrachtungswinkelcharakteristiken und eine hohe Lichtdurchlässigkeit aufweist. Eine Flüssigkristallanzeigevorrichtung einer FFS-Form führt eine Anzeige durch Anlegen eines elektrischen Streufelds (ein querverlaufendes elektrisches Feld, das beide Komponenten eines horizontalen elektrischen Felds und eine vertikalen elektrischen Felds aufweist) an die Flüssigkristallschicht aus. In der Flüssigkristallanzeigevorrichtung einer FFS-Form sind eine transparente Pixelelektrode und eine transparente gemeinsame Elektrode auf dem Matrix-Substrat auf einer Seite ausgebildet, und die transparente Pixelelektrode und die transparente gemeinsame Elektrode überlappen vertikal mit einer Isolationsschicht dazwischen. Normalerweise ist eine Elektrode auf einer unteren Schichtseite eine Elektrode, die eine plattenartige Form (in einigen Fällen eine Form einer Mehrzahl von Verzweigungen aufweisend) aufweist, und eine Elektrode auf einer oberen Schichtseite ist eine Elektrode, die eine Mehrzahl von Lückenbereichen aufweist, die als Schlitze dienen, welche an im Wesentlichen den gleichen Positionen ausgebildet sind wie die plattenartige Form der unteren Schichtseite, und die Flüssigkristalle werden durch ein elektrisches Feld von der Elektrode auf der unteren Schichtseite durch diese Schlitze gesteuert. Zu dieser Zeit sind sowohl die Pixelelektrode als auch die gemeinsame Elektrode aus transparenten, leitfähigen Schichten ausgebildet, wodurch sie geeignet sind, eine hohe Lichtdurchlässigkeit zu verwirklichen.
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Flüssigkristallanzeigevorrichtungen einer FFS-Form, die solche weiten Betrachtungswinkelcharakteristiken und hohe Lichtdurchlässigkeit aufweisen, wie vorstehend beschrieben, werden in verschiedenen Anwendungen entwickelt. Unter ihnen ist heutzutage als eine Anforderung, die auf eine Produktgestaltung fokussiert ist, eine Rahmenbreitenreduzierung zum Reduzieren der Breite eines Rahmens, der eine Peripherie des Anzeigebereichs ist, stark gefordert.
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Diese Flüssigkristallanzeigevorrichtungen weisen ein Flüssigkristallanzeigefeld auf, in welchem die Mehrzahl von Pixeln in einem Matrixmuster angeordnet ist, um den Anzeigebereich zu bilden. In einer Peripherie des Anzeigebereichs in dem Flüssigkristallanzeigefeld ist ein Rahmenbereich vorgesehen, der einen Bereich zum Anbringen von Ansteuer-ICs, welche jeweils ein Gate-Signal und ein Source-Signal zum Ansteuern von Flüssigkristallen an die Gate-Leitung und die Source-Leitung ausgeben, und einen Bereich zum Ausbilden von Verdrahtungsleitungen zum Übertragen des Signals von jedem Ansteuer-IC zu der Gate-Leitung und der Source-Leitung in dem Anzeigebereich aufweist. Die Gate-Leitung und die Source-Leitung kreuzen einander in dem Anzeigebereich, und daher sind Montagebereiche für einen Gate-IC und einen Source-IC und die Verdrahtungsleitungen auf mindestens zwei Seiten des Anzeigebereichs ausgebildet, wodurch es schwierig ist, eine Rahmenbreitenreduzierung zu verwirklichen.
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Weiter müssen, selbst wenn der Gate-IC und der Source-IC auf nur einer Seite ausgebildet sind, die Verdrahtungsleitungen auf einer anderen Seite außer der einen Seite ausgebildet werden, sodass es immer noch schwierig ist, eine Rahmenbreitenreduzierung zu verwirklichen (offengelegte,
japanische Patentanmeldung Nr. 9-311341 (1997)). Angesichts des Vorstehenden wird eine solche Struktur vorgeschlagen, welche selbst die Breite eines Teils eines Rahmens, der für eine IC-Montage unbenutzt ist, durch ein Zusammenfassen eines Montagebereichs auf nur eine Seite und weiter ein Ausbilden von Gate-Verdrahtungsleitungen zum Übertragen eines Gate-Signals in dem Anzeigebereich reduziert (offengelegte,
japanische Patentanmeldung Nr. 2014-119746 ).
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Wenn jedoch Gate-Hauptleitungen parallel zu den Source-Leitungen in dem Anzeigebereich ausgebildet werden wie in der offengelegten,
japanischen Patentanmeldung Nr. 2014-119746 , wird ein Bereich, der zu einer Lichtdurchlässigkeit in den Pixeln beiträgt, reduziert, was eine Reduzierung einer Lichtdurchlässigkeit verursacht. Weiter muss eine Lichtmenge der Hintergrundbeleuchtung erhöht werden, um die Reduzierung einer Lichtmenge einer Anzeigevorrichtung aufgrund der Reduzierung einer Lichtdurchlässigkeit zu kompensieren, was einen Energieverbrauch erhöhen kann.
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Weiter wird, da die Größe der Pixel reduziert ist, was einer Realisierung einer hohen Auflösung der Pixel geschuldet ist, ein Verringern eines Grades an Lichtdurchlässigkeit aufgrund dessen, dass die Gate-Hauptleitungen so angeordnet sind, dass sie sich senkrecht zu der Gate-Leitung erstrecken, markanter. Insbesondere in einem Fall der Flüssigkristallanzeigevorrichtung einer FFS-Form wird eine Anzeige durch Anlegen eines elektrischen Streufelds (ein querverlaufendes elektrisches Feld, das beide Komponenten eines horizontalen elektrischen Felds und eine vertikalen elektrischen Felds aufweist) an die Flüssigkristallschicht ausgeführt, womit sie anfällig ist, durch Änderungen in dem elektrischen Feld, die durch Leitungen in der Umgebung der Pixelelektrode verursacht werden, beeinträchtigt zu werden.
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Zusammenfassung
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Eine Aufgabe ist, ein Flüssigkristallanzeigefeld, das eine Reduzierung einer Lichtdurchlässigkeit unterbindet, die Größe eines für eine Montage ungenutzten Teils eines Rahmens zu reduziert und hohe Gestaltungmöglichkeiten aufweist, und eine Flüssigkristallanzeigevorrichtung, die ein solches Flüssigkristallanzeigefeld aufweist, zur Verfügung zu stellen.
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Ein Flüssigkristallanzeigefeld einer FFS-Form gemäß der vorliegenden Erfindung weist ein erstes Substrat und ein zweites Substrat, einen Flüssigkristall sowie einen Anzeigebereich und einen Rahmenbereich auf. Das erste Substrat und das zweite Substrat sind so angeordnet, dass sie einander gegenüberliegen. Der Flüssigkristall ist zwischen dem ersten Substrat und dem zweiten Substrat eingeschlossen. In dem Anzeigebereich wird ein Bild dargestellt. Der Rahmenbereich ist ein Umfangsbereich des Anzeigebereichs. Das erste Substrat weist ein isolierendes Substrat, eine Mehrzahl von Gate-Leitungen, eine Mehrzahl von Source-Leitungen, eine erste Zwischenlagenisolierungsschicht, eine zweite Zwischenlagenisolierungsschicht, ein Schaltelement, eine transparente Pixelelektrode, eine transparente gemeinsame Elektrode, eine Mehrzahl von Gate-Verbindungsleitungen und ein Verbindungsteil auf. Die Mehrzahl von Gate-Leitungen ist auf dem isolierenden Substrat vorgesehen. Die Mehrzahl von Source-Leitungen ist mit einer ersten isolierenden Schicht dazwischen so auf dem isolierenden Substrat vorgesehen, dass sie die Mehrzahl von Gate-Leitungen kreuzt. Die erste Zwischenlagenisolierungsschicht ist in einer oberen Schicht der Mehrzahl von Source-Leitungen ausgebildet. Die zweite Zwischenlagenisolierungsschicht ist in einer oberen Schicht der ersten Zwischenlagenisolierungsschicht ausgebildet. Das Schaltelement ist in einer Umgebung einer Kreuzungsstelle einer der Mehrzahl von Gate-Leitungen und einer der Mehrzahl von Source-Leitungen vorgesehen. Die transparente Pixelelektrode ist mit dem Schaltelement verbunden. Die transparente gemeinsame Elektrode ist mit der ersten Zwischenlageisolierungsschicht dazwischen zwischen der transparenten gemeinsame Elektrode und mindestens einer der Mehrzahl von Source-Leitungen vorgesehen und ist mit der zweiten Zwischenlagenisolierungsschicht dazwischen zwischen der transparenten gemeinsamen Elektrode und der transparenten Pixelelektrode vorgesehen und weist einen Schlitz der transparenten Gemeinschaftselektrode auf. Die Mehrzahl von Gate-Verbindungsleitungen unterscheidet sich in einer Schicht von der Mehrzahl von Gate-Leitungen und der Mehrzahl von Source-Leitungen. Die Mehrzahl von Gate-Verbindungsleitungen erstreckt sich, während sie die Mehrzahl von Gate-Leitungen kreuzt. Ein Verbindungsteil ist in dem Anzeigebereich vorgesehen. Das Verbindungsteil verbindet elektrisch mindestens eine der Mehrzahl von Gate-Leitungen und mindestens eine der Mehrzahl von Gate-Verbindungsleitungen. Jede der Mehrzahl von Gate-Leitungen weist das Verbindungsteil an mindestens einer Position auf. Mindestens eine der Mehrzahl von Gate-Verbindungslinien weist einen Bereich auf, der mit mindestens einer der Mehrzahl von Source-Leitungen überlappt.
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Es ist möglich, eine Flüssigkristallanzeigevorrichtung einer FFS-Form zur Verfügung zu stellen, die für eine Rahmenbreitenreduzierung geeignet ist, ohne ein Anzeigeleistungsvermögen zu verschlechtern.
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Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen gesehen wird.
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Figurenliste
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- 1 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer ersten bevorzugten Ausführungsform.
- 2 ist eine Draufsicht von 1.
- 3 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie A-A in 2.
- 4 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie B-B in 2.
- 5 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer zweiten bevorzugten Ausführungsform.
- 6 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie C-C in 5.
- 7 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer dritten bevorzugten Ausführungsform.
- 8 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie D-D in 7.
- 9 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer vierten bevorzugten Ausführungsform.
- 10 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie E-E in 9.
- 11 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie E-E in 9 gemäß einer fünften bevorzugten Ausführungsform.
- 12 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer sechsten bevorzugten Ausführungsform.
- 13 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie F-F in 12.
- 14 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer siebten bevorzugten Ausführungsform.
- 15 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie G-G in 14.
- 16 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer achten bevorzugten Ausführungsform.
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Beschreibung der bevorzugten Ausführungsformen
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<Erste bevorzugte Ausführungsform>
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<Anordnung>
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1 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer ersten bevorzugten Ausführungsform. Wie in 1 dargestellt, weist das Flüssigkristallanzeigefeld gemäß dieser ersten bevorzugten Ausführungsform einen Anzeigebereich 1, der zu einem Anzeigebereich korrespondiert, in welchem ein Bild in einer Anzeigevorrichtung dargestellt wird, und einen Rahmenbereich 2, der eine Umgebung des Anzeigebereichs 1 ist, auf. In 1 ist eine Form dargestellt, in welcher ein TFT-Matrix-Substrat 100 und ein gegenüberliegendes Substrat 200 überlappen, und das gegenüberliegende Substrat 200 überlappt mindestens mit dem Anzeigebereich 1. Obwohl nicht gezeigt, sind Flüssigkristalle, die ein elektro-optisches Material sind, zwischen den beiden Substraten eingeschlossen, welche mit einem öffentlich bekannten Verfahren wie Versiegeln versiegelt sind, sodass sie nicht ermöglichen, dass die Flüssigkristalle austreten. In der nachfolgenden Beschreibung sind hauptsächlich Komponenten beschrieben, die auf dem TFT-Matrix-Substrat 100 in 1 ausgebildet sind.
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Horizontale Leitungen, die sich in einer horizontalen Richtung in dem Anzeigebereich 1 in 1 erstrecken, sind Gate-Leitungen 4, und vertikale Leitungen, die sich in einer vertikalen Richtung erstrecken, sind Source-Leitungen 5 und Gate-Verbindungsleitungen 6. In 1 sind die Source-Leitungen 5 und die Gate-Verbindungsleitungen 6 für ein besseres Verständnis benachbart parallel zueinander dargestellt. Die beiden Leitungen überlappen jedoch in dieser bevorzugten Ausführungsform wie in einer nachfolgenden Beschreibung. Ein Bereich, der durch eine Kreuzung der Gate-Leitung 4 und der Source-Leitung 5 getrennt wird, ist ein Pixel PX. In 1 sind der Anzeigebereich 1 und der Rahmenbereich 2 zur Einfachheit so dargestellt, dass sie durch eine Linie getrennt sind. Tatsächlich ist eine solche Grenzlinie jedoch nicht notwendigerweise vorgesehen, und es kann gesagt werden, dass der Anzeigebereich 1 ein Bereich ist, in welchem Pixel PX gesammelt sind.
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Weiter ist ein Dünnfilmtransistor TFT, der ein Schaltelement ist, in der Nähe des Kreuzungsbereichs zwischen der Gate-Leitung 4 und der Source-Leitung 5 ausgebildet. Der Dünnfilmtransistor TFT schaltet ein Bildsignal ein/aus, wodurch er zu einer Anzeige eines Bildes (auch einschließlich eines Videos) in dem Anzeigebereich 1 beiträgt.
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Obwohl eine Beschreibung nachfolgend gegeben wird, ist jede Gate-Leitung 4 mit der Gate-Verbindungsleitung 6 in dem Anzeigebereich 1 verbunden. Weiter wird im Sinne der nachfolgenden Beschreibung ein Bereich, der Pixel aufweist, in welchen die Gate-Verbindungsleitungen 6 nicht ausgebildet sind, in dem Anzeigebereich 1 und teilweise einschließlich des Rahmenbereichs 2 als ein Bereich A bezeichnet, und ein Bereich, der Pixel aufweist, in welchen die Gate-Verbindungslinien 6 ausgebildet sind, wird als Bereich B bezeichnet.
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In dem Rahmenbereich 2 sind ein Gate-IC 41 und Source-ICs 51 auf einer Seite S angebracht, welche parallel zu einer Ausbreitungsrichtung der Gate-Leitungen 4 liegt. In einer Flüssigkristallanzeigevorrichtung sind der Gate-IC 41 und die Source-ICs 51 mit einem Anschluss (nicht gezeigt) verbunden, der durch COG-Montage auf dem TFT-Matrix-Substrat 100 ausgebildet ist. Es ist zu beachten, dass das gegenüberliegende Substrat 200 kleiner ausgebildet ist als das TFT-Matrix-Substrat 100, so dass es den Rahmenbereich 2 auf der Seite S exponiert, auf welcher der Gate-IC 41 und die Source-ICs 51 angebracht sind. Die drei anderen Seiten als die Seite S betreffend sind Endbereiche des gegenüberliegenden Substrats 200 und des TFT-Matrix-Substrats 100 ausgerichtet, aber sind nicht notwendigerweise ausgerichtet, solange das TFT-Matrix-Substrat 100 größer ist.
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Weiter sind der Gate-IC 41 und die Source-ICs 51 durch eine Leitung (nicht gezeigt) elektrisch mit einem FPC 61, der ein flexibles Substrat ist. Weiter sind der Gate-IC 41 und die Source-ICs 51 über den FPC 61, der ein flexibles Substrat ist, auch mit einer Schaltungsplatine 62 verbunden. Das Flüssigkristallanzeigefeld tauscht Signale mit der Flüssigkristallanzeigevorrichtung über die Schaltungsplatine 62 aus.
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Weiter sind auf dem TFT-Matrix-Substrat 100 Gate-Verdrahtungsleitungen 24 zwischen dem Gate-IC 41 und den Gate-Verbindungsleitungen 6 ausgebildet, und Source-Verdrahtungsleitungen 25 sind zwischen den Source-ICs 51 und den Source-Leitungen 5 ausgebildet. Diese Verdrahtungsleitungen können integriert und gleichzeitig mit den jeweiligen Gate-Verbindungsleitungen 6 und Source-Leitungen 5 ausgebildet werden.
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Als Nächstes werden Signalpfade beschrieben. In der Flüssigkristallanzeigevorrichtung wird ein von dem Gate-IC 41 ausgegebenes Gate-Signal über die Gate-Verbindungsleitungen 6 in dem Anzeigebereich 1 und die Gate-Verdrahtungsleitungen 24 in dem Rahmenbereich 2 zu den Gate-Leitungen 4 übertragen. Währenddessen sind die Source-ICs 51 über die Source-Verdrahtungsleitungen 25 mit den Source-Leitungen 5 verbunden, und liefern eine Spannung eines Bildsignals an die Source-Leitungen 5. Das heißt, eine Signalübertragung in den Anzeigebereich 1 kann ausgeführt werden, ohne Verdrahtungsleitungen an anderen Seiten als der einen Seite S zu benötigen.
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Es ist zu beachten, dass, obwohl nicht gezeigt, das TFT-Matrix-Substrat 100, das ein erstes in 1 dargestelltes Substrat ist, zusammen als Paar mit dem gegenüberliegenden Substrat, das ein zweites Substrat ist, in welchem Farbfilter und dergleichen ausgebildet sind, Flüssigkristalle versiegelt, wodurch das Flüssigkristallanzeigefeld einer FFS-Form gebildet wird. Weiter sind das Flüssigkristallanzeigefeld und ein Ansteuerbauteil verbunden, und das Flüssigkristallanzeigefeld ist zusammen mit einer Hintergrundbeleuchtung, in welcher eine optische Folie und eine Lichtquelle so angebracht sind, dass Licht von der Lichtquelle durch ein Flüssigkristallfeld und die optische Folie übertragen wird, in einem Gehäuse untergebracht. Damit ist die Flüssigkristallanzeigevorrichtung vollständig.
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2 ist eine Draufsicht, die Muster darstellt, die in dem Bereich A in dem Anzeigebereich 1 von 1 ausgebildet sind. Weiter ist 3 eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie A-A in 2, und 4 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie B-B in 2.
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In 2 weisen die Source-Leitungen 5 und die Gate-Verbindungsleitungen 6, die sich in der vertikalen Richtung erstrecken, einen Bereich auf, in dem sie miteinander überlappen und die Gate-Leitungen 4 kreuzen, die sich in der horizontalen Richtung erstrecken. In 2 sind, um eine Darstellung des Überlappens der beiden Leitungen zu vereinfachen, die Gate-Verbindungsleitungen 6 in einer oberen Schicht leicht dünner dargestellt, aber beide Leitungen können die gleiche Breite aufweisen. Weiter sind in 1 und 2 die Gate-Leitungen 4 so dargestellt, dass sie orthogonal zu den Source-Leitungen 5 und den Gate-Verbindungsleitungen 6 liegen, aber die Gate-Leitungen 4 können die Source-Leitungen 5 und die Gate-Verbindungsleitungen 6 schräg kreuzen. Zum Beispiel kann eine solche Form eingesetzt werden, dass die Source-Leitung 5, die eine vertikale Leitung zum Ausbilden einer Mehrbereichsstruktur ist, einen schräg geneigten Bereich aufweist.
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In einem Pixel, das ein Bereich ist, der durch eine Kreuzung der Gate-Leitung 4 und der Source-Leitung 5 getrennt ist, sind ein Schlitz 7 und eine Pixelelektrode 8 einer gemeinsamen Elektrode 15 über einer gesamten Oberfläche ausgebildet. Die Details werden nachfolgend auch mit Bezug auf 3 beschrieben. Weiter sind Verbindungsteile 22 in 2 als gestrichelte Kreise dargestellt, welche nicht mit den Gate-Verbindungsleitungen 6 und den Source-Leitungen 5 überlappen sondern mit den Gate-Verbindungsleitungen 6 und den Gate-Leitungen 4 überlappen. Sowohl die Verbindungsteile 22 als auch Kontaktlöcher 18 in den Verbindungsteilen 22 werden nachfolgend auch mit Bezug auf 4 beschrieben.
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Als Nächstes wird eine Beschreibung auch mit Bezug auf 3 gegeben, die eine Querschnittsansicht darstellt. Das TFT-Matrix-Substrat 100 weist, wie in 3 dargestellt, ein isolierendes Substrat 16, die Gate-Leitung 4, eine Gate-Isolierungsschicht 13, eine Kanalschicht 12, eine Source-Elektrode 11, eine Drain-Elektrode 10, die Source-Leitung 5, die Pixel-Elektrode 8, eine erste Zwischenlagenisolierungsschicht 14, die Gate-Verbindungsleitung 6, eine zweite Zwischenlagenisolierungsschicht 17 und die gemeinsame Elektrode 15 auf. Obwohl nachfolgend in einer Beschreibung eines Fertigungsverfahrens beschrieben, sind diese Elektroden und Leitungen geeignet gewählte metallische Schichten und transparente leitfähige Schichten, und die isolierende Schicht ist zum Beispiel eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Harzschicht oder dergleichen. Weiter ist die Kanalschicht 12 im Allgemeinen aus einer a-Si-Schicht ausgebildet, aber kann als andere Beispiele aus einer kristallinen Siliziumschicht und einer Oxid-Halbleiterschicht wie In-Ga-Zn-O ausgebildet sein.
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Als das isolierende Substrat 16 wird ein transparentes Substrat wie ein Glassubstrat und ein Quarzsubstrat verwendet. Auf einer Oberfläche des isolierenden Substrats 16 sind die Gate-Leitungen 4 vorgesehen. Auf dem isolierenden Substrat 16, das die Gate-Leitungen 4 aufweist, ist die Gate-Isolierungsschicht 13 vorgesehen, die eine erste isolierende Schicht ist.
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Auf der Gate-Isolierungsschicht 13 sind die Kanalschicht 12, die Source-Elektrode 11 und die Pixelelektrode 8 vorgesehen. Die Kanalschicht 12 ist so angeordnet, dass sie mit einem Teil der Gate-Leitung 4 mit der Gate-Isolierungsschicht 13 dazwischen überlappt. Die Source-Elektrode 11, die von den Source-Leitungen 5 abzweigt, ist auf der Kanalschicht 12 vorgesehen. Die Drain-Elektrode 10 ist über der Kanalschicht 12 und der Gate-Isolierungsschicht 13 vorgesehen. Damit wird ein Dünnfilmtransistor einer invertierten geschichteten Struktur als ein Schaltelement ausgebildet.
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Die Pixelelektrode 8, die auch eine transparente Pixelelektrode ist, ist auf der Drain-Elektrode 10 ausgebildet und ist elektrisch auch mit der Drain-Elektrode 10 verbunden. In 2 ist die Pixelelektrode 8 als eine rechteckige Form dargestellt, und ein Teil der Pixelelektrode 8 ist auch über der Gate-Isolierungsschicht 13 vorgesehen, in welcher die Drain-Elektrode 10 nicht ausgebildet ist, womit sie einen größten Teil eines Pixels einnimmt.
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Die erste Zwischenlagenisolierungsschicht 14 ist auf der Gate-Isolierungsschicht 13, der Pixelelektrode 8, der Kanalschicht 12, der Source-Elektrode 11, der Drain-Elektrode 10 und den Source-Leitungen 5 vorgesehen. Die Gate-Verbindungsleitungen 6 sind auf der ersten Zwischenlagenisolierungsschicht 14 ausgebildet. Wie auch in 2 dargestellt, sind die Gate-Verbindungsleitungen 6 so ausgebildet, dass sie mit den Source-Leitungen 5 überlappen. Weiter sind, wie in 3 dargestellt, die Gate-Verbindungsleitungen 6 und die Source-Leitungen 5 mit der ersten Zwischenlagenisolierungsschicht 14 dazwischen voneinander isoliert. Deshalb sind in dieser ersten bevorzugten Ausführungsform die Gate-Verbindungsleitungen 6 in dem Anzeigebereich 1 vorgesehen, und somit wird ein Öffnungsverhältnis eines Pixels nicht reduziert.
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Die zweite Zwischenlagenisolierungsschicht 17 ist auf der ersten Zwischenlagenisolierungsschicht 14 und den Gate-Verbindungsleitungen 6 vorgesehen. Weiter ist die gemeinsame Elektrode 15, die auch eine transparente gemeinsame Elektrode ist, auf der zweiten Zwischenlagenisolierungsschicht 17 ausgebildet.
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Bezüglich 2 und 3 ist die gemeinsame Elektrode 15 in einer gesamten Oberfläche des Anzeigebereichs 1 außer dem Schlitz 7, dem Verbindungsteil 22 und der Umgebung des Dünnfilmtransistors ausgebildet. Entsprechend bedeckt in 2 die gemeinsame Elektrode 15 auch die Oberseite der Source-Leitungen 5 mit der ersten Zwischenlagenisolierungsschicht 14 und der zweiten Zwischenlagenisolierungsschicht 17 dazwischen. Auf diese Weise wird gemäß einer Struktur, in welcher die gemeinsame Elektrode 15 Komponenten in einer oberen Schicht mit Bezug auf die Source-Leitungen 5 bedeckt, ein Effekt einer unterdrückenden Anwendung von ungewollten elektrischen Feldern an Flüssigkristallen von den Source-Leitungen 5 erhalten. Weiter ist 2 eine Darstellung einer Form, in welcher die gemeinsame Elektrode 15 nicht in einem rechteckigen Bereich ausgebildet ist, der sich über das Verbindungsteil 22 und den Dünnfilmtransistor TFT angrenzend an das Verbindungsteil erstreckt. Ein Bereich, in welchem die gemeinsame Elektrode 15 nicht ausgebildet ist, kann jedoch einzeln abgetrennt sein.
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Bezüglich 2 und 3 sind die Pixelelektrode 8 und die gemeinsame Elektrode 15 voneinander isoliert und überlappen miteinander mit der ersten Zwischenlagenisolierungsschicht 14 und der zweiten Zwischenlagenisolierungsschicht 17 dazwischen, und insbesondere überlappt zumindest ein Teil des Schlitzes 7 mit der Pixelelektrode 8. Deshalb werden Flüssigkristallmoleküle durch ein elektrisches Streufeld angetrieben, das zwischen der gemeinsamen Elektrode 15 und der Pixelelektrode 8 in der Umgebung des Schlitzes 7 generiert wird, wodurch ein Bild darstellt wird. Weiter wird eine Speicherkapazität zum Stabilisieren eines Pixelpotentials zwischen der Pixelelektrode 8 und der gemeinsamen Elektrode 15 ausgebildet. Weiter ist in 2 die Pixelelektrode 8 als eine rechteckige Form dargestellt, und Schlitze sind in der Pixelelektrode 8 nicht ausgebildet. Schlitze können jedoch getrennt in einem Bereich vorgesehen sein, der mit der gemeinsamen Elektrode 15 überlappt.
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Als Nächstes wird das Verbindungsteil 22 mit Bezug auf 2 und 4 beschrieben. In 4 ist ein Kontaktloch 18a, das ein erstes Kontaktloch ist, in der Gate-Isolierungsschicht 13, der ersten Zwischenlagenisolierungsschicht 14 und der zweiten Zwischenlagenisolierungsschicht 17 auf den Gate-Leitungen 4 geöffnet. Ähnlich ist ein Kontaktloch 18b, das ein zweites Kontaktloch ist, in der zweiten Zwischenlagenisolierungsschicht 17 auf den Gate-Verbindungsleitungen 6 geöffnet. Eine Verbindungsschicht 15a ist auf der zweiten Zwischenlagenisolierungsschicht 17 in einer Weise eines Bedeckens der Kontaktlöcher 18a und 18b ausgebildet.
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Das Verbindungsteil 22 ist eine Struktur eines Verbindens der Gate-Leitungen 4 und der Gate-Verbindungsleitungen 6. In 4 ist jedoch eine Struktur dargestellt, in welcher die Verbindungsschicht 15a die Gate-Leitungen 4 und die Gate-Verbindungsleitungen 6 durch die Kontaktlöcher 18a und 18b verbindet. In der in 4 dargestellten Struktur wird ein Gate-Potential auch an die Verbindungsschicht 15a angelegt.
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Die Verbindungsschicht 15a kann simultan mit der gemeinsamen Elektrode 15 unter Verwendung des gleichen Materials ausgebildet werden, aber die Verbindungsschicht 15a muss in diesem Fall von der gemeinsamen Elektrode 15 elektrisch isoliert sein. Zum Beispiel können die Verbindungsschicht 15a und die gemeinsame Elektrode 15 simultan als individuell getrennte Muster ausgebildet werden. Alternativ kann die Verbindungsschicht 15a getrennt unter Verwendung eines Materials, das von der gemeinsamen Elektrode 15 verschieden ist, ausgebildet werden. Weiter können in dieser bevorzugten Ausführungsform die gemeinsame Elektrode 15 und die Verbindungsschicht 15a ohne die Verbindungsschicht 15a dazwischen direkt verbunden sein, aber diese Form wird nachfolgend beschrieben.
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Weiter ist das zweite Kontaktloch 18b auf den Gate-Leitungen 4 in 2 und 4 angeordnet, und daher kann eine Reduzierung eines Öffnungsverhältnisses einer Lichtdurchlässigkeit in einem Pixel unterbunden werden. In einem Fall, in welchem jedoch ein Öffnungsverhältnis eines Pixels kein Problem darstellt, kann das zweite Kontaktloch 18b an einer Position angeordnet sein, die von der Position auf den Gate-Leitungen 4 verschieden ist. In diesem Fall weisen die Gate-Verbindungsleitungen 6 einen Bereich auf, der sich über den Bereich hinaus erstreckt, der mit den Gate-Leitungen 4 überlappt.
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Das hier beschriebene Verbindungsteil 22 ist, wie in 2 dargestellt, an mindestens einer Position in jeder Gate-Leitung 4 vorgesehen, und jede Gate-Leitung 4 ist auch elektrisch mit den Gate-Verbindungsleitungen 6 an der Position verbunden. Weiter erstreckt sich in 2 jede Gate-Verbindungsleitung 6 von dem Rahmenbereich 2, um das Verbindungsteil 22 zu erreichen, wobei sie sich nicht weiter erstreckt als das Verbindungsteil 22. Deshalb weist jede Gate-Verbindungsleitung 6 in 2 eine ungleiche Länge auf. Die Gate-Verbindungsleitungen 6 können weiter als das Verbindungsteil 22 gestreckt sein. In einem Fall, in welchem die Gate-Verbindungsleitungen 6 und die Source-Leitungen 5 miteinander in einer solchen Weise überlappen, ist jedoch eine Kapazität zwischen den Gate-Verbindungsleitungen 6 und den Source-Leitungen 5 erhöht, was einen Anzeigefehler verursachen kann. Deshalb wird eine Form, wie in 2 dargestellt, eingesetzt.
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In diesem Fall ist die Länge jeder der Gate-Verbindungsleitungen in dem Anzeigebereich unterschiedlich. Hierbei können in einem angenommen einen Fall, in welchem die Gate-Verbindungsleitungen 6 und die Source-Leitungen nicht miteinander überlappen sondern anders als in dieser bevorzugten Ausführungsform parallel zueinander angeordnet sind, solche Ungleichheiten der Länge der Gate-Verbindungsleitungen 6 zu einer Ungleichheit eines Öffnungsverhältnisses führen. In dieser bevorzugten Ausführungsform ist jedoch ein Bereich vorgesehen, in welchem die Gate-Verbindungsleitungen 6 und die Source-Leitungen 5 miteinander überlappen, und daher ist es möglich, einen Einfluss einer Ungleichheit eines Öffnungsverhältnisses zu reduzieren, und in einem Fall, in welchem die Gate-Verbindungsleitungen 6 vollständig in einem Bereich überlappen, in welchem die Source-Leitungen 5 angeordnet sind, ist es möglich, einen solchen Einfluss sogar zu eliminieren.
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Es ist zu beachten, dass, obwohl in 2 nicht gezeigt, eine Gate-Leitung 4 durch eine Mehrzahl von Verbindungsteilen 22 mit einer Mehrzahl von Gate-Verbindungsleitungen 6 verbunden sein kann. In diesem Fall wird in einer horizontalen Abtastperiode der Gate-Leitung 4 ein gleiches an die Gate-Leitung 4 zu übertragendes Gate-Potential an die verbundene Mehrzahl von Gate-Verbindungsleitungen 6 angelegt. In einem Umstand, in welchem der Anzeigebereich 1 einen Bereich von langen Gate-Verbindungsleitungen 6 und einen Bereich von kurzen Gate-Verbindungsleitungen 6 aufweist, ist dies eine wirksame Art, wenn gewünscht ist, dass eine Differenz eines Verdrahtungswiederstands zu jedem der Bereiche durch ein Anschließen von nur der Gate-Leitung 4 in dem Bereich der langen Gate-Verbindungsleitungen 6 an eine Mehrzahl von Gate-Verbindungsleitungen reduziert wird. In dieser bevorzugten Ausführungsform kann die Gate-Leitung 4 in dem Bereich von langen Gate-Verbindungsleitungen 6 auch als eine Gate-Leitung 4 in einem Bereich weit weg von der Seite S genannt werden, auf welcher der Gate-IC 41 angebracht ist.
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Gemäß der vorstehend beschriebenen Anordnung brauchen in dieser ersten bevorzugten Ausführungsform die Gate-Verbindungsleitungen 6 und andere Verdrahtungsleitungen nicht in dem Rahmenbereich 2 in der Peripherie des Anzeigebereichs 1 angeordnet zu sein, und daher ist es möglich, die Breite des Rahmenbereichs 2 zu reduzieren, ohne von der Auflösung abzuhängen.
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Weiter sind die Gate-Verbindungsleitungen 6, die in dem Anzeigebereich 1 angeordnet sind, auf den Source-Leitungen 5 so ausgebildet, dass sie damit überlappen, und daher kann eine Lichtdurchlässigkeit äquivalent zu derjenigen des Stands der Technik sichergestellt werden, ohne den Schlitz 7 zu verkleinern. Das heißt, gemäß dieser ersten bevorzugten Ausführungsform kann eine Flüssigkristallanzeigevorrichtung einer FFS-Form, die für eine Rahmenbreitenreduzierung unabhängig von einer Auflösung geeignet ist, realisiert werden, ohne ein Anzeigeleistungsvermögen zu verschlechtern.
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<Fertigungsprozess>
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Als Nächstes wird ein Fertigungsprozess des in 2 und 3 dargestellten TFT-Matrix-Substrats 100 beschrieben. Zuerst wird eine erste Metallschicht, die die Gate-Leitungen 4 sein soll, mit einem Sputter-Verfahren unter Verwendung eines Gleichstrom-Magnetrons auf dem isolierenden Substrat 16 ausgebildet. Es ist ausreichend, dass die erste Metallschicht aus Mo, Cr, W, Al oder Ta oder einer Legierungsschicht, die solche Metalle als Hauptkomponente aufweist, ausgebildet wird. Dann wird eine Gestaltung ausgeführt, um die Gate-Leitungen 4 zu erhalten. Als Nächstes wird die Gate-Isolierungsschicht 13 mit einem Plasma-CVD-Verfahren ausgebildet. Eine Siliziumnitridschicht wird im Allgemeinen als die Gate-Isolierungsschicht 13 verwendet, aber auch eine Siliziumoxidschicht, eine Siliziumoxinitridschicht und dergleichen können verwendet werden.
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Nach dem Ausbilden der Gate-Isolierungsschicht 13 wird eine a-Si-Schicht (amorphe Siliziumschicht) mit einem Plasma-CVD-Verfahren ausgebildet. Die a-Si-Schicht weist im Allgemeinen eine Schichtstruktur einer spezifischen Halbleiterschicht, die die Kanalschicht 12 bildet, und eine Verunreinigungshalbleiterschicht, die Phosphor und dergleichen aufweist, auf. Die Verunreinigungshalbleiterschicht ist zum Zweck eines Sicherstellens eines ohmschen Kontakts mit der Source-Elektrode 11 und der Drain-Elektrode 10, die nachfolgend zu beschreiben sind, vorgesehen. Dann wird ein Gestalten ausgeführt, um die Kanalschicht 12 als eine inselförmige a-Si-Schicht zu erhalten.
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Als Nächstes wird eine zweite Metallschicht mit einem Sputter-Verfahren unter Verwendung eines Gleichstrom-Magnetrons ausgebildet. Es ist ausreichend, dass die zweite Metallschicht aus Mo, Cr, W, Al oder Ta oder einer Legierungsschicht, die solche Metalle als ihre Hauptkomponente aufweist, ausgebildet wird. Dann wird ein Gestalten ausgeführt, um die Source-Elektrode 11, die Drain-Elektrode 10 und die Source-Leitungen 5 zu erhalten. Hierbei kann die Verunreinigungshalbleiterschicht, die für den Zweck eines Erhaltens eines ohmschen Kontakts mit der Source-Elektrode 11 und der Drain-Elektrode 10 vorgesehen ist, in einigen Fällen einem Ätzen unter Verwendung der Source-Elektrode 11 und der Drain-Elektrode 10 als Masken unterzogen werden, um Masken-Arbeitsstunden zu reduzieren.
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Nach dem Ausbilden der Source-Elektrode 11, der Drain-Elektrode 10 und der Source-Leitungen 5 wird eine erste transparente, leitfähige Schicht, die die Pixelelektrode 8 sein soll, mit einem Sputter-Verfahren unter Verwendung eines Gleichstrom-Magnetrons ausgebildet. Die erste transparente, leitfähige Schicht kann aus ITO, Indiumzinkoxid (IZO) oder dergleichen ausgebildet werden. Dann wird ein Gestalten ausgeführt, um die transparente Pixelelektrode 8 zu erhalten.
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Nach dem Ausbilden der Pixelelektrode 8 wird die erste Zwischenlagenisolierungsschicht 14 mit einem Plasma-CVD-Verfahren ausgebildet. Die erste Zwischenlagenisolierungsschicht 14 kann aus einer Siliziumnitridschicht, einer Siliziumoxidschicht, einer Siliziumoxinitridschicht oder dergleichen ausgebildet werden. Alternativ kann, um eine Isolationseigenschaft durch Verdicken einer Schicht sicherzustellen, die erste Zwischenlagenisolierungsschicht 14 durch Aufbringen einer acrylsauren oder einer auf Imid basierenden organischen Harzschicht ausgebildet werden. Weiter kann die erste Zwischenlagenisolierungsschicht 14 durch Schichten einer Siliziumnitridschicht, einer Siliziumoxidschicht oder einer Siliziumoxinitridschicht und einer organischen Harzschicht ausgebildet werden.
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Als Nächstes wird eine dritte Metallschicht mit einem Sputter-Verfahren unter Verwendung eines Gleichstrom-Magnetrons ausgebildet. Es ist ausreichend, dass die dritte Metallschicht aus Mo, Cr, W, Al oder Ta oder einer Legierungsschicht, die solche Metalle als ihre Hauptkomponente aufweist, ausgebildet wird. Dann wird ein Gestalten ausgeführt, um die Gate-Verbindungsleitungen 6 zu erhalten.
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Dann wird die zweite Zwischenlagenisolierungsschicht 17 mit einem Plasma-CVD-Verfahren ausgebildet. Die zweite Zwischenlagenisolierungsschicht 17 kann aus einer Siliziumnitridschicht, einer Siliziumoxidschicht, einer Siliziumoxinitridschicht oder dergleichen ausgebildet werden. Alternativ kann, um eine Isolationseigenschaft durch Verdicken einer Schicht sicherzustellen, die zweite Zwischenlagenisolierungsschicht 17 durch Aufbringen einer acrylsauren oder einer auf Imid basierenden organischen Harzschicht ausgebildet werden, sodass sie eine Dicke von 1 µm bis 3 µm aufweist. Weiter kann die zweite Zwischenlagenisolierungsschicht 17 durch Schichten einer Siliziumnitridschicht, einer Siliziumoxidschicht oder einer Siliziumoxinitridschicht und einer organischen Harzschicht ausgebildet werden.
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Dann wird, um die Leitfähigkeit zu der ersten Metallschicht, der zweiten Metallschicht, der dritten Metallschicht oder der ersten transparenten, leitfähigen Schicht sicherzustellen, ein Kontaktloch (nicht gezeigt) ausgebildet.
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Nach dem Ausbilden des Kontaktlochs wird eine zweite transparente, leitfähige Schicht, die die gemeinsame Elektrode 15 sein soll, ausgebildet. Die zweite transparente, leitfähige Schicht kann aus ITO, IZO oder dergleichen ausgebildet werden. Dann wird ein Gestalten ausgeführt, um die gemeinsame Elektrode 15 zu erhalten. Zu der Zeit des Gestaltens wird der Schlitz 7 in der gemeinsamen Elektrode 15 auf der Pixelelektrode 8 ausgebildet.
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<Zweite bevorzugte Ausführungsform>
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5 ist eine Draufsicht gemäß einer zweiten bevorzugten Ausführungsform, welche zu einer vergrößerten Draufsicht des Bereichs A von 1 korrespondiert. Weiter ist 6 eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie C-C in 5. Es ist zu beachten, dass im Sinne eines Verhinderns von Redundanz aufgrund einer wiederholten Beschreibung Komponenten, die die gleiche oder korrespondierende Funktionen aufweisen, in den Zeichnungen für jede der bevorzugten Ausführungsformen durch die gleichen Bezugszeichen gekennzeichnet sind.
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In der zweiten bevorzugten Ausführungsform sind Gate-Verbindungsleitungsschlitze 20 in den Gate-Verbindungsleitungen 6 vorgesehen, die auf den Source-Leitungen 5 ausgebildet sind. Die Gate-Verbindungsleitungsschlitze 20 sind Bereiche, in welchen die Gate-Verbindungsleitungen 6 nicht ausgebildet sind. Weiter sind die Gate-Verbindungsleitungsschlitze 20 bis in die Nähe des Kontaktlochs 18 ausgebildet, das elektrisch mit den Gate-Leitungen 4 verbunden ist.
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Wie in der Querschnittsansicht von 6 dargestellt, welche entlang der Linie C-C aufgenommen ist, sind die Gate-Verbindungsleitungen 6 auf der ersten Zwischenlagenisolierungsschicht 14 ausgebildet, und die Gate-Verbindungsleitungsschlitze 20 sind so ausgebildet, dass sie einen Bereich aufweisen, der mit den Source-Leitungen 5 überlappt. Ein Vorsehen der Gate-Verbindungsleitungsschlitze 20 reduziert eine Fläche, in welcher die Source-Leitungen 5 und die Gate-Verbindungsleitungen 6 miteinander überlappen, wodurch ermöglicht wird, dass eine durch die Source-Leitungen 5 und die Gate-Verbindungsleitungen 6 zu bildende Kapazität reduziert wird.
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Weiter kann in einem Fall, in welchem die Breite der Gate-Verbindungsleitungen 6 durch ein Vorsehen der Gate-Verbindungsleitungsschlitze 20 so erhöht ist, dass sie größer ist als die Breite der Source-Leitungen 5, ein solcher Zustand angenommen werden, dass die Lichtdurchlässigkeit des Pixels reduziert ist. Selbst in einem solchen Fall kann jedoch durch ein Geringhalten der Breite der Gate-Verbindungsleitungen 6 in einem solchen Maß, dass sie nicht mit dem Schlitz 7 überlappen, die Reduzierung einer Lichtdurchlässigkeit unterbunden werden.
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Gemäß der vorstehenden Beschreibung kann eine Kapazität, die durch die Gate-Verbindungsleitungen 6 und die Source-Leitungen 5 gebildet wird, reduziert werden, und daher kann eine Verzögerung in einem Source-Signal verbessert werden, und eine Flüssigkristallanzeigevorrichtung einer FFS-Form, die für eine Rahmenbreitenreduzierung geeignet ist, kann selbst in einem hochauflösenden Großbildschirm-Flüssigkristallanzeigefeld realisiert werden.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert und weggelassen werden. Wenn eine Beschichtbarkeit der Gate-Verbindungsleitungen 6, die die Gate-Leitungen 4 überkreuzen, ausreichend ist, können die Gate-Leitungen 4 und die Gate-Verbindungsleitungsschlitze 20 einander kreuzen.
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<Dritte bevorzugte Ausführungsform>
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7 ist eine Draufsicht gemäß einer dritten bevorzugten Ausführungsform, welche zu einer vergrößerten Draufsicht des Bereichs A von 1 korrespondiert. 8 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie D-D in 7. Es ist zu beachten, dass im Sinne eines Verhinderns von Redundanz aufgrund einer wiederholten Beschreibung Komponenten, die die gleiche oder korrespondierende Funktionen aufweisen, in den Zeichnungen für jede der bevorzugten Ausführungsformen durch die gleichen Bezugszeichen gekennzeichnet sind.
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Die dritte bevorzugte Ausführungsform weist ihr Merkmal darin auf, dass Source-Leitungsschlitze 21 in den Source-Leitungen 5 vorgesehen sind, die in einer unteren Schicht der Gate-Verbindungsleitungen 6 ausgebildet sind. Die Source-Leitungsschlitze 21 sind Bereiche, in welchen die Source-Leitungen 5 nicht ausgebildet sind, welche normalerweise in einer Draufsicht hinter den Gate-Verbindungsleitungen 6 nicht sichtbar sind, aber in 7 durch schwarze Linien angezeigt sind. Wie in 7 und 8 dargestellt, ist der Source-Leitungsschlitz 21 in einer Weise eines Aushöhlens eines Mittenbereichs der Source-Leitung 5 zwischen einer Gate-Leitung 4 und einer andern Gate-Leitung 4 auf der nächsten Stufe ausgebildet. Das heißt, die Source-Leitungsschlitze 21 sind so ausgebildet, dass sie einen Bereich aufweisen, der mit den Gate-Verbindungsleitungen 6 überlappt. Deshalb wird eine Fläche, in welcher die Gate-Verbindungsleitungen 6 und die Source-Leitungen 5 miteinander überlappen, reduziert.
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Damit kann ähnlich zu der zweiten bevorzugten Ausführungsform eine Kapazität, die zwischen den Source-Leitungen 5 und den Gate-Verbindungsleitungen 6 gebildet wird, reduziert werden, und daher kann eine Verzögerung in einem Source-Signal verbessert werden, und eine Rahmenbreitenreduzierung kann selbst in einem hochauflösenden Großbildschirm-Flüssigkristallanzeigefeld realisiert werden.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert oder weggelassen werden. Zum Beispiel brauchen die Source-Leitungsschlitze 21 nicht in einer Weise eines Aushöhlens des Mittenbereichs der Source-Leitungen 5 ausgebildet zu werden, sondern können in einer Weise eines Ausschneidens nur einer Seite ausgebildet werden. Weiter können, wenn eine Beschichtbarkeit der Source-Leitungen 5, die die Gate-Leitungen 4 überkreuzen, ausreichend ist, die Gate-Leitungen 4 und die Source-Leitungsschlitze 21 einander kreuzen.
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<Vierte bevorzugte Ausführungsform>
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9 ist eine Draufsicht gemäß einer vierten bevorzugten Ausführungsform, welche zu einer vergrößerten Draufsicht des Bereichs A von 1 korrespondiert. 10 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie E-E in 9. Es ist zu beachten, dass im Sinne eines Verhinderns von Redundanz aufgrund einer wiederholten Beschreibung Komponenten, die die gleiche oder korrespondierende Funktionen aufweisen, in den Zeichnungen für jede der bevorzugten Ausführungsformen durch die gleichen Bezugszeichen gekennzeichnet sind. Weiter liegt die Essenz der vierten bevorzugen Ausführungsform hauptsächlich in einer Beziehung zwischen Schichten, und deshalb ist 9, die eine Draufsicht darstellt, in einer Erscheinung im Wesentlichen die gleiche wie 2 der ersten bevorzugten Ausführungsform.
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In der vierten bevorzugten Ausführungsform ist die Pixelelektrode 8 auf der ersten Zwischenlagenisolierungsschicht 14 ausgebildet, eine dritte Zwischenlagenisolierungsschicht 19 ist weiter auf der Pixelelektrode 8 aufgeschichtet, und die Gate-Verbindungsleitungen 6 sind auf der dritten Zwischenlagenisolierungsschicht 19 vorgesehen. Zwischen den Source-Leitungen 5 und den Gate-Verbindungsleitungen 6 sind isolierende Schichten, in welchen die erste Zwischenlagenisolierungsschicht 14 und die dritte Zwischenlagenisolierungsschicht 19 aufgeschichtet sind, ausgebildet, und daher ist eine Kapazität zwischen den Source-Leitungen 5 und den Gate-Verbindungsleitungen 6 reduziert. Weiter sind zwischen den Source-Leitungen 5 und den Gate-Verbindungsleitungen 6 isolierende Schichten in mindestens zwei Schichten einschließlich der ersten Zwischenlagenisolierungsschicht 14 aufgeschichtet, und daher kann eine Kurzschlussfehlfunktion zwischen Leitungen, welche durch eine Fremdsubstanz und einen Defekt in einer isolierenden Schicht verursacht wird, unterbunden werden, und eine Verbesserung einer Ausbeuterate kann erwartet werden.
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Gemäß der vorstehend genannten Struktur kann ähnlich zu der ersten bevorzugten Ausführungsform eine Rahmenbreitenreduzierung in einem hochauflösenden großen Bildschirm verwirklicht werden, und eine Flüssigkristallanzeigevorrichtung einer FFS-Form kann mit einer hohen Ausbeuterate gefertigt werden.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert oder weggelassen werden. Zum Beispiel können ähnliche Wirkungen erzielt werden, selbst wenn Schlitze in den Gate-Verbindungsleitungen 6 oder den Source-Leitungen 5 vorgesehen sind, wie in der zweiten oder dritten bevorzugten Ausführungsform.
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<Fünfte bevorzugte Ausführungsform>
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<Anordnung>
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11 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie E-E in 9 gemäß einer fünften bevorzugten Ausführungsform. Es ist zu beachten, dass im Sinne eines Verhinderns von Redundanz aufgrund einer wiederholten Beschreibung Komponenten, die die gleiche oder korrespondierende Funktionen aufweisen, in den Zeichnungen für jede der bevorzugten Ausführungsformen durch die gleichen Bezugszeichen gekennzeichnet sind.
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In der ersten bis dritten bevorzugten Ausführungsform ist eine Beschreibung bezüglich der Zeichnungen gegeben worden, in welchen die Source-Leitungen 5 und die Pixelelektrode 8, die Gate-Verbindungsleitungen 6 und die gemeinsame Elektrode 15 jeweils in unterschiedlichen Schichten in der genannten Reihenfolge angeordnet sind, sodass alle der vorstehend genannten Komponenten voneinander durch isolierende Schichten isoliert sind. In der vierten bevorzugten Ausführungsform ist eine Beschreibung bezüglich der Zeichnungen gegeben worden, in welchen die Source-Leitungen 5, die Pixelelektrode 8, die Gate-Verbindungsleitungen 6 und die gemeinsame Elektrode 15 jeweils in unterschiedlichen Schichten in der genannten Reihenfolge angeordnet sind, sodass alle der vorstehend genannten Komponenten voneinander durch isolierende Schichten isolierte sind. Deshalb sind in diesen Zeichnungen isolierende Schichten, die zwei Lagen aufweisen, zwischen der Pixelelektrode 8 und der gemeinsamen Elektrode 15 ausgebildet, womit ein Problem gefunden wird, in welchem eine Kapazität zwischen den beiden Elektrode reduziert ist.
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In dieser fünften Ausführungsform sind die Pixelelektrode 8 und die Gate-Verbindungsleitungen 6 auf der dritten Zwischenlagenisolierungsschicht 19 vorgesehen. Deshalb ist anders als in den Darstellungen der ersten bis vierten Ausführungsformen die erste Zwischenlagenisolierungsschicht 14 nicht zwischen der Pixelelektrode 8 und der gemeinsamen Elektrode 15 ausgebildet, und die Dicke der isolierenden Schicht kann korrespondierend dazu reduziert werden. Als eine Folge ist es möglich, eine Speicherkapazität, die zwischen den beiden Elektroden gebildet wird, ausreichend für ein Stabilisieren eines Pixelpotentials zu erhalten.
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<Fertigungsprozess>
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Weiter kann in dieser fünften Ausführungsform, wie in 11 dargestellt, eine Anordnung eines Ausbildens einer transparenten, leitfähigen Schicht 8a in einer unteren Schicht der Gate-Verbindungsleitungen 6 eingesetzt werden. Hierbei wird die transparente leitfähige Schicht 8a in der gleichen Schicht ausgebildet wie die Pixeldiode 8 aber ist ein Muster, welches elektrisch von der Pixelelektrode 8 getrennt ist.
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Eine solche Struktur kann durch den nachfolgenden Prozess ausgebildet werden, das heißt, durch einen Prozess ausgebildet werden, in welchem eine transparente, leitfähige Schicht, die die transparente, leitfähige Schicht 8a und die Pixelelektrode 8 sein soll, und eine leitfähige Schicht, die die Gate-Verbindungsleitungen 6 sein soll, durch Schichten ausgebildet werden, und dann wird ein Belichtungsvorgang unter Verwendung einer Mehrtonexponierungsmaske als eine Grautonmaske auf ein aufgebrachtes Fotoabdeckmittel angewendet.
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Insbesondere kann eine Belichtung so ausgeführt werden, dass die Dicke eines Abdeckmittels in einem Bereich zum Ausbilden der Gate-Verbindungsleitungen 6 größer wird als die Dicke eines Abdeckmittels in anderen Bereichen nach dem Entwickeln, welches nach dem Belichten ausgeführt wird. Danach kann eine in 11 dargestellte Struktur durch einen Vorgang einer Endbearbeitung in ein Muster, das die Pixelelektrode 8 und die transparente, leitfähige Schicht 8a aufweist, einen Vorgang eines Entfernens eines Abdeckmittels an Stellen, die eine geringe Dicke aufweisen, und einen Vorgang eines Entfernens einer leitfähigen Schicht nach dem Entfernen des Abdeckmittels durch Ätzen erhalten werden. Das heißt, in dem Fertigungsverfahren wird eine Wirkung erzielt, die geeignet ist, Gestaltungsvorgänge für zwei unterschiedliche Schichten in einen photolithographischen Prozess zu integrieren.
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Entsprechend kann gemäß der Struktur eines Aufschichtens der Gate-Verbindungsleitungen 6 auf der transparenten, leitfähigen Schicht 8a, wie in 11 dargestellt, ein photolithographischer Prozess zum Ausbilden von Mustern der Gate-Verbindungsleitungen 6 und der Pixelelektrode 8 von zwei Prozessen in einen Prozess integriert werden. Weiter kann auch eine Durchlaufzeit in einer Fertigung reduziert werden.
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Außerdem kann in dieser fünften bevorzugten Ausführungsform ähnlich zu der ersten bevorzugten Ausführungsform eine Rahmenbreitenreduzierung in einem hochauflösenden großen Bildschirm verwirklicht werden, und eine Flüssigkristallanzeigevorrichtung einer FFS-Form, die eine hohe Ausbeuterate aufweist, kann verwirklicht werden.
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Weiter werden gemäß der vorstehend angeführten Struktur auch in dieser fünften bevorzugten Ausführungsform ähnlich zu der vierten bevorzugten Ausführungsform isolierende Schichten, die zwei Lagen der ersten Zwischenlagenisolierungsschicht und der dritten Zwischenlagenisolierungsschicht aufweisen, zwischen den Source-Leitungen 5 und den Gate-Verbindungsleitungen 6 ausgebildet, und daher kann eine Wirkung erwartet werden, die geeignet ist, eine Kapazität und eine Kurzschlussfehlfunktion zwischen den beiden Leitungen zu reduzieren. Weiter kann in dieser fünften Ausführungsform eine Zeit für einen Fertigungsprozess reduziert werden, und daher kann eine Flüssigkristallanzeigevorrichtung einer FFS-Form verwirklicht werden, die eine Kostenreduzierung ermöglicht.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert und weggelassen werden. Zum Beispiel können ähnliche Wirkungen erhalten werden, selbst wenn Schlitze in den Gate-Verbindungsleitungen 6 oder den Source-Leitungen 5 vorgesehen sind wie in der zweiten oder dritten bevorzugten Ausführungsform.
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<Sechste bevorzugte Ausführungsform>
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12 ist eine vergrößerte Draufsicht des Bereichs A von 1 gemäß einer sechsten bevorzugten Ausführungsform, und 13 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie F-F in 12. Es ist zu beachten, dass im Sinne eines Verhinderns von Redundanz aufgrund einer wiederholten Beschreibung Komponenten, die die gleiche oder korrespondierende Funktionen aufweisen, in den Zeichnungen für jede der bevorzugten Ausführungsformen durch die gleichen Bezugszeichen gekennzeichnet sind.
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In der ersten bevorzugten Ausführungsform, wie in 4 dargestellt, ist eine Beschreibung einer Form gegeben worden, in welcher die Gate-Verbindungsleitungen 6 und die Gate-Leitungen 4 durch die Kontaktlöcher 18a und 18b, die in jeder isolierenden Schicht in dem Verbindungsteil 22 ausgebildet sind, und die Verbindungsschicht 15a elektrisch miteinander verbunden sind.
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Ein Gate-Signal wird an die Verbindungsschicht 15a angelegt. In einem Fall, in welchem die Verbindungsschicht 15a in der obersten Schicht ausgebildet ist, wie in 4 dargestellt, kann eine Orientierung von Flüssigkristallen in der Nähe der Verbindungsschicht 15a aufgrund einer Spannung des angelegten Signals gestört sein. Weiter kann die Störung so Einfluss nehmen, dass sie Fehler wie einen Lichtaustritt generiert, welche eine Anzeigequalität verschlechtert. Eine Struktur eines weiteren Aufbringens einer Abdeckung mit einer isolierenden Schicht nur als eine Gegenmaßnahme dafür kann angenommen werden, aber dies verursacht einen Anstieg von Herstellungskosten.
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Angesichts des Vorstehenden setzt die sechste bevorzugte Ausführungsform, wie in 13 dargestellt, eine Struktur ein, in welcher ein drittes Kontaktloch 18c, das durch die Gate-Isolierungsschicht 13 und die erste Zwischenlagenisolationsschicht 14 hindurchtritt, welche zwischen den Gate-Leitungen 4 und den Gate-Verbindungsleitungen 6 vorgesehen sind, in einem Bereich geöffnet wird, wo die Gate-Leitungen 4 und die Gate-Verbindungsleitungen 6 miteinander überlappen, wodurch die Gate-Leitungen 4 und die Gate-Verbindungsleitungen 6 in direkten Kontakt miteinander gebracht werden. Weiter sind in dem Verbindungsteil 22 das Kontaktloch 18c und die Gate-Verbindungsleitungen 6 durch die zweite Zwischenlagenisolierungsschicht 17 bedeckt.
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Gemäß der vorstehend angeführten Struktur können ähnliche Wirkungen wie diejenigen der ersten bevorzugten Ausführungsform erwartet werden, und eine leitfähige Schicht, die ein Potential eines Gate-Signals aufweist, ist durch eine isolierende Schicht bedeckt, und daher kann eine Flüssigkristallanzeigevorrichtung einer FFS-Form verwirklicht werden, die in der Lage ist, eine Verschlechterung eine Anzeigequalität zu unterbinden. Weiter ist diese sechste bevorzugte Ausführungsform zusammen mit der ersten bis fünften bevorzugten Ausführungsform einsetzbar.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert und weggelassen werden. Zum Beispiel wird, wenn diese bevorzugte Ausführungsform in der vierten oder fünften bevorzugten Ausführungsform eingesetzt wird, das dritte Kontaktloch 18c auch in isolierenden Schichten der dritten Zwischenlagenisolierungsschicht 19 geöffnet, zusätzlich zu der Gate-Isolierungsschicht 13 und der ersten Zwischenlagenisolierungsschicht 14.
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<Siebte bevorzugte Ausführungsform>
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2, die für die Beschreibung der ersten bevorzugten Ausführungsform referenziert wird, ist eine Darstellung, in welcher eine Gate-Verbindungsleitung 6 so ausgebildet ist, dass sie mit einer Source-Leitung 5 bis zu der Position des Verbindungsteils 22 überlappt, das elektrisch mit der Gate-Leitung 4 verbunden ist.
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Wenn die Größe des Anzeigebereichs 1 in einer solchen Anordnung vergrößert wird, wird auch die überlappende Länge der Gate-Verbindungsleitung 6 und der Source-Leitung 5 proportional vergrößert, wodurch auch eine Kapazität vergrößert wird, die zwischen den beiden Leitungen gebildet wird. Im Allgemeinen führt eine Vergrößerung einer Kapazität zu einem Anstieg einer Erholungszeit von Einschwingverhaltenscharakteristiken. Deshalb ist es in einer Flüssigkristallanzeigevorrichtung schwierig, zu erreichen, dass ein Potential der Source-Leitung ein gewünschtes Potential während einer horizontalen Abtastperiode (Zeitspanne zum Auswählen einer Gate-Leitung) von der Zeit, wenn ein Signalpotential in die Source-Leitung eingegeben wird, erreicht.
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Weiter benötigt eine höhere Auflösung eine höhere Zahl von Gate-Leitungen und reduziert die horizontale Abtastperiode (Zeitspanne zum Auswählen einer Gate-Leitung), und somit wird das vorstehend genannte Problem ernster. Als eine Folge wird eine Randbedingung (obere Begrenzung) für die mögliche Größe des Anzeigebereichs generiert, auf den die erste bevorzugte Ausführungsform angewendet wird.
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Währenddessen weist der Anzeigebereich 1 beide von einem Bereich, in welchem die Gate-Verbindungsleitungen 6 in einem Pixel angeordnet sind, und einem Bereich, in welchem die Gate-Verbindungsleitungen 6 nicht in einem Pixel angeordnet sind, auf. Deshalb kann das vorstehend genannte Problem nur in einem Bereich generiert werden, der mehr Pixel aufweist, die die Gate-Verbindungsleitungen 6 aufweisen. Das heißt, nur der Bereich, der mehr Pixel aufweist, die die Gate-Verbindungsleitungen 6 aufweisen, kann ein Potential der Source-Leitung nicht erreichen, um eine an die Flüssigkristalle anzulegende Spannung zu reduzieren, was eine Reduzierung einer Lichtdurchlässigkeit verursachen kann, sodass eine Anzeigeungleichmäßigkeit erzeugt wird.
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Diese siebte bevorzugte Ausführungsform weist ihr Merkmal darin auf, dass eine Gate-Verbindungsleitung, die einen Bereich aufweist, der mit einer Source-Leitung überlappt, so angeordnet ist, dass sie in einem Ausmaß gebogen ist, dass sie sich in einer Richtung entlang der Gate-Leitung erstreckt, und einen Bereich aufweist, der auch mit einer benachbarten Source-Leitung überlappt.
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Nun wird weiter eine detaillierte Beschreibung dieser siebten bevorzugten Ausführungsform gegeben. 14 ist eine Draufsicht gemäß der siebten bevorzugten Ausführungsform, welche zu einer vergrößerten Draufsicht eines Bereichs korrespondiert, der zu dem Bereich B in 1 korrespondiert. 15 ist eine Querschnittsansicht eines Bereichs, aufgenommen entlang der Linie G-G in 14. Es ist zu beachten, dass im Sinne eines Verhinderns von Redundanz aufgrund einer wiederholten Beschreibung Komponenten, die die gleiche oder korrespondierende Funktionen aufweisen, in den Zeichnungen für jede der bevorzugten Ausführungsformen durch die gleichen Bezugszeichen gekennzeichnet sind. Weiter lässt 14 eine Darstellung von Verbindungsteilen zum klaren Darstellen der Merkmale dieser bevorzugten Ausführungsform weg, aber die vorstehend genannten Verbindungsteile sind in dieser bevorzugten Ausführungsform auch geeignet vorgesehen.
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Wie in 14 dargestellt, weist die Gate-Verbindungsleitung 6, die auf einer Source-Leitung 5 ausgebildet ist, ein gestrecktes Teil 6a, das sich in einer Richtung entlang der Gate-Leitung 4 oder einer Cs-Leitung 9 erstreckt, und ein gebogenes Teil 6b zum Ändern der Richtung der Leitung auf, und weist einen Bereich auf, der auch mit einer anderen Source-Leitung 5a, welche an die vorstehen genannte eine Source-Leitung 5 angrenzt.
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Hierbei ist die Cs-Leitung 9 eine Leitung, die das gleiche Potential aufweist wie die gemeinsame Elektrode 15 und eine niederohmige Leitung ist, die zu einem Anlegen eines gleichmäßigen gemeinsamen Potentials an eine gesamte Oberfläche der gemeinsamen Elektrode 15 in dem Anzeigebereich 1 beiträgt. Deshalb weist die Cs-Leitung 9 ein Verbindungsteil geeignet zwischen der Cs-Leitung 9 und der gemeinsamen Elektrode 15 auf, und ein Kontaktloch 18d, das ein drittes Kontaktloch ist, ist als das Verbindungsteil dargestellt. Obwohl eine Querschnittsansicht nicht gezeigt ist, ist das Kontaktloch 18d, wenn sich die Cs-Leitung 9 in der gleichen Schicht befindet wie die Gate-Leitung, so ausgebildet, dass es mindestens in der Gate-Isolierungsschicht, der ersten Zwischenlagenisolierungsschicht und der zweiten Zwischenlagenisolierungsschicht zu öffnen ist.
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Weiter erstreckt sich die Gate-Verbindungsleitung 6 in dem Anzeigebereich 1 so, dass sie das gestreckte Teil 6a, das sich in einer Richtung entlang der Gate-Leitung 4 oder der Cs-Leitung 9 an mindestens einer Stelle erstreckt, und das gebogene Teil 6b dafür aufweist. Wie in 14 dargestellt, kann das gestreckte Teil 6a mit der Cs-Leitung 9 überlappen. Obwohl nicht gezeigt, kann das gestreckte Teil 6a der Gate-Verbindungsleitung 6 mit der Gate-Leitung 4 überlappen. Gemäß solcher Strukturen, in welchen die Leitungen miteinander überlappen, kann eine Reduzierung eines Öffnungsverhältnisses in einem Pixel unterbunden werden. Es ist zu beachten, dass in einem Fall, in welchem das gestreckte Teil 6a mit der Gate-Leitung 4 überlappt, die Cs-Leitung 9 nicht notwendigerweise vorgesehen sein muss.
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Gemäß einer solchen Anordnung wird eine Wirkung erhalten, die geeignet ist, die Überlappungslänge der Gate-Verbindungsleitung 6 und der Source-Leitung 5 so festzulegen, dass sie zwischen den Source-Leitungen 5 gleichmäßig ist. Entsprechend werden sowohl eine Reduzierung einer Ungleichheit einer Kapazität zwischen den Gate-Verbindungsleitungen und den Source-Leitungen als auch eine gleichmäßige Ankunftszeit eines Source-Potentials verwirklicht. Damit kann eine verwendbare Größe des Anzeigebereichs in dieser siebten bevorzugten Ausführungsform weiter erhöht werden als in der ersten bevorzugten Ausführungsform.
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In 14 ist eine Form, in welcher eine Gate-Verbindungsleitung 6 so angeordnet ist, dass sie ein Teil aufweist, das mit zwei Source-Leitungen 5 überlappt dargestellt, aber die Anzahl der Source-Leitungen 5, die durch eine Gate-Verbindungsleitung 6 überdeckt werden, kann durch weiteres Hinzufügen des gebogenen Teils 6b auf drei oder mehr erhöht werden. Das heißt, die Anzahl der Source-Leitungen 5, die durch eine Gate-Verbindungsleitung 6 überdeckt werden, kann mindestens zwei oder mehr sein.
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Weiter können alle der Gate-Verbindungsleitungen 6 in dem Anzeigebereich 1 das gestreckte Teil 6a und das gebogene Teil 6b aufweisen. Alternativ können die Gate-Verbindungsleitungen 6, wie in 14 dargestellt, und andere Gate-Verbindungsleitungen ohne gestreckte Teile oder gebogene Teile in einer gemischten Weise vorhanden sein. Solche Formen ermöglichen weiter eine feinere gleichmäßige Gestaltung, und daher kann eine verwendbare Größe des Anzeigebereichs weiter erhöht werden.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert und weggelassen werden. Zum Beispiel können ähnliche Wirkungen erzielt werden, selbst wenn Schlitze in den Gate-Verbindungsleitungen 6 oder den Source-Leitungen 5 vorgesehen sind wie in der zweiten oder dritten Ausführungsform.
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<Achte bevorzugte Ausführungsform>
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In der ersten bis siebten bevorzugten Ausführungsform ist eine Beschreibung eines Falls gegeben worden, in welchem der Anzeigebereich eine rechteckige Form aufweist, aber die Form des Anzeigebereichs ist nicht auf eine rechteckige Form beschränkt. 16 ist eine Draufsicht eines Flüssigkristallanzeigefelds gemäß einer achten bevorzugen Ausführungsform. Es ist zu beachten, dass die Darstellung der Gate-Leitungen und der Source-Leitungen in 16 weggelassen ist, aber eine ähnliche Anordnung zu 2 ist auch in dieser bevorzugten Ausführungsform eingesetzt.
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Die Form des Anzeigebereichs 1 des Flüssigkristallanzeigefelds ist im Wesentlichen eine Trapezform, in welcher Teile von beiden Querarmen leicht in Richtung einer oberen Seite der Trapezform gebogen sind. Der Rahmenbereich 2 ist ein Bereich, der die Peripherie des Anzeigebereichs 1 umgibt und eine Form aufweist, die die Form des Anzeigebereichs 1 reflektiert. In dem Rahmenbereich 2 sind die Gate-ICs 41 und die Source-ICs 51 auf der Seite S angebracht, die zu einer Unterseite der im Wesentlichen trapezoiden Form korrespondiert.
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Weiter sind in Bereichen der im Wesentlichen trapezoiden Form, wo sich die Unterseite über die Oberseite hinaus erstreckt, Bereiche C, die eine im Wesentlichen dreieckige Form aufweisen, an zwei Positionen vorhanden, das heißt, an seitlichen Enden des Anzeigebereichs 1. Wie in 16 dargestellt, sind die Gate-Verbindungsleitungen 6, die in den Bereichen C an zwei seitlichen Endteilen in dem Anzeigebereich 1 ausgebildet sind, mit einem Gate-IC 41 in jedem der Bereiche verbunden. Das heißt, Montagepositionen für die Gate-ICs 41 sind an zwei Positionen korrespondierend zu den Bereichen C vorgesehen, die an den zwei seitlichen Positionen vorgesehen sind.
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In der ersten bevorzugten Ausführungsform ist eine Beschreibung gegeben worden, die ein Beispiel einer Form angenommen hat, in welcher nur ein Gate-IC angebracht ist, aber eine Form, wie in 16 dargestellt, kann eingesetzt werden. Das Gleiche gilt, selbst wenn die Form des Anzeigebereichs eine rechteckige Form, eine im Wesentlichen trapezoide Form oder eine Halbkreisform ist, die einen geraden Teil an der Seite S für eine Montage aufweist.
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In jedem der Fälle können die Gate-ICs an zwei seitlichen Positionen angebracht werden, wie in 16 dargestellt.
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In der vorliegenden Erfindung können die bevorzugten Ausführungsformen innerhalb des Gültigkeitsumfangs der Erfindung geeignet modifiziert und weggelassen werden. Zum Beispiel kann der Gate-IC in dem Mittenbereich der Seite S vorgesehen sein, und die Source-ICs können auf beiden seitlichen Seiten davon angebracht sein.
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Obwohl die Erfindung detailliert gezeigt und beschrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Es ist deshalb zu verstehen, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.
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Zusammengefasst sind Gate-Verbindungsleitungen 6, die mit Gate-Leitungen 4 in einem Anzeigebereich 1 verbunden sind, so ausgebildet, dass sie einen Bereich aufweisen, der mit Source-Leitungen 5 überlappt. Gemäß einer solchen Struktur können sowohl eine Rahmenbreitenreduzierung als auch ein Anzeigeleistungsvermögen eines Flüssigkristallanzeigefelds verwirklicht werden.
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Bezugszeichenliste
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- 1
- Anzeigebereich
- 2
- Rahmenbereich
- 4
- Gate-Leitung
- 5
- Source-Leitung
- 5a
- Source-Leitung
- 6
- Gate-Verbindungsleitung
- 6a
- gestrecktes Teil
- 6b
- gebogenes Teil
- 7
- Schlitz
- 8
- Pixelelektrode
- 8a
- transparente, leitfähige Schicht
- 9
- Cs-Leitung
- 10
- Drain-Elektrode
- 11
- Source-Elektrode
- 12
- Kanalschicht
- 13
- Gate-Isolierungsschicht
- 14
- erste Zwischenlagenisolierungsschicht
- 15
- gemeinsame Elektrode
- 15a
- Verbindungsschicht
- 16
- isolierendes Substrat
- 17
- zweite Zwischenlagenisolierungsschicht
- 18
- Kontaktloch
- 18a
- Kontaktloch
- 18b
- Kontaktloch
- 18c
- Kontaktloch
- 18d
- Kontaktloch
- 19
- dritte Zwischenlagenisolierungsschicht
- 20
- Gate-Verbindungsleitungsschlitz
- 21
- Source-Leitungsschlitz
- 22
- Verbindungsteil
- 24
- Gate-Verdrahtungsleitung
- 25
- Source-Verdrahtungsleitung
- 41
- Gate-IC
- 51
- Source-IC
- 61
- FPC
- 62
- Schaltungsplatine
- 100
- TFT-Matrix-Substrat
- 200
- Substrat
- PX
- Pixel
- TFT
- Dünnfilmtransistor
-
ZITATE ENTHALTEN IN DER BESCHREIBUNG
-
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Zitierte Patentliteratur
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- JP 9311341 [0007]
- JP 2014119746 [0007]
- JP 2014 [0008]