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DE102017111277A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements Download PDF

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DE102017111277A1
DE102017111277A1 DE102017111277.4A DE102017111277A DE102017111277A1 DE 102017111277 A1 DE102017111277 A1 DE 102017111277A1 DE 102017111277 A DE102017111277 A DE 102017111277A DE 102017111277 A1 DE102017111277 A1 DE 102017111277A1
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DE
Germany
Prior art keywords
semiconductor
layer
insulating layer
main surface
insulation
Prior art date
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Withdrawn
Application number
DE102017111277.4A
Other languages
English (en)
Inventor
Christian Leirer
Christian Müller
Isabel Otto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
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Priority to US16/615,869 priority patent/US20200152534A1/en
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Abstract

Es wird ein Halbleiterbauelement (1) angegeben umfassend- einen Halbleiterkörper (2) mit- einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche (2B),- mindestens einer Seitenfläche (2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche (2B) verbindet,- eine elektrisch leitende Trägerschicht (8), die die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt, und- eine elektrisch schwach leitende Isolierung (6), die- zwischen der Trägerschicht (8) und dem Halbleiterkörper (2) angeordnet ist,- die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt und sich bis auf mindestens eine Seitenfläche (2C, 2D) des Halbleiterkörpers (2) erstreckt, und- eine erste Isolierschicht (61) und eine zweite Isolierschicht (62) aufweist, wobei die zweite Isolierschicht (62) auf einer dem Halbleiterkörper (2) abgewandten Seite der ersten Isolierschicht (61) angeordnet ist und sich die erste und zweite Isolierschicht (61, 62) in ihrer Steifigkeit und/oder Elastizität voneinander unterscheiden.Des Weiteren wird ein Verfahren zur Herstellung eines solchen Halbleiterbauelements (1) angegeben.

Description

  • Es werden ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelements angegeben.
  • In Halbleiterbauelementen können unter mechanischen Belastungen aufgrund vergleichsweise schlechter Verformbarkeit mancher Materialschichten Defekte, beispielsweise Risse oder Delaminationen, entstehen, die sich ausbreiten und die Qualität der Halbleiterbauelemente mindern.
  • Eine zu lösende Aufgabe besteht vorliegend darin, ein mechanisch stabiles Halbleiterbauelement anzugeben. Des Weiteren besteht eine zu lösende Aufgabe darin, ein Verfahren zur Herstellung eines solchen Halbleiterbauelements anzugeben.
  • Gemäß zumindest einer Ausführungsform umfasst das Halbleiterbauelement einen Halbleiterkörper, der eine erste Halbleiterschicht und eine zweite Halbleiterschicht aufweist. Ferner weist der Halbleiterkörper eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche auf, wobei insbesondere die erste Hauptfläche durch eine Oberfläche der ersten Halbleiterschicht und die zweite Hauptfläche durch eine Oberfläche der zweiten Halbleiterschicht gebildet wird. Insbesondere begrenzen die erste Hauptfläche und die zweite Hauptfläche den Halbleiterkörper in einer vertikalen Richtung.
  • Ferner weist der Halbleiterkörper vorzugsweise mindestens eine Seitenfläche auf, welche die erste Hauptfläche mit der zweiten Hauptfläche verbindet. Die Anzahl der Seitenflächen bestimmt sich nach der Geometrie des Halbleiterkörpers. Insbesondere weist der Halbleiterkörper mehrere Seitenflächen auf. Dies ist beispielsweise der Fall, wenn der Halbleiterchip quaderförmig ausgebildet ist und entsprechend vier Seitenflächen aufweist. Die mindestens eine Seitenfläche ist vorzugsweise weitgehend quer zu der ersten und zweiten Hauptfläche angeordnet. „Quer“ bedeutet, dass ein Normalenvektor der Seitenfläche nicht parallel zu einem Normalenvektor der ersten und/oder zweiten Hauptfläche verläuft. Vorzugsweise begrenzt die mindestens eine Seitenfläche den Halbleiterkörper in einer oder mehreren lateralen Richtungen. Die lateralen Richtungen sind in einer Ebene angeordnet, deren Normalenvektor parallel zu der vertikalen Richtung angeordnet ist. Insbesondere bezeichnet die Richtung, in welcher die zweite Halbleiterschicht auf die erste Halbleiterschicht folgt, die vertikale Richtung.
  • Weiterhin kann die zumindest eine Seitenfläche eine aus mindestens zwei Teilflächen zusammengesetzte Fläche sein. Beispielsweise können die Teilflächen ebene Flächen sein, wobei insbesondere die Flächennormalen zweier aneinander grenzender Teilflächen quer, das heißt nicht parallel, zueinander verlaufen.
  • Die erste Halbleiterschicht kann eine erste Leitfähigkeit und die zweite Halbleiterschicht eine zweite Leitfähigkeit aufweisen. Vorzugsweise handelt es sich bei der ersten Halbleiterschicht um eine n-leitende Schicht. Weiterhin handelt es sich bei der zweiten Halbleiterschicht insbesondere um eine p-leitende Schicht. Der Halbleiterkörper kann zwischen der ersten und zweiten Halbleiterschicht weitere Halbleiterschichten aufweisen.
  • Gemäß zumindest einer Ausführungsform handelt es sich vorliegend bei dem Halbleiterbauelement um ein optoelektronisches Bauelement. Hierbei weist der Halbleiterkörper vorzugsweise eine aktive Zone auf, die zur Strahlungserzeugung oder zur Strahlungsdetektion geeignet ist. Insbesondere ist die aktive Zone eine p-n-Übergangszone. Die aktive Zone kann dabei als eine Schicht oder als eine Schichtenfolge mehrerer Schichten ausgebildet sein. Beispielsweise emittiert die aktive Zone im Betrieb des Halbleiterbauelements elektromagnetische Strahlung, etwa im sichtbaren, ultravioletten oder infraroten Spektralbereich. Alternativ kann die aktive Zone im Betrieb des Halbleiterbauelements elektromagnetische Strahlung absorbieren und diese in elektrische Signale oder elektrische Energie umwandeln. Die aktive Zone ist insbesondere zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet.
  • Für die Schichten des Halbleiterkörpers kommen vorzugsweise auf Nitrid-Verbindungshalbleitern basierende Materialien in Betracht. „Auf Nitrid-Verbindungshalbleitern basierend“ bedeutet im vorliegenden Zusammenhang, dass zumindest eine Schicht des Halbleiterkörpers ein Nitrid-III/V-Verbindungshalbleitermaterial, vorzugsweise AlnGamIn1-n-mN, umfasst, wobei 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 und n+m ≤ 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere Dotierstoffe sowie zusätzliche Bestandteile aufweisen, die die charakteristischen physikalischen Eigenschaften des AlnGamIn1-n-mN-Materials im Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (Al, Ga, In, N), auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
  • Weiterhin kann das Halbleiterbauelement eine elektrisch leitende Trägerschicht aufweisen. Die Trägerschicht weist dabei einen vergleichsweise geringen elektrischen Widerstand auf. Darüber hinaus ist die Trägerschicht aufgrund ihrer Beschaffenheit, beispielsweise ihrer Dicke und/oder ihres Materials, eine stabilitätsgebende Komponente des Halbleiterbauelements. Die Dicke der Trägerschicht kann zwischen einschließlich 2 µm und einschließlich 100 µm, insbesondere zwischen 5 µm und 30 µm, vorzugsweise zwischen 5 µm und 15 µm betragen, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind. Bei der Dicke handelt es sich um eine maximale Ausdehnung der Trägerschicht in einer Richtung, die senkrecht zu einer Haupterstreckungsebene der Trägerschicht angeordnet ist.
  • Gemäß zumindest einer Ausführungsform handelt es sich bei der Trägerschicht um eine metallische Schicht. Unter einer „metallischen Schicht“ ist dabei eine Schicht zu verstehen, die aus einem Metall oder einer Metallverbindung gebildet ist und sich durch mindestens eine der folgenden Eigenschaften auszeichnet: hohe elektrische Leitfähigkeit, die mit steigender Temperatur abnimmt, hohe Wärmeleitfähigkeit, Duktilität (Verformbarkeit), metallischer Glanz (Spiegelglanz). Für die Trägerschicht kommen zum Beispiel Au, Zn, Al, Sn, Ni und Cu oder Verbindungen dieser Materialien wie beispielsweise AuSn und NiAu und darüber hinaus NiPdAu in Frage. Die Trägerschicht kann also mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen. Die Trägerschicht ist insbesondere eine galvanische Schicht, die auf einer auf dem Halbleiterkörper angeordnete Startschicht (englisch: seed layer) galvanisch abgeschieden ist. Beispielsweise kann die Startschicht eines der Materialien Au, Cu, Ti, Al, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen.
  • Vorzugsweise wird die zweite Hauptfläche zumindest bereichsweise von der Trägerschicht überdeckt. Dabei ist es möglich, dass die Trägerschicht größtenteils unterbrechungsfrei ausgebildet ist, so dass die zweite Hauptfläche vorzugsweise zu mindestens 50 %, insbesondere zu mindestens 80 %, bevorzugt zu mindestens 90 % von der Trägerschicht bedeckt ist. Die Trägerschicht weist also insbesondere nur wenige Stellen auf, an denen sich Unterbrechungen, das heißt Bereiche reduzierter Dicke, befinden.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement eine elektrisch schwach leitende Isolierung auf, die zwischen der Trägerschicht und dem Halbleiterkörper angeordnet ist. Insbesondere ist die Isolierung im Betrieb elektrisch nicht leitend. Für die Isolierung kommen elektrisch schwach leitende oder isolierende Materialien wie beispielsweise eine stöchiometrische oder nicht-stöchiometrische Zusammensetzung von Siliziumoxid, Siliziumnitrid, Aluminiumoxid oder Titanoxid in Frage. Die Isolierung trägt insbesondere zu einer elektrischen Isolierung von verschiedenen elektrischen Anschlüssen und/oder von Halbleiterschichten verschiedener elektrischer Leitfähigkeit des Halbleiterbauelements bei.
  • Bei einer bevorzugten Ausgestaltung wird die zweite Hauptfläche zumindest bereichsweise von der Isolierung überdeckt. Unterbrechungen der Isolierung können sich insbesondere in Bereichen ergeben, die zur elektrischen Kontaktierung des Halbleiterkörpers vorgesehen sind. Weiterhin kann sich die Isolierung von der zweiten Hauptfläche bis auf mindestens eine Seitenfläche des Halbleiterkörpers erstrecken. Insbesondere erstreckt sich die Isolierung von der zweiten Hauptfläche bis auf mindestens eine Seitenfläche der ersten Halbleiterschicht. Dabei kann zumindest eine Seitenfläche der zweiten Halbleiterschicht von der Isolierung vollständig überdeckt werden. Insbesondere werden alle Seitenflächen des Halbleiterkörpers von der Isolierung vollständig überdeckt.
  • Gemäß zumindest einer Ausführungsform weist die Isolierung eine erste Isolierschicht und eine zweite Isolierschicht auf. Die zweite Isolierschicht ist insbesondere auf einer dem Halbleiterkörper abgewandten Seite der ersten Isolierschicht angeordnet. Vorzugsweise unterscheiden sich die erste und zweite Isolierschicht in ihrer Steifigkeit und/oder Elastizität voneinander. Vorliegend bezeichnet die „Elastizität“ insbesondere die elastischen Eigenschaften des für die verschiedenen Schichten verwendeten Materials. Weiterhin bezeichnet die „Steifigkeit“ insbesondere den Widerstand eines Körpers gegen elastische Verformung durch eine Kraft oder ein Moment, zum Beispiel ein Biegemoment oder Torsionsmoment. Die Steifigkeit einer Schicht hängt nicht nur von den elastischen Eigenschaften des verwendeten Materials, sondern entscheidend auch von der Geometrie der Schicht ab.
  • Beispielsweise können die beiden Isolierschichten aus demselben Material gebildet sein und eine gleich große Elastizität aufweisen. Dabei ist insbesondere die Steifigkeit der einen Isolierschicht höher als die Steifigkeit der anderen Isolierschicht. Dies kann beispielsweise dadurch erreicht werden, dass sich die beiden Isolierschichten in ihrer geometrischen Gestalt unterscheiden.
  • Alternativ können die beiden Isolierschichten aus unterschiedlichen Materialien gebildet sein und verschiedene Elastizitäten aufweisen.
  • Mit Vorteil ist eine der beiden Isolierschichten leichter verformbar beziehungsweise nachgiebiger als die andere Isolierschicht, so dass mittels einer der beiden Isolierschichten Verspannungen, die beispielsweise bei der Montage oder Herstellung des Halbleiterbauelements auftreten, besser abgebaut werden können als durch die andere. Auch ist es möglich, dass durch die starrere Isolierschicht, die mit einer geringeren Elastizität und/oder höheren Steifigkeit ausgebildet ist, Verspannungen gezielt dadurch abgebaut werden, dass diese als Sollbruchstelle dient. Insgesamt können also mechanische Belastungen im Halbleiterbauelement durch die erste oder zweite Isolierschicht gezielt abgebaut werden.
  • Gemäß zumindest einer Ausführungsform weist die zweite Isolierschicht eine Strukturierung auf derart, dass zwischen der Isolierung und der Trägerschicht zumindest ein Hohlraum ausgebildet ist, in welchem die zweite Isolierschicht abgelöst ist. Dabei ist die erste Isolierschicht vorzugsweise unstrukturiert ausgebildet. Insbesondere kann durch die Strukturierung der zweiten Isolierschicht, das heißt durch eine veränderte geometrische Gestalt der zweiten Isolierschicht, die Steifigkeit der zweiten Isolierschicht gegenüber der ersten Isolierschicht auch bei gleich großer Elastizität der Isolierschichten reduziert werden.
  • Gemäß zumindest einer Ausführungsform weist die erste Isolierschicht eine Strukturierung auf derart, dass zwischen dem Halbleiterkörper und der Trägerschicht zumindest ein Hohlraum ausgebildet ist, in welchem die erste Isolierschicht abgelöst ist. Dabei ist die zweite Isolierschicht vorzugsweise unstrukturiert ausgebildet. Insbesondere kann durch die Strukturierung der ersten Isolierschicht, das heißt durch eine veränderte geometrische Gestalt der ersten Isolierschicht, die Steifigkeit der ersten Isolierschicht gegenüber der zweiten Isolierschicht auch bei gleich großer Elastizität reduziert werden.
  • Bei einer bevorzugten Ausgestaltung kann sich der Hohlraum ausgehend von der ersten Hauptfläche des Halbleiterbauelements, entlang zumindest einer Seitenfläche des Halbleiterkörpers, in Richtung der zweiten Hauptfläche des Halbleiterkörpers erstrecken. Der Hohlraum kann den Halbleiterkörper lateral vollumfänglich umgeben. Alternativ können mehrere Hohlräume in der ersten oder zweiten Isolierschicht vorgesehen sein, wobei zwischen jeweils zwei Hohlräumen ein Bereich der ersten beziehungsweise zweiten Isolierschicht angeordnet ist. Der Hohlraum lässt den verschiedenen Schichten im Halbleiterbauelement Raum für leichte Verbiegungen, ohne dass dabei unmittelbar Defekte im Halbleiterbauelement entstehen würden.
  • Für die erste und zweite Isolierschicht kommen Dicken in einem Bereich von 50 nm bis 2 µm, vorzugsweise zwischen 100 nm und 500 nm, in Frage, wobei die Grenzen eingeschlossen sind. Dabei sind Abweichungen von den angegebenen Werten bis zu 10 % tolerabel.
  • Bei einer bevorzugten Ausgestaltung wird die Isolierung konform von der Trägerschicht bedeckt. Dies bedeutet insbesondere, dass einander zugewandte Begrenzungsflächen der Isolierung und der Trägerschicht hinsichtlich ihrer geometrischen Gestalt identisch sind.
  • Gemäß zumindest einer Ausführungsform wird mindestens eine Seitenfläche des Halbleiterbauelements bereichsweise durch eine Seitenfläche der Isolierung gebildet. Dabei kann die Seitenfläche des Halbleiterbauelements bereichsweise entweder nur durch eine Seitenfläche der ersten Isolierschicht oder nur durch eine Seitenfläche der zweiten Isolierschicht gebildet sein. Es ist jedoch auch möglich, dass die Seitenfläche des Halbleiterbauelements bereichsweise durch Seitenflächen der ersten und zweiten Halbleiterschicht gebildet wird. Insbesondere werden alle Seitenflächen des Halbleiterbauelements bereichsweise durch Seitenflächen der ersten und/oder zweiten Isolierschicht gebildet.
  • Gemäß zumindest einer Ausführungsform erstreckt sich die Isolierung bis an eine erste Hauptfläche des Halbleiterbauelements. Vorzugsweise wird die erste Hauptfläche überwiegend durch eine den Halbleiterkörper nach außen begrenzende Oberfläche, insbesondere die erste Hauptfläche des Halbleiterkörpers, gebildet. Dabei kann die erste Hauptfläche des Halbleiterbauelements bereichsweise durch eine Oberfläche der Isolierung gebildet werden.
  • Vorzugsweise erstreckt sich die erste Isolierschicht bis an die erste Hauptfläche des Halbleiterbauelements, so dass die erste Hauptfläche des Halbleiterbauelements bereichsweise durch eine Oberfläche der ersten Isolierschicht gebildet wird. Zusätzlich oder alternativ kann sich die zweite Isolierschicht bis an die erste Hauptfläche erstrecken, so dass die erste Hauptfläche des Halbleiterbauelements bereichsweise durch Oberflächen der ersten und/oder zweiten Isolierschicht gebildet wird.
  • Bei einer bevorzugten Ausgestaltung sind die erste und zweite Isolierschicht aus Si enthaltenden Materialien gebildet. Bei den Si enthaltenden Materialien kann es sich um eine stöchiometrische oder nicht-stöchiometrische Zusammensetzung von Siliziumoxid oder Siliziumnitrid handeln. Ferner kommen auch Al enthaltende Materialien, insbesondere eine stöchiometrische oder nicht-stöchiometrische Zusammensetzung von Aluminiumoxid, in Frage. Vorzugsweise sind die erste und zweite Isolierschicht aus verschiedenen Materialien gebildet. Dabei ist es von Vorteil, wenn sich die beiden Isolierschichten in ihrem Ätzverhalten, insbesondere bei Anwendung eines nasschemischen Ätzverfahrens, unterscheiden. Beispielsweise kann bei einer Kombination von Schichten, bei welcher die eine Schicht ein SiO2 oder NH3-haltiges SiNx und die andere Schicht ein NH3-freies SiNx aufweist, eine vergleichsweise gute Selektivität erzielt werden. Auch eine Schicht, die Al2O3 enthält, und eine Schicht, die SiNx oder SiO2 enthält, stellen eine geeignete Kombination dar. Während NH3-freies SiNx in Nassätzprozessen wie beispielsweise gepuffertem Oxidätzen (sogenanntes „Buffered Oxide Etching“) oder KOH-Ätzen kaum ätzbar ist, lässt sich NH3-haltiges SiNx sowie SiO2 dort gut ätzen. Ferner ist Al2O3 zum Beispiel in Fluor-haltigen Plasmen kaum, jedoch in Chlor-haltigen Plasmen verhältnismäßig gut ätzbar. Für SiNx und SiO2 verhält es sich dagegen anders herum.
  • Gemäß zumindest einer Ausführungsform weist der Halbleiterkörper mindestens eine erste Ausnehmung auf, die sich von der zweiten Hauptfläche in Richtung der ersten Hauptfläche des Halbleiterkörpers erstreckt und die in der ersten Halbleiterschicht endet. Die erste Ausnehmung ist beispielsweise vollumfänglich von dem Halbleiterkörper umgeben. Der Halbleiterkörper kann eine Mehrzahl von solchen ersten Ausnehmungen aufweisen. Vorzugsweise ist in der mindestens einen ersten Ausnehmung die Trägerschicht angeordnet. Diese dient mit Vorteil zur elektrischen Kontaktierung der ersten Halbleiterschicht und zwar vorzugsweise von der Seite der zweiten Hauptfläche her.
  • Bei einer bevorzugten Ausgestaltung ist eine die erste Ausnehmung umfangsseitig begrenzende Oberfläche des Halbleiterkörpers von der Isolierung bedeckt. Die Isolierung erstreckt sich dabei von der zweiten Hauptfläche des Halbleiterkörpers bis in die erste Ausnehmung.
  • Weiterhin kann die Trägerschicht mindestens eine zweite Ausnehmung aufweisen, in der ein Anschlusskontakt angeordnet ist, der zur elektrischen Kontaktierung der zweiten Halbleiterschicht dient. Insbesondere erstreckt sich die zweite Ausnehmung von einer dem Halbleiterkörper abgewandten Begrenzungsfläche der Trägerschicht durch die Trägerschicht hindurch bis zu einer dem Halbleiterkörper zugewandten Begrenzungsfläche der Trägerschicht. Das heißt, die Trägerschicht wird von der zweiten Ausnehmung vollständig durchdrungen. Ferner kann sich die zweite Ausnehmung bis in den auf der zweiten Hauptfläche angeordneten Bereich der Isolierung fortsetzen und die Isolierung vollständig durchdringen. Vorzugsweise wird eine die zweite Ausnehmung umfangsseitig begrenzende Oberfläche der Trägerschicht von einer weiteren Isolierschicht bedeckt, die sich an die Isolierung anschließt.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement auf der Seite der zweiten Hauptfläche einen ersten Anschlusskontakt zur elektrischen Kontaktierung der ersten Halbleiterschicht und einen zweiten Anschlusskontakt zur elektrischen Kontaktierung der zweiten Halbleiterschicht auf. Dabei kann der erste Anschlusskontakt mit der Trägerschicht elektrisch leitend verbunden sein. Weiterhin kann der zweite Anschlusskontakt mit einer Anschlussschicht elektrisch leitend verbunden sein, die mit der zweiten Halbleiterschicht elektrisch leitend verbunden ist.
  • Gemäß zumindest einer Ausführungsform weist das Halbleiterbauelement einen angeformten Grundkörper auf, der auf dem Halbleiterkörper angeordnet ist. In vertikaler Richtung ist vorzugsweise zwischen dem Halbleiterkörper und dem Grundkörper die Trägerschicht angeordnet. Vorzugsweise sind der erste und zweite Anschlusskontakt in den Grundkörper eingebettet. Dabei erstrecken sich der erste und der zweite Anschlusskontakt insbesondere von der Seite des Halbleiterkörpers durch den Grundkörper hindurch bis zu einer dem Halbleiterkörper abgewandten Oberfläche des Grundkörpers.
  • Der Grundkörper kann zum Beispiel durch ein Gießverfahren ausgebildet sein. Insbesondere wird der Grundkörper aus einem gießbaren Kunststoff, etwa einem Polymer wie Harz, Epoxid oder Silikon, hergestellt. Vorteilhafterweise kann das Kunststoffmaterial des Grundkörpers durch die Trägerschicht, die zwischen dem Halbleiterkörper und dem Grundkörper angeordnet ist, vor der elektromagnetischen Strahlung des Halbleiterkörpers, die beispielsweise zu einer beschleunigten Alterung des Grundkörpers führt, geschützt werden. Unter einem Gießverfahren wird allgemein ein Verfahren verstanden, mit dem eine Formmasse bevorzugt unter Druckeinwirkung gemäß einer vorgegebenen Form ausgestaltet und erforderlichenfalls ausgehärtet wird. Insbesondere umfasst der Begriff „Gießverfahren“ Gießen (molding), folienassistiertes Gießen (film assisted molding), Spritzgießen (injection molding), Spritzpressen (transfer molding) und Formpressen (compression molding).
  • Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements weist dieses die folgenden Schritte auf:
    • - Bereitstellen eines Halbleiterkörpers mit
      • - einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht,
      • - einer ersten Hauptfläche und einer der ersten Hauptfläche gegenüberliegenden zweiten Hauptfläche, wobei die erste Hauptfläche durch eine Oberfläche der ersten Halbleiterschicht und die zweite Hauptfläche durch eine Oberfläche der zweiten Halbleiterschicht gebildet wird,
      • - mindestens einer Seitenfläche, welche die erste Hauptfläche mit der zweiten Hauptfläche verbindet,
    • - Aufbringen einer elektrisch schwach leitenden Isolierung auf die zweite Hauptfläche, wobei die elektrisch schwach leitende Isolierung die zweite Hauptfläche zumindest bereichsweise überdeckt und sich bis auf mindestens eine Seitenfläche des Halbleiterkörpers erstreckt, und
    • - eine erste Isolierschicht und eine zweite Isolierschicht aufweist, wobei die zweite Isolierschicht auf einer dem Halbleiterkörper abgewandten Seite der ersten Isolierschicht angeordnet ist und sich die erste und zweite Isolierschicht in ihrer Steifigkeit und/oder Elastizität voneinander unterscheiden,
    • - Aufbringen einer elektrisch leitenden Trägerschicht auf die elektrisch schwach leitende Isolierung.
  • Vorzugsweise werden die oben genannten Verfahrensschritte in der angegebenen Reihenfolge durchgeführt.
  • Gemäß zumindest einer Ausführungsform kann das für die Isolierung beziehungsweise für die erste und zweite Isolierschicht verwendete Material, zum Beispiel TEOS (Tetraethylorthosilicat), in gasförmigem Zustand zunächst auch auf Bereiche aufgebracht werden, die im fertigen Halbleiterbauelement frei sind von der Isolierung. Durch einen Ablöseprozess, insbesondere mittels eines nasschemischen Ätzverfahrens oder Trockenätzverfahrens wie reaktivem Ionenätzen (sogenanntes RIE), wird das Material anschließend entsprechend strukturiert. Beispielsweise kann das Material der Isolierung beziehungsweise der ersten und zweiten Isolierschicht auch mittels Atomlagenabscheidung (sogenanntes ALD) auf den Halbleiterkörper aufgebracht werden. Hierbei eignet sich insbesondere ein Aluminiumoxid als Material für die Isolierung beziehungsweise die erste und zweite Isolierschicht.
  • Gemäß zumindest einer Ausführungsform des Verfahrens wird auf die Isolierung eine Startschicht aufgebracht, insbesondere aufgesputtert oder aufgedampft. Weiterhin kann die Trägerschicht mittels eines Beschichtungsverfahrens, bevorzugt mittels eines galvanischen Beschichtungsverfahrens, auf die Startschicht aufgebracht werden.
  • Bei einer bevorzugten Ausgestaltung werden darüber hinaus die Anschlusskontakte mittels eines Beschichtungsverfahrens, bevorzugt mittels eines galvanischen Beschichtungsverfahrens, auf den Halbleiterkörper aufgebracht. Dabei kann eine weitere Startschicht, die insbesondere aufgesputtert oder aufgedampft ist, als Keimschicht für die Anschlusskontakte dienen. Beispielsweise kann die weitere Startschicht eines der Materialien Au, Ti, Cu, Al, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen.
  • Die erste und zweite Halbleiterschicht können mittels eines Epitaxie-Verfahrens schichtenweise nacheinander auf einem Aufwachssubstrat hergestellt werden. Als Materialien für das Aufwachssubstrat kommen beispielsweise Saphir, SiC und/oder GaN in Frage. Das Aufwachssubstrat kann nach der Herstellung des Halbleiterkörpers zumindest teilweise entfernt werden, so dass die erste Hauptfläche beziehungsweise eine Oberfläche der ersten Halbleiterschicht zumindest teilweise freigelegt wird. Insbesondere kann der Halbleiterkörper soweit freigelegt werden, dass die Isolierung zu Tage tritt. Dies führt insbesondere dazu, dass die erste Hauptfläche des Halbleiterbauelements bereichsweise durch eine Oberfläche der Isolierung gebildet wird. Die Bearbeitung des Halbleiterkörpers kann mittels eines Ätzmittels erfolgen.
  • Beispielsweise kann nur die erste Isolierschicht oder aber die erste und die zweite Isolierschicht bereichsweise freigelegt werden. Weiterhin ist es möglich, dass zwischen der Trägerschicht und der ersten Isolierschicht oder zwischen dem Halbleiterkörper und der zweiten Isolierschicht ein Hohlraum ausgebildet wird, der sich von der ersten Hauptfläche, entlang zumindest einer Seitenfläche des Halbleiterkörpers, in Richtung der zweiten Hauptfläche erstreckt. Hierfür kann das verwendete Ätzmittel in einen Bereich zwischen dem Halbleiterkörper und der Trägerschicht eindringen und einen Hohlraum ausbilden.
  • Zur Herstellung einer Mehrzahl von Halbleiterbauelementen kann ein Waferverbund bereitgestellt werden, der eine Halbleiterschichtenfolge umfassend eine erste und eine zweite Halbleiterschicht, eine Mehrzahl von ersten Anschlusskontakten, eine Mehrzahl von zweiten Anschlusskontakten und zumindest eine oder eine Mehrzahl von zusammenhängenden Isolierungen sowie zumindest eine oder eine Mehrzahl von zusammenhängenden Trägerschichten aufweist. Der Waferverbund kann eine Mehrzahl von Trenngräben aufweisen, entlang derer der Waferverbund in eine Mehrzahl von Halbleiterbauelementen zertrennbar ist. Eine vollständige Durchdringung der Halbleiterschichtenfolge durch die Trenngräben ist dabei nicht nötig. Vielmehr können sich die Trenngräben durch die zweite Halbleiterschicht und die aktive Schicht hindurch bis in die erste Halbleiterschicht erstrecken und dort enden. Alternativ ist es auch möglich, dass sich die Trenngräben in der vertikalen Richtung durch den gesamten Waferverbund hindurch erstrecken, sodass bereits durch die Ausbildung der Trenngräben separate Halbleiterkörper beziehungsweise Halbleiterbauelemente entstehen. Diese Variante ist insbesondere vorteilhaft, wenn die Halbleiterkörper an den Seitenflächen mit einem Material, beispielsweise mit einem reflektierenden Material, bedeckt werden sollen.
  • Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines oder einer Mehrzahl der hier beschriebenen Halbleiterbauelemente wird ein Grundkörperverbund an den Waferverbund angeformt. Zur Ausbildung des Grundkörperverbunds wird ein dafür geeignetes Material auf den Waferverbund derart aufgebracht, dass die Trenngräben und Zwischenbereiche zwischen den Anschlusskontakten zumindest teilweise oder vollständig aufgefüllt werden. In einem nachfolgenden Verfahrensschritt werden der Waferverbund und der Grundkörperverbund entlang der Trenngräben in eine Mehrzahl von Halbleiterbauelementen derart vereinzelt, dass die Halbleiterbauelemente jeweils einen Halbleiterkörper, eine Isolierung, eine Trägerschicht und einen Grundkörper aufweisen, wobei in dem Grundkörper ein erster Anschlusskontakt und ein zweiter Anschlusskontakt eingebettet sind.
  • Beispielsweise können der Waferverbund und der Grundkörperverbund zersägt oder durch ein Lasertrennverfahren zerteilt werden. Die dabei entstehenden mechanischen Belastungen können durch die erste oder zweite Isolierschicht vorteilhaft abgebaut werden. Dadurch ist es möglich, die Entstehung von Defekten zu unterdrücken.
  • Das oben beschriebene Verfahren ist für die Herstellung eines oder einer Mehrzahl der hier beschriebenen Halbleiterbauelemente besonders geeignet. Im Zusammenhang mit dem Halbleiterbauelement beschriebene Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
  • Weitere Vorteile, bevorzugte Ausführungsformen und Weiterbildungen des Verfahrens sowie des Halbleiterbauelements ergeben sich aus den Erläuterungen zu den 1 bis 9.
  • Es zeigen:
    • 1A eine schematische Draufsicht und 1B eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Zwischenstadium eines Verfahrens gemäß einem Ausführungsbeispiel,
    • 2A eine schematische Draufsicht und 2B eine weitere schematische Querschnittsansicht desselben Verfahrensschritts beziehungsweise desselben Halbleiterbauelements in dem Zwischenstadium des Verfahrens gemäß dem vorhergehenden Ausführungsbeispiel,
    • 3 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Endstadium eines Verfahrens gemäß einem ersten Ausführungsbeispiel,
    • 4 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Endstadium eines Verfahrens gemäß einem zweiten Ausführungsbeispiel,
    • 5 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Endstadium eines Verfahrens gemäß einem dritten Ausführungsbeispiel,
    • 6 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem Endstadium eines Verfahrens gemäß einem vierten Ausführungsbeispiel,
    • 7 eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Wafer- und Grundkörperverbunds in einem Zwischenstadium eines Verfahrens gemäß einem Ausführungsbeispiel,
    • 8 ein Vergleichsbeispiel eines Halbleiterbauelements in einer schematischen Querschnittsansicht,
    • 9 eine FIB (sogenannte „Focused-Ion-Beam“)-Aufnahme eines Halbleiterbauelements gemäß einem Vergleichsbeispiel.
  • Die 1A und 1B veranschaulichen ein Zwischenstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise ein Zwischenstadium eines vorliegend beschriebenen Halbleiterbauelements 1. 1A zeigt das unfertige Halbleiterbauelement 1 in Draufsicht auf eine zweite Hauptfläche 2B des Halbleiterkörpers 2. 1B zeigt einen Querschnitt des unfertigen Halbleiterbauelements 1 entlang der in 1A dargestellten Linie AA'.
  • Das unfertige Halbleiterbauelement 1 umfasst einen Halbleiterkörper 2 mit einer ersten Halbleiterschicht 3, einer zweiten Halbleiterschicht 4 und einem Aufwachssubstrat 3A, auf dem die erste und zweite Halbleiterschicht 3, 4 angeordnet sind. Weiterhin weist der Halbleiterkörper 2 eine erste Hauptfläche 2A und eine der ersten Hauptfläche 2A gegenüberliegende zweite Hauptfläche 2B auf, wobei die erste Hauptfläche 2A durch eine Oberfläche der ersten Halbleiterschicht 3 und die zweite Hauptfläche 2B durch eine Oberfläche der zweiten Halbleiterschicht 4 gebildet wird. Darüber hinaus weist der Halbleiterkörper 2 mehrere Seitenflächen 2C, 2D auf, welche die erste Hauptfläche 2A mit der zweiten Hauptfläche 2B verbinden. Insbesondere begrenzen die erste Hauptfläche 2A und die zweite Hauptfläche 2B den Halbleiterkörper 2 im fertigen Halbleiterbauelement (vgl. 3) in einer vertikalen Richtung V, während die Seitenflächen 2C, 2D den Halbleiterkörper 2 in lateralen Richtungen L begrenzen. Die lateralen Richtungen L verlaufen dabei quer, insbesondere senkrecht, zur vertikalen Richtung V. Die Seitenflächen 2C, 2D können sich jeweils aus mehreren Teilflächen zusammensetzen, wobei die einzelnen Teilflächen insbesondere jeweils ebene Flächen sind und vorzugsweise die Flächennormalen von zwei aneinander grenzenden Teilflächen quer, das heißt nicht parallel, zueinander verlaufen.
  • Zwischen der ersten Halbleiterschicht 3 und der zweiten Halbleiterschicht 4 weist der Halbleiterkörper 2 eine aktive Zone 5 auf, die vorzugsweise zur Strahlungserzeugung vorgesehen ist. Insbesondere ist die aktive Zone 5 eine p-n-Übergangszone. Die aktive Zone 5 kann dabei als eine Schicht oder als eine Schichtenfolge mehrerer Schichten ausgebildet sein.
  • Die erste Halbleiterschicht 3 kann eine erste Leitfähigkeit und die zweite Halbleiterschicht 4 eine zweite Leitfähigkeit aufweisen. Vorzugsweise handelt es sich bei der ersten Halbleiterschicht 3 um eine n-leitende Schicht. Weiterhin handelt es sich bei der zweiten Halbleiterschicht 4 insbesondere um eine p-leitende Schicht.
  • Für die Schichten des Halbleiterkörpers 2 kommen vorzugsweise auf Nitrid-Verbindungshalbleitern basierende Materialien in Betracht.
  • Das Halbleiterbauelement 1 umfasst eine elektrisch leitende Trägerschicht 8, die die zweite Hauptfläche 2B und die Seitenflächen 2C, 2D des Halbleiterkörpers 2 zumindest bereichsweise überdeckt. Dabei erstreckt sich die Trägerschicht 8 von der zweiten Hauptfläche 2B über Seitenflächen der zweiten Halbleiterschicht 4 hinaus bis auf Seitenflächen der ersten Halbleiterschicht 3. Für die Trägerschicht 8 kommen zum Beispiel Au, Zn, Al, Sn, Ni und Cu oder Verbindungen dieser Materialien wie beispielsweise AuSn und NiAu und darüber hinaus NiPdAu in Frage. Die Trägerschicht 8 kann mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen. Die Trägerschicht 8 ist insbesondere eine galvanische Schicht, die auf einer auf dem Halbleiterkörper 2 angeordneten Startschicht 7 galvanisch abgeschieden ist. Beispielsweise kann die Startschicht 7 eines der Materialien Au, Ti, Cu, Al, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen. Die Trägerschicht 8 ist aufgrund ihrer Beschaffenheit, beispielsweise ihrer Dicke und/oder ihres Materials, eine stabilitätsgebende Komponente des Halbleiterbauelements 1. Die Dicke D1 der Trägerschicht 8 kann zwischen einschließlich 2 µm und 100 µm, insbesondere zwischen 5 µm und 30 µm, vorzugsweise zwischen 5 µm und 15 µm betragen, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind.
  • Weiterhin weist das Halbleiterbauelement 1 eine elektrisch schwach leitende Isolierung 6 auf, die zwischen der Trägerschicht 8 und dem Halbleiterkörper 2 angeordnet ist. Dabei wird die zweite Hauptfläche 2B zumindest bereichsweise von der Isolierung 6 überdeckt. Weiterhin erstreckt sich die Isolierung 6 von der zweiten Hauptfläche 2B entlang der Seitenflächen der zweiten Halbleiterschicht 4 bis auf die Seitenflächen der ersten Halbleiterschicht 3.
  • Die Isolierung 6 ist vorzugsweise mehrschichtig ausgebildet, wobei sie eine erste Isolierschicht 61 und eine zweite Isolierschicht 62 umfasst. Die zweite Isolierschicht 62 ist auf einer dem Halbleiterkörper 2 abgewandten Seite der ersten Isolierschicht 61 angeordnet. Die erste und die zweite Isolierschicht 61 erstrecken sich von der zweiten Hauptfläche 2B über Seitenflächen der zweiten Halbleiterschicht 4 bis auf Seitenflächen der ersten Halbleiterschicht 3. Beispielsweise sind die erste und zweite Isolierschicht 61, 62 aus Si enthaltenden Materialien gebildet. Vorzugsweise sind die erste und zweite Isolierschicht aus verschiedenen Materialien gebildet. Bei den Si enthaltenden Materialien kann es sich um eine stöchiometrische oder nicht-stöchiometrische Zusammensetzung von Siliziumoxid oder Siliziumnitrid handeln. Ferner kommen auch Al enthaltende Materialien, insbesondere eine stöchiometrische oder nicht-stöchiometrische Zusammensetzung von Aluminiumoxid, in Frage.
  • Zwischen der Isolierung 6 und dem Halbleiterkörper 2 kann das Halbleiterbauelement 1 weitere Schichten aufweisen. Beispielsweise kann eine Anschlussschicht 9 vorgesehen sein, die unmittelbar an die zweite Halbleiterschicht 4 angrenzt. Bevorzugt ist die Anschlussschicht 9 aus einem elektrisch leitenden und hochreflektierenden Material gebildet. Zum Beispiel ist die Anschlussschicht 9 eine elektrisch leitende Spiegelschicht. Beispielsweise kann die Anschlussschicht 9 Ag enthalten oder daraus bestehen. Es ist jedoch auch möglich, dass die Anschlussschicht 9 aus einem transparenten leitenden Oxid (transparent conductive oxides, kurz „TCO“) wie beispielsweise Zinkoxid gebildet ist.
  • Ferner kann angrenzend an die Anschlussschicht 9 eine Stromaufweitungsschicht 10 angeordnet sein. Die Stromaufweitungsschicht 10 kann als Schichtstapel aus mehreren Metallschichten ausgebildet sein. Insbesondere kann die Stromaufweitungsschicht 10 Metalle wie Pt, Au, Cu, Al, Ag, Sn, Rh und Ti aufweisen.
  • Bei dem dargestellten Ausführungsbeispiel weist die Trägerschicht 8 mehrere zweite Ausnehmungen 12 auf, in welchen jeweils ein zweiter Anschlusskontakt angeordnet werden kann. Insbesondere erstrecken sich die zweiten Ausnehmungen 12 jeweils von einer der dem Halbleiterkörper 2 abgewandten Begrenzungsfläche 8A der Trägerschicht 8 durch die Trägerschicht 8 hindurch bis zu einer dem Halbleiterkörper 2 zugewandten Begrenzungsfläche 8B der Trägerschicht 8. Das heißt, die Trägerschicht 8 wird in vertikaler Richtung V von der zweiten Ausnehmung 12 vollständig durchdrungen. Ferner kann sich die zweite Ausnehmung 12 bis in die Isolierung 6 fortsetzen und diese vollständig durchdringen (vgl. 3).
  • Die 2B zeigt das oben beschriebene Zwischenstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 in einer anderen Ansicht, wobei in 2B ein Querschnitt entlang der in 2A dargestellten Linie BB' gezeigt ist.
  • Der Halbleiterkörper 2 weist eine erste Ausnehmung 11 auf, die sich von der zweiten Hauptfläche 2B in Richtung der ersten Hauptfläche 2A erstreckt und die in der ersten Halbleiterschicht 3 endet. Die erste Ausnehmung 11 ist in lateralen Richtungen L vollumfänglich von dem Halbleiterkörper 2 umgeben. Wie aus 2A hervorgeht, weist der Halbleiterkörper 2 eine Mehrzahl derartiger erster Ausnehmungen 11 auf. In der ersten Ausnehmung 11 ist die Trägerschicht 8 angeordnet. Diese dient mit Vorteil zur elektrischen Kontaktierung der ersten Halbleiterschicht 3 von der Seite der zweiten Hauptfläche 2B her. Für eine verbesserte elektrische Kontaktierung der ersten Halbleiterschicht 3 kann in der ersten Ausnehmung 11 in direktem Kontakt mit dieser ein Kontaktelement 13 angeordnet sein.
  • Eine die erste Ausnehmung 11 umfangsseitig begrenzende Oberfläche des Halbleiterkörpers 2 ist von der Isolierung 6 bedeckt. Die Isolierung 6 erstreckt sich dabei von der zweiten Hauptfläche 2B des Halbleiterkörpers 2 bis in die erste Ausnehmung 11. Die in der Ausnehmung 11 angeordnete Trägerschicht 8 ist durch die sie lateral umgebende Isolierung 6 von den angrenzenden Schichten elektrisch isoliert.
  • Zwischen dem in Verbindung mit den 1 und 2 beschriebenen Zwischenstadium und dem in 3 dargestellten Endstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 erfolgen weitere Verfahrensschritte.
  • Zum einen wird eine weitere Isolierschicht 14 auf einer dem Halbleiterkörper 2 abgewandten Begrenzungsfläche 8A der Trägerschicht 8 ausgebildet, wobei sich die Isolierschicht 14 bis in die Ausnehmung 12 erstreckt. Zum anderen werden Anschlusskontakte 15, 16 ausgebildet. Dabei kann eine weitere Startschicht 17, die insbesondere aufgesputtert oder aufgedampft ist, als Keimschicht für die Anschlusskontakte 15, 16 dienen. Darüber hinaus wird ein Grundkörper 18 angeformt, in welchen die Anschlusskontakte 15, 16 eingebettet werden. Der Grundkörper 18 stellt mit Vorteil eine weitere stabilitätsgebende Komponente dar. Das Aufwachssubstrat 3A kann zumindest teilweise entfernt werden, so dass die erste Hauptfläche 2A beziehungsweise eine Oberfläche der ersten Halbleiterschicht 3 zumindest teilweise freigelegt wird. Für die Ablösung des Aufwachssubstrats 3A kommt beispielsweise ein Laserabhebeverfahren oder ein Ätzverfahren in Frage.
  • 3 zeigt ein fertiges Halbleiterbauelement 1 in einer Querschnittsansicht entlang der in 1A dargestellten Linie AA'. Das Halbleiterbauelement 1 ist insbesondere ein optoelektronisches Halbleiterbauelement. Das Halbleiterbauelement 1 ist vorzugsweise zur Emission von Strahlung vorgesehen. Dabei kann die aktive Zone 5 im Betrieb des Halbleiterbauelements 1 elektromagnetische Strahlung, etwa im sichtbaren, ultravioletten oder infraroten Spektralbereich emittieren. Insbesondere wird die elektromagnetische Strahlung überwiegend an der ersten Hauptfläche 2A' aus dem Halbleiterbauelement 1 ausgekoppelt.
  • Das Halbleiterbauelement 1 weist einen ersten Anschlusskontakt 15 zur elektrischen Kontaktierung der ersten Halbleiterschicht 3 und einen zweiten Anschlusskontakt 16 zur elektrischen Kontaktierung der zweiten Halbleiterschicht 4 auf. Dabei steht der erste Anschlusskontakt 15 mit der Trägerschicht 8 in elektrischem Kontakt. Ferner ist der zweite Anschlusskontakt 16 in der zweiten Ausnehmung 12 angeordnet und erstreckt sich in vertikaler Richtung V durch die Trägerschicht 8 und die Isolierung 6 hindurch, wobei der zweite Anschlusskontakt 16 mit der Anschlussschicht 9 in elektrischem Kontakt steht. Der zweite Anschlusskontakt 16 ist von der Trägerschicht 8 durch die in der Ausnehmung 12 angeordnete weitere Isolierschicht 14 elektrisch isoliert. Die weitere Isolierschicht 14 kann aus einem elektrisch isolierenden Material wie Siliziumoxid und/oder Siliziumnitrid gebildet sein.
  • Weiterhin weist das Halbleiterbauelement 1 einen angeformten Grundkörper 18 auf, der auf dem Halbleiterkörper 2 angeordnet ist. In vertikaler Richtung V sind zwischen dem Halbleiterkörper 2 und dem Grundkörper 18 die Isolierung 6 und die Trägerschicht 8 angeordnet. Der erste und der zweite Anschlusskontakt 15, 16 erstrecken sich von der Seite des Halbleiterkörpers 2 durch den Grundkörper 18 hindurch bis zu einer Oberfläche 18A des Grundkörpers 18, die auf einer dem Halbleiterkörper 2 abgewandten Seite des Grundkörpers 18 angeordnet ist. Die Anschlusskontakte 15, 16 werden vom Grundkörper 18 in lateralen Richtungen L vollumfänglich umschlossen.
  • Bei dem dargestellten Ausführungsbeispiel werden Seitenflächen 1A, 1B des Halbleiterbauelements 1 bereichsweise durch Seitenflächen der Trägerschicht 8 und der Isolierung 6 gebildet. Dabei bilden sowohl Seitenflächen der ersten Isolierschicht 61 als auch Seitenflächen der zweiten Isolierschicht 62 einen Teil der Seitenflächen 1A, 1B des Halbleiterbauelements 1. Das Halbleiterbauelement 1 wird also in lateralen Richtungen L durch Seitenflächen beider Isolierschichten 61, 62 teilweise begrenzt. Weiterhin erstreckt sich die erste Isolierschicht 61 bis an die erste Hauptfläche 2A' des Halbleiterbauelements 1, so dass die erste Hauptfläche 2A' des Halbleiterbauelements 1 bereichsweise durch eine Oberfläche der ersten Isolierschicht 61 gebildet wird.
  • Die beiden Isolierschichten 61, 62 können aus unterschiedlichen Materialien gebildet sein und verschiedene Elastizitäten aufweisen. Die zweite Isolierschicht 62 weist mit Vorteil eine höhere Elastizität auf als die erste Isolierschicht 61. Dadurch ist die zweite Isolierschicht 62 leichter verformbar als die erste Isolierschicht 61, so dass mittels der zweiten Isolierschicht 62 Verspannungen, die beispielsweise bei der Montage oder Herstellung des Halbleiterbauelements 1 auftreten, besser abgebaut werden können als durch die erste Isolierschicht 61. Es ist jedoch auch möglich, dass die zweite Isolierschicht 62 starrer, das heißt insbesondere mit einer geringeren Elastizität ausgebildet ist als die erste Isolierschicht 61, so dass die zweite Isolierschicht 62 als Sollbruchstelle dient. Insgesamt können also mechanische Belastungen im Halbleiterbauelement 1 durch die zweite Isolierschicht 62 gezielt abgebaut werden. Dabei erweist es sich als Vorteil, dass die zweite Isolierschicht 62 nahe der weniger biegsamen Trägerschicht 8 angeordnet ist und somit im Bereich der Trägerschicht 8 auftretende Verspannungen ausgleichen kann.
  • 4 veranschaulicht ein Endstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise eines Halbleiterbauelements 1 gemäß einem zweiten Ausführungsbeispiel.
  • Das Halbleiterbauelement 1 umfasst einen Halbleiterkörper 2 sowie eine auf dem Halbleiterkörper 2 angeordnete Trägerschicht 8 und einen darauf angeordneten Grundkörper 18. Zwischen der Trägerschicht 8 und dem Halbleiterkörper 2 weist das Halbleiterbauelement 1 eine Anschlussschicht 9, eine Stromaufweitungsschicht 10 und eine Isolierung 6 auf. Der Halbleiterkörper 2 sowie die weiteren bereits in Verbindung mit dem ersten Ausführungsbeispiel genannten Elemente weisen vorzugsweise die oben erwähnten Eigenschaften auf. Hinsichtlich ihrer Struktur unterscheidet sich jedoch die Isolierung 6 gemäß dem zweiten Ausführungsbeispiel von dem ersten Ausführungsbeispiel. Bei dem zweiten Ausführungsbeispiel werden die Seitenflächen 1A, 1B des Halbleiterbauelements 1 bereichsweise durch Seitenflächen der zweiten Isolierschicht 62, nicht jedoch durch Seitenflächen der ersten Isolierschicht 61 gebildet. Weiterhin erstreckt sich auch die zweite Isolierschicht 62 bis an die erste Hauptfläche 2A', so dass die erste Hauptfläche 2A' des Halbleiterbauelements 1 bereichsweise durch Oberflächen der ersten und zweiten Isolierschicht 61, 62 gebildet wird. Bei dem zweiten Ausführungsbeispiel weist die zweite Isolierschicht 62 durch den Bereich an der ersten Hauptfläche 2A' eine größere frei liegende Oberfläche auf als bei dem ersten Ausführungsbeispiel, was die Verformbarkeit der zweiten Isolierschicht 62 weiter unterstützt.
  • 5 veranschaulicht ein Endstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise eines Halbleiterbauelements 1 gemäß einem dritten Ausführungsbeispiel.
  • Das Halbleiterbauelement 1 umfasst einen Halbleiterkörper 2 sowie eine auf dem Halbleiterkörper 2 angeordnete Trägerschicht 8 und einen darauf angeordneten Grundkörper 18. Zwischen der Trägerschicht 8 und dem Halbleiterkörper 2 weist das Halbleiterbauelement 1 eine Anschlussschicht 9, eine Stromaufweitungsschicht 10 und eine Isolierung 6 auf. Der Halbleiterkörper 2 sowie die weiteren bereits in Verbindung mit dem ersten Ausführungsbeispiel genannten Elemente weisen vorzugsweise die oben erwähnten Eigenschaften auf. Hinsichtlich ihrer Struktur unterscheidet sich jedoch die Isolierung 6 gemäß dem dritten Ausführungsbeispiel von dem ersten Ausführungsbeispiel. Bei dem dritten Ausführungsbeispiel werden die Seitenflächen 1A, 1B des Halbleiterbauelements 1 bereichsweise durch Seitenflächen der ersten Isolierschicht 61, nicht jedoch durch Seitenflächen der zweiten Isolierschicht 62 gebildet. Weiterhin erstreckt sich nur die erste Isolierschicht 61 bis an die erste Hauptfläche 2A' des Halbleiterbauelements 1, so dass die erste Hauptfläche 2A' des Halbleiterbauelements 1 bereichsweise durch eine Oberfläche der ersten Isolierschicht 61 gebildet wird. Zwischen der Isolierung 6 und der Trägerschicht 8 ist zumindest ein Hohlraum 19 ausgebildet, in welchem die zweite Isolierschicht 62 abgelöst ist. Das heißt, der Hohlraum 19 ist frei von der zweiten Isolierschicht 62. Der Hohlraum 19 kann sich ausgehend von der ersten Hauptfläche 2A' des Halbleiterbaulements 1, entlang zumindest einer Seitenfläche 2C, 2D des Halbleiterkörpers 2, in Richtung der zweiten Hauptfläche 2B des Halbleiterkörpers 2 erstrecken. Der Hohlraum 19 kann den Halbleiterkörper 2 lateral vollumfänglich umgeben. Alternativ können mehrere Hohlräume 19 in der zweiten Isolierschicht 62 vorgesehen sein, wobei zwischen jeweils zwei Hohlräumen 19 ein Bereich der zweiten Isolierschicht 62 angeordnet ist. Beispielsweise kann der Hohlraum 19 eine Dicke D2 von 50 nm bis 2 µm, vorzugsweise zwischen 100 nm und 500 nm aufweisen. Die Dicke D2 des Hohlraums 19 kann der Schichtdicke der zweiten Isolierschicht 62 entsprechen oder um 10 % bis 50% davon abweichen. Die Größe des Hohlraums 19 ist so bemessen, dass ein Verspannungsausgleich gegeben ist.
  • Der mindestens eine Hohlraum 19 lässt den verschiedenen Schichten im Halbleiterbauelement 1 Raum für leichte Verbiegungen, ohne dass dabei unmittelbar Defekte im Halbleiterbauelement 1 entstehen würden. Insbesondere kann durch die Strukturierung der zweiten Isolierschicht 62, das heißt durch eine veränderte geometrische Gestalt der zweiten Isolierschicht 62, die Steifigkeit der zweiten Isolierschicht 62 gegenüber der ersten Isolierschicht 61 auch bei gleich großer Elastizität reduziert werden.
  • 6 veranschaulicht ein Endstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise eines Halbleiterbauelements 1 gemäß einem vierten Ausführungsbeispiel.
  • Hinsichtlich ihrer Struktur unterscheidet sich die Isolierung 6 gemäß dem vierten Ausführungsbeispiel von dem dritten Ausführungsbeispiel. Bei dem vierten Ausführungsbeispiel werden die Seitenflächen 1A, 1B des Halbleiterbauelements 1 bereichsweise durch Seitenflächen der zweiten Isolierschicht 62, nicht jedoch durch Seitenflächen der ersten Isolierschicht 61 gebildet. Weiterhin erstreckt sich nur die zweite Isolierschicht 62 bis an die erste Hauptfläche 2A' des Halbleiterbauelements 1, so dass die erste Hauptfläche 2A' des Halbleiterbauelements 1 bereichsweise durch eine Oberfläche der zweiten Isolierschicht 62 gebildet wird. Zwischen dem Halbleiterkörper 2 und der Trägerschicht 8 ist zumindest ein Hohlraum 19 ausgebildet, in welchem die erste Isolierschicht 61 abgelöst ist. Das heißt, der Hohlraum 19 ist frei von der ersten Isolierschicht 61. Der Hohlraum 19 kann sich ausgehend von der ersten Hauptfläche 2A' des Halbleiterbaulements 1, entlang zumindest einer Seitenfläche 2C, 2D des Halbleiterkörpers 2, in Richtung der zweiten Hauptfläche 2B des Halbleiterkörpers 2 erstrecken. Der Hohlraum 19 kann den Halbleiterkörper 2 lateral vollumfänglich umgeben. Alternativ können mehrere Hohlräume 19 in der ersten Isolierschicht 61 vorgesehen sein, wobei zwischen jeweils zwei Hohlräumen 19 ein Bereich der ersten Isolierschicht 61 angeordnet ist. Beispielsweise kann der Hohlraum 19 eine Dicke D2 von 50 nm bis 2 µm, vorzugsweise zwischen 100 nm und 500 nm aufweisen. Die Dicke D2 des Hohlraums 19 kann der Schichtdicke der ersten Isolierschicht 61 entsprechen oder um 10 % bis 50% davon abweichen. Die Größe des Hohlraums 19 ist so bemessen, dass ein Verspannungsausgleich gegeben ist.
  • Der mindestens eine Hohlraum 19 lässt den verschiedenen Schichten im Halbleiterbauelement 1 Raum für leichte Verbiegungen, ohne dass dabei unmittelbar Defekte im Halbleiterbauelement 1 entstehen würden. Insbesondere kann durch die Strukturierung der ersten Isolierschicht 61, das heißt durch eine veränderte geometrische Gestalt der ersten Isolierschicht 61, die Steifigkeit der ersten Isolierschicht 61 gegenüber der zweiten Isolierschicht 62 auch bei gleich großer Elastizität reduziert werden.
  • 7 veranschaulicht die Herstellung einer Mehrzahl von Halbleiterbauelementen 1. Hierbei wird ein Waferverbund 20 mit einem angeformten Grundkörperverbund 21 bereitgestellt, wobei der Waferverbund 20 eine Mehrzahl von Halbleiterkörpern 2 und eine die Halbleiterkörper 2 verbindende Trägerschicht 8 sowie eine zwischen den Halbleiterkörpern 2 und der Trägerschicht 8 angeordnete erste Isolierschicht 61 und zweite Isolierschicht 62 aufweist. Darüber hinaus sind mehrere Trenngräben 22 vorgesehen, entlang derer der Waferverbund 20 und der Grundkörperverbund 21 in eine Mehrzahl von Halbleiterbauelementen 1 zertrennbar ist. Die erste und zweite Isolierschicht 61, 62 erstrecken sich bis in die Trenngräben 22 und sind im Bereich der Trenngräben 22 unterbrechungsfrei ausgebildet.
  • Zur Herstellung von Halbleiterbauelementen 1 gemäß dem ersten Ausführungsbeispiel werden die erste und zweite Isolierschicht 61, 62 im Bereich der Trenngräben 22 unterbrechungsfrei belassen.
  • Zur Herstellung von Halbleiterbauelementen 1 gemäß dem zweiten Ausführungsbeispiel wird der Waferverbund 20 weiter bearbeitet, wobei die erste Isolierschicht 61 an der ersten Hauptfläche 2A' zumindest teilweise entfernt wird, so dass die zweite Isolierschicht 62 zu Tage tritt (in 7 nicht dargestellt).
  • Zur Herstellung von Halbleiterbauelementen 1 gemäß dem dritten und vierten Ausführungsbeispiel wird der Waferverbund 20 im Vergleich zu dem in 7 dargestellten Stadium ebenfalls weiter bearbeitet, wobei durch Ablösung der zweiten Isolierschicht 62 beziehungsweise der ersten Isolierschicht 61 Hohlräume erzeugt werden, die sich jeweils ausgehend von der ersten Hauptfläche 2A', entlang zumindest einer Seitenfläche eines Halbleiterkörpers 2, in Richtung der zweiten Hauptfläche 2B erstrecken.
  • 8 zeigt ein Vergleichsbeispiel eines Halbleiterbauelements 1, das im Unterschied zu den in Verbindung mit den 3, 4, 5 und 6 beschriebenen Halbleiterbauelementen 1 keine Isolierung mit Isolierschichten unterschiedlicher Beschaffenheit aufweist. Infolgedessen können aufgrund der Starrheit der Trägerschicht 7 im Laufe der Herstellung oder Montage Defekte, beispielsweise Risse und Delaminationen, entstehen, welche die mechanische Stabilität des Halbleiterbauelements 1 beeinträchtigen.
  • 9 zeigt einen Ausschnitt aus dem Querschnitt eines wie in 8 dargestellten Vergleichsbeispiels eines Halbleiterbauelements, das eine weitgehend homogene Isolierung aufweist, in einer FIB-Aufnahme. Das Halbleiterbauelement 1 lässt in der weiteren Isolierschicht 14 Defekte 23 erkennen, die mittels einer wie vorliegend beschriebenen Isolierung verhindert werden können.
  • Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
  • Bezugszeichenliste
    • 1
    Halbleiterbauelement
    1A, 1B
    Seitenfläche
    2
    Halbleiterkörper
    2A, 2A'
    erste Hauptfläche
    2B
    zweite Hauptfläche
    2C, 2D
    Seitenfläche
    3
    erste Halbleiterschicht
    3A
    Aufwachssubstrat
    4
    zweite Halbleiterschicht
    5
    aktive Zone
    6
    Isolierung
    61
    erste Isolierschicht
    62
    zweite Isolierschicht
    7, 17
    Startschicht
    8
    Trägerschicht
    8A, 8B
    Begrenzungsfläche
    9
    Anschlussschicht
    10
    Stromaufweitungsschicht
    11
    erste Ausnehmung
    12
    zweite Ausnehmung
    13
    Kontaktelement
    14
    Isolierschicht
    15
    erster Anschlusskontakt
    16
    zweiter Anschlusskontakt
    18
    Grundkörper
    18A
    Oberfläche
    19
    Hohlraum
    20
    Waferverbund
    21
    Grundkörperverbund
    22
    Trenngraben
    23
    Defekt
    D1, D2
    Dicke
    V
    vertikale Richtung
    L
    laterale Richtungen

Claims (17)

  1. Halbleiterbauelement (1) umfassend - einen Halbleiterkörper (2) mit - einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4), - einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche (2B), wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird, - mindestens einer Seitenfläche (2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche (2B) verbindet, - eine elektrisch leitende Trägerschicht (8), die die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt, und - eine elektrisch schwach leitende Isolierung (6), die - zwischen der Trägerschicht (8) und dem Halbleiterkörper (2) angeordnet ist, - die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt und sich bis auf mindestens eine Seitenfläche (2C, 2D) des Halbleiterkörpers (2) erstreckt, und - eine erste Isolierschicht (61) und eine zweite Isolierschicht (62) aufweist, wobei die zweite Isolierschicht (62) auf einer dem Halbleiterkörper (2) abgewandten Seite der ersten Isolierschicht (61) angeordnet ist und sich die erste und zweite Isolierschicht (61, 62) in ihrer Steifigkeit und/oder Elastizität voneinander unterscheiden.
  2. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei die zweite Isolierschicht (62) eine Strukturierung aufweist derart, dass zwischen der Isolierung (6) und der Trägerschicht (8) zumindest ein Hohlraum (19) ausgebildet ist, in welchem die zweite Isolierschicht (62) abgelöst ist.
  3. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste Isolierschicht (61) eine Strukturierung aufweist derart, dass zwischen dem Halbleiterkörper (2) und der Trägerschicht (8) zumindest ein Hohlraum (19) ausgebildet ist, in welchem die erste Isolierschicht (61) abgelöst ist.
  4. Halbleiterbauelement (1) gemäß Anspruch 2 oder 3, wobei sich der Hohlraum (19) ausgehend von einer ersten Hauptfläche (2A) des Halbleiterbaulements (1), entlang zumindest einer Seitenfläche (2C, 2D) des Halbleiterkörpers (2), in Richtung der zweiten Hauptfläche (2B) des Halbleiterkörpers (2) erstreckt.
  5. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei sich die Isolierung (6) von der zweiten Hauptfläche (2B) bis auf mindestens eine Seitenfläche (2C, 2D) der ersten Halbleiterschicht (3) erstreckt, und wobei zumindest eine Seitenfläche der zweiten Halbleiterschicht (4) von der Isolierung (6) vollständig überdeckt wird.
  6. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die Isolierung (6) konform von der Trägerschicht (8) bedeckt wird.
  7. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei mindestens eine Seitenfläche (1A, 1B) des Halbleiterbauelements (1) bereichsweise durch eine Seitenfläche der ersten und/oder zweiten Isolierschicht (61, 62) gebildet wird.
  8. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei sich die Isolierung (6) bis an eine erste Hauptfläche (2A) des Halbleiterbauelements (1) erstreckt.
  9. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste und zweite Isolierschicht (61, 62) aus verschiedenen Materialien gebildet sind.
  10. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die erste und zweite Isolierschicht (61, 62) aus Si enthaltenden Materialien gebildet sind.
  11. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (2) mindestens eine erste Ausnehmung (11) aufweist, die sich von der zweiten Hauptfläche (2B) in Richtung der ersten Hauptfläche (2A) erstreckt und die in der ersten Halbleiterschicht (3) endet, wobei in der ersten Ausnehmung (11) die Trägerschicht (8) angeordnet ist und zur elektrischen Kontaktierung der ersten Halbleiterschicht (3) dient.
  12. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei eine die erste Ausnehmung (11) umfangsseitig begrenzende Oberfläche des Halbleiterkörpers (2) von der Isolierung (6) bedeckt ist.
  13. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei die Trägerschicht (8) mindestens eine zweite Ausnehmung (12) aufweist, in der ein Anschlusskontakt (16) angeordnet ist, der zur elektrischen Kontaktierung der zweiten Halbleiterschicht (4) dient.
  14. Halbleiterbauelement (1) gemäß dem vorhergehenden Anspruch, wobei eine die zweite Ausnehmung (12) umfangsseitig begrenzende Oberfläche der Trägerschicht (8) von einer weiteren Isolierschicht (14) bedeckt wird, die sich an die Isolierung (6) anschließt.
  15. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, das einen angeformten Grundkörper (18) aufweist, der auf dem Halbleiterkörper (2) angeordnet ist, wobei die Trägerschicht (8) in vertikaler Richtung (V) zwischen dem Halbleiterkörper (2) und dem Grundkörper (18) angeordnet ist.
  16. Verfahren zur Herstellung eines Halbleiterbauelements (1) gemäß einem der vorhergehenden Ansprüche aufweisend folgende Schritte: - Bereitstellen eines Halbleiterkörpers (2) mit - einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4), - einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche (2B), wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird, - mindestens einer Seitenfläche (2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche verbindet (2B), - Aufbringen einer elektrisch schwach leitenden Isolierung (6) auf die zweite Hauptfläche (2B), wobei die elektrisch schwach leitende Isolierung (6) die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt und sich bis auf mindestens eine Seitenfläche (2C, 2D) des Halbleiterkörpers (2) erstreckt, und - eine erste Isolierschicht (61) und eine zweite Isolierschicht (62) aufweist, wobei die zweite Isolierschicht (62) auf einer dem Halbleiterkörper (2) abgewandten Seite der ersten Isolierschicht (61) angeordnet ist und sich die erste und zweite Isolierschicht (61, 62) in ihrer Steifigkeit und/oder Elastizität voneinander unterscheiden, - Aufbringen einer elektrisch leitenden Trägerschicht (8) auf die elektrisch schwach leitende Isolierung (6).
  17. Verfahren gemäß dem vorhergehenden Anspruch, wobei eine Bearbeitung des Halbleiterkörpers (2) mittels eines Ätzmittels erfolgt, so dass zwischen der Trägerschicht (8) und dem Halbleiterkörper (2) ein Hohlraum (19) ausgebildet wird, der sich von der ersten Hauptfläche (2A') in Richtung der zweiten Hauptfläche (2B) erstreckt.
DE102017111277.4A 2017-05-23 2017-05-23 Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements Withdrawn DE102017111277A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111969087A (zh) * 2020-08-28 2020-11-20 厦门乾照光电股份有限公司 一种基于透明衬底的led芯片及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211097B (zh) * 2020-02-17 2021-11-16 珠海格力电器股份有限公司 一种功率半导体器件的封装模块和封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079708A1 (de) 2011-07-25 2013-01-31 Osram Ag Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE102015111492A1 (de) 2015-07-15 2017-01-19 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung von Bauelementen

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5197654B2 (ja) * 2010-03-09 2013-05-15 株式会社東芝 半導体発光装置及びその製造方法
DE102015100578A1 (de) * 2015-01-15 2016-07-21 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
DE102015109755A1 (de) * 2015-06-18 2016-12-22 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
DE102015117198A1 (de) * 2015-10-08 2017-04-13 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
CN205944139U (zh) * 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011079708A1 (de) 2011-07-25 2013-01-31 Osram Ag Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE102015111492A1 (de) 2015-07-15 2017-01-19 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung von Bauelementen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111969087A (zh) * 2020-08-28 2020-11-20 厦门乾照光电股份有限公司 一种基于透明衬底的led芯片及其制备方法

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