[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2018215309A1 - Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements - Google Patents

Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements Download PDF

Info

Publication number
WO2018215309A1
WO2018215309A1 PCT/EP2018/062989 EP2018062989W WO2018215309A1 WO 2018215309 A1 WO2018215309 A1 WO 2018215309A1 EP 2018062989 W EP2018062989 W EP 2018062989W WO 2018215309 A1 WO2018215309 A1 WO 2018215309A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor
deformation
main surface
carrier layer
Prior art date
Application number
PCT/EP2018/062989
Other languages
English (en)
French (fr)
Inventor
Isabel OTTO
Anna Kasprzak-Zablocka
Christian LEIRER
Berthold Hahn
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to US16/615,835 priority Critical patent/US11430917B2/en
Publication of WO2018215309A1 publication Critical patent/WO2018215309A1/de

Links

Classifications

    • H01L33/486—
    • H01L31/02161—
    • H01L31/022408—
    • H01L33/382—
    • H01L33/40—
    • H01L33/62—
    • H01L2933/0016—
    • H01L2933/0033—
    • H01L33/0093—
    • H01L33/32—

Definitions

  • the invention relates to a semiconductor component and to a method for producing a semiconductor component.
  • this includes
  • semiconductor device a semiconductor body having a first semiconductor layer and a second semiconductor layer. Furthermore, the semiconductor body has a first main area and a second area opposite the first main area
  • semiconductor layer is formed.
  • first major surface and the second major surface define the first major surface and the second major surface
  • the semiconductor body in a vertical direction. Furthermore, the semiconductor body preferably has at least one side surface which connects the first main surface to the second main surface. The number of side surfaces is determined by the geometry of the semiconductor body.
  • the semiconductor body has a plurality of side surfaces. This is the case, for example, if the
  • Semiconductor chip is cuboid and correspondingly has four side surfaces.
  • the at least one side surface is preferably arranged largely transversely to the first and second main surfaces. "Cross" means that one
  • Normal vector of the first and / or second major surface extends.
  • the lateral directions are arranged in a plane whose normal vector is arranged parallel to the vertical direction.
  • the direction in which the second semiconductor layer follows the first semiconductor layer denotes the vertical direction.
  • the at least one side surface may be a surface composed of at least two partial surfaces.
  • the partial surfaces may be planar surfaces, wherein in particular the surface normals of two adjoining partial surfaces extend transversely, ie not parallel, to one another.
  • the first semiconductor layer may have a first conductivity and the second semiconductor layer may have a second conductivity.
  • the first conductivity may be a first conductivity and the second semiconductor layer may have a second conductivity.
  • the semiconductor body may comprise further semiconductor layers between the first and second semiconductor layer.
  • Semiconductor body preferably an active zone, which is suitable for radiation generation or for radiation detection.
  • the active zone is a p-n transition zone.
  • the active zone may be formed as a layer or as a layer sequence of several layers.
  • the active zone emits during operation of the
  • Semiconductor device electromagnetic radiation such as in the visible, ultraviolet or infrared spectral range.
  • the active zone is in particular between the first semiconductor layer and the second
  • the layers of the semiconductor body are preferably based on nitride compound semiconductors materials.
  • "Based on nitride compound semiconductors” in the present context means that at least one layer of the semiconductor body comprises a nitride III / V compound semiconductor material, preferably Al n Ga m i nn m - n , where 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m ⁇ 1. This material does not necessarily have to be mathematically exact
  • composition according to the above formula may contain one or more dopants as well as additional
  • the above formula contains only the essential constituents of the crystal lattice (Al, Ga, In, N), even if these may be partially replaced by small amounts of other substances.
  • the semiconductor component may have an electrically conductive carrier layer.
  • the carrier layer has a comparatively low electrical resistance.
  • the support layer is due to their nature, such as their thickness and / or their material, a stability-giving component of the
  • the second major surface is at least
  • the carrier layer partially covered by the carrier layer. It is possible that the carrier layer largely
  • Main surface preferably at least 50%, in particular at least 80%, preferably at least 90% of the
  • Carrier layer is covered.
  • the carrier layer thus has in particular only a few places where
  • the semiconductor component may have an electrically conductive deformation layer.
  • the deformation layer has a comparatively low electrical resistance.
  • the electrically conductive deformation layer has a comparatively low electrical resistance.
  • Deformation layer equal or greater elasticity than the electrically conductive support layer.
  • the "elasticity" refers to the elastic properties of the material used for the various layers Stiffness of the deformation layer of the stiffness of the support layer.
  • the rigidity of the material refers to the elastic properties of the material used for the various layers Stiffness of the deformation layer of the stiffness of the support layer.
  • the stiffness of a layer depends not only on the elastic properties of the material used, but also decisively on the geometry of the layer.
  • the second main surface of the electrically conductive deformation layer at least partially
  • Main surface at 70%, in particular at least 80%
  • Deformation layer can be formed largely uninterrupted. So the deformation layer has
  • Deformation layer is structured so that the
  • Deformation layer is preferably less than 70%, but in particular greater than 30%.
  • Structuring of the deformation layer in particular, the rigidity of the deformation layer can be reduced.
  • the deformation layer is a coherent layer. This means that all areas of the deformation layer
  • Lead semiconductor device to be intercepted.
  • the carrier layer more compliant deformation layer thus compensates for the rigidity of the carrier layer. According to at least one embodiment, the
  • Deformation layer disposed on a semiconductor body side facing away from the carrier layer.
  • the deformation layer is applied directly to the carrier layer. Between the carrier layer and the deformation layer, therefore, preferably no further layer is arranged. in the
  • Area of the carrier layer occurring tensions can thus by the arranged in the immediate vicinity
  • Deforming layer are advantageously degraded.
  • the carrier layer conforms to the
  • Deformation layer covered This means in particular that mutually facing boundary surfaces of the carrier and
  • Deformation layer are identical in terms of their geometric shape.
  • a thickness of the deformation layer may be half or less than half the thickness of the support layer.
  • the thickness of the strain layer is between about 200 nm and about 5 ⁇ m, with deviations from the stated values up to 10% being tolerable.
  • the thickness of the support layer between 2 ym inclusive and including 100 ym, in particular between 5 ym and 30 ym, preferably between 5 ym and 15 ym, deviations from the stated values up to 10% being tolerable.
  • the thickness is a maximum
  • Extension of the respective layer in a direction which is arranged perpendicular to a main extension plane of the respective layer.
  • the deformation layer is predominantly a layer of uniform thickness, wherein the thickness may vary within the usual manufacturing tolerances.
  • the deformation layer reinforces in particular the
  • Carrier layer and can be used in combination with this
  • the carrier layer and the deformation layer are formed of different materials.
  • the deformation layer has a higher elasticity than the carrier layer.
  • the carrier layer and the deformation layer may be formed of the same material, wherein the electrically conductive deformation layer has an equal elasticity as the electrically conductive carrier layer. If the deformation and support layer formed of the same material, so is preferably a material with
  • the deformation layer is a metallic layer.
  • a "metallic layer” is to be understood as meaning a layer which is formed from a metal or a metal compound and is distinguished by at least one of the following properties: high electrical conductivity, which is associated with increasing temperature decreases, high thermal conductivity, ductility (ductility), metallic luster
  • the carrier layer is preferably a metallic layer.
  • Suitable materials for the deformation layer are
  • the deformation layer can contain at least one of these materials or consist of one of these materials.
  • the carrier layer come as materials, for example, Au, Zn, Al, Sn, Ni and Cu or
  • the carrier layer may therefore contain at least one of these materials or consist of one of these materials.
  • the deformation layer can be a galvanic, sputtered or vapor-deposited layer.
  • the deformation layer can be a galvanic, sputtered or vapor-deposited layer.
  • the carrier layer is in particular a
  • Galvanic layer which is electrodeposited on a arranged on the semiconductor body seed layer.
  • the starting layer of one of the materials Au, Ti, Cu, Al, Ag, Sn, Rh, Ni or Pt contain or consist of one of these materials.
  • Carrier layer from the second major surface to at least one side surface of the semiconductor body.
  • the carrier layer may extend up to at least one side surface of the first semiconductor layer. It can be
  • Deformation layer in lateral directions up to an edge of the carrier layer.
  • the deformation layer can project beyond the semiconductor body in lateral directions.
  • At least one side surface of the semiconductor component is formed in regions by side surfaces of the carrier layer and the deformation layer.
  • Semiconductor device partially formed by side surfaces of the carrier layer and the deformation layer.
  • Semiconductor component is thus limited laterally by side surfaces of both layers at least partially. According to at least one embodiment of the
  • the semiconductor body has at least one recess which extends from the second main surface in the direction of the first main surface and which terminates in the first semiconductor layer.
  • the recess is
  • the semiconductor body may have a plurality of such recesses.
  • the carrier layer is arranged in the at least one recess. This is used advantageously for electrical contacting of the first
  • connection contact for electrical contacting of the second semiconductor layer.
  • the first connection contact be electrically connected to the carrier layer.
  • Connection layer be electrically conductively connected, which is electrically conductively connected to the second semiconductor layer.
  • Deforming layer at least one recess in which the second terminal contact is arranged.
  • the recess extends from one of the support layer facing away from the boundary surface of the deformation layer through the deformation layer through to one of
  • Deformation layer That is, the deformation layer is completely penetrated by the recess. Furthermore, the recess can continue into the carrier layer and penetrate it completely.
  • the deformation layer is preferably arranged between the semiconductor body and the base body.
  • the first and second terminal contacts are embedded in the base body.
  • the first and the second terminal contact extend in particular from the side of the semiconductor body through the main body to a surface of the semiconductor body facing away from
  • the main body may be formed, for example, by a casting process.
  • the base body is made of a castable plastic, such as a polymer such as resin, epoxy or silicone.
  • a castable plastic such as a polymer such as resin, epoxy or silicone.
  • a casting process is generally understood to mean a process by means of which a molding composition is preferably configured under pressure in accordance with a predetermined shape and, if necessary, cured.
  • the term includes
  • a method for producing a semiconductor component has the following steps:
  • Main surface opposite the second main surface wherein the first main surface is formed by a surface of the first semiconductor layer and the second main surface is formed by a surface of the second semiconductor layer,
  • Main surface connects to the second major surface
  • the above-mentioned process steps are carried out in the order given.
  • the above-mentioned process steps are carried out in the order given.
  • the deformation layer on a side facing away from the semiconductor body of the carrier layer applied thereto.
  • the deformation layer is applied directly to the carrier layer.
  • the deformation layer can be applied to the carrier layer by means of a coating method, preferably by means of a galvanic coating method.
  • a coating method preferably by means of a galvanic coating method.
  • Deformation layer is sputtered or vapor-deposited on the carrier layer.
  • the carrier layer can be applied by means of a coating method, preferably by means of a galvanic coating method, to one on the
  • the starting layer may be, for example, a sputtered or vapor-deposited layer.
  • connection contacts are applied to the semiconductor body by means of a coating method, preferably by means of a galvanic coating method.
  • a further starting layer which is in particular sputtered or vapor-deposited, serve as a seed layer for the connection contacts.
  • the first and second semiconductor layers can be layered successively on a single layer by means of an epitaxy process
  • Growth substrate are produced. Suitable materials for the growth substrate are, for example, sapphire, SiC and / or GaN.
  • the growth substrate can be at least partially removed after the production of the semiconductor body, so that the first main area or a surface of the first semiconductor layer is at least partially exposed.
  • a laser lift-off method is possible for the detachment of the growth substrate on which the first and second semiconductor layers are arranged. In this case, pressure waves or mechanical stresses in the semiconductor body can arise, which can be advantageously reduced by the deformability of the deformation layer.
  • a wafer composite For producing a plurality of semiconductor components, a wafer composite can be provided which has a
  • a semiconductor layer sequence comprising a first and a second semiconductor layer, a plurality of first
  • Terminal contacts a plurality of second
  • the wafer composite may include a plurality of isolation trenches along which the wafer composite is separable into a plurality of semiconductor devices. A complete penetration of the semiconductor layer sequence by the
  • Separation trenches is not necessary. Rather, the Separating trenches through the second semiconductor layer and the active layer through into the first semiconductor layer
  • the separation trenches extend in the vertical direction through the entire wafer composite, so that even by the formation of the separation trenches separate
  • semiconductor body or semiconductor devices arise. This variant is particularly advantageous if the semiconductor bodies are to be covered on the side surfaces with a material, for example with a reflective material.
  • a basic body composite is molded onto the wafer composite.
  • Basic body composite is a suitable material applied to the wafer composite such that the separation trenches and intermediate areas between the terminal contacts are at least partially or completely filled. In a subsequent process step, the wafer composite and the basic body composite along the separation trenches in a
  • a plurality of semiconductor devices such isolated that the semiconductor devices each have a semiconductor body, a carrier layer, a deformation layer and a
  • Semiconductor devices particularly suitable. In connection with The features described in the semiconductor device can therefore also be used for the method and vice versa.
  • Figure 1A is a schematic plan view and Figure 1B is a schematic cross-sectional view of a method step or a semiconductor device in a
  • Figure 2A is a schematic plan view and Figure 2B is a further schematic cross-sectional view of
  • Figure 3 is a schematic cross-sectional view of a
  • FIG. 4 shows a comparative example of a semiconductor component i in a schematic cross-sectional view
  • FIG. 5 shows a FIB (so-called “focused ion beam”) absorption of a semiconductor component according to an exemplary embodiment
  • FIG. 6 shows a FIB (so-called “focused ion beam”) absorption of a semiconductor component according to a comparative example.
  • FIGS. 1A and 1B illustrate an intermediate stage of a method for producing a semiconductor component 1 and an intermediate stage of a semiconductor component 1 described herein.
  • FIG. 1A shows the unfinished semiconductor component 1 in plan view of a second main surface 2B of the semiconductor body 2.
  • FIG. 1B shows a cross section of the unfinished semiconductor component 1 along the line ⁇ ⁇ shown in FIG. 1A.
  • the unfinished semiconductor device 1 comprises a
  • Semiconductor body 2 having a first semiconductor layer 3, a second semiconductor layer 4 and a growth substrate 3A, on which the first and second semiconductor layers 3, 4 are arranged. Furthermore, the semiconductor body 2 has a first main surface 2A and a second main surface 2B opposite the first main surface 2A, wherein the first main surface 2A extends through a surface of the first
  • Semiconductor layer 3 and the second main surface 2B is formed by a surface of the second semiconductor layer 4.
  • the semiconductor body 2 has several
  • first main surface 2A and the second main surface 2B define the semiconductor body 2 in the final semiconductor device (see Fig. 3) in a vertical direction V, while the
  • Side surfaces 2C, 2D limit the semiconductor body 2 in lateral directions L.
  • the lateral directions L run transversely, in particular perpendicularly, to the vertical direction V.
  • the side surfaces 2C, 2D can each be composed of a plurality of partial surfaces, the individual partial surfaces in particular each are planar surfaces and preferably the surface normals of two adjoining partial surfaces transversely, that is not parallel to each other.
  • Semiconductor layer 4 the semiconductor body 2 on an active zone 5, which is preferably for generating radiation
  • the active zone 5 is a p-n transition zone.
  • the active zone 5 may be formed as a layer or as a layer sequence of several layers.
  • the first semiconductor layer 3 may have a first conductivity and the second semiconductor layer 4 may have a second conductivity.
  • the first conductivity may have a first conductivity and the second semiconductor layer 4 may have a second conductivity.
  • the first conductivity may have a first conductivity and the second semiconductor layer 4 may have a second conductivity.
  • the layers of the semiconductor body 2 are preferably based on nitride compound semiconductors materials.
  • the semiconductor device 1 comprises an electrically conductive carrier layer 7, which has the second main surface 2B and the
  • the semiconductor component 1 comprises a
  • the electrically conductive deformation layer 8 which on a the Semiconductor body 2 facing away from the carrier layer 7 is arranged.
  • the electrically conductive deformation layer 8 covers the second main surface 2B at least in regions. Furthermore, the electrically conductive deformation layer 8 covers a boundary surface 7A of the carrier layer 7 facing it.
  • the carrier layer 7 is in particular conformed by the
  • Deformation layer 8 covered. This means in particular that mutually facing boundary surfaces 7A, 8B of
  • Carrier and deformation layer 7, 8 are identical in terms of their geometric shape.
  • the deformation layer 8 is preferably directly on the carrier layer 7
  • the deformation layer 8 is formed at most half as thick as the carrier layer 7.
  • the thickness Dl of the deformation layer 8 is between about 200 nm and about 5 ym, with deviations from the stated values up to 10 % are tolerable.
  • the thickness D2 of the carrier layer 7 may be between 2 ym inclusive and 100 ym inclusive, in particular between 5 ym and 30 ym, preferably between 5 ym and 15 ym, wherein
  • Deviations from the specified values up to 10% are tolerable.
  • the thickness D2 of the carrier layer 8 is determined perpendicular to a main extension plane, that is, parallel to the vertical direction V.
  • the deformation layer 8 can reinforce the carrier layer 7 and in combination with this for stabilizing the semiconductor device 1
  • the deformation layer 8 is formed predominantly with a uniform thickness Dl, wherein the thickness Dl may vary within conventional manufacturing tolerances.
  • the deformation layer 8 is formed largely uninterrupted, so that the second main surface 2B to at least 70%, in particular at least 80%, preferably to
  • the deformation layer 8 thus has in particular only a few places where interruptions, that is
  • the carrier layer 7 extends from the second
  • the deformation layer 8 extends in lateral directions L up to an edge of the carrier layer 7. In this case, the deformation layer 8 extends in lateral
  • the carrier layer 7 and the deformation layer 8 are identical to The carrier layer 7 and the deformation layer 8.
  • the deformation layer 8 advantageously has a higher
  • Materials for the strain layer 8 are, for example, Au, In, and Cu.
  • the deformation layer 8 may contain at least one of these materials or one of these materials.
  • carrier layer 7 materials, for example, Au, Zn, Al, Sn, Ni and Cu or
  • the carrier layer 7 can thus contain at least one of these materials or consist of one of these materials.
  • the deformation layer 8 may be a galvanic, sputtered or evaporated layer.
  • the carrier layer 7 is in particular a galvanic layer which is galvanically deposited on a start layer 6 arranged on the semiconductor body 2.
  • the semiconductor device 1 may comprise further layers.
  • connection layer 14 may be provided which directly adjoins the second semiconductor layer 4.
  • the connection layer 14 is formed of an electrically conductive and highly reflective material.
  • the connection layer 14 is an electrically conductive mirror layer.
  • the connection layer 14 may contain or consist of Ag. It is, however
  • connection layer 14 is formed of a transparent conductive oxide ("TCO") such as zinc oxide. Further, adjacent to the terminal layer 14 may be a TCO (TCO)
  • Current spreading layer 15 may be arranged.
  • Stromausweitungs slaughter 15 may as a layer stack
  • the current spreading layer 15 may include metals such as Pt, Au, Cu, Al, Ag, Sn, Rh, and Ti.
  • the passivation layer 16 can be the
  • the deformation layer 8 has a plurality of recesses 17, in each of which a second connection contact can be arranged.
  • the recesses 17 each extend from a boundary surface 8A of the deformation layer 8 facing away from the carrier layer 7 through the deformation layer 8 to one of the carrier layer 7
  • FIG. 2B shows the above-described intermediate stage of a method or of a semiconductor component 1 in another view, FIG. 2B showing a cross section along the line BB ⁇ shown in FIG. 2A.
  • the semiconductor body 2 has a recess 18 which extends from the second main surface 2B in the direction of the first
  • Main surface 2A extends and that in the first
  • Semiconductor layer 3 ends.
  • the recess 18 is completely surrounded by the semiconductor body 2 in lateral directions.
  • the semiconductor body 2 has a plurality of such recesses 18.
  • the carrier layer 7 is arranged. This is used advantageously for electrical contacting of the first
  • a contact element 19 may be arranged in the recess 18 in direct contact therewith.
  • the arranged in the recess 18 carrier layer 7 is by a laterally surrounding insulation of the electrically isolated adjacent layers.
  • the passivation layer 16 extends into the
  • Recess 18 ensures an electrical insulation of the carrier layer 7 with respect to the adjacent layers.
  • Carrier layer 7 facing away from boundary surface 8A of
  • Deforming layer 8 is formed, wherein the
  • Insulation layer 12 preferably extends into the recess 17.
  • connection contacts 10, 11 are formed.
  • connection contacts 10, 11 are used.
  • a base body 13 is formed, in which the connection contacts 10, 11 are embedded.
  • the base body 13 advantageously represents a further stability-imparting component.
  • the growth substrate 3A can be at least partially removed, so that the first main surface 2A or a
  • the occurring pressure waves or mechanical loads can by the elastic, yielding
  • Deformation layer 8 are advantageously degraded.
  • FIG. 3 shows a finished semiconductor component 1 in a cross-sectional view along that shown in FIG. 1A Line ⁇ ⁇ .
  • the semiconductor component 1 is in particular an optoelectronic semiconductor component.
  • Semiconductor component 1 is preferably provided for the emission of radiation.
  • the active zone 5 in the operation of the semiconductor device 1 electromagnetic radiation, such as in the visible, ultraviolet or infrared
  • Main surface 2A coupled out of the semiconductor device 1.
  • the semiconductor device 1 has a first one
  • Terminal contact 10 for electrically contacting the first semiconductor layer 3 and a second terminal contact 11 for electrically contacting the second semiconductor layer 4.
  • the first terminal 10 is connected to the
  • the second terminal contact 11 is disposed in the recess 17 and extends in the vertical direction V through the
  • the second terminal contact 11 is in electrical contact with the terminal layer 14.
  • the second connection contact 11 is electrically insulated from the deformation layer 8 and the carrier layer 7 by the insulation layer 12 arranged in the recess 18.
  • the insulating layer 12 may be formed of an electrically insulating material such as silicon oxide and / or silicon nitride.
  • the semiconductor component 1 has an integrally formed main body 13, which is arranged on the semiconductor body 2. In the vertical direction V are between the
  • connection contacts 10, 11 extend starting from the Semiconductor body 2 through the base body 13 through to a surface 13A of the base body 13, which is arranged on a side facing away from the second main surface 2B of the base body 13.
  • the connection contacts 10, 11 are from
  • Main body 13 in lateral directions L fully enclosed.
  • FIG. 4 shows a comparative example of FIG
  • FIG. 5 shows a section from the cross section of a semiconductor component as shown in FIG. 3 in a FIB recording device. Between the insulating layer 12 and the
  • Carrier layer 7 is a deformation layer 8 is arranged, the formation of defects such as cracks and
  • FIG. 6 shows a section from the cross section of a comparative example of a, as shown in FIG.
  • the semiconductor device 1 can in the insulation layer 12 detect defects 20, which can be prevented with the deformation layer 8.

Landscapes

  • Led Devices (AREA)

Abstract

Es wird ein Halbleiterbauelement (1) angegeben umfassend - einen Halbleiterkörper (2) mit - einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4), - einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten Hauptfläche(2B), wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird, - mindestens einer Seitenfläche(2C, 2D), welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche (2B) verbindet, - eine elektrisch leitende Trägerschicht(7), die die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt, und - eine elektrisch leitende Verformungsschicht (8), die die zweite Hauptfläche (2B) zumindest bereichsweise überdeckt, wobei die elektrisch leitende Verformungsschicht (8) eine gleich große oder höhere Elastizität aufweist wie die elektrisch leitende Trägerschicht (7). Des Weiteren wird ein Verfahren zur Herstellung eines solchen Halbleiterbauelements (1) angegeben.

Description

Beschreibung
HALBLEITERBAUELEMENT UND VERFAHREN ZUR HERSTELLUNG EINES
HALBLEITERBAUELEMENTS
Es werden ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelements angegeben.
In Halbleiterbauelementen können unter mechanischen
Belastungen aufgrund vergleichsweise schlechter
Verformbarkeit mancher Materialschichten Defekte,
beispielsweise Risse oder Delaminationen, entstehen, die sich ausbreiten und die Qualität der Halbleiterbauelemente
mindern .
Eine zu lösende Aufgabe besteht vorliegend darin, ein
mechanisch stabiles Halbleiterbauelement anzugeben. Des
Weiteren besteht eine zu lösende Aufgabe darin, ein Verfahren zur Herstellung eines solchen Halbleiterbauelements
anzugeben.
Gemäß zumindest einer Ausführungsform umfasst das
Halbleiterbauelement einen Halbleiterkörper, der eine erste Halbleiterschicht und eine zweite Halbleiterschicht aufweist. Ferner weist der Halbleiterkörper eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite
Hauptfläche auf, wobei insbesondere die erste Hauptfläche durch eine Oberfläche der ersten Halbleiterschicht und die zweite Hauptfläche durch eine Oberfläche der zweiten
Halbleiterschicht gebildet wird. Insbesondere begrenzen die erste Hauptfläche und die zweite Hauptfläche den
Halbleiterkörper in einer vertikalen Richtung. Ferner weist der Halbleiterkörper vorzugsweise mindestens eine Seitenfläche auf, welche die erste Hauptfläche mit der zweiten Hauptfläche verbindet. Die Anzahl der Seitenflächen bestimmt sich nach der Geometrie des Halbleiterkörpers.
Insbesondere weist der Halbleiterkörper mehrere Seitenflächen auf. Dies ist beispielsweise der Fall, wenn der
Halbleiterchip quaderförmig ausgebildet ist und entsprechend vier Seitenflächen aufweist. Die mindestens eine Seitenfläche ist vorzugsweise weitgehend quer zu der ersten und zweiten Hauptfläche angeordnet. "Quer" bedeutet, dass ein
Normalenvektor der Seitenfläche nicht parallel zu einem
Normalenvektor der ersten und/oder zweiten Hauptfläche verläuft. Vorzugsweise begrenzt die mindestens eine
Seitenfläche den Halbleiterkörper in einer oder mehreren lateralen Richtungen. Die lateralen Richtungen sind in einer Ebene angeordnet, deren Normalenvektor parallel zu der vertikalen Richtung angeordnet ist. Insbesondere bezeichnet die Richtung, in welcher die zweite Halbleiterschicht auf die erste Halbleiterschicht folgt, die vertikale Richtung.
Weiterhin kann die zumindest eine Seitenfläche eine aus mindestens zwei Teilflächen zusammengesetzte Fläche sein. Beispielsweise können die Teilflächen ebene Flächen sein, wobei insbesondere die Flächennormalen zweier aneinander grenzender Teilflächen quer, das heißt nicht parallel, zueinander verlaufen.
Die erste Halbleiterschicht kann eine erste Leitfähigkeit und die zweite Halbleiterschicht eine zweite Leitfähigkeit aufweisen. Vorzugsweise handelt es sich bei der ersten
Halbleiterschicht um eine n-leitende Schicht. Weiterhin handelt es sich bei der zweiten Halbleiterschicht
insbesondere um eine p-leitende Schicht. Der Halbleiterkörper kann zwischen der ersten und zweiten Halbleiterschicht weitere Halbleiterschichten aufweisen.
Gemäß zumindest einer Ausführungsform handelt es sich
vorliegend bei dem Halbleiterbauelement um ein
optoelektronisches Bauelement. Hierbei weist der
Halbleiterkörper vorzugsweise eine aktive Zone auf, die zur Strahlungserzeugung oder zur Strahlungsdetektion geeignet ist. Insbesondere ist die aktive Zone eine p-n-Übergangszone . Die aktive Zone kann dabei als eine Schicht oder als eine Schichtenfolge mehrerer Schichten ausgebildet sein.
Beispielsweise emittiert die aktive Zone im Betrieb des
Halbleiterbauelements elektromagnetische Strahlung, etwa im sichtbaren, ultravioletten oder infraroten Spektralbereich. Alternativ kann die aktive Zone im Betrieb des
Halbleiterbauelements elektromagnetische Strahlung
absorbieren und diese in elektrische Signale oder elektrische Energie umwandeln. Die aktive Zone ist insbesondere zwischen der ersten Halbleiterschicht und der zweiten
Halbleiterschicht angeordnet.
Für die Schichten des Halbleiterkörpers kommen vorzugsweise auf Nitrid-Verbindungshalbleitern basierende Materialien in Betracht. "Auf Nitrid-Verbindungshalbleitern basierend" bedeutet im vorliegenden Zusammenhang, dass zumindest eine Schicht des Halbleiterkörpers ein Nitrid-III/V- Verbindungshalbleitermaterial , vorzugsweise AlnGamI ni-n-mN, umfasst, wobei 0 < n < 1, 0 < m < 1 und n+m < 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte
Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere Dotierstoffe sowie zusätzliche
Bestandteile aufweisen, die die charakteristischen
physikalischen Eigenschaften des AlnGamI ni-n-mN-Materials im Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (AI, Ga, In, N) , auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
Weiterhin kann das Halbleiterbauelement eine elektrisch leitende Trägerschicht aufweisen. Die Trägerschicht weist dabei einen vergleichsweise geringen elektrischen Widerstand auf. Darüber hinaus ist die Trägerschicht aufgrund ihrer Beschaffenheit, beispielsweise ihrer Dicke und/oder ihres Materials, eine Stabilitätsgebende Komponente des
Halbleiterbauelements .
Vorzugsweise wird die zweite Hauptfläche zumindest
bereichsweise von der Trägerschicht überdeckt. Dabei ist es möglich, dass die Trägerschicht größtenteils
unterbrechungsfrei ausgebildet ist, so dass die zweite
Hauptfläche vorzugsweise zu mindestens 50 %, insbesondere zu mindestens 80 %, bevorzugt zu mindestens 90 % von der
Trägerschicht bedeckt ist. Die Trägerschicht weist also insbesondere nur wenige Stellen auf, an denen sich
Unterbrechungen, das heißt Bereiche reduzierter Dicke, befinden . Ferner kann das Halbleiterbauelement eine elektrisch leitende Verformungsschicht aufweisen. Die Verformungsschicht weist dabei einen vergleichsweise geringen elektrischen Widerstand auf. Insbesondere weist die elektrisch leitende
Verformungsschicht eine gleich große oder höhere Elastizität auf wie die elektrisch leitende Trägerschicht. Dabei
bezeichnet die „Elastizität" insbesondere die elastischen Eigenschaften des für die verschiedenen Schichten verwendeten Materials. Weiterhin unterscheidet sich vorzugsweise die Steifigkeit der Verformungsschicht von der Steifigkeit der Trägerschicht. Insbesondere ist die Steifigkeit der
Trägerschicht höher als die Steifigkeit der
Verformungsschicht. Die „Steifigkeit" beschreibt den
Widerstand eines Körpers gegen elastische Verformung durch eine Kraft oder ein Moment, zum Beispiel ein Biegemoment oder Torsionsmoment. Die Steifigkeit einer Schicht hängt nicht nur von den elastischen Eigenschaften des verwendeten Materials, sondern entscheidend auch von der Geometrie der Schicht ab.
Vorzugsweise wird die zweite Hauptfläche von der elektrisch leitenden Verformungsschicht zumindest bereichsweise
überdeckt. Dabei kann die Verformungsschicht die zweite
Hauptfläche zu 70%, insbesondere zu mindestens 80 %,
bevorzugt zu mindestens 90 %, überdecken. Die
Verformungsschicht kann größtenteils unterbrechungsfrei ausgebildet sein. Die Verformungsschicht weist also
insbesondere nur wenige Stellen auf, an denen sich
Unterbrechungen, das heißt Bereiche reduzierter Dicke, befinden. Es ist jedoch auch denkbar, dass die
Verformungsschicht strukturiert ist, so dass der
Bedeckungsgrad der zweiten Hauptfläche durch die
Verformungsschicht vorzugsweise geringer ist als 70 %, insbesondere jedoch größer als 30 %. Durch eine
Strukturierung der Verformungsschicht kann insbesondere die Steifigkeit der Verformungsschicht reduziert werden.
Gemäß zumindest einer Ausführungsform handelt es sich bei der Verformungsschicht um eine zusammenhängende Schicht. Dies bedeutet, dass alle Bereiche der Verformungsschicht
miteinander verbunden sind. Mittels der Verformungsschicht, die insbesondere weniger steif und elastischer ist als die Trägerschicht, können mechanische Belastungen, die möglicherweise bei der
Herstellung oder Montage des Halbleiterbauelements auftreten und zu Defekten wie etwa Rissen oder Delaminationen im
Halbleiterbauelement führen, abgefangen werden. Die
nachgiebigere Verformungsschicht gleicht also die Starrheit der Trägerschicht aus. Gemäß zumindest einer Ausführungsform ist die
Verformungsschicht auf einer dem Halbleiterkörper abgewandten Seite der Trägerschicht angeordnet. Insbesondere ist die Verformungsschicht direkt auf die Trägerschicht aufgebracht. Zwischen der Trägerschicht und der Verformungsschicht ist also vorzugsweise keine weitere Schicht angeordnet. Im
Bereich der Trägerschicht auftretende Verspannungen können damit durch die in unmittelbarer Nähe angeordnete
Verformungsschicht vorteilhafterweise abgebaut werden. Vorzugsweise wird die Trägerschicht konform von der
Verformungsschicht bedeckt. Dies bedeutet insbesondere, dass einander zugewandte Begrenzungsflächen der Träger- und
Verformungsschicht hinsichtlich ihrer geometrischen Gestalt identisch sind.
Gemäß zumindest einer Ausführungsform ist die
Verformungsschicht dünner ausgebildet als die Trägerschicht. Eine Dicke der Verformungsschicht kann halb so groß oder kleiner sein als die Hälfte der Dicke der Trägerschicht.
Beispielsweise beträgt die Dicke der Verformungsschicht zwischen etwa 200 nm und etwa 5 ym, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind. Weiterhin kann die Dicke der Trägerschicht zwischen einschließlich 2 ym und einschließlich 100 ym, insbesondere zwischen 5 ym und 30 ym, vorzugsweise zwischen 5 ym und 15 ym betragen, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind. Bei der Dicke handelt es sich um eine maximale
Ausdehnung der jeweiligen Schicht in einer Richtung, die senkrecht zu einer Haupterstreckungsebene der jeweiligen Schicht angeordnet ist.
Vorzugsweise handelt es sich bei der Verformungsschicht überwiegend um eine Schicht gleichmäßiger Dicke, wobei die Dicke im Rahmen üblicher Herstellungstoleranzen schwanken kann. Die Verformungsschicht verstärkt insbesondere die
Trägerschicht und kann in Kombination mit dieser zur
Stabilisierung des Halbleiterbauelements beitragen.
Bei einer bevorzugten Ausgestaltung sind die Trägerschicht und die Verformungsschicht aus verschiedenen Materialien gebildet. Insbesondere weist hierbei die Verformungsschicht eine höhere Elastizität auf als die Trägerschicht. Alternativ können die Trägerschicht und die Verformungsschicht aus demselben Material gebildet sein, wobei die elektrisch leitende Verformungsschicht eine gleich große Elastizität aufweist wie die elektrisch leitende Trägerschicht. Werden die Verformungs- und Trägerschicht aus demselben Material gebildet, so wird vorzugsweise ein Material mit
vergleichsweise hoher Elastizität verwendet.
Gemäß zumindest einer Ausführungsform handelt es sich bei der Verformungsschicht um eine metallische Schicht. Unter einer "metallischen Schicht" ist dabei eine Schicht zu verstehen, die aus einem Metall oder einer Metallverbindung gebildet ist und sich durch mindestens eine der folgenden Eigenschaften auszeichnet: hohe elektrische Leitfähigkeit, die mit steigender Temperatur abnimmt, hohe Wärmeleitfähigkeit, Duktilität (Verformbarkeit) , metallischer Glanz
(Spiegelglanz) . Auch bei der Trägerschicht handelt es sich vorzugsweise um eine metallische Schicht.
Geeignete Materialien für die Verformungsschicht sind
beispielsweise Au, In und Cu . Die Verformungsschicht kann mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen. Für die Trägerschicht kommen als Materialien zum Beispiel Au, Zn, AI, Sn, Ni und Cu oder
Verbindungen dieser Materialien wie beispielsweise AuSn und NiAu und darüber hinaus NiPdAu in Frage. Die Trägerschicht kann also mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen.
Die Verformungsschicht kann eine galvanische, gesputterte oder aufgedampfte Schicht sein. Insbesondere wird die
Verformungsschicht auf der Trägerschicht galvanisch
abgeschieden oder auf die Trägerschicht aufgesputtert oder aufgedampft. Die Trägerschicht ist insbesondere eine
galvanische Schicht, die auf einer auf dem Halbleiterkörper angeordnete Startschicht (englisch: seed layer) galvanisch abgeschieden ist. Beispielsweise kann die Startschicht eines der Materialien Au, Ti, Cu, AI, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen.
Bei einer bevorzugten Ausgestaltung erstreckt sich die
Trägerschicht von der zweiten Hauptfläche bis auf mindestens eine Seitenfläche des Halbleiterkörpers. Insbesondere kann sich die Trägerschicht bis auf mindestens eine Seitenfläche der ersten Halbleiterschicht erstrecken. Dabei können
Seitenflächen der zweiten Halbleiterschicht von der
Trägerschicht vollständig überdeckt sein. Bei einer bevorzugten Ausgestaltung erstreckt sich die
Verformungsschicht in lateralen Richtungen bis zu einem Rand der Trägerschicht. Dabei kann die Verformungsschicht den Halbleiterkörper in lateralen Richtungen überragen.
Weiterhin wird vorzugsweise mindestens eine Seitenfläche des Halbleiterbauelements bereichsweise durch Seitenflächen der Trägerschicht und der Verformungsschicht gebildet.
Insbesondere werden mehrere Seitenflächen des
Halbleiterbauelements bereichsweise durch Seitenflächen der Trägerschicht und der Verformungsschicht gebildet. Das
Halbleiterbauelement wird also lateral durch Seitenflächen beider Schichten zumindest teilweise begrenzt. Gemäß zumindest einer Ausführungsform des
Halbleiterbauelements weist der Halbleiterkörper mindestens eine Ausnehmung auf, die sich von der zweiten Hauptfläche in Richtung der ersten Hauptfläche erstreckt und die in der ersten Halbleiterschicht endet. Die Ausnehmung ist
beispielsweise vollumfänglich von dem Halbleiterkörper umgeben. Der Halbleiterkörper kann eine Mehrzahl von solchen Ausnehmungen aufweisen. Vorzugsweise ist in der mindestens einen Ausnehmung die Trägerschicht angeordnet. Diese dient mit Vorteil zur elektrischen Kontaktierung der ersten
Halbleiterschicht und zwar vorzugsweise von der Seite der zweiten Hauptfläche her.
Gemäß zumindest einer Ausführungsform weist das
Halbleiterbauelement auf der Seite der zweiten Hauptfläche einen ersten Anschlusskontakt zur elektrischen Kontaktierung der ersten Halbleiterschicht und einen zweiten
Anschlusskontakt zur elektrischen Kontaktierung der zweiten Halbleiterschicht auf. Dabei kann der erste Anschlusskontakt mit der Trägerschicht elektrisch leitend verbunden sein.
Weiterhin kann der zweite Anschlusskontakt mit einer
Anschlussschicht elektrisch leitend verbunden sein, die mit der zweiten Halbleiterschicht elektrisch leitend verbunden ist .
Bei einer bevorzugten Ausgestaltung weist die
Verformungsschicht mindestens eine Ausnehmung auf, in der der zweite Anschlusskontakt angeordnet ist. Insbesondere
erstreckt sich die Ausnehmung von einer der Trägerschicht abgewandten Begrenzungsfläche der Verformungsschicht durch die Verformungsschicht hindurch bis zu einer der
Trägerschicht zugewandten Begrenzungsfläche der
Verformungsschicht. Das heißt, die Verformungsschicht wird von der Ausnehmung vollständig durchdrungen. Ferner kann sich die Ausnehmung bis in die Trägerschicht fortsetzen und diese vollständig durchdringen.
Gemäß zumindest einer Ausführungsform weist das
Halbleiterbauelement einen angeformten Grundkörper auf, der auf dem der Halbleiterkörper angeordnet ist. In vertikaler Richtung ist vorzugsweise zwischen dem Halbleiterkörper und dem Grundkörper die Verformungsschicht angeordnet.
Vorzugsweise sind der erste und zweite Anschlusskontakt in den Grundkörper eingebettet. Dabei erstrecken sich der erste und der zweite Anschlusskontakt insbesondere von der Seite des Halbleiterkörpers durch den Grundkörper hindurch bis zu einer dem Halbleiterkörper abgewandten Oberfläche des
Grundkörpers .
Der Grundkörper kann zum Beispiel durch ein Gießverfahren ausgebildet sein. Insbesondere wird der Grundkörper aus einem gießbaren Kunststoff, etwa einem Polymer wie Harz, Epoxid oder Silikon, hergestellt. Vorteilhafterweise kann das
Kunststoffmaterial des Grundkörpers durch die Trägerschicht, die zwischen dem Halbleiterkörper und dem Grundkörper angeordnet ist, vor der elektromagnetischen Strahlung des Halbleiterkörpers, die beispielsweise zu einer beschleunigten Alterung des Grundkörpers führt, geschützt werden. Unter einem Gießverfahren wird allgemein ein Verfahren verstanden, mit dem eine Formmasse bevorzugt unter Druckeinwirkung gemäß einer vorgegebenen Form ausgestaltet und erforderlichenfalls ausgehärtet wird. Insbesondere umfasst der Begriff
"Gießverfahren" Gießen (molding) , folienassistiertes Gießen (film assisted molding), Spritzgießen (injection molding), Spritzpressen (transfer molding) und Formpressen (compression molding) .
Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements weist dieses die folgenden Schritte auf:
Bereitstellen eines Halbleiterkörpers mit
- einer ersten Halbleiterschicht und einer zweiten
Halbleiterschicht,
- einer ersten Hauptfläche und einer der ersten
Hauptfläche gegenüberliegenden zweiten Hauptfläche, wobei die erste Hauptfläche durch eine Oberfläche der ersten Halbleiterschicht und die zweite Hauptfläche durch eine Oberfläche der zweiten Halbleiterschicht gebildet wird,
- mindestens einer Seitenfläche, welche die erste
Hauptfläche mit der zweiten Hauptfläche verbindet,
Aufbringen einer elektrisch leitenden Trägerschicht auf die zweite Hauptfläche, Aufbringen einer elektrisch leitenden Verformungsschicht auf die zweite Hauptfläche, wobei die elektrisch leitende Verformungsschicht eine gleich große oder höhere
Elastizität aufweist wie die elektrisch leitende
Trägerschicht.
Vorzugsweise werden die oben genannten Verfahrensschritte in der angegebenen Reihenfolge durchgeführt. Gemäß zumindest einer Ausführungsform wird die
Verformungsschicht auf einer dem Halbleiterkörper abgewandten Seite der Trägerschicht auf diese aufgebracht. Insbesondere wird die Verformungsschicht direkt auf die Trägerschicht aufgebracht. Dabei kann die Verformungsschicht mittels eines Beschichtungsverfahrens , bevorzugt mittels eines galvanischen Beschichtungsverfahrens , auf die Trägerschicht aufgebracht werden. Es ist jedoch auch möglich, dass die
Verformungsschicht auf die Trägerschicht aufgesputtert oder aufgedampft wird. Weiterhin kann die Trägerschicht mittels eines Beschichtungsverfahrens , bevorzugt mittels eines galvanischen Beschichtungsverfahrens , auf eine auf dem
Halbleiterkörper angeordnete Startschicht aufgebracht werden. Bei der Startschicht kann es sich beispielsweise um eine aufgesputterte oder aufgedampfte Schicht handeln.
Bei einer bevorzugten Ausgestaltung werden darüber hinaus die Anschlusskontakte mittels eines Beschichtungsverfahrens , bevorzugt mittels eines galvanischen Beschichtungsverfahrens , auf den Halbleiterkörper aufgebracht. Dabei kann eine weitere Startschicht, die insbesondere aufgesputtert oder aufgedampft ist, als Keimschicht für die Anschlusskontakte dienen.
Beispielsweise kann die weitere Startschicht eines der Materialien Au, Ti, Cu, AI, Ag, Sn, Rh, Ni oder Pt enthalten oder aus einem dieser Materialien bestehen.
Die erste und zweite Halbleiterschicht können mittels eines Epitaxie-Verfahrens schichtenweise nacheinander auf einem
Aufwachssubstrat hergestellt werden. Als Materialien für das Aufwachssubstrat kommen beispielsweise Saphir, SiC und/oder GaN in Frage. Das Aufwachssubstrat kann nach der Herstellung des Halbleiterkörpers zumindest teilweise entfernt werden, so dass die erste Hauptfläche beziehungsweise eine Oberfläche der ersten Halbleiterschicht zumindest teilweise freigelegt wird. Für die Ablösung des Aufwachssubstrats , auf welchem die erste und zweite Halbleiterschicht angeordnet sind, kommt beispielsweise ein Laserabhebeverfahren in Frage. Dabei können Druckwellen beziehungsweise mechanische Belastungen im Halbleiterkörper entstehen, die durch die Verformbarkeit der Verformungsschicht vorteilhaft abgebaut werden können.
Dadurch ist es möglich, die Entstehung von Defekten zu unterdrücken .
Zur Herstellung einer Mehrzahl von Halbleiterbauelementen kann ein Waferverbund bereitgestellt werden, der eine
Halbleiterschichtenfolge umfassend eine erste und eine zweite Halbleiterschicht, eine Mehrzahl von ersten
Anschlusskontakten, eine Mehrzahl von zweiten
Anschlusskontakten und zumindest eine oder eine Mehrzahl von zusammenhängenden Trägerschichten sowie zumindest eine oder eine Mehrzahl von zusammenhängenden Verformungsschichten aufweist. Der Waferverbund kann eine Mehrzahl von Trenngräben aufweisen, entlang derer der Waferverbund in eine Mehrzahl von Halbleiterbauelementen zertrennbar ist. Eine vollständige Durchdringung der Halbleiterschichtenfolge durch die
Trenngräben ist dabei nicht nötig. Vielmehr können sich die Trenngräben durch die zweite Halbleiterschicht und die aktive Schicht hindurch bis in die erste Halbleiterschicht
erstrecken und dort enden. Alternativ ist es auch möglich, dass sich die Trenngräben in der vertikalen Richtung durch den gesamten Waferverbund hindurch erstrecken, sodass bereits durch die Ausbildung der Trenngräben separate
Halbleiterkörper beziehungsweise Halbleiterbauelemente entstehen. Diese Variante ist insbesondere vorteilhaft, wenn die Halbleiterkörper an den Seitenflächen mit einem Material, beispielsweise mit einem reflektierenden Material, bedeckt werden sollen.
Gemäß zumindest einer Ausführungsform eines Verfahrens zur Herstellung eines oder einer Mehrzahl der hier beschriebenen Halbleiterbauelemente wird ein Grundkörperverbund an den Waferverbund angeformt. Zur Ausbildung des
Grundkörperverbunds wird ein dafür geeignetes Material auf den Waferverbund derart aufgebracht, dass die Trenngräben und Zwischenbereiche zwischen den Anschlusskontakten zumindest teilweise oder vollständig aufgefüllt werden. In einem nachfolgenden Verfahrensschritt werden der Waferverbund und der Grundkörperverbund entlang der Trenngräben in eine
Mehrzahl von Halbleiterbauelementen derart vereinzelt, dass die Halbleiterbauelemente jeweils einen Halbleiterkörper, eine Trägerschicht, eine Verformungsschicht und einen
Grundkörper aufweisen, wobei in dem Grundkörper ein erster Anschlusskontakt und ein zweiter Anschlusskontakt eingebettet sind . Das oben beschriebene Verfahren ist für die Herstellung eines oder einer Mehrzahl der hier beschriebenen
Halbleiterbauelemente besonders geeignet. Im Zusammenhang mit dem Halbleiterbauelement beschriebene Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
Weitere Vorteile, bevorzugte Ausführungsformen und
Weiterbildungen des Verfahrens sowie des
Halbleiterbauelements ergeben sich aus den Erläuterungen zu den Figuren 1 bis 6.
Es zeigen:
Figur 1A eine schematische Draufsicht und Figur 1B eine schematische Querschnittsansicht eines Verfahrensschritts beziehungsweise eines Halbleiterbauelements in einem
Zwischenstadium eines Verfahrens gemäß einem
Ausführungsbeispiel ,
Figur 2A eine schematische Draufsicht und Figur 2B eine weitere schematische Querschnittsansicht des
Verfahrensschritts beziehungsweise des Halbleiterbauelements in dem Zwischenstadium des Verfahrens gemäß dem
Auführungsbeispiel ,
Figur 3 eine schematische Querschnittsansicht eines
Verfahrensschritts beziehungsweise eines
Halbleiterbauelements in einem Endstadium des Verfahrens gemäß dem Ausführungsbeispiel,
Figur 4 ein Vergleichsbeispiel eines Halbleiterbauelements i einer schematischen Querschnittsansicht ,
Figur 5 eine FIB (sogenannte "Focused-Ion-Beam" ) -Aufnähme eines Halbleiterbauelements gemäß einem Ausführungsbeispiel und Figur 6 eine FIB (sogenannte "Focused-Ion-Beam" ) -Aufnähme eines Halbleiterbauelements gemäß einem Vergleichsbeispiel.
Die Figuren 1A und 1B veranschaulichen ein Zwischenstadium eines Verfahrens zur Herstellung eines Halbleiterbauelements 1 beziehungsweise ein Zwischenstadium eines vorliegend beschriebenen Halbleiterbauelements 1. Figur 1A zeigt das unfertige Halbleiterbauelement 1 in Draufsicht auf eine zweite Hauptfläche 2B des Halbleiterkörpers 2. Figur 1B zeigt einen Querschnitt des unfertigen Halbleiterbauelements 1 entlang der in Figur 1A dargestellten Linie ΑΑλ.
Das unfertige Halbleiterbauelement 1 umfasst einen
Halbleiterkörper 2 mit einer ersten Halbleiterschicht 3, einer zweiten Halbleiterschicht 4 und einem Aufwachssubstrat 3A, auf dem die erste und zweite Halbleiterschicht 3, 4 angeordnet sind. Weiterhin weist der Halbleiterkörper 2 eine erste Hauptfläche 2A und eine der ersten Hauptfläche 2A gegenüberliegende zweite Hauptfläche 2B auf, wobei die erste Hauptfläche 2A durch eine Oberfläche der ersten
Halbleiterschicht 3 und die zweite Hauptfläche 2B durch eine Oberfläche der zweiten Halbleiterschicht 4 gebildet wird. Darüber hinaus weist der Halbleiterkörper 2 mehrere
Seitenflächen 2C, 2D auf, welche die erste Hauptfläche 2A mit der zweiten Hauptfläche 2B verbinden. Insbesondere begrenzen die erste Hauptfläche 2A und die zweite Hauptfläche 2B den Halbleiterkörper 2 im fertigen Halbleiterbauelement (vgl. Figur 3) in einer vertikalen Richtung V, während die
Seitenflächen 2C, 2D den Halbleiterkörper 2 in lateralen Richtungen L begrenzen. Die lateralen Richtungen L verlaufen dabei quer, insbesondere senkrecht, zur vertikalen Richtung V. Die Seitenflächen 2C, 2D können sich jeweils aus mehreren Teilflächen zusammensetzen, wobei die einzelnen Teilflächen insbesondere jeweils ebene Flächen sind und vorzugsweise die Flächennormalen von zwei aneinander grenzenden Teilflächen quer, das heißt nicht parallel, zueinander verlaufen. Zwischen der ersten Halbleiterschicht 3 und der zweiten
Halbleiterschicht 4 weist der Halbleiterkörper 2 eine aktive Zone 5 auf, die vorzugsweise zur Strahlungserzeugung
vorgesehen ist. Insbesondere ist die aktive Zone 5 eine p-n- Übergangszone . Die aktive Zone 5 kann dabei als eine Schicht oder als eine Schichtenfolge mehrerer Schichten ausgebildet sein .
Die erste Halbleiterschicht 3 kann eine erste Leitfähigkeit und die zweite Halbleiterschicht 4 eine zweite Leitfähigkeit aufweisen. Vorzugsweise handelt es sich bei der ersten
Halbleiterschicht 3 um eine n-leitende Schicht. Weiterhin handelt es sich bei der zweiten Halbleiterschicht 4
insbesondere um eine p-leitende Schicht. Für die Schichten des Halbleiterkörpers 2 kommen vorzugsweise auf Nitrid-Verbindungshalbleitern basierende Materialien in Betracht .
Das Halbleiterbauelement 1 umfasst eine elektrisch leitende Trägerschicht 7, die die zweite Hauptfläche 2B und die
Seitenflächen 2C, 2D des Halbleiterkörpers 2 zumindest bereichsweise überdeckt. Dabei erstreckt sich die
Trägerschicht 7 von der zweiten Hauptfläche 2B über
Seitenflächen der zweiten Halbleiterschicht 4 hinaus bis auf Seitenflächen der ersten Halbleiterschicht 3.
Des Weiteren umfasst das Halbleiterbauelement 1 eine
elektrisch leitende Verformungsschicht 8, die auf einer dem Halbleiterkörper 2 abgewandten Seite der Trägerschicht 7 angeordnet ist. Die elektrisch leitende Verformungsschicht 8 überdeckt die zweite Hauptfläche 2B zumindest bereichsweise. Ferner überdeckt die elektrisch leitende Verformungsschicht 8 eine ihr zugewandte Begrenzungsfläche 7A der Trägerschicht 7. Die Trägerschicht 7 wird insbesondere konform von der
Verformungsschicht 8 bedeckt. Dies bedeutet insbesondere, dass einander zugewandte Begrenzungsflächen 7A, 8B der
Träger- und Verformungsschicht 7, 8 hinsichtlich ihrer geometrischen Gestalt identisch sind. Die Verformungsschicht 8 ist vorzugsweise direkt auf die Trägerschicht 7
aufgebracht, so dass sich zwischen der Trägerschicht 7 und der Verformungsschicht 8 keine weitere Schicht befindet. Bei dem dargestellten Ausführungsbeispiel ist die
Verformungsschicht 8 dünner ausgebildet als die Trägerschicht 7. Insbesondere ist die Verformungsschicht 8 höchstens halb so dick ausgebildet wie die Trägerschicht 7. Beispielsweise beträgt die Dicke Dl der Verformungsschicht 8 zwischen etwa 200 nm und etwa 5 ym, wobei Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind. Weiterhin kann die Dicke D2 der Trägerschicht 7 zwischen einschließlich 2 ym und einschließlich 100 ym, insbesondere zwischen 5 ym und 30 ym, vorzugsweise zwischen 5 ym und 15 ym betragen, wobei
Abweichungen von den angegebenen Werten bis zu 10 % tolerabel sind. Die Dicke D2 der Trägerschicht 8 wird dabei senkrecht zu einer Haupterstreckungsebene, das heißt parallel zur vertikalen Richtung V, bestimmt. Die Verformungsschicht 8 kann die Trägerschicht 7 verstärken und in Kombination mit dieser zur Stabilisierung des Halbleiterbauelements 1
beitragen . Vorzugsweise ist die Verformungsschicht 8 überwiegend mit einer gleichmäßigen Dicke Dl ausgebildet, wobei die Dicke Dl im Rahmen üblicher Herstellungstoleranzen schwanken kann. Die Verformungsschicht 8 ist größtenteils unterbrechungsfrei ausgebildet, so dass die zweite Hauptfläche 2B zu mindestens 70 %, insbesondere zu mindestens 80 %, bevorzugt zu
mindestens 90 %, von der Verformungsschicht 8 bedeckt ist. Die Verformungsschicht 8 weist also insbesondere nur wenige Stellen auf, an denen sich Unterbrechungen, das heißt
Bereiche reduzierter Dicke, befinden.
Die Trägerschicht 7 erstreckt sich von der zweiten
Hauptfläche 2B bis auf Seitenflächen des Halbleiterkörpers 2. Ferner erstreckt sich die Verformungsschicht 8 in lateralen Richtungen L bis zu einem Rand der Trägerschicht 7. Dabei erstreckt sich die Verformungsschicht 8 in lateralen
Richtungen L über den Halbleiterkörper 2 hinaus.
Die Trägerschicht 7 und die Verformungsschicht 8 sind
insbesondere aus verschiedenen Materialien gebildet. Hierbei weist die Verformungsschicht 8 mit Vorteil eine höhere
Elastizität auf als die Trägerschicht 7. Geeignete
Materialien für die Verformungsschicht 8 sind beispielsweise Au, In und Cu . Die Verformungsschicht 8 kann mindestens eines dieser Materialien enthalten oder aus einem dieser
Materialien bestehen. Für die Trägerschicht 7 kommen als Materialien zum Beispiel Au, Zn, AI, Sn, Ni und Cu oder
Verbindungen dieser Materialien wie beispielsweise AuSn und NiAu und darüber hinaus NiPdAu in Frage. Die Trägerschicht 7 kann also mindestens eines dieser Materialien enthalten oder aus einem dieser Materialien bestehen. Die Verformungsschicht 8 kann eine galvanische, gesputterte oder aufgedampfte Schicht sein. Die Trägerschicht 7 ist insbesondere eine galvanische Schicht, die auf einer auf dem Halbleiterkörper 2 angeordneten Startschicht 6 galvanisch abgeschieden ist.
Zwischen der Startschicht 6 und dem Halbleiterkörper 2 kann das Halbleiterbauelement 1 weitere Schichten aufweisen.
Beispielsweise kann eine Anschlussschicht 14 vorgesehen sein, die unmittelbar an die zweite Halbleiterschicht 4 angrenzt. Bevorzugt ist die Anschlussschicht 14 aus einem elektrisch leitenden und hochreflektierenden Material gebildet. Zum Beispiel ist die Anschlussschicht 14 eine elektrisch leitende Spiegelschicht. Beispielsweise kann die Anschlussschicht 14 Ag enthalten oder daraus bestehen. Es ist jedoch auch
möglich, dass die Anschlussschicht 14 aus einem transparenten leitenden Oxid (transparent conductive oxides, kurz "TCO") wie beispielsweise Zinkoxid gebildet ist. Ferner kann angrenzend an die Anschlussschicht 14 eine
Stromaufweitungsschicht 15 angeordnet sein. Die
Stromaufweitungsschicht 15 kann als Schichtstapel aus
mehreren Metallschichten ausgebildet sein. Insbesondere kann die Stromaufweitungsschicht 15 Metalle wie Pt, Au, Cu, AI, Ag, Sn, Rh und Ti aufweisen.
Darüber hinaus kann zwischen der Startschicht 6 und dem
Halbleiterkörper 2 eine Passivierungsschicht 16 vorgesehen sein. Die Passivierungsschicht 16 kann dabei den
Halbleiterkörper 2, die Anschlussschicht 14 und die
Stromaufweitungsschicht 15 bereichsweise, insbesondere vollständig, bedecken. Bei dem dargestellten Ausführungsbeispiel weist die Verformungsschicht 8 mehrere Ausnehmungen 17 auf, in welchen jeweils ein zweiter Anschlusskontakt angeordnet werden kann. Insbesondere erstrecken sich die Ausnehmungen 17 jeweils von einer der Trägerschicht 7 abgewandten Begrenzungsfläche 8A der Verformungsschicht 8 durch die Verformungsschicht 8 hindurch bis zu einer der Trägerschicht 7 zugewandten
Begrenzungsfläche 8B der Verformungsschicht 8. Das heißt, die Verformungsschicht 8 wird in vertikaler Richtung von der Ausnehmung 17 vollständig durchdrungen. Ferner setzt sich die Ausnehmung 17 bis in die Trägerschicht 7 fort und durchdringt diese vollständig.
Die Figur 2B zeigt das oben beschriebene Zwischenstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 in einer anderen Ansicht, wobei in Figur 2B ein Querschnitt entlang der in Figur 2A dargestellten Linie BB λ gezeigt ist.
Der Halbleiterkörper 2 weist eine Ausnehmung 18 auf, die sich von der zweiten Hauptfläche 2B in Richtung der ersten
Hauptfläche 2A erstreckt und die in der ersten
Halbleiterschicht 3 endet. Die Ausnehmung 18 ist in lateralen Richtungen vollumfänglich von dem Halbleiterkörper 2 umgeben. Wie aus Figur 2A hervorgeht, weist der Halbleiterkörper 2 eine Mehrzahl derartiger Ausnehmungen 18 auf. In der
Ausnehmung 18 ist die Trägerschicht 7 angeordnet. Diese dient mit Vorteil zur elektrischen Kontaktierung der ersten
Halbleiterschicht 3 von der Seite der zweiten Hauptfläche 2B her. Für eine verbesserte elektrische Kontaktierung der ersten Halbleiterschicht 3 kann in der Ausnehmung 18 in direktem Kontakt mit dieser ein Kontaktelement 19 angeordnet sein. Die in der Ausnehmung 18 angeordnete Trägerschicht 7 ist durch eine sie lateral umgebende Isolierung von den angrenzenden Schichten elektrisch isoliert. Beispielsweise erstreckt sich die Passivierungsschicht 16 bis in die
Ausnehmung 18 und sorgt damit für eine elektrische Isolierung der Trägerschicht 7 gegenüber den angrenzenden Schichten.
Zwischen dem in Verbindung mit den Figuren 1 und 2
beschriebenen Zwischenstadium und dem in Figur 3
dargestellten Endstadium eines Verfahrens beziehungsweise eines Halbleiterbauelements 1 erfolgen weitere
Verfahrensschritte.
Zum einen wird eine Isolierungsschicht 12 auf einer der
Trägerschicht 7 abgewandten Begrenzungsfläche 8A der
Verformungsschicht 8 ausgebildet, wobei sich die
Isolierungsschicht 12 vorzugsweise bis in die Ausnehmung 17 erstreckt. Zum anderen werden Anschlusskontakte 10, 11 ausgebildet. Dabei kann eine weitere Startschicht 9, die insbesondere aufgesputtert ist, als Keimschicht für die
Anschlusskontakte 10, 11 dienen. Darüber hinaus wird ein Grundkörper 13 angeformt, in welchen die Anschlusskontakte 10, 11 eingebettet werden. Der Grundkörper 13 stellt mit Vorteil eine weitere Stabilitätsgebende Komponente dar. Das Aufwachssubstrat 3A kann zumindest teilweise entfernt werden, so dass die erste Hauptfläche 2A beziehungsweise eine
Oberfläche der ersten Halbleiterschicht 3 zumindest teilweise freigelegt wird. Für die Ablösung des Aufwachssubstrats 3A kommt beispielsweise ein Laserabhebeverfahren in Frage. Die dabei auftretenden Druckwellen beziehungsweise mechanischen Belastungen können durch die elastische, nachgiebige
Verformungsschicht 8 vorteilhafterweise abgebaut werden.
Figur 3 zeigt ein fertiges Halbleiterbauelement 1 in einer Querschnittsansicht entlang der in Figur 1A dargestellten Linie ΑΑλ. Das Halbleiterbauelement 1 ist insbesondere ein optoelektronisches Halbleiterbauelement. Das
Halbleiterbauelement 1 ist vorzugsweise zur Emission von Strahlung vorgesehen. Dabei kann die aktive Zone 5 im Betrieb des Halbleiterbauelements 1 elektromagnetische Strahlung, etwa im sichtbaren, ultravioletten oder infraroten
Spektralbereich emittieren. Insbesondere wird die
elektromagnetische Strahlung überwiegend an der ersten
Hauptfläche 2A aus dem Halbleiterbauelement 1 ausgekoppelt.
Das Halbleiterbauelement 1 weist einen ersten
Anschlusskontakt 10 zur elektrischen Kontaktierung der ersten Halbleiterschicht 3 und einen zweiten Anschlusskontakt 11 zur elektrischen Kontaktierung der zweiten Halbleiterschicht 4 auf. Dabei steht der erste Anschlusskontakt 10 mit der
Trägerschicht 7 in elektrischem Kontakt. Ferner ist der zweite Anschlusskontakt 11 in der Ausnehmung 17 angeordnet und erstreckt sich in vertikaler Richtung V durch die
Verformungsschicht 8 und die Trägerschicht 7 hindurch, wobei der zweite Anschlusskontakt 11 mit der Anschlussschicht 14 in elektrischem Kontakt steht. Der zweite Anschlusskontakt 11 ist von der Verformungsschicht 8 und der Trägerschicht 7 durch die in der Ausnehmung 18 angeordnete Isolierungsschicht 12 elektrisch isoliert. Die Isolierungsschicht 12 kann aus einem elektrisch isolierenden Material wie Siliziumoxid und/oder Siliziumnitrid gebildet sein.
Weiterhin weist das Halbleiterbauelement 1 einen angeformten Grundkörper 13 auf, der auf dem Halbleiterkörper 2 angeordnet ist. In vertikaler Richtung V sind zwischen dem
Halbleiterkörper 2 und dem Grundkörper 13 die Trägerschicht 7 und die Verformungsschicht 8 angeordnet. Der erste und der zweite Anschlusskontakt 10, 11 erstrecken sich ausgehend vom Halbleiterkörper 2 durch den Grundkörper 13 hindurch bis zu einer Oberfläche 13A des Grundkörpers 13, die auf einer der zweiten Hauptfläche 2B abgewandten Seite des Grundkörpers 13 angeordnet ist. Die Anschlusskontakte 10, 11 werden vom
Grundkörper 13 in lateralen Richtungen L vollumfänglich umschlossen .
Bei dem dargestellten Ausführungsbeispiel werden
Seitenflächen 1A, 1B des Halbleiterbauelements 1
bereichsweise durch Seitenflächen der Trägerschicht 7 und der Verformungsschicht 8 gebildet. Das Halbleiterbauelement 1 wird also in lateralen Richtungen L durch Seitenflächen beider Schichten 7, 8 teilweise begrenzt. Figur 4 zeigt ein Vergleichsbeispiel eines
Halbleiterbauelements 1, das im Unterschied zu dem in Figur 3 dargestellten Halbleiterbauelement keine Verformungsschicht 8 aufweist. Infolgedessen können aufgrund der Starrheit der Trägerschicht 7 im Laufe der Herstellung oder Montage
Defekte, beispielsweise Risse und Delaminationen, entstehen, welche die mechanische Stabilität des Halbleiterbauelements 1 beeinträchtigen .
Figur 5 zeigt einen Ausschnitt aus dem Querschnitt eines wie in Figur 3 dargestellten Halbleiterbauelements in einer FIB- Aufnähme. Zwischen der Isolierungsschicht 12 und der
Trägerschicht 7 ist eine Verformungsschicht 8 angeordnet, die die Entstehung von Defekten wie etwa Rissen und
Delaminationen erfolgreich verhindert. Hingegen zeigt Figur 6 einen Ausschnitt aus dem Querschnitt eines wie in Figur 4 dargestellten Vergleichsbeispiels eines
Halbleiterbauelements, das keine Verformungsschicht aufweist, in einer FIB-Aufnähme . Das Halbleiterbauelement 1 lässt in der Isolierungsschicht 12 Defekte 20 erkennen, die mit der Verformungsschicht 8 verhindert werden können.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102017111278.2, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 Halbleiterbauelement
1A, 1B Seitenfläche
2 Halbleiterkörper
2A erste Hauptfläche
2B zweite Hauptfläche
2C, 2D Seitenfläche
3 erste Halbleiterschicht 3A AufwachsSubstrat
4 zweite Halbleiterschicht 5 aktive Zone
6, 9 Startschicht
7 Trägerschicht
7A Begrenzungsfläche
8 Verformungsschicht
8A, 8B Begrenzungsfläche
10 erster Anschlusskontakt 11 zweiter Anschlusskontakt 12 Isolierungsschicht
13 Grundkörper
13A Oberfläche
14 Anschlussschicht
15 Stromaufweitungsschicht 16 Passivierungsschicht
17, 18 Ausnehmung
19 Kontaktelernent
20 Defekt
Dl, D2 Dicke, Gesamtdicke
V vertikale Richtung
L laterale Richtungen

Claims

Patentansprüche
1. Halbleiterbauelement (1) umfassend
- einen Halbleiterkörper (2) mit
- einer ersten Halbleiterschicht (3) und einer zweiten
Halbleiterschicht (4),
- einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten
Hauptfläche (2B) , wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht
(3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird,
- mindestens einer Seitenfläche (2C, 2D) , welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche
(2B) verbindet,
- eine elektrisch leitende Trägerschicht (7), die die
zweite Hauptfläche (2B) zumindest bereichsweise
überdeckt, und
- eine elektrisch leitende Verformungsschicht (8), die die zweite Hauptfläche (2B) zumindest bereichsweise
überdeckt, wobei die elektrisch leitende
Verformungsschicht (8) eine gleich große oder höhere Elastizität aufweist wie die elektrisch leitende
Trägerschicht (7) .
2. Halbleiterbauelement (1) gemäß dem vorhergehenden
Anspruch,
wobei die Verformungsschicht (8) auf einer dem
Halbleiterkörper (2) abgewandten Seite der Trägerschicht (7) angeordnet ist.
3. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, wobei
die Trägerschicht (7) konform von der Verformungsschicht (8) bedeckt wird.
4. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Verformungsschicht (8) dünner ausgebildet ist als die Trägerschicht (7), und eine Dicke (Dl) der
Verformungsschicht (8) höchstens halb so groß ist wie eine Dicke (D2) der Trägerschicht (7) .
5. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Verformungsschicht (8) größtenteils
unterbrechungsfrei ausgebildet ist.
6. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Trägerschicht (7) und die Verformungsschicht (8) aus verschiedenen Materialien gebildet sind.
7. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Verformungsschicht (8) eine metallische Schicht ist und mindestens eines der Materialien Au, In und Cu enthält oder aus einem dieser Materialien besteht.
8. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Trägerschicht (7) eine metallische Schicht ist und mindestens eines der Materialien Au, Zn, AI, Sn, Ni, Cu, AuSn, NiAu oder NiPdAu enthält oder aus einem dieser
Materialien besteht.
9. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Verformungsschicht (8) eine galvanische,
gesputterte oder aufgedampfte Schicht ist.
10. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei sich die Trägerschicht (7) von der zweiten Hauptfläche (2B) bis auf mindestens eine Seitenfläche (2C, 2D) des
Halbleiterkörpers (2) erstreckt.
11. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei der Halbleiterkörper (2) mindestens eine Ausnehmung (18) aufweist, die sich von der zweiten Hauptfläche (2B) in Richtung der ersten Hauptfläche (2A) erstreckt und die in der ersten Halbleiterschicht (3) endet, wobei in der Ausnehmung (18) die Trägerschicht (7) angeordnet ist und zur
elektrischen Kontaktierung der ersten Halbleiterschicht (3) dient .
12. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche,
wobei die Verformungsschicht (8) mindestens eine Ausnehmung (17) aufweist, in der ein Anschlusskontakt (11) angeordnet ist, der zur elektrischen Kontaktierung der zweiten
Halbleiterschicht (4) dient.
13. Halbleiterbauelement (1) gemäß einem der vorhergehenden Ansprüche, das einen angeformten Grundkörper (13) aufweist, der auf dem Halbleiterkörper (2) angeordnet ist, wobei die
Verformungsschicht (8) in vertikaler Richtung (V) zwischen dem Halbleiterkörper (2) und dem Grundkörper (13) angeordnet ist .
14. Verfahren zur Herstellung eines Halbleiterbauelements (1) gemäß einem der vorhergehenden Ansprüche aufweisend folgende Schritte :
- Bereitstellen eines Halbleiterkörpers (2) mit
- einer ersten Halbleiterschicht (3) und einer zweiten Halbleiterschicht (4),
- einer ersten Hauptfläche (2A) und einer der ersten Hauptfläche (2A) gegenüberliegenden zweiten
Hauptfläche (2B) , wobei die erste Hauptfläche (2A) durch eine Oberfläche der ersten Halbleiterschicht (3) und die zweite Hauptfläche (2B) durch eine Oberfläche der zweiten Halbleiterschicht (4) gebildet wird,
- mindestens einer Seitenfläche (2C, 2D) , welche die erste Hauptfläche (2A) mit der zweiten Hauptfläche verbindet (2B) ,
- Aufbringen einer elektrisch leitenden Trägerschicht (7) auf die zweite Hauptfläche (2B) ,
- Aufbringen einer elektrisch leitenden Verformungsschicht (8) auf die zweite Hauptfläche (2B) , wobei die elektrisch leitende Verformungsschicht (8) eine gleich große oder höhere Elastizität aufweist wie die elektrisch leitende
Trägerschicht (7) .
15. Verfahren gemäß dem vorhergehenden Anspruch,
wobei ein Aufwachssubstrat (3A) , auf welchem die erste und zweite Halbleiterschicht (3, 4) angeordnet sind, mittels eines Laserabhebeverfahrens vom Halbleiterkörper (2) entfernt wird .
PCT/EP2018/062989 2017-05-23 2018-05-17 Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements WO2018215309A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/615,835 US11430917B2 (en) 2017-05-23 2018-05-17 Semiconductor component comprising a deformation layer and method for producing a semiconductor component comprising a deformation layer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017111278.2A DE102017111278A1 (de) 2017-05-23 2017-05-23 Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102017111278.2 2017-05-23

Publications (1)

Publication Number Publication Date
WO2018215309A1 true WO2018215309A1 (de) 2018-11-29

Family

ID=62217977

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2018/062989 WO2018215309A1 (de) 2017-05-23 2018-05-17 Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements

Country Status (3)

Country Link
US (1) US11430917B2 (de)
DE (1) DE102017111278A1 (de)
WO (1) WO2018215309A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021118706A1 (de) 2021-07-20 2023-01-26 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer halbleiterchip und herstellungsverfahren
DE102021123996A1 (de) * 2021-09-16 2023-03-16 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektornisches halbleiterbauelement und verfahren zur herstellung eines optoelektronischen halbleiterbauelements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014161738A1 (de) * 2013-04-05 2014-10-09 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und optoelektronisches modul
WO2015140159A1 (de) * 2014-03-20 2015-09-24 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement und verfahren zur herstellung von optoelektronischen halbleiterbauelementen
DE102015100578A1 (de) * 2015-01-15 2016-07-21 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240523B2 (en) 2009-04-03 2016-01-19 Osram Opto Semiconductors Gmbh Method for producing an optoelectronic component, optoelectronic component, and component arrangement having a plurality of optoelectronic components
DE102015111492B4 (de) 2015-07-15 2023-02-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelemente und Verfahren zur Herstellung von Bauelementen
DE102015114583A1 (de) 2015-09-01 2017-03-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP6604786B2 (ja) * 2015-09-11 2019-11-13 三星電子株式会社 半導体発光装置およびその製造方法
CN105047829B (zh) * 2015-09-18 2017-05-10 京东方科技集团股份有限公司 有机电致发光器件的封装结构及封装方法、柔性显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014161738A1 (de) * 2013-04-05 2014-10-09 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und optoelektronisches modul
WO2015140159A1 (de) * 2014-03-20 2015-09-24 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement und verfahren zur herstellung von optoelektronischen halbleiterbauelementen
DE102015100578A1 (de) * 2015-01-15 2016-07-21 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements

Also Published As

Publication number Publication date
US11430917B2 (en) 2022-08-30
DE102017111278A1 (de) 2018-11-29
US20200168767A1 (en) 2020-05-28

Similar Documents

Publication Publication Date Title
EP2583305B1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE112015005964B4 (de) Bauelement und Verfahren zur Herstellung eines Bauelements
DE102010034665B4 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
DE102013111496A1 (de) Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE112012005360B4 (de) Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102010044986A1 (de) Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
WO2012110364A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung von optoelektronischen halbleiterchips
DE102016112587A1 (de) Strahlungsemittierender Halbleiterchip
DE102014116935A1 (de) Bauelement und Verfahren zur Herstellung eines Bauelements
DE102015111492B4 (de) Bauelemente und Verfahren zur Herstellung von Bauelementen
DE102010032497A1 (de) Strahlungsemittierender Halbleiterchip und Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips
DE102012106953A1 (de) Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2017178427A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
WO2018215309A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE102016124380A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
WO2017009292A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
WO2016135024A1 (de) Optoelektronisches halbleiterbauelement, verfahren zur herstellung eines elektrischen kontakts und verfahren zur herstellung eines halbleiterbauelements
WO2018215306A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
WO2018215312A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE102019122945A1 (de) Halbleiterchip und verfahren zur herstellung eines halbleiterchips
WO2018184842A1 (de) Verfahren zum herstellen eines optoelektronischen halbleiterchip und optoelektronischer halbleiterchip
WO2019068522A1 (de) Verfahren zur herstellung eines oder einer mehrzahl von halbleiterchips und halbleiterchip
DE102012110775A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
EP2514049A1 (de) Halbleiterlaser
DE102017117645A1 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18726124

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18726124

Country of ref document: EP

Kind code of ref document: A1