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DE102015106608A1 - FinFET-Wärmeschutzverfahren und verwandte Strukturen - Google Patents

FinFET-Wärmeschutzverfahren und verwandte Strukturen Download PDF

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DE102015106608A1
DE102015106608A1 DE102015106608.4A DE102015106608A DE102015106608A1 DE 102015106608 A1 DE102015106608 A1 DE 102015106608A1 DE 102015106608 A DE102015106608 A DE 102015106608A DE 102015106608 A1 DE102015106608 A1 DE 102015106608A1
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drain
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren und eine Struktur zum Schutz von Materialien mit hoher Beweglichkeit vor Belastungen durch Hochtemperaturprozesse beinhalten das Bereitstellen eines Substrats mit mindestens einer Finne, die sich davon erhebt. Die mindestens eine Finne beinhaltet einen Dummy-Kanal und Source-/Drain-Bereiche. Über dem Dummy-Kanal wird ein Dummy-Gate-Stapel gebildet. Eine erste Zwischendielektrikumschicht (ILD-Schicht) wird auf dem Substrat gebildet, das die Finne beinhaltet. Die erste ILD-Schicht wird planarisiert, um den Dummy-Gate-Stapel freizulegen. Nach dem Planarisieren der ersten ILD-Schicht, werden der Dummy-Gate-Stapel und der Dummy-Kanal entfernt, um eine Vertiefung zu bilden, und ein Kanalbereich mit Material mit hoher Beweglichkeit wird in der Vertiefung gebildet. Nach dem Bilden des Kanalbereichs mit Material mit hoher Beweglichkeit werden in einer zweiten ILD-Schicht, die über den Source-/Drain-Bereichen liegt, Kontaktöffnungen gebildet und ein Material mit geringer Schottky-Barrierehöhe (SBH) wird über den Source-/Drain-Bereichen gebildet.

Description

  • STAND DER TECHNIK
  • Die Elektronikindustrie erfährt eine stetig steigende Nachfrage nach kleineren und schnelleren elektronischen Bauelementen, die gleichzeitig in der Lage sind, eine größere Anzahl zunehmend komplexer und anspruchsvoller Funktionen zu unterstützen. Dementsprechend besteht in der Halbleiterindustrie ein fortlaufender Trend, preiswerte integrierte Schaltungen (ICs) mit hoher Leistung und geringem Energieverbrauch herzustellen. Bisher wurden diese Ziele zum Großteil durch Verkleinern der Abmessungen von Halbleiter-ICs (z. B. Minimale Strukturgröße) und damit Verbessern der Produktionseffizienz und Senken der damit verbundenen Kosten erreicht. Diese Verkleinerung hat jedoch auch zu einer erhöhten Komplexität der Halbleiter-Herstellungsprozesse geführt. Somit verlangt die Umsetzung der kontinuierlichen Fortschritte hinsichtlich der Halbleiter-ICS und -bauelemente ähnliche Fortschritte für die Halbleiter-Herstellungsprozesse und -technologien.
  • In jüngerer Zeit wurden im Bestreben, die Gate-Steuerung durch verstärktes Gate-Kanal-Koppeln zu verbessern, den Sperrstrom zu verringern und die Kurzkanaleffekte (SCE – Short Channel Effect) zu reduzieren, Multigate-Bauelemente eingeführt. Ein derartiges Multigate-Bauelement, das eingeführt wurde, ist der Fin-Feldeffekt-Transistor (FinFET). Der FinFET erhielt seinen Namen von der finnenähnlichen Struktur, die sich von einem Substrat aus erhebt, auf dem er gebildet ist, und die verwendet wird, um den FET-Kanal zu bilden. FinFETs sind mit herkömmlichen sich ergänzenden Metalloxid-Halbleiter-(CMOS – Complementary Metal-Oxid-Semiconductor)Prozessen kompatibel und ihre dreidimensionale Struktur ermöglicht es, diese stark zu verkleinern, während die Gate-Steuerung aufrechterhalten wird und SCEs abgeschwächt werden. Des Weiteren wurden Materialien mit hoher Beweglichkeit erforscht. Derzeit existierende Halbleiterprozessabläufe erfordern jedoch während verschiedener Schritte im ganzen Prozessablauf die Bearbeitung bei hohen Temperaturen, wie beispielsweise beim Tempern von Oxiden, bei der Siliziumnitridabscheidung oder während der Dotierstoffdiffusion und Aktivierungstempern, was Materialien mit hoher Beweglichkeit negativ beeinflussen kann. Insbesondere bleiben Materialien mit hoher Beweglichkeit bei den hohen Temperaturen, denen sie während der Halbleiterbearbeitung ausgesetzt sind, möglicherweise nicht thermisch stabil, was zu einer Verschlechterung des Materials mit hoher Beweglichkeit wie auch zu einer verminderten Bauelementleistung führt. Somit sind die existierenden Techniken nicht in jeder Hinsicht zufriedenstellend.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der Lektüre der Beschreibung im Zusammenhang mit den beigefügten Figuren verständlich. Es sei angemerkt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung der Darstellung beliebig vergrößert oder verkleinert sein.
  • 1 ist eine Perspektivansicht einer Ausführungsform eines FinFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Erfindung,
  • 2 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines FinFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Erfindung,
  • 3 bis 21 stellen Querschnittsansichten einer Ausführungsform eines FinFET-Bauelements entsprechend einem oder mehreren Schritten des Verfahrens von 2 dar,
  • 3A bis 21A stellen Querschnittsansichten bereit, die im Wesentlichen dem Schnitt entlang der Linie AA' von 1 entsprechen, und
  • 3B bis 21B stellen Querschnittsansichten bereit, die im Wesentlichen dem Schnitt entlang der Linie BB' von 1 entsprechen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für das Umsetzen der verschiedenen Merkmale des bereitgestellten Erfindungsgegenstandes bereit. Spezielle Beispiele von Komponenten und Anordnungen sind im Weiteren beschrieben, um die vorliegende Erfindung zu vereinfachen. Dies sind natürlich lediglich Beispiele, die nicht einschränkend sein sollen. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und außerdem Ausführungsformen, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Des Weiteren können sich in der vorliegenden Offenbarung bei den verschiedenen Beispielen Bezugszeichen wiederholen. Dieses Wiederholen erfolgt zum Zweck der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können Ausdrücke des räumlichen Bezugs, wie beispielsweise „unter”, „unterhalb”, „unterer”, „oberhalb”, „oberer” und dergleichen, im Vorliegenden verwendet werden, um das Verhältnis eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), die in den Figuren dargestellt sind, auf einfache Weise zu beschreiben. Die Ausdrücke des räumlichen Bezugs sollen zusätzlich zu den in den Figuren dargestellten Ausrichtungen verschiedene Ausrichtungen der Bauelemente beim Gebrauch oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90° gedreht oder in anderen Ausrichtungen) und die hier verwendeten Kennzeichnungen des räumlichen Bezugs können auch entsprechend interpretiert werden.
  • Es sei außerdem angemerkt, dass die vorliegende Offenbarung Ausführungsformen in Form von Multigate-Transistoren oder Multigate-Transistoren von der Art mit Finnen, die hier als FinFET-Bauelemente bezeichnet werden, vorstellt. Ein derartiges Bauelement kann ein p-Metalloxid-Halbleiter-FinFET-Bauelement oder ein n-Metalloxid-Halbleiter-FinFET-Bauelement sein. Das FinFET-Bauelement kann ein Dual-Gate-Bauelement, ein Tri-Gate-Bauelement, ein Bulk-Bauelement, ein Halbleiter-auf-Isolator-Bauelement (SOI) und/oder eine andere Konfiguration sein. Ein Fachmann kann weitere Ausführungsformen von Halbleiter-Bauelementen erkennen, die Nutzen aus den Aspekten der vorliegenden Offenbarung ziehen. Zum Beispiel können einige der hier beschriebenen Ausführungsformen auf GAA-(Gate-All-Around)-Bauelemente, auf Omega-Gate-(Ω-Gate)-Bauelemente oder Pi-Gate-(Π-Gate)-Bauelemente angewendet werden.
  • In 1 ist ein FinFET-Bauelement 100 dargestellt. Das FinFET-Bauelement 100 beinhaltet einen oder mehrere auf Finnen basierende Multi-Gate-Feldeffekttransistoren (FETs). Das FinFET-Bauelement 100 beinhaltet ein Substrat 102, mindestens ein Finnenelement 104, das sich vom Substrat 102 aus erhebt, Isolationsbereiche 106 und eine Gate-Struktur 108, die auf dem und um das Finnenelement 104 angeordnet ist. Das Substrat kann ein Halbleitersubstrat sein, wie beispielsweise ein Siliziumsubstrat. Das Substrat kann verschiedene Schichten beinhalten, einschließlich leitender oder isolierende Schichten, die auf einem Halbleitersubstrat gebildet sind. Das Substrat kann verschiedene Dotierstoffkonfigurationen beinhalten, abhängig von Gestaltungsanforderungen, wie es auf dem Fachgebiet bekannt ist. Das Substrat kann außerdem andere Halbleiter beinhalten, wie beispielsweise Germanium, Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder Diamant. Alternativ kann das Substrat einen Verbindungshalbleiter und/oder einen Legierungshalbleiter beinhalten. Des Weiteren kann das Substrat bei einigen Ausführungsformen eine Epitaxialschicht (Epi-Schicht) beinhalten, kann das Substrat zur Leistungsverbesserung gestreckt sein, kann das Substrat eine Halbleiter-auf-Isolator-(SOI)Struktur und andere geeignete Anreicherungsmerkmale aufweisen.
  • Das Finnenelement 104 kann ähnlich dem Substrat 102 Silizium oder andere elementare Halbleiter beinhalten, wie beispielsweise Germanium, einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid beinhaltet, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP beinhaltet, oder Kombinationen daraus. Die Finnen 104 können mit Hilfe geeigneter Prozesse hergestellt werden, einschließlich Fotolithografie- und Ätzprozessen. Die Fotolithografieprozesse können das Bilden einer Fotoresistschicht (Resist), die über dem Substrat liegt (z. B. einer Siliziumschicht), das Belichten des Resists mit einer Struktur, das Ausführen eines Glühprozesses nach dem Belichten und das Entwickeln des Resists, um ein Maskenelement, das den Resist beinhaltet, beinhalten. Bei einigen Ausführungsformen kann das Strukturieren des Resists zum Bilden des Maskenelements mit Hilfe eines Elektronenstrahl-(E-Strahl)Lithografieprozesses ausgeführt werden Das Maskenelement kann dann verwendet werden, um Bereiche des Substrats zu schützen, während ein Ätzprozess Vertiefungen in der Siliziumschicht bildet, wobei eine erhabene Finne 104 zurückbleibt. Die Vertiefungen können mit Hilfe von Trockenätzen (z. B. chemische Oxidentfernung), Nassätzen und/oder anderen geeigneten Prozessen geätzt werden. Außerdem können zahlreiche weitere Ausführungsformen von Verfahren zum Bilden der Finnen 104 auf dem Substrat 102 Anwendung finden.
  • Jede der mehreren Finnen 104 kann außerdem einen Source-Bereich 105 und einen Drain-Bereich 107 beinhalten, wobei die Source-/Drain-Bereiche 105, 107 in, auf und/oder um die Finne 104 herum gebildet sein können. Die Source-/Drain-Bereiche 105, 107 können über den Finnen 104 epitaxial gewachsen sein. Bei einigen Ausführungsformen sind über den Source-/Drain-Bereichen 105, 107 eine oder mehrere Schichten eines Materials mit niedriger Schottky-Barrierenhöhe (SBH) gebildet, um einen Source-/Drain-Kontaktwiderstand zu vermindern. Bei einigen Beispielen beinhaltet das Material mit niedriger SBH ein III-V-Material, wie beispielsweise GaAs, InxGa1-xAs, Ni-InAs und/oder andere geeignete Materialien. In der Finne 104 ist ein Kanalbereich eines Transistors angeordnet, der entlang einer Ebene, die im Wesentlichen parallel zu einer Ebene liegt, die durch den Schnitt BB' von 1 definiert ist, unter der Gate-Struktur 108 liegt. Bei einigen Beispielen beinhaltet der Kanalbereich der Finne ein Material mit hoher Beweglichkeit, wie beispielsweise Germanium, sowie einen der oben beschriebenen Verbindungshalbleiter oder Legierungshalbleiter und/oder Kombinationen daraus. Materialien mit hoher Beweglichkeit beinhalten die Materialien, die eine größere Elektronenbeweglichkeit als Silizium aufweisen, zum Beispiel höher als Si, das bei Raumtemperatur (300 K) eine spezifische Elektronenbeweglichkeit von 1350 cm2/V-s und eine Lochbeweglichkeit von etwa 480 cm2/V-s aufweist.
  • Die Isolationsbereiche 106 können Grabenisolationsmerkmale (STI – Shallow Trench Isolation) sein. Alternativ kann/können auf und/oder im Substrat 102 ein Feldoxid, ein LOCOS-Merkmal und/oder andere geeignete Isolationsmerkmale umgesetzt sein. Die Isolationsbereiche 106 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertem Silicatglas (FSG), einem Low-k-Dielektrikum, Kombinationen daraus und/oder einem anderen geeigneten, auf dem Fachgebiet bekannten Material bestehen. Bei einer Ausführungsform sind die Isolationsstrukturen STI-Merkmale und werden durch Ätzen von Gräben in das Substrat 102 gebildet. Die Gräben können dann mit Isolationsmaterial gefüllt werden, gefolgt von einem Prozess des chemisch-mechanischen Polierens (CMP). Es sind jedoch weitere Ausführungsformen möglich. Bei einigen Ausführungsformen können die Isolationsbereiche 106 eine mehrschichtige Struktur beinhalten, die zum Beispiel eine oder mehrere lineare Schichten aufweist.
  • Die Gate-Struktur 108 beinhaltet einen Gate-Stapel mit einer Grenzflächenschicht 110, die über dem Kanalbereich der Finne 104 gebildet ist, eine Gate-Dielektrikumschicht 112, die über der Grenzflächenschicht 110 gebildet ist, und eine Metallschicht 114, die über der Gate-Dielektrikumschicht 112 gebildet ist. Die Grenzflächenschicht 110 kann ein dielektrisches Material beinhalten, wie beispielsweise eine Siliziumoxidschicht (SiO2) oder eine Siliziumoxynitridschicht (SiON). Die Grenzflächenschicht 110 kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die Gate-Dielektrikumschicht 112 kann eine High-k-Dielektrikumschicht beinhalten, wie beispielsweise Hafniumoxid (HfO2). Alternativ kann die High-k-Dielektrikumschicht andere High-k-Dielektrika beinhalten, wie beispielsweise TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen daraus oder ein anderes geeignetes Material. Bei noch weiteren Ausführungsformen kann die Gate-Dielektrikumschicht Siliziumdioxid oder ein anderes geeignetes Dielektrikum beinhalten. Die Dielektrikumschicht kann durch ALD, physikalische Dampfphasenabscheidung (PVD), Oxidation und/oder andere geeignete Verfahren gebildet werden. Die Metallschicht 114 kann eine leitfähige Schicht beinhalten, wie beispielsweise W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, Kombinationen daraus und/oder andere geeignete Zusammensetzungen. Bei einigen Ausführungsformen kann die Metallschicht 114 ein erstes Metallmaterial für n-dotierte FinFETs und ein zweites Metallmaterial für p-dotierte FinFETs beinhalten. Somit kann das FinFET-Bauelement 100 eine Gate-Konfiguration mit zwei Metallen mit unterschiedlicher Arbeitsfunktion beinhalten. Zum Beispiel kann das erste Metallmaterial (z. B. für n-dotierte Bauelemente) Metalle beinhalten, die eine Arbeitsfunktion aufweisen, die im Wesentlichen mit einer Arbeitsfunktion des Substratleitungsbandes abgestimmt ist oder zumindest im Wesentlichen mit einer Arbeitsfunktion des Leitungsbandes des Kanalbereiches der Finne 104. In ähnlicher Weise kann zum Beispiel das zweite Metallmaterial (z. B. für p-dotierte Bauelemente) Metalle beinhalten, die eine Arbeitsfunktion aufweisen, die im Wesentlichen mit einer Arbeitsfunktion des Substratvalenzbandes des Kanalbereiches der Finne 104 abgestimmt ist. Somit kann die Metallschicht 114 eine Gate-Elektrode für das FinFET-Bauelement 100 bereitstellen, einschließlich n-dotierter als auch p-dotierter FinFET-Bauelemente 100. Bei einigen Ausführungsformen kann die Metallschicht 114 alternativ eine Polysiliziumschicht beinhalten. Die Metallschicht 114 kann unter Verwendung von PVD, CVD, Elektronenstrahlverdampfung und/oder anderen geeigneten Prozessen gebildet werden. Bei einigen Ausführungsformen sind auf den Seitenwänden der Gate Struktur 108 Seitenwand-Abstandshalter gebildet. Die Seitenwand-Abstandshalter können ein dielektrisches Material beinhalten, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen daraus.
  • Der Verwendung von Materialien mit hoher Beweglichkeit, zum Beispiel als Siliziumkanal-Austauschstoffe, hat infolge ihrer im Vergleich zu Silizium hohen spezifischen Elektronen- und/oder Lochbeweglichkeit beträchtliches Interesse erregt. Die Vorteile bei der Verwendung von Materialien mit hoher spezifischer Beweglichkeit liegen im höheren Bauelement-Treiberstrom, der verringerten spezifischen Verzögerung, in der verbesserten Hochfrequenzleistung (z. B. für Funkfrequenzanwendungen) sowie in weiterem, auf dem Fachgebiet bekanntem Nutzen. Wie oben beschrieben können Materialien mit hoher Beweglichkeit (z. B. III-V-Halbleitermaterialien) auch in den Source-/Drain-Bereichen 105, 107 des Transistors verwendet werden, um zwischen dem Source-/Drain-Halbleitermaterial und einem Source-/Drain-Kontaktmetall eine Schicht mit niedriger SBH bereitzustellen, wodurch der Source-/Drain-Kontaktwiderstand verringert wird.
  • Obwohl die Verwendung von Materialien mit hoher Beweglichkeit deutliche Vorteile bringt, findet in bestehenden Halbleiter-Prozessabläufen während verschiedener Schritte der Herstellung eines Halbleiter-Bauelements ein Bearbeiten mit hoher Wärmebilanz Anwendung, wie beispielsweise während des Oxidtemperns, der Siliziumnitridabscheidung und/oder während der Dotierstoffdiffusion und des Aktivierungstemperns, die Materialien mit hoher Beweglichkeit negativ beeinflussen können. Der Begriff „Wärmebilanz” wird hier verwendet, um eine Menge an übertragener Wärmeenergie (z. B. auf einen Halbleiter-Wafer während eines Hochtemperaturprozesses) zu definieren und ist als Produkt aus der Temperatur (z. B. in Kelvin) und der Zeit (z. B. in Sekunden) angegeben. Prozesse mit geringer Wärmebilanz sind bevorzugt, zum Beispiel um eine Dotierstoffumverteilung oder Elektromigration zu verhindern. Darüber hinaus kann die thermische Instabilität einiger Materialien mit hoher Beweglichkeit bei hohen Temperaturen, die während typischer Halbleiterbearbeitung auftreten, zu einer Entspannung gestreckter Schichten (z. B. der Entspannung von gestreckten Ge-Schichten), erhöhter Oberflächenrauigkeit, dem Bilden von Fehlversetzungen und/oder anderen Beschädigungsmechanismen führen, was zu erhöhter Trägerstreuung, erhöhtem Widerstand, geringerer Beweglichkeit und herabgesetzter Transistorleistung führen kann. Der Begriff „hohe Temperatur” bezeichnet, wenn hier verwendet, Temperaturen von mehr als etwa 550°C, wobei derartige Temperaturen zu thermischer Instabilität und entsprechender Verschlechterung von Materialien mit hoher Beweglichkeit führen kann, wie oben beschrieben. Somit stellen die hier beschriebenen verschiedenen Ausführungsformen Verfahren bereit, um Materialien mit hoher Beweglichkeit zu schützen und/oder zu vermeiden, dass diese in Halbleiterprozessen hohen Temperaturen ausgesetzt sind (von z. B. mehr als etwa 550°C).
  • Die Ausführungsformen der vorliegenden Offenbarung bieten gegenüber dem Stand der Technik Vorteile; es versteht sich jedoch, dass andere Ausführungsformen andere Vorteile bieten können, dass hier nicht notwendigerweise alle Vorteile beschrieben sind und kein spezieller Vorteil für alle Ausführungsformen erforderlich ist. Zum Beispiel beinhalten hier beschriebene Ausführungsformen Verfahren und Systeme, um Materialien mit hoher Beweglichkeit davor zu schützen, Prozessen mit hoher Wärmebilanz ausgesetzt zu sein, um die Verschlechterung derartiger Materialien zu minimieren. Bei einigen Ausführungsformen wird in einer späten Phase eines Transistorherstellungs-Prozessablaufs eine Hochbeweglichkeits-Transistorkanalschicht gebildet (z. B. eine III-V-Schicht, eine Ge-Schicht, eine SiGEx-Schicht oder eine andere Hochbeweglichkeits-Schicht), um die Belastung der Hochbeweglichkeits-Kanalschicht während verschiedener Herstellungsphasen durch Prozesse mit hoher Wärmebilanz zu verringern. Bei einigen Beispielen wird während einer späten Phase der Transistorherstellung eine Hochbeweglichkeits-SBH-Schicht gebildet, um zu verhindern, dass die SBH-Schicht hohen Temperaturen ausgesetzt ist. Bei noch weiteren Beispielen werden sowohl die Hochbeweglichkeits-Transistorkanalschicht als auch die Hochbeweglichkeits-SBH-Schicht in einer späten Phase eines Transistorherstellungs-Prozessablaufs gebildet. Alternativ kann bei einigen Ausführungsformen über der Hochbeweglichkeits-Transistorkanalschicht und/oder der Hochbeweglichkeits-SBH-Schicht eine Deckschicht gebildet werden, um zum Beispiel das Entgasen der Schicht zu verhindern. Bei einigen Ausführungsformen kann die Deckschicht eine Si-Schicht, eine Dielektrikumschicht (z. B. SiO2), eine Nitridschicht (z. B. Si3N4) und/oder ein anderes geeignetes Material beinhalten. Bei verschiedenen Ausführungsformen kann die Deckschicht durch einen in-situ- oder einen ex-situ-Prozess gebildet werden. In Bezug auf 2 wird nun ein Verfahren 200 zur Herstellung eines Halbleiter-Bauelements dargestellt, das ein FinFET-Bauelement beinhaltet. Das Verfahren 200 kann verwendet werden, um ein finnenbasiertes Halbleiter-Bauelement umzusetzen, einschließlich Verfahren, um Materialien mit hoher Beweglichkeit vor der Belastung durch Prozesse mit hoher Wärmebilanz zu schützen. Bei einigen Ausführungsformen kann das Verfahren 200 verwendet werden, um das oben in Bezug auf 1 beschriebene Bauelement 100 herzustellen. Somit können ein oder mehrere der oben beschriebenen Aspekte auch für das Verfahren 200 gelten. Des Weiteren sind die 3 bis 21 Querschnittsansichten eines beispielhaften Bauelements 300, das gemäß einem oder mehreren Schritten des Verfahrens 200 von 2 hergestellt wurde.
  • Es versteht sich, dass Teile des Verfahrens 200 und/oder des Halbleiter-Bauelements 300 durch einen allgemein bekannten CMOS-Technologieprozessablauf hergestellt werden können und somit im Vorliegenden einige Prozesse nur kurz beschrieben sind. Des Weiteren kann das Halbleiter-Bauelement 300 verschiedene weitere Bauelemente und Merkmale beinhalten, wie beispielsweise zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw., ist aber zum besseren Verständnis der Erfindungskonzepte der vorliegenden Offenbarung vereinfacht dargestellt. Des Weiteren beinhaltet das Halbleiter-Bauelement 300 bei einigen Ausführungsformen mehrere Halbleiter-Bauelemente (z. B. Transistoren), die miteinander verbunden sein können.
  • Das Bauelement 300 kann ein Zwischenbauelement sein, das während der Bearbeitung einer integrierten Schaltung oder eines Teils davon hergestellt wird, das einen Speicher mit wahlfreiem Zugriff (SRAM) und/oder andere Logikschaltungen, passive Komponenten, wie beispielsweise Widerstände, Kondensatoren und Induktionsspulen, sowie aktive Komponenten, wie beispielsweise p-Kanal-Feldeffekttransistoren (pFETs), n-Kanal-Feldeffekttransistoren (nFETs), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), sich ergänzende Metalloxid-Halbleiter-(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und/oder Kombinationen daraus umfassen kann.
  • In Bezug auf das Verfahren 200, beginnt nun das Verfahren 200 beginnt mit Schritt 202, in dem ein Substrat bereitgestellt wird, das Finnen und Isolationsbereiche beinhaltet. Das Substrat kann im Wesentlichen ähnlich dem oben in Bezug auf 1 beschriebenen Substrat sein. Die Finnen und die Isolationsbereiche können im Wesentlichen ähnlich den Finnenelementen 104 und den Isolationsbereichen 106 sein, die ebenfalls in Bezug auf 1 beschrieben worden sind.
  • Bezüglich des Beispiels von 3A und 3B ist ein Halbleiter-Bauelement 300 dargestellt, das ein Halbleitersubstrat 102, eine erste Dielektrikumschicht 302, die über dem Halbleitersubstrat 102 gebildet ist, und eine zweite Dielektrikumschicht 304, die über der ersten Dielektrikumschicht 302 gebildet ist, beinhaltet. Bei einigen Ausführungsformen beinhaltet die erste Dielektrikumschicht 302 eine Pufferoxidschicht (z. B. SiO2), die als Pufferschicht zwischen benachbarten Schichten verwendet werden kann. Bei einigen Ausführungsformen beinhaltet die erste Dielektrikumschicht 302 thermisch gewachsenes Oxid, mittels CVD abgeschiedenes Oxid und/oder mittels ALD abgeschiedenes Oxid. Beispielsweise kann die erste Dielektrikumschicht 302 eine Dicke zwischen ungefähr 5 nm und ungefähr 40 nm aufweisen. Bei einigen Ausführungsformen beinhaltet die zweite Dielektrikumschicht 304 eine Puffernitridschicht (z. B. Si3N4). Die zweite Dielektrikumschicht 304 kann mittels CVD oder einer anderen geeigneten Technik abgeschieden werden und bei einigen Beispielen kann die zweite Dielektrikumschicht 304 eine Dicke zwischen ungefähr 20 nm und ungefähr 160 nm aufweisen.
  • In den 4A/4B, 5A/5B, 6A/6B und/oder 7A/7B ist eine Ausführungsform zum Bilden von Finnen und dazwischen eingefügten dielektrischen Merkmalen dargestellt. Es sei angemerkt, dass diese Prozessschritte lediglich beispielhaft sind und nicht über das in den folgenden Ansprüchen speziell Angeführte hinaus beschränken sollen. Zum Beispiel werden Durchschnittsfachleute weitere Verfahren zum Bilden von Finnen und/oder dielektrischen Merkmalen im Substrat erkennen. Bei einer Ausführungsform werden die Finnen 104 in das Substrat 102 strukturiert und geätzt. Die Finnen 104 können, wie oben beschrieben, durch Fotolithografie oder Elektronenstrahl-Lithografie strukturiert werden, gefolgt von einem Ätzen unter Anwendung eines Trockenätzens (z. B. RIE, ICP), Nassätzens oder eines anderen geeigneten Prozesses. Der Ätzprozess definiert die mehreren Finnen 104, die sich vom Substrat 102 erheben, sowie Gräben 402, die zwischen den Finnen 104 angeordnet sind. Die Gräben 402 werden anschließend verwendet, um Isolationsbereiche zu bilden, wie beispielsweise die STI-Isolationsbereiche 106 (1). In 5A und 5B wird über dem Substrat 102 ein Dielektrikum 502 abgeschieden, wodurch die Gräben 402 mit dem Dielektrikum 502 gefüllt werden. Bei einigen Ausführungsformen beinhaltet das Dielektrikum 502 SiO2, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Materialien oder Kombinationen daraus. Das Dielektrikum 502 kann mittels CVD, ALD, PVD oder eines anderen geeigneten Prozesses abgeschieden werden. Bei einigen Ausführungsformen wird das Dielektrikum 502 bei einer Temperatur von etwa oder über 1000°C geglüht, um die Qualität des Dielektrikums 502 zu verbessern. Wie in 6A und 6B gezeigt, kann ein Prozess deschemisch-mechanisches Polierens (CMP) ausgeführt werden, um überschüssiges Dielektrikummaterial 502 zu entfernen und eine obere Oberfläche des Halbleiter-Bauelements 300 zu planarisieren, wodurch die Isolationsbereiche gebildet werden (z. B. die Isolationsbereiche 106). Bei einigen Ausführungsformen sind die Isolationsbereiche dafür konfiguriert, die Aktivbereiche der Finnen zu isolieren (z. B. der Finnen 104). Bei einigen Ausführungsformen können die zwischen den Finnen 104 eingefügten Isolationsbereiche 106 (die z. B. das Dielektrikum 502 umfassen) ferner eine mehrschichtige Struktur beinhalten, zum Beispiel eine oder mehrere Deckschichten aufweisen.
  • In Bezug auf 7A und 7B werden die Nitridschicht 304 und die Oxidschicht 302 (aus 6A und 6B) entfernt, zum Beispiel mit Hilfe eines geeigneten Ätzprozesses (z. B. Trocken- oder Nassätzen). Bei einigen Ausführungsformen kann ein CMP-Prozess ausgeführt werden, um die zweite Dielektrikumschicht 304 und die erste Dielektrikumschicht 302 zu entfernen und die obere Oberfläche des Halbleiter-Bauelements 300 zu planarisieren. Bei einigen Ausführungsformenkann nach dem Entfernen der zweiten Dielektrikumschicht 304 und vor dem Entfernen der ersten Dielektrikumschicht 302 das Implantieren eines Trogs ausgeführt werden, zum Beispiel unter Anwendung eines Ionenimplantationsprozesses und Verwenden eines geeigneten n- oder p-Dotierstoffes. Bei einigen Ausführungsformen beinhaltet der n-Dotierstoff ein Arsen-, Phosphor-, Antimon- oder ein anderes Donatormaterial für die n-Dotierung. Bei einigen Ausführungsformen beinhaltet der p-Dotierstoff ein Bor-, Aluminium-, Gallium-, Indium- oder ein anderes Akzeptormaterial für die p-Dotierung. Bei einigen Ausführungsformen können ähnliche n- oder p-Dotierstoffe verwendet werden, um durch die Finnen 104 eine Anti-Punch-Through-(APT)-Ionenimplantation auszuführen. Derartige APT-Implantate können dabei helfen, den unter einem Grenzwert liegenden Source-zu-Drain-Leckstrom sowie die draininduzierte Barriereabsenkung (DIBL) zu vermindern. Bei einigen Ausführungsformen können auch andere Ionenimplantationsprozesse ausgeführt werden, wie beispielsweise eine Grenzwertspannungs-(Vt)Einstellungsimplantation, eine Haloimplantation oder eine andere geeignete Implantation. Nach dem Ionenimplantationsprozess kann das Halbleiter-Bauelement 300 einem Hochtemperaturtempern unterzogen werden, bei zum Beispiel mehr als ungefähr 800°C, um Defekte zu beseitigen und Dotierstoffe zu aktivieren (d. h. Dotierstoff an Substitutionsstellen zu platzieren).
  • Somit stellt Schritt 202 ein Substrat mit mehreren Finnen und dazwischenliegenden dielektrischen Isolationsmerkmalen bereit. 3 bis 7 stellen aber nur eine Ausführungsform des Verfahrens zur Herstellung dieser Elemente dar und es können andere geeignete Verfahren möglich sein und im Geltungsbereich der vorliegenden Offenbarung liegen.
  • Bei einigen Ausführungsformen des Verfahrens 200 fährt das Verfahren 200, wenn beispielsweise in einer späten Phase des Prozessablaufs für die Herstellung eines Halbleiterbauelements 300 eine Hochbeweglichkeits-Transistorkanalschicht (z. B. eine III-V-Schicht, eine GE-Schicht oder eine andere Hochbeweglichkeits-Schicht) zu bilden ist, mit Schritt 204 fort, in dem ein Dummy-Kanal gebildet wird. Bei einigen Beispielen kann, wie unten beschrieben, das Verfahren 200 direkt mit Schritt 205 fortfahren, wenn ein Originalmaterial, das zum Bilden der Finnen 104 verwendet wird (das z. B. das gleiche wie das des Substrats ist), während des gesamten Prozessablaufs für die Herstellung eines Halbleiterbauelements 300 beizubehalten ist.
  • Bei einer Ausführungsform fährt das Verfahren 200 mit Schritt 204 fort, wo in der Finnenstruktur ein Dummy-Kanal gebildet wird. Im Allgemeinen ist, wenn hier verwendet, eine „Dummy”-Struktur, wie beispielsweise ein Dummy-Kanal als eine Struktur zu verstehen, die verwendet wird, um eine physische Eigenschaft einer anderen Struktur zu imitieren (z. B. die physischen Abmessungen eines Kanals, eines Gates und/oder einer anderen Struktur) und die im letztlich hergestellten Bauelement nicht als Schaltung betrieben werden kann (d. h. kein Teil eines Stromflussweges ist). Bei verschiedenen Ausführungsformen kann eine „Dummy”-Struktur eine einzelne Schicht oder eine Kombination mehrerer Schichten umfassend. Bezüglich des Beispiels von 8A/8B und 9A/9B ist eine Ausführungsform zum Bilden eines Dummy-Kanals dargestellt. Wie in 8A/8B dargestellt, ist ein oberer Abschnitt der Finnen 104 vertieft, was zu vertieften Finnen 104A führt. Der Vertiefungsprozess kann einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination daraus beinhalten. Abhängig von der Art des Halbleitermaterials, das für jede der Finnen 104 verwendet wird, kann das Vertiefen aller Finnen 104 gleichzeitig ausgeführt werden oder einige der Finnen 104 (z. B. die Finnengruppe 802) können in einem Prozessschritt und andere Finnen 104 (z. B. die Finnengruppe 804) können in einem anderen Prozessschritt vertieft werden. Bei einigen Ausführungsformen können, wenn zum Beispiel alle Finnen 104 die gleiche Art Halbleitermaterial umfassen, alle Finnen 104 gleichzeitig vertieft werden. Bei einigen Beispielen kann die Finnengruppe 802 ein n-dotiertes Finnenmaterial (d. h. ein n-dotiertes Kanalmaterial) beinhalten und die Finnengruppe 804 kann ein p-dotiertes Finnenmaterial (d. h. ein p-dotiertes Kanalmaterial) enthalten. Bei einer weiteren Ausführungsform kann jede der Finnengruppen 802, 804 mit Hilfe separater Prozessschritte vertieft werden, Zum Beispiel kann über einer Finnengruppe 802, 804 eine Maskenschicht gebildet werden, während die andere Finnengruppe vertieft wird. Bei einigen Beispielen können beide Finnengruppen 802, 804 gleichzeitig vertieft werden, selbst wenn sie verschiedene Arten Finnenmaterial (d. h. Kanalmaterial) umfassen. Bei einigen Ausführungsformen beinhaltet das n-dotierte Kanalmaterial Si oder ein anderes Substratmaterial und/oder das oben beschriebene Material mit hoher Beweglichkeit. Bei einigen Ausführungsformen beinhaltet das p-dotierte Kanalmaterial SiGe, gestrecktes Ge, Ge oder ein anderes Substratmaterial und/oder das oben beschriebene Material mit hoher Beweglichkeit.
  • Das Beispiel von Schritt 204 des Verfahrens 200 fortführend und nunmehr bezugnehmend auf 9A/9B wird über einem Endabschnitt vertiefter Finnen 104A ein Dummy-Kanal 902 gebildet, was zu Finnen 104B führt. Bei einigen Ausführungsformen beinhaltet der Dummy-Kanal 902 eine Si1-x-Gex-Schicht, bei welcher der Germaniumgehalt ,x' im Bereich von ungefähr 0 (reines Silizium) bis etwa 100 (reines Germanium) liegen kann. Bei einigen Beispielen können jedoch andere Materialien für den Dummy-Kanal 902 verwendet werden (wie zum Beispiel oben für das Substrat 102 aufgeführt). Bei einigen Ausführungsformen kann der Dummy-Kanal 902 ein Material mit einer anderen Zusammensetzung als die der vertieften Finnen 104A beinhalten, auf denen der Dummy-Kanal 902 gebildet wird. Bei einigen Beispielen kann der Dummy-Kanal 902 ein Material beinhalten, das die gleiche oder eine ähnliche Zusammensetzung aufweist wie die vertieften Finnen 104A, auf denen der Dummy-Kanal 902 gebildet wird. Bei einigen Ausführungsformen wird der Dummy-Kanal mit Hilfe von EPI, CVD, PVD, ALD oder einem anderen geeigneten Prozess abgeschieden. Der Dummy-Kanal 902 wird in einer nachfolgenden Phase des Bearbeitens des Halbleiterbauelements 300 durch den endgültigen Kanal ersetzt werden. Insbesondere wird der Dummy-Kanal 902 in einer späteren Herstellungsphase durch ein Kanalmaterial mit hoher Beweglichkeit ersetzt, nachdem im Wesentlichen Prozessen mit hoher Wärmebilanz abgeschlossen sind, wie im Weiteren ausführlicher erläutert wird.
  • Bei einer Ausführungsform des Verfahrens 200 kann das Verfahren 200 nach dem Bilden des Dummy-Kanals in Schritt 204 Schritt 205 (Deckschichtbildung) umgehen und mit Schritt 206 fortfahren, in dem die Isolationsbereiche 106 vertieft werden. Bei einigen hier beschriebenen Ausführungsformen kann eine Deckschicht verwendet werden, um das Ausgasen aus einer Schicht aus Material mit hoher Beweglichkeit vorteilhaft zu mindern und somit die Auswirkung nachfolgender Prozesse mit hoher Wärmebilanz auf die Schicht aus Material mit hoher Beweglichkeit zu verringern. Somit muss bei einigen Ausführungsformen, die einen Dummy-Kanal verwenden, wie beispielsweise den Dummy-Kanal 902, keine Kanaldeckschicht gebildet werden (wie in Schritt 205 beschrieben), zum Beispiel wenn der Dummy-Kanal nicht als Schaltung betrieben werden kann. Bei einigen Beispielen kann der Prozess, zum Beispiel wenn der Finnenvertiefungs- und der Dummy-Kanal-Bildungsprozess von Schritt 204 ausgelassen werden, direkt von Schritt 202 zu Schritt 205 fortschreiten. Zum Beispiel kann das Verfahren 200 mit Schritt 205 fortfahren, in dem über dem Transistorkanalbereich eine Kanaldeckschicht gebildet wird, wenn ein Originalmaterial, das zum Bilden der Finnen 104 verwendet wird (d. h. Material des Substrats 102) beibehalten werden soll. Bei einigen Ausführungsformen kann die Deckschicht eine Si-Schicht, eine Dielektrikumschicht (z. B. SiO2), eine Nitridschicht (z. B. Si3N4) und/oder ein anderes geeignetes Material beinhalten. Bei verschiedenen Ausführungsformen kann die Deckschicht durch einen in-situ- oder einen ex-situ-Prozess gebildet werden. Bei einigen Ausführungsformen kann das Originalmaterial der Finnen 104 (d. h. das Material des Substrats 102) wie oben beschrieben eines von mehreren Materialien mit hoher Beweglichkeit beinhalten, wie beispielsweise ein III-V-Material, eine Ge-Schicht oder eine andere Hochbeweglichkeits-Schicht, die, wenn sie Prozessen mit hoher Wärmebilanz ausgesetzt ist, abgebaut wird. Somit kann bei derartigen Ausführungsformen das Bilden der Deckschicht dabei helfen, das Ausgasen aus derartigen Materialien mit hoher Beweglichkeit zu verhindern. Bei einigen Beispielen ist ein Originalmaterial, das zum Bilden der Finnen 104 verwendet wird (d. h. das Material des Substrats 102) beizubehalten und das Verfahren 200 schreitet direkt zu Schritt 205 fort; das Bilden einer Kanaldeckschicht über dem Transistorkanalbereich kann jedoch ausgelassen werden.
  • Bei verschiedenen Ausführungsformen mit oder ohne den Dummy-Kanal 902 und mit oder ohne die Deckschicht fährt das Verfahren 200 mit Schritt 206 fort, in dem die Isolationsbereiche um die Finnen vertieft werden. In Bezug auf das Beispiel von 10A/10B werden die Isolationsbereiche 106 um die Finnen 104B vertieft, um einen oberen Abschnitt der Finnen 104B seitlich freizulegen. Obwohl die in 10 bis 21 dargestellten Beispiele in Bezug auf ein Halbleiter-Bauelement 300 gezeigt und beschrieben sind, das einen Dummy-Kanal 902 beinhaltet, versteht es sich, dass die Ausführungsformen der vorliegenden Offenbarung gleichermaßen auf Ausführungsformen anwendbar sind, bei denen kein Dummy-Kanal 902 gebildet ist (d. h. wenn ein Originalmaterial, das zum Bilden der Finnen 104 verwendet wird, während der gesamten Herstellung des Halbleiter-Bauelements 300 beibehalten wird). Wie in 10A/10B gezeigt kann der Vertiefungsprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination daraus beinhalten. Der Vertiefungsprozess kann zum Beispiel einen plasmafreien Trockenprozess beinhalten, der ein Reaktionsgas oder eine Reaktionsgaskombination verwendet, wie beispielsweise HF + NH3, oder einen Plasmaprozess oder eine Reaktionsgaskombination, wie beispielsweise HF + NH3 und/oder andere geeignete Reaktionsgase. Bei einigen Ausführungsformen wird der plasmafreie Trockenvertiefungsprozess unter Verwendung eines CERTAS®-Systems zum chemischen Gasätzen ausgeführt, das bei der Tokyo Electron Limited, Tokio, Japan, erhältlich ist. Bei einigen Beispielen wird der Plasma-Trockenvertiefungsprozess unter Verwendung eines SICONI®-Systems ausgeführt, das bei Applied Materials, Inc., Santa Clara, CA, erhältlich ist. Bei weiteren Beispielen kann der Vertiefungsprozess ein Nassätzen beinhalten, das unter Verwendung einer Verdünnungsmischung von HF (z. B. 49 Gew.-% HF in H2O) und deionisiertem (DI) H2O ausgeführt wird, wobei das Verhältnis HF:H2O ungefähr 1:50 oder ungefähr 1:100 beträgt. Bei einigen Ausführungsformen wird eine Vertiefungstiefe derart gesteuert (z. B. durch Steuern der Ätzzeit), dass ein freigelegter oberer Abschnitt der Finnen 104B in einer gewünschten Höhe ,H' entsteht. Bei einigen Ausführungsformen, zum Beispiel wenn bei Schritt 204 ein Dummy-Kanal 902 gebildet wird, schließt der freigelegte obere Abschnitt der Finnen 104B den Dummy-Kanal 902 ein. Bei einigen Ausführungsformen, zum Beispiel wenn Schritt 204 ausgelassen wird (d. h. der Dummy-Kanal 902 nicht gebildet wird), kann der freiliegende obere Abschnitt der Finnen 104B das gleiche Material wie das Substrat 102 beinhalten, wie beispielsweise Si oder ein anderes geeignetes Material für das Substrat 102, wie oben aufgeführt.
  • In Bezug auf 2 fährt das Verfahren 200 mit Schritt 208 fort, in dem ein Gate-Stapel und an Seitenwänden des Gate-Stapels angeordnete Seitenwand-Abstandshalter gebildet werden. Bei einer Ausführungsform ist der Gate-Stapel ein Dummy-Gate-Stapel. Bei einigen Beispielen für das Verfahren 200 kann der Gate-Stapel eine Metall-Gate-Struktur sein. In Bezug auf die Beispiele von 11A/11B und 12A/12B werden auf dem Bauelement 300 ein Gate-Stapel 1102 und Seitenwand-Abstandshalter 1202 gebildet. Obwohl Ausführungsformen hier anhand eines Gate-zuletzt-Prozesses beschrieben sind, versteht es sich, dass Ausführungsformen der vorliegenden Offenbarung nicht auf einen derartigen Prozess beschränkt sind. Bei einigen Ausführungsformen können verschiedene Aspekte der vorliegenden Offenbarung auf einen Gate-zuerst-Prozess anwendbar sein. Bei einigen Beispielen beinhaltet ein Gate-zuerst-Prozess das Bilden eines Gate-Stapels vor der Source/Drain-Bildung oder vor der Source/Drain-Dotierstoffaktivierung. Lediglich als Beispiel kann ein Gate-zuerst-Prozess das Abscheiden eines Gate-Dielektrikums und eines Metall-Gates beinhalten, gefolgt von einem Gate-Stapel-Ätzprozess, um eine kritische Abmessung (CD) des Gates zu definieren. Bei einigen Ausführungsformen eines Gate-zuerst-Prozesses kann dem Bilden eines Gate-Stapels das Bilden von Source/Drain einschließlich der Dotierung von Source/Drain-Bereichen und bei einigen Beispielen das Tempern zur Source/Drain-Dotierstoffaktivierung folgen.
  • Bei einer Ausführungsform, die einen Gate-zuletzt-Prozess verwendet, ist der Gate-Stapel 1102 ein Dummy-Gate-Stapel und wird in einer folgenden Bearbeitungsphase des Halbleiter-Bauelements 300 durch den endgültigen Gate-Stapel ersetzt. Insbesondere kann der Gate-Stapel 1102 in einer späteren Bearbeitungsphase durch eine Schicht aus einem High-K-Dielektrikum und eine Metall-Gate-Elektrode (MG) ersetzt werden. Bei der dargestellten Ausführungsform wird der Gate-Stapel 1102 über dem Substrat 102 gebildet und ist zumindest teilweise über den Finnen 104B angeordnet. Bei einer Ausführungsform beinhaltet der Gate-Stapel 1102 eine Dielektrikumschicht 1104, eine Elektrodenschicht 1106 und eine Hartmaske 1108. Bei einigen Ausführungsformen wird der Gate-Stapel 1102 durch verschiedene Prozessschritte gebildet, wie beispielsweise Schichtenabscheidung, Strukturieren, Ätzen sowie durch andere geeignete Bearbeitungsschritte. Bei einigen Beispielen beinhaltet der Schichtenabscheidungsprozess CVD (einschließlich sowohl Niederdruck-CVD als auch plasmaverstärkte CVD), PVD, ALD, thermische Oxidation, Elektronenstrahlverdampfung oder andere geeignete Abscheidetechniken oder eine Kombination daraus. Bei einigen Ausführungsformen beinhaltet der Strukturierungsprozess einen Lithografieprozess (z. B. Fotolithografie oder Elektronenstrahl-Lithografie), der des Weiteren Fotoresistbeschichtung (z. B. Rotationsbeschichtung), Weichbacken, Maskenausrichtung, Belichtung, Post-Belichtungsbacken, Photoresistentwicklung, Spülen, Trocknen (z. B. Trockenschleudern und/oder Hartbacken), weitere geeignete Lithografietechniken und/oder Kombinationen daraus. Bei einigen Ausführungsformen kann der Ätzprozess Trockenätzen (z. B. RIE- oder ICP-Ätzen), Nassätzen und/oder andere Ätzverfahren beinhalten.
  • Bei einigen Ausführungsformen beinhaltet die Dielektrikumschicht 1104 des Gate-Stapels 1102 Siliziumoxid. Alternativ oder zusätzlich kann die Dielektrikumschicht 1104 Siliziumnitrid, ein High-K-Dielektrikum oder ein anderes geeignetes Material beinhalten. Bei einigen Ausführungsformen kann die Elektrodenschicht 1106 des Gate-Stapels 1102 polykristallines Silizium (Polysilizium) beinhalten. Bei einigen Ausführungsformen kann die Hartmaske 1108 des Gate-Stapels 1102 ein geeignetes Dielektrikum beinhalten, wie beispielsweise Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbid.
  • In Bezug auf das Beispiel von 12A/12B sind die Seitenwand-Abstandshalter 1202 an den Seitenwänden des Gate-Stapels 1102 angeordnet. Die Seitenwand-Abstandshalter 1202 können ein Dielektrikum, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen daraus beinhalten. Bei einigen Ausführungsformen beinhalten die Seitenwand-Abstandshalter 1202 mehrere Schichten, wie beispielsweise Haupt-Abstandshalter-Wände, Auskleidungs-Schichten und dergleichen. Die Seitenwand-Abstandshalter 1202 können beispielsweise durch Abscheiden eines Dielektrikums über dem Gate-Stapel 1102 und anisotropes Rückätzen des Dielektrikums gebildet werden. Bei einigen Ausführungsformen kann der Rückätzprozess (z. B. zur Abstandhalterbildung) einen Ätzprozess in mehreren Schritten beinhalten, um die Ätzselektivität zu verbessern und eine Überätzungssteuerung bereitzustellen. Bei einigen Ausführungsformen kann vor dem Bilden der Seitenwand-Abstandshalter 1202 ein Ionenimplantationsprozess ausgeführt werden, um im Halbleiter-Bauelement 300 leichtdotierte Drain(LDD)-Merkmale bereitzustellen. Bei einigen Beispielen können derartige LDD-Merkmale vor dem Bilden der Seitenwand-Abstandshalter 1202 durch in-situ-Dotierung gebildet werden. Bei noch weiteren Beispielen kann nach dem Bilden der Seitenwand-Abstandshalter 1202 ein Ionentransplantationsprozess ausgeführt werden, um die LDD-Merkmale zu bilden. Nach einem Implantationsprozess, wie beispielsweise einem LDD-Ionenimplantationsprozess, kann das Halbleiter-Bauelement 300 einem Prozess mit hoher Wärmebilanz (Tempern) unterzogen werden, um Defekte zu entfernen und Dotierstoffe zu aktivieren (d. h. um Dotierstoffe an Substitutionsstellen zu platzieren). Somit werden bei Ausführungsformen der vorliegenden Offenbarung, die den Dummy-Kanal 902 beinhalten (der in einer späteren Phase durch den endgültigen Kanal ersetzt wird), Prozesse mit hoher Wärmebilanz, die vor dem Ersetzen des Dummy-Kanals 902 ausgeführt werden, einen minimierten verschlechternden Einfluss auf die Qualität des Kanalmaterials mit hoher Beweglichkeit haben, das in einer nachfolgenden Bearbeitungsphase gebildet wird. Desgleichen werden bei Ausführungsformen, die eine Deckschicht verwenden, um zuvor gebildete Hochbeweglichkeits-Finnenkanäle zu schützen, die Auswirkungen von Prozessen mit hoher Wärmebilanz (z. B. das Ausgasen) durch die Verwendung der Deckschicht gemindert.
  • Wiederum in Bezug auf das Verfahren 200 fährt das Verfahren 200 mit Schritt 210 fort, in dem in Source/Drain-Bereichen Source/Drain-Merkmale gebildet werden. Bei einigen Ausführungsformen werden die Source/Drain-Merkmale durch epitaxiales Wachstum einer Halbleitermaterialschicht in den Source/Drain-Bereichen gebildet. Bei einigen Beispielen können vor dem epitaxialen Source/Drain-Wachstum Dummy-Seitenwand-Abstandshalter gebildet und nach dem epitaxialen Source/Drain-Wachstum entfernt werden. Des Weiteren können die Haupt-Seitenwand-Abstandshalter (z. B. die Abstandshalter 1202) wie oben beschrieben nach dem epitaxialen Source/Drain-Wachstum gebildet werden. Bei verschiedenen Ausführungsformen beinhaltet das in den Source/Drain-Bereichen gewachsene Halbleitermaterial Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein anderes geeignetes Material.
  • Wiederum in Bezug auf das Beispiel von 12A/12B werden die Source-/Drain-Merkmale 1204 in den Source-/Drain-Bereichen 1203 des Bauelements 300 gebildet. Die Source-/Drain-Merkmale 1204 können durch einen oder mehrere epitaxiale (epi) Prozesse gebildet werden. Bei einigen Ausführungsformen können die Source-/Drain-Merkmale 1204 während des epi Prozesses in-situ dotiert werden. Bei einigen Ausführungsformen können zum Beispiel epitaxial gewachsene SiGe-Source-/Drain-Merkmale 1204 mit Bor dotiert werden. Bei anderen Beispielen können epi Source-/Drain-Merkmale 1204 aus epitaxial gewachsenem Si mit Kohlenstoff dotiert werden, um Si:C-Source-/Drain-Merkmale zu bilden, mit Phosphor, um Si:P-Source-/Drain-Merkmale zu bilden, oder sowohl mit Kohlenstoff als auch mit Phosphor, um SiCP-Source-/Drain-Merkmale zu bilden. Bei einigen Ausführungsformen werden die Source-/Drain-Merkmale 1204 nicht in-situ dotiert, stattdessen wird ein Implantationsprozess ausgeführt, um die Source-/Drain-Merkmale 1204 zu dotieren. Bei verschiedenen Ausführungsformen ist die Dosis, die zum Dotieren der Source/Drain-Merkmale 1204 verwendet wird, größer als die Dosis, die verwendet wird, um die LDD-Merkmale zu dotieren.
  • Bei einigen Ausführungsformen des Verfahrens 200 kann nach dem Bilden der Source-/Drain-Merkmale (Schritt 210) über den Source-/Drain-Merkmalen in den Source-/Drain-Bereichen in Schritt 211 eine Schicht mit geringer Schottky-Barrierehöhe (SBH) gebildet werden. Bei derartigen Ausführungsformen kann über der Schicht mit geringer SBH außerdem eine Deckschicht gebildet werden, um das Ausgasen der Schicht aus Material mit hoher Beweglichkeit zu mindern, welche zum Bilden der Schicht mit geringer SBH verwendet wird. Zum Beispiel kann bei einigen Ausführungsformen die Schicht mit geringer SBH eine oder mehrere Schichten aus einem Material mit geringer SBH beinhalten, wie beispielsweise ein III-V-Material, einschließlich GaAs, InxGa1-xAs, Ni-InAs und/oder anderer geeigneter Materialien. Ein derartiges, über den Source-/Drain-Merkmalen (z. B. Source-/Drain-Merkmale 1204 von 12A/12B) gebildetes Material kann verwendet werden, um die Barrierehöhe (und den Kontaktwiderstand) zwischen den Source-/Drain-Merkmalen und einem nachfolgend gebildeten Source-/Drain-Kontaktmetall zu reduzieren. Bei einigen Ausführungsformen kann über den Source-/Drain-Merkmalen 1204 vor dem Abscheiden der Schicht mit geringer SBH eine Pufferschicht (z. B. eine InP-Pufferschicht) abgeschieden werden. Bei verschiedenen Ausführungsformen wird die über der Schicht mit geringer SBH gebildete Deckschicht in einer späteren Bearbeitungsphase des Halbleiter-Bauelements 300 entfernt. Das Verfahren 200 fährt dann mit Schritt 212 fort, in dem auf dem Substrat 102 eine Ätzstopp- und eine Dielektrikumschicht gebildet werden.
  • Bei einigen Beispielen fährt das Verfahren 200 nach dem Bilden der Source-/Drain-Merkmale (Schritt 210) direkt mit Schritt 212 fort, in dem auf dem Substrat 102 die Ätzstopp- und die Dielektrikumschicht gebildet werden. In Bezug auf das Beispiel von 13A/13B werden über dem Substrat 102 eine Kontaktätzstoppschicht (CESL) 1302 und eine Zwischen-Dielektrikumschicht (ILD-Schicht) 1304 gebildet. Bei einigen Beispielen beinhaltet die CESL 1302 eine Siliziumnitridschicht, eine Siliziumkohlenstoffnitridschicht, eine Siliziumoxynitridschicht und/oder andere auf dem Fachgebiet bekannte Materialien. Die CESL 1302 kann durch plasmaverstärkte chemische Gasphasenabscheidung (PECVD) und/oder durch andere geeignete Abscheide- oder Oxidationsprozesse gebildet werden. Bei einigen Ausführungsformen beinhaltet die ILD-Schicht 1304 Materialien wie Tetraethylorthosilicat-(TEOS-)oxid, nicht dotiertes Silicatglas oder dotiertes Siliziumoxid, wie beispielsweise Borphosphorsilicatglas (BPSG), Quarzglas (FSG), Phosphosilicatglas (PSG), mit Bor dotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 1304 kann durch einen Unterdruck-CVD-(SACVD)-Prozess, einen Prozess fließfähiger CVD oder durch eine andere geeignete Abscheidetechnik abgeschieden werden. Bei einigen Ausführungsformen kann das Halbleiter-Bauelement 300 nach dem Bilden der ILD-Schicht 1304 einem Prozess mi hoher Wärmebilanz unterzogen werden, um die ILD-Schicht 1304 zu tempern. Somit werden bei Ausführungsformen der vorliegenden Offenbarung, die den Dummy-Kanal 902 beinhalten, derartige Temperprozesse mit hoher Wärmebilanz, die vor dem Ersetzen des Dummy-Kanals 902 ausgeführt werden, keinen Einfluss auf die Qualität des Kanalmaterials mit hoher Beweglichkeit haben, das in einer folgenden Bearbeitungsphase gebildet wird. Desgleichen ist bei Ausführungsformen, die eine Deckschicht zum Schützen der zuvor gebildeten Hochbeweglichkeits-Finnenkanäle verwenden, die Auswirkung eines Temperns bei einer derartig hohen Temperatur (z. B. das Ausgasen) durch die Verwendung der Deckschicht gemindert.
  • Nach dem Bilden der CESL 1302 und der ILD-Schicht 1304 und mit Bezug auf 14A/14B wird ein Planarisierungsprozess ausgeführt, um eine obere Oberfläche des Dummy-Gate-Stapels 1102 freizulegen. Zum Beispiel beinhaltet ein Planarisierungsprozess einen chemisch mechanischen Planarisierungsprozess (CMP-Prozess), der Abschnitte der CESL 1302 und der ILD-Schicht 1304 entfernt, die über dem Dummy-Gate-Stapel 1102 liegen, und eine obere Oberfläche des Halbleiter-Bauelements 300 planarisiert. Des Weiteren entfernt der CMP-Prozess die Hartmaske 1108, die über dem Dummy-Gate-Stapel 1102 liegt, um die Elektrodenschicht 1106 freizulegen.
  • Bei einer Ausführungsform fährt das Verfahren 200 dann mit Schritt 214 fort, in dem die Gate-Stapel-Merkmale (z. B. Dummy-Gate-Stapel) vom Substrat entfernt werden. Das Entfernen der Gate-Stapel-Merkmale (z. B. der Dielektrikumschicht und/oder der Elektrodenschicht) vom Gate-Stapel kann zu einem Graben führen, wonach in dem Graben eine endgültige Gate-Struktur (die z. B. eine High-K-Dielektrikumschicht und eine Metall-Gate-Elektrode beinhaltet) gebildet werden kann. Das Entfernen der Dummy-Gate-Stapel-Merkmale kann einen selektiven Ätzprozess beinhalten, der ein selektives Nass- oder Trockenätzen beinhaltet. In Bezug auf das Beispiel von 15A/15B ist der Gate-Stapel 1102 ein Dummy-Gate-Stapel, der Merkmale aufweist, welche die Dielektrikumschicht 1104 (14B) und die Elektrodenschicht 1106 (14B) beinhalten, die vom Substrat 102 entfernt wurden, wodurch ein Graben 1502 bereitgestellt wurde. Der Graben 1502 kann einen Bereich definieren, in dem die endgültige Gate-Struktur gebildet werden kann, wie im Weiteren ausführlicher beschrieben wird. Bei einigen Ausführungsformen kann, wenn über der Kanalschicht (z. B. in Schritt 205) zuvor eine Deckschicht abgeschieden wurde, diese entfernt werden (z. B. durch Nass- oder Trockenätzen), sobald die Merkmale des Gate-Stapels 1102 entfernt wurden.
  • Bei einer Ausführungsform fährt das Verfahren 200 mit Schritt 216 fort, in dem die Dummy-Kanalschicht entfernt und danach durch ein endgültiges Material ersetzt wird, wie im Weiteren beschrieben, wenn in Schritt 204 eine Dummy-Kanalschicht (z. B. der Dummy-Kanal 902 von 9A/9B) gebildet wurde. In Bezug auf das Beispiel von 16A/16B wurde die Dummy-Kanalschicht 902 durch einen selektiven Nass- oder Trockenätzprozess entfernt, was zu einem Graben 1502A und zu Finnen 104C führte. Bei einigen Ausführungsformen können die Finnen 104C im Wesentlichen die gleichen wie die vertieften Finnen 104A (8A) sein. Bei einigen Beispielen kann zum selektiven Nassätzen von Si1-xGex-Legierungen, wie sie für die Dummy-Kanalschicht 902 verwendet werden können, eine Lösung aus NH4OH:H2O2:H2O verwendet werden. Bei weiteren Beispielen beinhaltet ein selektives Trockenätzen ein selektives Ätzen mit reaktiven Ionen unter Verwendung von SF6:O2- oder CF4:O2-Ätzchemikalien, die ebenfalls ein effektives Ätzen von Si1-xGex-Legierungen bieten. Außerdem können andere geeignete und auf dem Fachgebiet bekannte Techniken verwendet werden, wie beispielsweise eine ICP-Ätztechnik (induktiv gekoppeltes Plasma), um die Dummy-Kanalschicht 902 zu entfernen.
  • Bei einer Ausführungsform des Verfahrens 200 fährt das Verfahren 200 nach dem Entfernen der Dummy-Kanalschicht mit Schritt 218 fort, in dem ein endgültiges Transistorkanalmaterial wächst. In Bezug auf 17A/17B wächst im Graben 1502A und über einem Endabschnitt der Finnen 104C wieder ein Kanalmaterial 1702 und wird den Transistorkanal (d. h. den FinFET-Kanal) des Halbleiter-Bauelements 300 bilden. Somit beinhaltet der in der Finne 104D angeordnete Kanalbereich eines Transistors das Kanalmaterial 1702. Bei verschiedenen Ausführungsformen wächst das Kanalmaterial 1702 unter Verwendung eines Prozesses epitaxialen Wachstums, wie beispielsweise Molekularstrahlepitaxie (MBE), metallorganische chemische Gasphasenabscheidung (MOCVD) und/oder andere geeignete Prozesse erneuten Wachstums. Beispielsweise kann das Kanalmaterial 1702 für das erneute Wachsen ein beliebiges von mehreren Halbleitermaterialien mit hoher Beweglichkeit beinhalten, wie beispielsweise SiGe, gestrecktes GE, GE, GaAs, GaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen daraus. Des Weiteren kann das Kanalmaterial 1702 bei einigen Ausführungsformen während des Prozesses epitaxialen Wachstums in-situ dotiert werden.
  • Für die Klarheit der Beschreibung sei angemerkt, dass das erneut gewachsene Kanalmaterial 1702 ein Material beinhalten kann, das eine andere Zusammensetzung als eine der Zusammensetzungen des Substrats 102, der Finnen 104 (z. B. nach der Finnenbildung, wie es in 4A/4B gezeigt ist), des Originalkanals des Bauelements 300 (z. B. vor dem Vertiefen der Finnen 104) oder des Dummy-Kanals 902 aufweist. Darüber hinaus kann das neu gewachsene Kanalmaterial 1702 bei einigen Ausführungsformen ein Material beinhalten, das eine andere Zusammensetzung als die Bereiche 1705 aufweist, die zwischen dem neu gewachsenen Kanalmaterial 1702 und den Source-/Drain-Merkmalen 1204 angeordnet sind. Bei einigen Beispielen kann das neu gewachsene Kanalmaterial 1704 ein Material beinhalten, das die gleiche oder eine ähnliche Zusammensetzung wie die des Substrats 102, der Finnen 104 (z. B. nach der Finnenbildung, wie es in 4A/4B gezeigt ist), des Originalkanals des Bauelements 300 (z. B. vor dem Vertiefen der Finnen 104) oder des Dummy-Kanals 902 aufweist. In ähnlicher Weise kann das neu gewachsene Kanalmaterial 1702 ein Material beinhalten, das die gleiche oder eine ähnliche Zusammensetzung wie die Bereiche 1705 aufweist, die zwischen dem neu gewachsenen Kanalmaterial 1702 und den Source-/Drain-Merkmalen 1204 angeordnet sind.
  • Das Verfahren 200 fährt dann mit Schritt 220 fort, in dem ein High-K/Metall-Gate-Stapel gebildet wird. Bei einigen Ausführungsformen können die Prozesse des Entfernens des Dummy-Kanals und des Neuwachstums des Kanals der Schritte 216 und 218 ausgelassen werden (z. B. wenn in Schritt 204 kein Dummy-Kanal gebildet wurde) und das Verfahren 200 kann von Schritt 214 direkt zu Schritt 220 fortschreiten. In beiden Fällen wird in Schritt 220 ein High-K/Metall-Gate-Stapel gebildet. In Bezug auf das Beispiel von 18A/18B wird auf dem Bauelement 300 ein High-K/Metall-Gate-Stapel 1802 gebildet. Der High-K/Metall-Gate-Stapel 1802 beinhaltet eine Grenzflächenschicht 1804, die über dem Hochbeweglichkeits-Kanalmaterial 1702 der Finne 104D gebildet ist, eine High-K-Gate-Dielektrikumschicht, die über der Grenzflächenschicht 1804 gebildet ist, und eine Metallschicht, die über der High-K-Gate-Dielektrikumschicht gebildet ist. Hier verwendete und beschriebene High-K-Gate-Dielektrika beinhalten ein dielektrisches Material mit einer hohen dielektrischen Konstante, zum Beispiel größer als die von thermisch oxidiertem Silizium (~3,9). Die im High-K/Metall-Gate-Stapel 1802 verwendete Metallschicht kann ein Metall, eine Metalllegierung oder ein Metallsilicid beinhalten. Des Weiteren beinhaltet das Bilden des High-K/Metall-Gate-Stapels 1802 Abscheidungen, um verschiedene Gate-Materialien zu bilden, und einen oder mehrere CMP-Prozesse, um überschüssige Gate-Materialien zu entfernen und dadurch eine obere Oberfläche des Halbleiter-Bauelements 300 zu planarisieren.
  • Die Grenzflächenschicht 1804 kann ein dielektrisches Material, wie beispielsweise Siliziumoxid (SiO2), HfSiO oder Siliziumoxynitrid (SiON) beinhalten. Die Grenzflächenschicht 1804. kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die Gate-Dielektrikumschicht des High-K/Metall-Gate-Stapels 1802 kann eine High-k-Dielektrikumschicht beinhalten, wie beispielsweise Hafniumoxid (HfO2). Alternativ kann die Gate-Dielektrikumschicht des High-K/Metall-Gate-Stapels 1802 andere High-K-Dielektrika beinhalten, wie beispielsweise TiO2, HfZrO2, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3, (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr) TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen daraus oder ein anderes geeignetes Material. Die High-K-Gate-Dielektrikumschicht kann durch ALD, physikalische Dampfphasenabscheidung (PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden. Die Metallschicht des High-K/Metall-Gate-Stapels 1802 kann eine einzelne Schicht oder alternativ eine mehrschichtige Struktur beinhalte, wie beispielsweise verschiedene Kombinationen aus einer Metallschicht mit ausgewählter Arbeitsfunktion, um die Bauelementleistung zu verstärken (Arbeitsfunktions-Metallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftungsschicht, einer Metalllegierung und eines Metallsilicids. Beispielsweise kann die Metallschicht des High-K/Metall-Gate-Stapels 1802 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination daraus beinhalten. Die Metallschicht des High-K/Metall-Gate-Stapels 1802 kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Des Weiteren kann die Metallschicht des High-K/Metall-Gate-Stapels 1802 für n-FET- und p-FET-Transistoren, die unterschiedliche Metallschichten verwenden können, separat gebildet werden. Bei verschiedenen Ausführungsformen kann ein CMP-Prozess ausgeführt werden, um überschüssiges Material von der Metallschicht des High-K/Metall-Gate-Stapels 1802 zu entfernen und dadurch eine im Wesentlichen ebene obere Oberfläche der Metallschicht des High-K/Metall-Gate-Stapels 1802 bereitzustellen.
  • Das Verfahren 200 fährt dann mit Schritt 222 fort, in dem über dem Substrat 102 eine Zwischen-Dielektrikumschicht (ILD-Schicht) gebildet wird. In Bezug auf das Beispiel von 19A/19B wird über dem Substrat 102 eine I In Bezug auf das Beispiel ILD-Schicht 1902 gebildet. Bei einigen Ausführungsformen beinhaltet die ILD-Schicht 1902 Siliziumoxid, Siliziumoxynitrid, ein Low-K-Dielektrikum oder ein anderes geeignetes dielektrisches Material. Bei einigen Ausführungsformen kann die ILD-Schicht 1902 eine einzelne Schicht oder mehrere Schichten beinhalten. Beispielsweise kann die ILD-Schicht 1902 durch eine von mehreren geeigneten Techniken gebildet werden, einschließlich CVD, ALD und Rotationstechniken (z. B. zum Abscheiden von Spin-On-Glas). Bei einigen Ausführungsformen kann danach ein CMP-Prozess ausgeführt werden, um überschüssiges Material von der ILD-Schicht 1902 zu entfernen und die obere Oberfläche des Halbleiter-Bauelements 300 zu planarisieren.
  • Weiterhin werden in Schritt 222 des Verfahrens 200 Kontaktöffnungen für das Bauelement gebildet. In Bezug auf das Beispiel von 19A/19B werden Source-/Drain-Kontaktöffnungen 1904 gebildet, um einen Zugang zu den in den Source-/Drain-Bereichen 1203 gebildeten Source-/Drain-Merkmalen 1204 bereitzustellen. Beispielsweise können die Source-/Drain-Kontaktöffnungen 1904 durch eine geeignete Kombination aus Lithografiestrukturierungs- und Ätzprozessen (z. B. Nass- oder Trockenätzen) gebildet werden. Bei einigen Ausführungsformen können, wenn zuvor eine Deckschicht über den Source-/Drain-Merkmalen 1204 gebildet wurde (z. B. in Schritt 211), diese entfernt werden (z. B. durch Nass- oder Trockenätzen), sobald die Source-/Drain-Kontaktöffnungen 1904 gebildet sind.
  • Bei einigen Ausführungsformen fährt das Verfahren 200 nach dem Bilden der Source-/Drain-Kontaktöffnungen 1904 (z. B. der Öffnungen 1904), und wenn in Schritt 211 zuvor keine Schicht mit geringer SBH gebildet wurde, mit Schritt 224 fort, in dem über den Source-/Drain-Merkmalen (z. B. 1204) in den Source-/Drain-Bereichen (z. B. 1203) eine Schicht mit geringer SBH gebildet wird. In Bezug auf das Beispiel von 20A/20B wird über den Source-/Drain-Merkmalen 1204 eine Schicht mit geringer SBH 2002 gebildet. Bei einigen Ausführungsformen beinhaltet die Schicht mit geringer SBH 2002 eine oder mehrere Schichten eines Materials mit geringer SBH, wie beispielsweise ein III-V-Material, einschließlich GaAs, InxGa1-xAs, Ni-InAs und/oder anderer geeigneter Materialien. Das über den Source-/Drain-Merkmalen 1204 gebildete Material kann vorteilhaft verwendet werden, um die Barrierehöhe (und somit den Kontaktwiderstand) zwischen den Source-/Drain-Merkmalen 1204 und einem nachfolgend gebildeten Source-/Drain-Kontaktmetall zu reduzieren. Bei einigen Ausführungsformen kann über den Source-/Drain-Merkmalen 1204 vor dem Abscheiden der Schicht mit geringer SBH eine Pufferschicht (z. B. eine InP-Pufferschicht) abgeschieden werden.
  • Das Verfahren 200 fährt dann mit Schritt 226 fort, bei dem in den oben in Bezug auf Schritt 222 beschriebenen Source-/Drain-Kontaktöffnungen ein Source-/Drain-Kontaktmetall gebildet wird. Bei einigen Ausführungsformen des Verfahrens 200 kann das Bilden der Schicht mit geringer SBH (Schritt 224) ausgelassen werden und der Prozess kann direkt zu Schritt 226 voranschreiten. In Bezug auf das Beispiel von 21A/21B wird in beiden Fällen ein Source-/Drain-Kontaktmetall 2102 gebildet, zum Beispiel durch eine geeignete Kombination aus Schichtabscheidung, Lithografiestrukturierung und Ätzprozessen (z. B. Nass- oder Trockenätzen). Bei einigen Ausführungsformen kann das Source-/Drain-Kontaktmetall 2102 mit Hilfe der Schicht mit geringer SBH 2002 an die Source-/Drain-Merkmale 1204 gekoppelt sein. Bei einigen Beispielen ist das Source-/Drain-Kontaktmetall 2102 direkt an die Source-/Drain-Merkmale 1204 gekoppelt.
  • Das Halbleiter-Bauelement 300 kann weiterer Bearbeitung unterzogen werden, um verschiedene, auf dem Fachgebiet bekannte Merkmale und Bereiche zu bilden. Zum Beispiel kann die nachfolgende Bearbeitung auf dem Substrat 102 verschiedene Kontakte/Durchkontaktierungen/Leitungen und mehrschichtige Verbindungsmerkmale (z. B. Metallschichten und Zwischenschichtdielektrika) bilden, die dafür konfiguriert sind, die verschiedenen Merkmale zu verbinden, um eine funktionsfähige Schaltung zu bilden, die ein oder mehrere FinFET-Bauelemente enthalten kann. Um das Beispiel weiter auszuführen, kann eine mehrschichtige Verbindung vertikale Verbindungen, wie beispielsweise Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie beispielsweise Metallleitungen, beinhalten. Die verschiedenen Verbindungsmerkmale können verschiedene leitfähige Materialien verwenden, zum Beispiel Kupfer, Wolfram und/oder Silicid. Bei einem Beispiel wird ein Damascene- und/oder ein Dual-Damascene-Prozess verwendet, um eine auf Kupfer basierende mehrschichtige Verbindungsstruktur zu bilden.
  • Darüber hinaus können vor, während und nach dem Verfahren 200 mehrere zusätzliche Prozessschritte ausgeführt werden und einige der oben beschriebenen Prozessschritte können gemäß verschiedenen Ausführungsformen des Verfahrens 200 ausgetauscht oder ausgelassen werden. In Hinsicht auf die hier bereitgestellte Beschreibung bietet die vorliegende Offenbarung Verfahren zum Schutz von Materialien mit hoher Beweglichkeit in Halbleiter-Bauelementen in Prozessen mit hoher Wärmebilanz, so dass eine Verschlechterung derartiger Materialien und darauf basierender Bauelemente minimiert wird. In einigen Aspekten wird in einer späten Phase eines Prozessablaufs der Transistorherstellung eine Hochbeweglichkeits-Transistorkanalschicht (z. B. eine III-V-Schicht, eine Ge-Schicht oder eine andere Hochbeweglichkeits-Schicht) und/oder eine Hochbeweglichkeits-SBH-Schicht gebildet, um die Belastung des Materials mit hoher Beweglichkeit während verschiedener Herstellungsphasen eines Halbleiter-Bauelements (z. B. eines FinFET-Bauelements) in Prozessen mit hoher Wärmebilanz zu verringern. Bei einigen Ausführungsformen kann über einer Hochbeweglichkeits-Transistorkanalschicht und/oder einer Hochbeweglichkeits-SBH-Schicht alternativ eine Deckschicht gebildet werden, um beispielsweise das Ausgasen der Schicht zu verhindern. Insbesondere schützen die verschiedenen Ausführungsformen der vorliegenden Offenbarung vorteilhaft Hochbeweglichkeits-Materialschichten vor Schäden bei der Bearbeitung mit hohen Temperaturen und/oder verhindern diese, so dass die Hochtemperaturprozesse einen deutlich geminderten Einfluss auf die Qualität des für die Bauelementherstellung verwendeten Materials mit hoher Beweglichkeit haben.
  • Die hier beschriebenen verschiedenen Ausführungsformen bieten gegenüber dem Stand der Technik mehrere Vorteile. Es versteht sich, dass hier nicht notwendigerweise alle Vorteile beschrieben wurden, kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist und weitere Ausführungsformen andere Vorteile bieten können. Beispielsweise beinhalten hier beschriebene Ausführungsformen Verfahren und Systeme zum Schutz von Materialien mit hoher Beweglichkeit vor Prozessen mit hoher Wärmebilanz, so dass die Verschlechterung derartiger Materialien im Kontakt mit hohen Temperaturen minimiert wird. Bei einigen Ausführungsformen wird in einer späten Phase eines Prozessablaufs der Transistorherstellung eine Hochbeweglichkeits-Transistorkanalschicht gebildet, um die Belastung der Hochbeweglichkeits-Kanalschicht während verschiedener Herstellungsphasen durch Prozesse mit hoher Wärmebilanz zu verringern. Bei einigen Beispielen kann in einer späten Phase der Transistorherstellung eine Hochbeweglichkeits-SBH-Schicht gebildet werden, um den Kontakt der SBH-Schicht mit hohen Temperaturen zu verhindern. In einigen Fällen werden sowohl die Hochbeweglichkeits-Transistorkanalschicht als auch die Hochbeweglichkeits-SBH-Schicht in einer späten Phase des Prozessablaufs der Transistorherstellung gebildet. Über der Hochbeweglichkeits-Transistorkanalschicht und/oder der Hochbeweglichkeits-SBH-Schicht kann auch eine Deckschicht gebildet werden, um zum Beispiel das Ausgasen der Schicht zu verhindern. In der Summe stellen die hier beschriebenen Verfahren und Bauelemente einen Schutz von Materialien vor der Belastung durch Prozesse mit hoher Wärmebilanz bereit.
  • So beschreibt eine der Ausführungsformen der vorliegenden Offenbarung ein Verfahren zur Herstellung eines Halbleiter-Bauelements (z. B. eines FinFET-Bauelements) und insbesondere zum Schutz von Materialien mit hoher Beweglichkeit vor Belastungen in Hochtemperaturprozessen. Bei einigen Ausführungsformen beinhaltet das Verfahren das Bereitstellen eines Substrats mit einer Finne, die sich vom Substrat erhebt. Bei verschiedenen Ausführungsformen sind in der Finne ein Source-Bereich und ein Drain-Bereich gebildet. Am Substrat, das die Finne aufweist, können ein oder mehrere Hochtemperaturprozesse (z. B. Implantationstempern, Dielektrikatempern und/oder Abstandshalterabscheidung) ausgeführt werden. Beispielsweise wird nach dem Bilden der Source- und Drain-Bereiche in der Finne und bei einigen Beispielen nach dem Ausführen eines oder mehrerer Hochtemperaturprozesse ein Material mit einer Beweglichkeit größer als die von Silizium (z. B. Material mit hoher Beweglichkeit) in einem Kanalbereich der Finne oder auf den Source- und Drain-Bereichen gebildet.
  • Bei einer anderen der Ausführungsformen ist ein Verfahren beschrieben, bei dem ein Substrat bereitgestellt wird, das mindestens eine Finne beinhaltet, die sich von ihm erhebt. Bei verschiedenen Ausführungsformen beinhaltet die mindestens eine Finne einen Dummy-Kanal und Source-/Drain-Bereiche und über dem Dummy-Kanal ist ein Dummy-Gate-Stapel gebildet. Bei einigen Ausführungsformen ist auf dem Substrat, das die Finne beinhaltet, eine ersten Zwischendielektrikumschicht/ILD-Schicht) gebildet. Veranschaulichend wird die erste ILD-Schicht planarisiert, um den Dummy-Gate-Stapel freizulegen. Bei einigen Ausführungsformen werden der Dummy-Gate-Stapel und der Dummy-Kanal nach dem Planarisieren der ersten ILD-Schicht entfernt (z. B. geätzt), um in der Finne eine Vertiefung zu bilden, und in der Vertiefung wird ein Material (z. B. ein Material mit hoher Beweglichkeit) gebildet, wobei die Vertiefung einen FinFET-Kanalbereich beinhalten kann. Bei einigen Ausführungsformen werden in einer zweiten ILD-Schicht, die über den Source-/Drain-Bereichen liegt, nach dem erneuten Wachsen des Kanalbereichs aus Material mit hoher Beweglichkeit Kontaktöffnungen gebildet und über den Source-/Drain-Bereichen ein Material mit geringer Schottky-Barrierehöhe (SBH) gebildet.
  • Bei noch einer anderen der Ausführungsformen ist ein Halbleiter-Bauelement beschrieben, das ein Substrat mit einer Finne, einem über einem ersten Bereich der Finne gebildeten Gate-Stapel und einem anliegend an eine Seitenwand des Gate-Stapels gebildeten Abstandshalter beinhaltet. Des Weiteren ist bei einigen Ausführungsformen der Abstandshalter über einem zweiten Bereich der Finne gebildet, der angrenzend und ankoppelnd an den ersten Bereich angeordnet ist. Bei einigen Ausführungsformen beinhalten der erste Bereich ein erstes Material und der zweite Bereich ein zweites Material, das sich vom ersten Material unterscheidet. Bei einigen Ausführungsformen ist das erste Material ein epitaxial neu gewachsenes Material mit hoher Beweglichkeit. Daher weist bei einigen Beispielen das erste Material eine größere Beweglichkeit als das zweite Material auf. Bei einigen Ausführungsformen beinhaltet die Finne ferner einen Source-Bereich und einen Drain-Bereich, wobei der Source- und der Drain-Bereich ferner eine Schicht mit geringer Schottky-Barierehöe (SBH) aufweisen, die über dem Source- und dem Drain-Bereich gebildet ist.
  • Das Vorstehende behandelt Merkmale verschiedener Ausführungsformen derart, dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Diese Fachleute sollten erkennen, dass sie die vorliegende Offenbarung leicht als Basis zum Gestalten und/oder Modifizieren weiterer Prozesse und Strukturen nutzen können, um den gleichen Zweck zu erfüllen und/oder die gleichen Vorteile wie bei den hier vorgestellten Ausführungsformen zu erzielen. Fachleute sollten ebenfalls erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Veränderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung von Halbleiter-Bauelementen, Folgendes umfassend: Bereitstellen eines Substrats, das eine Finne beinhaltet, die sich davon erhebt, Bilden eines Source-Bereichs und eines Drain-Bereichs in der Finne und Bilden eines ersten Materials mit einer größeren <Beweglichkeit als Silizium in einem Kanalbereich der Finne oder auf dem Source- und dem Drain-Bereich nach dem Bilden des Source- und des Drain-Bereichs in der Finne.
  2. Verfahren nach Anspruch 1, ferner Folgendes umfassend: Abscheiden einer Dielektrikumschicht über dem Substrat und Strukturieren der Dielektrikumschicht, um den Source- und den Drain-Bereich freizulegen und dadurch einen Zugang jeweils zum Source- und zum Drain-Bereich bereitzustellen, wobei das Bilden des ersten Materials mit einer größeren Beweglichkeit als Silizium das Bilden des ersten Materials mit einer größeren Beweglichkeit als Silizium über dem freigelegten Source- und Drain-Bereich beinhaltet.
  3. Verfahren nach Anspruch 2, wobei das erste Material mit einer größeren Beweglichkeit als Silizium eine Schicht mit geringer Schottky-Barrierehöhe (SBH) beinhaltet.
  4. Verfahren nach Anspruch 3, wobei die Schicht mit geringer Schottky-Barrierehöhe (SBH) mindestens eine Schicht beinhaltet, die aus der Gruppe ausgewählt ist, die Folgendes umfasst: eine GaAs-Schicht, eine InxGa1-xAs-Schicht und eine Ni-InAs-Schicht.
  5. Verfahren nach Anspruch 3 oder 4, wobei die Schicht mit geringer Schottky-Barrierehöhe (SBH) einen verringerten Source-/Drain-Kontaktwiderstand bereitstellt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner Folgendes umfassend: Bilden einer ersten Vertiefung im Kanalbereich der Finne vor dem Bilden des Source- und des Drain-Bereichs in der Finne, Bilden eines Dummy-Kanalmaterials in der ersten Vertiefung, Entfernen des Dummy-Kanalmaterials nach dem Bilden des Source- und des Drain-Bereichs, um eine zweite Vertiefung zu bilden.
  7. Verfahren nach Anspruch 6, wobei das Bilden des ersten Materials mit einer größeren Beweglichkeit als Silizium das Bilden des ersten Materials mit einer größeren Beweglichkeit als Silizium in der zweiten Vertiefung des Kanalbereichs der Finne beinhaltet.
  8. Verfahren nach Anspruch 7, wobei das erste Material mit einer größeren Beweglichkeit als Silizium mindestens eines beinhaltet, das aus der Gruppe ausgewählt wird, die Folgendes umfasst: SiGe, gestrecktes GE, GE, GaAs, GaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und GaInAsP.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner Folgendes umfassend: Bilden eines zweiten Materials mit einer größeren Beweglichkeit als Silizium im Kanalbereich und/oder im Source- und Drain-Bereich, Bilden einer Deckschicht über dem zweiten Material mit einer größeren Beweglichkeit als Silizium und Ausführen eines Temperprozesses, wobei die Deckschicht während des Temperprozesses auf dem Kanalbereich und/oder dem Source- und Drain-Bereich angeordnet ist.
  10. Verfahren nach Anspruch 9, ferner das Entfernen der Deckschicht nach dem Ausführen des Temperprozesses umfassend.
  11. Verfahren, Folgendes umfassend: Bereitstellen eines Substrats, das mindestens eine Finne beinhaltet, die sich davon erhebt, wobei die mindestens eine Finne einen Dummy-Kanal und Source-/Drain-Bereiche beinhaltet und wobei über dem Dummy-Kanal ein Dummy-Gate-Stapel gebildet ist, Abscheiden einer ersten Zwischendielektrikumschicht (ILD-Schicht) auf dem Substrat, das die Finne beinhaltet, Planarisieren der ersten ILD-Schicht, um den Dummy-Gate-Stapel freizulegen, Entfernen des Dummy-Gate-Stapels nach dem Planarisieren der ersten ILD-Schicht und Ätzen des Dummy-Kanals, um in der Finne eine Vertiefung zu bilden, und Bilden eines Materials in der Vertiefung der Finne.
  12. Verfahren nach Anspruch 11, wobei das Material mindestens ein Material mit einer größeren Beweglichkeit als Silizium beinhaltet, das aus der Gruppe ausgewählt ist, die Folgendes umfasst: SiGe, gestrecktes GE, GE, GaAs, GaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, GaInAsP und Kombinationen daraus.
  13. Verfahren nach Anspruch 11 oder 12, vor dem Planarisieren der ersten ILD-Schicht ferner das Tempern der ersten ILD-Schicht umfassend.
  14. Verfahren nach einem der Ansprüche 11 bis 13, ferner Folgendes umfassend: Bilden eines Materials mit geringer Schottky-Barrierehöhe (SBH) über den Source-/Drain-Bereichen nach dem Bilden des Materials in der Vertiefung.
  15. Verfahren nach Anspruch 14, ferner Folgendes umfassend: Bilden einer Source-/Drain-Kontaktöffnung in einer zweiten ILD-Schicht, die über den Source-/Drain-Bereichen liegt, vor dem Bilden eines Materials mit geringer Schottky-Barrierehöhe (SBH) über den Source-/Drain-Bereichen.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Material mit geringer Schottky-Barrierehöhe (SBH) mindestens ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus Folgendem besteht: GaAs, InxGa1-xAs und Ni-InAs.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei die Schicht mit geringer Schottky-Barrierehöhe (SBH) einen verringerten Source-/Drain-Kontaktwiderstand bereitstellt.
  18. Halbleiter-Bauelement, Folgendes umfassend: ein Substrat mit einer Finne, einen Gate-Stapel, der über einem ersten Bereich der Finne gebildet ist, und einen Abstandshalter, der anliegend an eine Seitenwand des Gate-Stapels gebildet ist, wobei der Abstandshalter über einem zweiten Bereich der Finne gebildet ist, der angrenzend und ankoppelnd an den ersten Bereich angeordnet ist, wobei der erste Bereich ein erstens Material beinhaltet und der zweite Bereich ein zweites Material beinhaltet, das sich von dem ersten Material unterscheidet, und wobei das erste Material eine größere Beweglichkeit als das zweite Material aufweist.
  19. Halbleiter-Bauelement nach Anspruch 18, wobei die Finne ferner einen Source-Bereich und einen Drain-Bereich beinhaltet und wobei der Source- und der Drain-Bereich ferner eine Schicht mit geringer Schottky-Barrierehöhe (SBH) aufweisen, die über dem Source- und dem Drain-Bereich gebildet ist.
  20. Halbleiter-Bauelement nach Anspruch 19, wobei die Schicht mit geringer Schottky-Barrierehöhe (SBH) mindestens ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus Folgendem besteht: GaAs, InxGa1-xAs und Ni-InAs.
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