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CN103035712B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，包括：衬底、衬底中外延生长的沟道层、沟道层上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙、衬底中沟道层两侧的源漏区，其特征在于：沟道层的载流子迁移率高于衬底的载流子迁移率。依照本发明的半导体器件及其制造方法，在后栅工艺中采用外延的高迁移率材料填充沟槽形成器件沟道区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，器件源漏区仍采用传统衬底材料而便于采用后栅工艺，提高性能同时降低了成本。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种局部外延高迁移率材料膜作为沟道的半导体器件及其制造方法。
背景技术
随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别是载流子迁移率等等，如下表1所示。
表1
由表1可见，在上述这些可能的衬底材料中，Ge具有最高的空穴迁移率以及较高的电子迁移率，使用Ge作为半导体器件的衬底尤其是沟道区将大大增强载流子迁移率，因而能制造更快的大规模集成电路(LSIC)。
此外，由表1可见，Ge还具有与Si材料相近的晶格常数，因此Ge能较容易地集成在半导体工艺中常用的Si衬底上，使得无需对于工艺做出很大改进就能制造性能更佳的半导体器件，提升了性能的同时还降低了成本。
然而在现有技术中，沟道区为Ge或其他非Si材质的MOSFET均是在Si衬底上有源区中沉积大面积的高迁移率材料或者完全采用高迁移率材料做衬底，也即高迁移率材料不仅用于沟道区而且也同时用于源漏区。实际上，仅提高沟道区载流子迁移率足以提高器件响应速度，源漏区也采用非Si材料将不必要地造成工艺成本上升。此外，Ge等高迁移率材料的电阻率比Si高，使得源漏串联寄生电阻增大，一定程度上抑制了器件性能提高，而传统的金属硅化物用作源漏接触的工艺也难以应用于这些非Si的高迁移率材料形成的源漏。
总而言之，当前的Si沟道的半导体器件性能较低可靠性较差，需要进一步提高沟道区载流子迁移率以提高半导体器件电学性能和可靠性，同时还需要节省工序、降低成本。
发明内容
因此，本发明的目的在于进一步提高沟道区载流子迁移率以提高半导体器件电学性能和可靠性，同时还节省工序、降低成本。
本发明提供了一种半导体器件，包括：衬底、衬底中外延生长的沟道层、沟道层上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙、衬底中沟道层两侧的源漏区，其特征在于：沟道层的载流子迁移率高于衬底的载流子迁移率。
其中，沟道层包括缓冲层、主沟道层以及盖层，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括SixGe1-x(0＜x＜1)。
其中，栅极堆叠结构包括栅极衬垫层、栅极绝缘层以及栅极导电层。其中，栅极衬垫层包括氧化硅，厚度为1nm；栅极绝缘层包括氧化硅、氮氧化硅、高k材料，厚度为1～3nm；栅极导电层包括掺杂多晶硅、金属、金属合金、金属氮化物及其组合。
其中，源漏区包括源漏扩展区和源漏重掺杂区。
其中，源漏区上和栅极侧墙上具有应力层，应力层上具有ILD，ILD和栅极堆叠结构上具有硬掩模层。其中，应力层和/或栅极侧墙包括SiN、DLC；应力层厚度为10～20nm。其中，源漏区上具有金属硅化物，阻挡层和源漏接触层构成的源漏接触塞穿过硬掩模层、ILD以及应力层与金属硅化物接触。其中，金属硅化物包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi；阻挡层包括TiN、TaN，厚度为1～7nm；源漏接触层包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti；硬掩模层包括氮化硅，厚度为10～50nm。
本发明还提供了一种半导体器件的制造方法，包括：在衬底上形成伪栅极堆叠结构；在伪栅极堆叠结构两侧的衬底中形成源漏区，并在伪栅极堆叠结构两侧的衬底上形成栅极侧墙；去除伪栅极堆叠结构，直至露出衬底，形成栅极沟槽；刻蚀栅极沟槽中露出的衬底，形成沟道区沟槽；在沟道区沟槽中外延生长沟道层，其中沟道层的载流子迁移率大于衬底的载流子迁移率；在栅极沟槽中沉积形成栅极堆叠结构。
其中，形成伪栅极堆叠结构的步骤包括：在衬底上依次沉积衬垫层和伪栅极层，刻蚀形成伪栅极堆叠结构，衬垫层包括氧化硅、氮氧化硅，伪栅极层包括多晶硅、非晶硅、微晶硅。
其中，形成源漏区和形成栅极侧墙的步骤包括：以伪栅极堆叠结构为掩模，进行第一次源漏离子注入，形成源漏扩展区；在伪栅极堆叠结构两侧形成栅极侧墙；以栅极侧墙为掩模，进行第二次源漏离子注入，形成源漏重掺杂区。
其中，形成栅极侧墙之后、去除伪栅极堆叠结构之前，还包括：在源漏区、栅极侧墙以及伪栅极堆叠结构上沉积形成应力层，应力层包括SiN、DLC，厚度为10～20nm；在应力层上沉积形成ILD，ILD包括氧化硅、氮氧化硅、PSG、低k材料。
其中，去除伪栅极堆叠结构的步骤包括：采用包含TMAH的湿法刻蚀液去除伪栅极堆叠结构。
其中，外延生长沟道层的步骤包括：在沟道区沟槽中采用UHVCVD、MBE、RPCVD、MOCVD的方法依次沉积缓冲层、主沟道层以及盖层，其中，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括SixGe1-x(0＜x＜1)。
其中，形成栅极堆叠结构的步骤包括：依次在栅极沟槽中沉积栅极衬垫层、栅极绝缘层以及栅极导电层，并CMP平坦化，其中，栅极衬垫层包括氧化硅，厚度为1nm，栅极绝缘层包括氧化硅、氮氧化硅、高k材料，厚度为1～3nm，栅极导电层包括掺杂多晶硅、金属、金属合金、金属氮化物及其组合。
其中，形成栅极堆叠结构之后，还包括：形成源漏接触孔；在源漏接触孔中的源漏区上形成金属硅化物；在源漏接触孔中形成与金属硅化物接触的源漏接触塞，源漏接触塞包括阻挡层和源漏接触层。其中，金属硅化物包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi；阻挡层包括TiN、TaN，厚度为1～7nm；源漏接触层包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti；硬掩模层包括氮化硅，厚度为10～50nm。
依照本发明的半导体器件及其制造方法，在后栅工艺中采用外延的高迁移率材料填充沟槽形成器件沟道区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，器件源漏区仍采用传统衬底材料而便于采用后栅工艺，提高性能同时降低了成本。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图12分别显示了依照本发明的半导体器件制作方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了局部外延高迁移率材料作为沟道的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
首先，参照图1，形成基础结构，也即在衬底上形成伪栅极堆叠结构、在伪栅极堆叠结构两侧的衬底中形成源漏区、在伪栅极堆叠结构两侧的衬底上形成栅极侧墙。提供衬底10，衬底10可以是体Si、绝缘层上Si(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge(GeOI)，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，还可以是蓝宝石、SiC、AlN等绝缘衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定，在本发明中优选含硅的衬底，也即体Si、SOI或SiGe。在本发明中，实施例所举的半导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底10的材料。在衬底10上通过CVD等常规工艺沉积形成衬垫层21，其材质包括氮化物(例如Si3N4或S iNx，其中x为1～2)、氧化物(例如SiO或SiO2)或氮氧化物(例如SiON)，并优选SiO2。衬垫层21用于稍后刻蚀的停止层，以保护衬底10，其厚度依照刻蚀工艺需要而设定。随后在衬垫层21上通过CVD等常规工艺沉积形成伪栅极层22，其材质包括多晶硅、非晶硅、微晶硅，用在后栅工艺中以便控制栅极形状。刻蚀衬垫层21与伪栅极层22，余下的堆叠结构构成伪栅极堆叠结构20。以伪栅极堆叠结构20为掩模，进行第一次源漏离子注入，在伪栅极堆叠结构20两侧的衬底10中形成轻掺杂、浅pn结的源漏扩展区11(也即LDD结构)。随后在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极堆叠结构20两侧的衬底10上形成栅极侧墙30。栅极侧墙30的材质包括氮化物、氧化物或氮氧化物，其与衬垫层21和伪栅极层22材质均不同，便于选择性刻蚀。特别地，栅极侧墙30可以包括多层结构(未示出)，例如具有垂直部分以及水平部分的剖面为L形的第一栅极侧墙，以及位于第一栅极侧墙水平部分上的高应力的第二栅极侧墙，第二栅极侧墙的材质可包括S iN或类金刚石无定形碳(DLC)，应力优选大于2GPa。以栅极侧墙30为掩模，进行第二次源漏离子注入，在栅极侧墙30两侧的衬底10中形成重掺杂、深pn结的源漏重掺杂区12。源漏扩展区11与源漏重掺杂区12共同构成MOSFET的源漏区，其掺杂类型和浓度、深度依照MOSFET器件电学特性需要而定。
其次，参照图2，形成应力层。通过磁过滤脉冲阴极真空弧放电(FCVA)、PECVD、或磁控溅射方法在整个器件表面沉积应力层40，覆盖源漏重掺杂区12、栅极侧墙30以及伪栅极层22。应力层40的材质包括SiN或DLC，通过控制沉积工艺参数，使得应力层40的应力大于2GPa并优选为4～10GPa。对于NMOS而言，控制工艺参数使得应力层40产生张应力；而对于PMOS而言，控制工艺参数使得应力层40为压应力。此外，应力层40在后续工艺中也用作源漏区接触孔的刻蚀停止层，因此也可将应力层40称为接触刻蚀停止层(CESL)。应力层或CESL40可向沟道区施加应力，进一步提高载流子迁移率。
再次，参照图3，形成层间介质层。通过LPCVD、PECVD、HDCVD、旋涂等常规方法在整个器件表面沉积形成层间介质层(ILD)或金属前介质层(PMD)50，其材质包括氧化硅、氮氧化硅、硼硅酸玻璃(PSG)、低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。CMP平坦化ILD50直至暴露出应力层40。
然后，参照图4，通过选择性刻蚀来去除暴露出的应力层40直至暴露出伪栅极层22。当应力层40采用SiN而伪栅极层22采用硅材料时，可以使用热磷酸湿法去除应力层40。当应力层40采用DLC时，通过O2和/或Ar等离子体刻蚀干法去除顶层的应力层40，依照各层厚度和材质来选择刻蚀参数找到停止点，停止点可微低于伪栅极层22上表面，也即可以稍微过刻蚀伪栅极层22，例如过刻蚀约总厚度的5％。
接着，参照图5，去除伪栅极层22，直至暴露出衬垫层21。当伪栅极层22采用多晶硅、非晶硅、微晶硅等硅材质而衬垫层21采用氧化物时，可以使用低污染、高选择性的四甲基氢氧化铵(TMAH)在一定浓度和温度下湿法刻蚀液来去除伪栅极层22。此外，也可采用与去除顶部应力层40相同的干法刻蚀工艺来去除伪栅极层22，等离子体除了O2和/或Ar还可加入含卤素气体，例如碳氟基气体(CFxHy)、SF6、NF3等含氟气体，以及例如HBr、HCl、Cl2、Br2等等。同理可以通过材料、厚度来选择刻蚀工艺参数从而找到蚀刻停止点，也同样可以稍微过刻蚀。
随后，参照图6，去除衬垫层21，直至暴露出衬底10，留下栅极沟槽23。衬垫层21采用氧化硅材料时，可选用HF基湿法刻蚀液，例如稀释HF酸(DHF)或缓释刻蚀液(BOE，HF与NH4F的混合物)。与前同理，也可采用干法刻蚀。
然后，参照图7，继续刻蚀暴露出的衬底10，形成沟道区沟槽13。例如采用TMAH湿法刻蚀或等离子体干法刻蚀，刻蚀衬底达到一定深度，形成的沟道区沟槽13与栅极沟槽23连通。沟道区沟槽13的深度依照器件电性性能需要而定，例如当器件沟道区厚度需要50nm时，沟道区沟槽13的深度大于等于50nm。
接着，参照图8，在沟道区沟槽13中选择性外延沉积沟道层60。沟道层60的材质不同于衬底10或源漏区的材质，载流子迁移率高于衬底10。在本发明的实施例中沟道层60的材料包括Ge，优选为纯Ge膜，此外依照表1还可以选择GaAs、InAs、InSb以及S iGe等等。外延沉积可采用减压化学气相沉积(RPCVD)、超高真空化学气相沉积(UHVCVD)、分子束外延(MBE)、金属有机化合物化学气相沉积(MOCVD)等等。沉积优选为低温沉积，温度范围为250℃至600℃。可以在原料气中掺杂HCl等气体以提高外延的选择性，也即使得沟道层60仅在沟道区沟槽13内沉积而不在ILD50上沉积。优选地，沟道层60包括多层结构，也即包括位于底层的缓冲层61、位于中部的主沟道层62以及位于顶部的盖层63。主沟道层62载流子迁移率高于衬底10，依照表1，其材质可包括纯Ge、GaAs、InAs、InSb、SiGe。缓冲层61作为衬底10与主沟道层62之间的过度层，其晶格常数应介于两者之间以便减小界面缺陷，例如当主沟道层62为Ge、衬底10为Si时，缓冲层61为SixGe1-x，其中0＜x＜1。盖层63优选为与衬底10材质相同，例如均为Si。各层厚度依照器件电学性能需要而定。盖层63的上表面与衬底10的上表面齐平，也即与栅极沟槽23的底部齐平。
此后，参照图9，在栅极沟槽23中形成栅极堆叠结构70。先采用PECVD、HDPCVD等常规方法在栅极沟槽23中沉积栅极绝缘层71，覆盖盖层63的上表面、栅极侧墙30的侧壁以及ILD50。栅极绝缘层71的材质可包括氧化硅、氮氧化硅、高k材料，高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。栅极绝缘层71材质优选为HfO2、La2O3，厚度优选为1～3nm。此外，栅极绝缘层71与沟道层60(盖层63)之间还优选先形成有厚度约为1nm的栅极衬垫层73，其材质可与ILD50相同，均为氧化硅等氧化物，用于减小高k材料的界面缺陷，避免影响沟道区特性。随后在栅极绝缘层71上通过PECVD、MBE、MOCVD、磁控溅射等方法沉积栅极导电层72以完全填充栅极沟槽23，栅极导电层72用于调节栅极功函数从而控制阈值电压，其材质包括掺杂多晶硅、掺杂多晶锗、金属、金属合金、金属氮化物及其组合，其中金属可选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La。采用CMP平坦化栅极导电层72以及栅极绝缘层71，直至露出ILD50，余下的栅极导电层72以及栅极绝缘层71、栅极衬垫层73构成栅极堆叠结构70。
接着，参照图10，形成源漏接触孔。在整个器件表面沉积材质为氮化硅的厚度约为10～50nm的硬掩模层80，覆盖ILD50、应力层40、栅极绝缘层71、栅极导电层72。随后在硬掩模层80上涂敷光刻胶(未示出)并曝光显影，以光刻胶和硬掩模层80为掩模，采用反应离子刻蚀(RIE)的干法刻蚀技术在对应于源漏重掺杂区12的区域上，依次刻蚀硬掩模层80、ILD50、应力层40，直至暴露出衬底10中的源漏重掺杂区12，形成源漏接触孔51。随后去除光刻胶。
随后，参照图11，在源漏接触孔51中露出的源漏重掺杂区12上形成金属硅化物90。例如先在源漏接触孔51中沉积包括Pt、Co、Ni及其组合的金属薄层，然后高温退火，使得金属薄层与源漏重掺杂区12中的硅反应生成金属硅化物90，从而大幅降低接触电阻。金属硅化物90可包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi。随后剥除未反应的金属薄层。
最后，参照图12，在源漏接触孔51中依次沉积填充阻挡层91和源漏接触层92，CMP平坦化阻挡层91和源漏接触层92直至暴露出硬掩模层80，余下的阻挡层91和源漏接触层92构成源漏接触塞。阻挡层91包括TiN、TaN，厚度约为1～7nm。源漏接触层92包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti。此后，还可以回刻蚀源漏接触层92使其上表面低于硬掩模层80，并选择性刻蚀阻挡层91使其最终与源漏接触层92齐平。
最终得到的MOSFET如图12所示，包括衬底10、衬底10中的沟道层60、沟道层60上的栅极堆叠结构70、衬底10中沟道层60两侧的源漏区(11/12)，其中，沟道层60的载流子迁移率高于衬底10的载流子迁移率。沟道层60包括缓冲层61、主沟道层62以及盖层63。栅极堆叠结构70包括栅极衬垫层73、栅极绝缘层71、栅极导电层72。栅极堆叠结构70两侧的衬底10上还具有栅极侧墙30。源漏区上和栅极侧墙30上具有应力层40。应力层40上具有ILD50。ILD50和栅极堆叠结构70上具有硬掩模层80。源漏区上具有金属硅化物90。源漏接触塞穿过硬掩模层80、ILD50以及应力层40与金属硅化物90接触，源漏接触塞包括阻挡层91和源漏接触层92。以上各个部件的材质、厚度均如制造方法所示，不再赘述。
依照本发明的半导体器件及其制造方法，在后栅工艺中采用外延的高迁移率材料填充沟槽形成器件沟道区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，器件源漏区仍采用传统衬底材料而便于采用后栅工艺，提高性能同时降低了成本。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种半导体器件,包括：衬底、衬底中外延生长的沟道层、沟道层上的栅极结构、栅极结构两侧的栅极侧墙、衬底中沟道层两侧的源漏区，其中沟道层的载流子迁移率高于衬底的载流子迁移率，其特征在于：沟道层上的栅极结构是堆叠结构，源漏区上和栅极侧墙上具有应力层，应力层的应力大于2GPa。
2.如权利要求1的半导体器件，其中，沟道层包括缓冲层、主沟道层以及盖层，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。
3.如权利要求2的半导体器件，其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括SixGe1-x(0<x<1)。
4.如权利要求1的半导体器件，其中，栅极堆叠结构包括栅极衬垫层、栅极绝缘层以及栅极导电层。
5.如权利要求4的半导体器件，其中，栅极衬垫层包括氧化硅，厚度为1nm；栅极绝缘层包括氧化硅、氮氧化硅、高k材料，厚度为1～3nm；栅极导电层包括掺杂多晶硅、金属、金属合金、金属氮化物及其组合。
6.如权利要求1的半导体器件，其中，源漏区包括源漏扩展区和源漏重掺杂区。
7.如权利要求1的半导体器件，其中，应力层上具有ILD，ILD和栅极堆叠结构上具有硬掩模层。
8.如权利要求7的半导体器件，其中，应力层和/或栅极侧墙包括SiN、DLC；应力层厚度为10～20nm。
9.如权利要求7的半导体器件，其中，源漏区上具有金属硅化物，阻挡层和源漏接触层构成的源漏接触塞穿过硬掩模层、ILD以及应力层与金属硅化物接触。
10.如权利要求9的半导体器件，其中，金属硅化物包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi；阻挡层包括TiN、TaN，厚度为1～7nm；源漏接触层包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti；硬掩模层包括氮化硅，厚度为10～50nm。
11.一种半导体器件的制造方法，包括：
在衬底上形成伪栅极堆叠结构；
在伪栅极堆叠结构两侧的衬底中形成源漏区，并在伪栅极堆叠结构两侧的衬底上形成栅极侧墙；
去除伪栅极堆叠结构，直至露出衬底，形成栅极沟槽；
刻蚀栅极沟槽中露出的衬底，形成沟道区沟槽；
在沟道区沟槽中外延生长沟道层，其中沟道层的载流子迁移率大于衬底的载流子迁移率；
其特征在于，在形成栅极侧墙之后、并且在去除伪栅极堆叠结构之前，在源漏区上和栅极侧墙上形成应力层，应力层的应力大于2GPa；以及
在外延生长沟道层之后，在栅极沟槽中沉积形成栅极堆叠结构。
12.如权利要求11的半导体器件的制造方法，其中，形成伪栅极堆叠结构的步骤包括：在衬底上依次沉积衬垫层和伪栅极层，刻蚀形成伪栅极堆叠结构，衬垫层包括氧化硅、氮氧化硅，伪栅极层包括多晶硅、非晶硅、微晶硅。
13.如权利要求11的半导体器件的制造方法，其中，形成源漏区和形成栅极侧墙的步骤包括：以伪栅极堆叠结构为掩模，进行第一次源漏离子注入，形成源漏扩展区；在伪栅极堆叠结构两侧形成栅极侧墙；以栅极侧墙为掩模，进行第二次源漏离子注入，形成源漏重掺杂区。
14.如权利要求11的半导体器件的制造方法，其中，形成栅极侧墙之后、去除伪栅极堆叠结构之前，还包括：在源漏区、栅极侧墙以及伪栅极堆叠结构上沉积形成应力层，应力层包括SiN、DLC，厚度为10～20nm；在应力层上沉积形成ILD，ILD包括氧化硅、氮氧化硅、PSG、低k材料。
15.如权利要求11的半导体器件的制造方法，其中，去除伪栅极堆叠结构的步骤包括：采用包含TMAH的湿法刻蚀液去除伪栅极堆叠结构。
16.如权利要求11的半导体器件的制造方法，其中，外延生长沟道层的步骤包括：在沟道区沟槽中采用UHVCVD、MBE、RPCVD、MOCVD的方法依次沉积缓冲层、主沟道层以及盖层，其中，主沟道层的载流子迁移率高于衬底的载流子迁移率，缓冲层的晶格常数介于主沟道层和衬底之间，盖层与衬底材质相同。
17.如权利要求16的半导体器件的制造方法，其中，衬底和盖层包括Si，主沟道层包括Ge，缓冲层包括SixGe1-x(0<x<1)。
18.如权利要求11的半导体器件的制造方法，其中，形成栅极堆叠结构的步骤包括：依次在栅极沟槽中沉积栅极衬垫层、栅极绝缘层以及栅极导电层，并CMP平坦化，其中，栅极衬垫层包括氧化硅，厚度为1nm，栅极绝缘层包括氧化硅、氮氧化硅、高k材料，厚度为1～3nm，栅极导电层包括掺杂多晶硅、金属、金属合金、金属氮化物及其组合。
19.如权利要求11的半导体器件的制造方法，其中，形成栅极堆叠结构之后，还包括：形成源漏接触孔；在源漏接触孔中的源漏区上形成金属硅化物；在源漏接触孔中形成与金属硅化物接触的源漏接触塞，源漏接触塞包括阻挡层和源漏接触层。
20.如权利要求19的半导体器件的制造方法，其中，金属硅化物包括PtSi、CoSi、NiSi、PtCoSi、PtNiSi、CoNiSi、PtCoNiSi；阻挡层包括TiN、TaN，厚度为1～7nm；源漏接触层包括金属、金属合金、金属氮化物及其组合，其中金属选自Al、W、Ta、Ti；硬掩模层包括氮化硅，厚度为10～50nm。
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