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DE102014103050B4 - Halbleiter-Bauelement und Verfahren zu dessen Herstellung - Google Patents

Halbleiter-Bauelement und Verfahren zu dessen Herstellung Download PDF

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DE102014103050B4
DE102014103050B4 DE102014103050.8A DE102014103050A DE102014103050B4 DE 102014103050 B4 DE102014103050 B4 DE 102014103050B4 DE 102014103050 A DE102014103050 A DE 102014103050A DE 102014103050 B4 DE102014103050 B4 DE 102014103050B4
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semiconductor
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electrical interconnection
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recesses
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Anton Steltenpohl
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Abstract

Halbleiter-Bauelement (100, 300) mit:einem Halbleiter-Substrat (120), das eine erste Hauptfläche (123) aufweist, die eine Aussparung (121) aufweist;einer elektrischen Zwischenverbindungsstruktur (130), die an einem Boden der Aussparung (121) vorgesehen ist;einem Halbleiterchip (110), der in der Aussparung (121) angeordnet ist, wobei der Halbleiterchip (110) eine erste Hauptfläche (111) mit mehreren Chip-Elektroden aufweist, die der elektrischen Zwischenverbindungsstruktur (130) zugewandt ist; undmehreren elektrisch leitenden Elementen (131), die in der elektrischen Zwischenverbindungsstruktur (130) vorgesehen und elektrisch mit den mehreren Chip-Elektroden verbunden sind;wobei die elektrische Zwischenverbindungsstruktur (130) eine harte Passivierungsschicht (150), welche den Boden der Aussparung (121) ausbildet, eine erste strukturierte Metallschicht (131) und eine zweite strukturierte Metallschicht (132), die mehrere äußere Anschlüsse (160) des Halbleiter-Bauelements (100, 300) aufweist, umfasst;wobei die elektrische Zwischenverbindungsstruktur (130) vollständig unterhalb einer Ebene, die die erste Hauptfläche (111) des Halbleiterchips (110) umfasst, angeordnet ist.

Description

  • Die Erfindung betrifft Halbleiter-Bauelemente und insbesondere eine Packaging-Technik eines Halbleiterchips.
  • Hersteller von Halbleiter-Bauelementen sind ständig darum bemüht, die Anpassungsfähigkeit und das Leistungsvermögen ihrer Produkte bei einer Verringerung ihrer Herstellungskosten zu erhöhen. Ein wichtiger Aspekt bei der Herstellung von Halbleiter-Bauelementen ist das Packaging der Halbleiterchips. Wie Fachleuten auf diesem Gebiet bekannt ist, werden integrierte Schaltkreise auf Wafern erzeugt, welche dann vereinzelt werden, um Halbleiterchips herzustellen. Ein oder mehrere Halbleiterchips werden in einem Package angeordnet, um sie gegen Umwelt- und physikalische Beeinflussungen zu schützen. Das Packaging schließt auch das elektrische Ankoppeln von Halbleiterchip-Elektroden an Außenanschlüsse des Halbleiter-Bauelements ein. Es sind Packaging-Verfahren anzustreben, die bei geringen Kosten Bauelemente mit einem hohen Leistungsvermögen liefern.
  • Die US 2012 / 0 104 623 A1 , die US 2012 / 0 146 177 A1 und die US 3 433 686 A zeigen Halbleiter-Bauelemente mit einem Halbleiter-Substrat und einem Halbleiterchip, wobei der Halbleiterchip in einer Aussparung in dem Halbleiter-Substrat angeordnet und elektrisch mit einer Zwischenverbindungsstruktur am Boden der Aussparung verbunden ist. Die Zwischenverbindungsstruktur weist eine harte Passivierungsschicht auf, die den Boden der Aussparung bildet. Weitere, vergleichbare Halbleiter-Bauelemente sind in der US 2013 / 0 056 862 A1 , der US 2008 / 0 003 716 A1 , der US 2004 / 0 125 579 A1 und der US 2010 / 0 176 507 A1 offenbart.
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht mit Bezug aufeinander. Gleiche Bezugsziffern kennzeichnen entsprechende ähnliche Teile.
    • 1 stellt schematisch eine Querschnittsansicht eines Beispiels für ein Halbleiter-Bauelement dar;
    • 2 stellt schematisch eine Querschnittsansicht eines Beispiels für ein Halbleiter-Bauelement dar;
    • 3 stellt schematisch eine Querschnittsansicht eines Beispiels für ein Halbleiter-Bauelement dar;
    • 4 stellt schematisch eine Querschnittsansicht eines Beispiels für ein Halbleiter-Bauelement dar;
    • Die 5A-5E stellen schematisch Querschnittsansichten eines Beispiels für den Ablauf eines Verfahrens zur Herstellung eines Halbleiter-Bauelements dar;
    • Die 6A und 6B stellen schematisch Querschnittsansichten eines Beispiels für den Ablauf eines Verfahrens zur Herstellung einer Halbleiter-Bauelements dar;
    • Die 7A-7C stellen schematisch Querschnittsansichten eines Beispiels für den Ablauf eines Verfahrens zur Herstellung eines Halbleiter-Bauelements dar;
    • 8 stellt schematisch eine Draufsicht von einem Halbleiter-Wafer dar, der mit einem Aussparungsmuster versehen ist;
    • 9 stellt schematisch eine Draufsicht von einem Beispiel für ein Halbleiter-Bauelement dar; und
    • 10 stellt schematisch eine Draufsicht von einem Beispiel für ein Halbleiter-Bauelement dar, das passive Elemente aufweist.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil von ihr bilden und in denen zur Veranschaulichung spezielle Ausführungsformen dargestellt sind, mit denen die Erfindung praktisch umgesetzt werden kann. Diesbezüglich werden Richtungsangaben, wie z.B. „oben“, „unten“, „links“, „rechts“, „oberer“, „unterer“ usw., mit Bezugnahme auf die Ausrichtung der Figur (en) verwendet, die beschrieben werden. Da Komponenten der Ausführungsformen in einer Anzahl unterschiedlicher Ausrichtungen positioniert werden können, werden die Richtungsangaben zu Darstellungszwecken und in keiner Weise einschränkend verwendet.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, es sei denn, es ist speziell anders vermerkt oder aus technischen Gründen eingeschränkt.
  • Entsprechend dem Sprachgebrauch in dieser Beschreibung bedeuten die Begriffe „verbunden“, „angefügt“, „angeschlossen“, „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht, dass die Elemente oder Schichten unmittelbar miteinander im Kontakt sein müssen; zwischen den „verbundenen“, „angefügten“, „angeschlossenen“, „gekoppelten“ und/oder „elektrisch gekoppelten“ Elementen können jeweils zwischenliegende Elemente oder Schichten vorgesehen sein. Die oben erwähnten Begriffe können jedoch optional auch die spezielle Bedeutung haben, dass die Elemente oder Schichten unmittelbar miteinander im Kontakt sind, d.h. keine zwischenliegenden Elemente oder Schichten jeweils zwischen den „verbundenen“, „angefügten“, „angeschlossenen“, „gekoppelten“ und/oder „elektrisch gekoppelten“ Elementen vorgesehen sind.
  • Die nachfolgend beschriebenen Halbleiter-Bauelemente weisen einen oder mehrere Halbleiterchips auf. Die Halbleiterchips können mithilfe verschiedener Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Bauelemente aufweisen.
  • Die Halbleiterchips können integrierte Schaltungen, wie z.B. integrierte Logikschaltungen, Steuerschaltungen, Mikroprozessoren, Speichereinrichtungen, Leistungsbauteile usw., aufweisen. Insbesondere können die hier beschriebenen Halbleiterchips RF(Radiofrequenz)-Schaltungen aufweisen. Zum Beispiel können sie Antennenschalter, Antennentuner usw. realisieren.
  • Die Halbleiterchips können Elektroden (oder Kontaktelemente oder Kontaktpads) aufweisen, die das Herstellen eines elektrischen Kontakts mit den integrierten Schaltungen erlauben, die in den Halbleiterchips enthalten sind. Die Elektroden können eine oder mehrere Metallschichten aufweisen, die auf das Halbleitermaterial aufgetragen sind. Die Metallschichten können in einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer einen Bereich abdeckenden Schicht vorliegen. Als das Material kann ein(e) beliebige(s) gewünschte(s) Metall oder Metalllegierung, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium, verwendet werden. Die Metallschichten brauchen nicht homogen oder aus genau einem Material hergestellt zu sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich.
  • Die hier beschriebenen Halbleiter-Bauelemente können äußere Kontaktelemente (z.B. Anschlusspads) aufweisen, die von einer beliebigen Form und Größe sein können. Die äußeren Kontaktelemente können von der Außenseite des Bauelements her zugänglich sein und können somit die Herstellung eines Kontakts mit dem (den) Halbleiterchip(s) von der Außenseite des Bauelements her erlauben. Aus diesem Grunde können die äußeren Kontaktelemente äußere Kontaktflächen aufweisen, die von der Außenseite des Bauelements her zugänglich sind. Außerdem können die äußeren Kontaktelemente wärmeleitfähig sein und können als Wärmeableiter zum Abführen der Wärme dienen, die durch die Halbleiterchips erzeugt wird. Die äußeren Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitfähigen Material aufgebaut sein, zum Beispiel aus einem Metall, wie z.B. Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material.
  • 1 stellt ein Beispiel für ein Halbleiter-Bauelement 100 dar. Das Halbleiter-Bauelement 100 weist einen Halbleiterchip 110, ein Halbleiter-Substrat 120, das eine Aussparung 121 aufweist, und eine elektrische Zwischenverbindungsstruktur 130 auf, die an einem Boden 122 der Aussparung 121 angeordnet ist. Die Aussparung 121 ist in einer ersten Hauptfläche 123 des Halbleiter-Substrats 120 ausgebildet. Der Halbleiterchip 110 ist in der Aussparung 121 untergebracht. Zum Beispiel ist der Halbleiterchip 110 allseitig von Seitenwandflächen 121a der Aussparung 121 umgeben.
  • Der Halbleiterchip 110 weist eine erste Hauptfläche 111 und eine zweite Hauptfläche 112 auf, die der ersten Hauptfläche gegenüberliegt. Die erste Hauptfläche 111 des Halbleiterchips 110 kann mit (nicht dargestellten) Chip-Elektroden ausgestattet sein. Die Chip-Elektroden können elektrisch an eine integrierte Schaltung angeschlossen sein, die in dem Halbleiterchip 110 enthalten ist.
  • Das Halbleiter-Bauelement 100 kann ferner elektrische Kontaktelemente 140 aufweisen. Die elektrischen Kontaktelemente 140 können ausgelegt sein, den Halbleiterchip 110 an die elektrische Zwischenverbindungsstruktur 130 anzukoppeln. Insbesondere können Aussparungskontaktpads 131, die z.B. aus einer ersten strukturierten Metallschicht der elektrischen Zwischenverbindungsstruktur 130 ausgebildet sind, über die elektrischen Kontaktelemente 140 an die (nicht dargestellten) Chip-Elektroden des Halbleiterchips 110 angekoppelt sein. Wie in 1 dargestellt ist, kann der Halbleiterchip 110 an der elektrischen Zwischenverbindungsstruktur 130 flip-chip-gebondet sein.
  • Die elektrischen Kontaktelemente 140 können ferner verwendet werden, um den Halbleiterchip 110 mechanisch am Boden 122 der Aussparung 121 zu befestigen. Die elektrischen Kontaktelemente 140 können z.B. durch Lötverbindungen, Diffusions-Lötverbindungen, Metallsäulen, elektrisch leitfähige Klebeverbindungen, Sintermetallverbindungen, Verbindungen, die aus einer Nanopaste hergestellt wurden, usw. ausgeführt sein.
  • Die Tiefe der Aussparung 121, gemessen zwischen der ersten Hauptfläche 123 des Halbleiter-Substrats 120 und dem Boden 122 der Aussparung 121, wird mit T1 bezeichnet. T1 kann z.B. gleich oder größer als 50 pm, 100 µm, 200 µm, 600 µm sein. Ferner kann T1 gleich oder kleiner als z.B. 1 mm, 600 pm, 400 µm, 200 µm, 100 µm sein.
  • Die Aussparung 121 kann eine Breite T2 aufweisen, die zwischen gegenüberliegenden Seitenwandflächen 121a der Aussparung 121 gemessen wird. T2 kann z.B. gleich oder größer als 0,3 mm, 0,5 mm, 0,8 mm, 1,0 mm, 1,5 mm sein. Ferner kann T2 z.B. gleich oder kleiner als 2 mm, 1,5 mm, 1,0 mm, 0,8 mm, 0,5 mm sein.
  • Der Halbleiterchip 110 kann laterale Abmessungen aufweisen, die kleiner als die entsprechenden lateralen Abmessungen der Aussparung 121 sind, wie sie z.B. oben angegeben sind. Der Halbleiterchip 110 kann eine vertikale Abmessung aufweisen, die z.B. kleiner als die Tiefe T1 der Aussparung 121 ist, wie sie z.B. oben angegeben ist. So kann der Halbleiterchip 110 zum Beispiel eine zwischen der ersten Hauptfläche 111 und der zweiten Hauptfläche 112 gemessene Höhe aufweisen, die gleich oder kleiner als 1000 pm, 800 µm, 500 µm, 200 µm, 100 µm, 50 µm ist. Ferner kann der Halbleiterchip laterale Abmessungen aufweisen, die gleich oder kleiner als 2 mm, 1 mm, 0,8 mm, 0,5 mm sind.
  • Das Halbleiter-Bauelement 100 kann eine Breite W aufweisen, die gleich oder größer als z.B. 0,5 mm, 1 mm, 3 mm, 5 mm, 10 mm ist. Ferner kann W z.B. gleich oder kleiner als 10 mm, 5 mm, 3 mm, 1 mm, 0,8 mm sein.
  • Wie in 1 dargestellt ist, kann die Ebene der zweiten Hauptfläche 112 des Halbleiterchips 110 unter der Ebene der ersten Hauptfläche 123 des Halbleiter-Substrats 120 liegen. Ferner können die Seitenwände des Halbleiterchips 110 einen Abstand von den Seitenwandflächen 121a des Halbleiter-Substrats 120 aufweisen, so z.B. einen Abstand, der gleich oder größer als 5 µm, 10 µm, 20 µm, 50 µm, 100 µm ist.
  • Das Halbleiter-Substrat 120 kann eine zweite Hauptfläche 124 aufweisen, die der ersten Hauptfläche 123 gegenüberliegt. An der zweiten Hauptfläche 124 des Halbleiter-Substrats 120 kann eine Schicht aus isolierendem Material 150 der elektrischen Zwischenverbindungsstruktur 130 angebracht sein. Eine obere Fläche 151 der Schicht 150 aus isolierendem Material kann den Boden 122 der Aussparung 121 bilden. Somit kann sich die Aussparung 121 derart komplett über das gesamte Halbleiter-Substrat 120 hinweg erstrecken, dass die Aussparung 121 die obere Fläche 151 der Schicht 150 aus isolierendem Material freilegt.
  • Das Halbleiter-Substrat 120 kann z.B. ein Vollkörper-Halbleitermaterial, z.B. Silizium, insbesondere z.B. polykristallines Silizium oder kristallines Silizium, aufweisen oder daraus hergestellt sein. Das Halbleitermaterial des Halbleiter-Substrats 120 und das Halbleitermaterial des Halbleiterchips 110 können z.B. das gleiche Material, so z.B. Silizium, sein.
  • Die Isolationsschicht 150 kann z.B. ein anorganisches Material aufweisen oder aus ihm hergestellt sein, oder sie kann z.B. ein organisches Material aufweisen oder aus ihm hergestellt sein. Das anorganische Material kann z.B. aus der Gruppe ausgewählt sein, die aus Siliziumoxid, Siliziumnitrid oder gemischtem Silizium-Oxid-Nitrid besteht. Diese Schichten werden oft als harte Passivierungsschichten bezeichnet. Wie Fachleuten bekannt ist, können anorganische Schichten auf das Halbleiter-Substrat 120 während der Frontend-Wafer-Bearbeitung, z.B. durch Sputtern, CVD (Chemische Gasphasenabscheidung), PVD (Physikalische Gasphasenabscheidung) oder andere Abscheideverfahren, aufgebracht werden.
  • Eine Schicht 150 aus isolierendem Material, die aus einem organischen Material besteht, kann z.B. durch eine Polymerschicht bereitgestellt werden. Eine Polymerschicht kann während der Backend-Wafer-Bearbeitung (d.h. Packaging) aufgebracht werden, so z.B. durch Spin-Coating, Lamination, Drucken, Plasmaabscheidung usw.
  • Wie in 1 beispielhaft veranschaulicht ist, kann die obere Fläche 151 der Schicht 150 aus isolierendem Material, die den Boden 122 der Aussparung 121 bildet, im Wesentlichen auf der gleichen Ebene wie die zweite Hauptfläche 124 des Halbleiter-Substrats 120 liegen. Beispielsweise kann sich die zweite Hauptfläche 124 des Halbleiter-Substrats 120 auf einer Ebene erstrecken, die unter der Ebene der ersten Hauptfläche 111 des Halbleiterchips 110 liegt, wie in 1 beispielhaft veranschaulicht ist.
  • Das Halbleiter-Polymermaterial des Halbleiter-Substrats 120 kann z.B. eine elektrische Leitfähigkeit aufweisen, die gleich oder größer als 20, 50, 100, 500, 1000, 2000 kS2cm ist. Je höher die elektrische Leitfähigkeit ist, umso mehr Strahlung wird durch das Halbleitermaterial absorbiert. Mit anderen Worten, je höher die elektrische Leitfähigkeit ist, umso weniger durchlässig ist das Halbleitermaterial des Halbleiter-Substrats 120 für Strahlung, für die der Halbleiterchip 110 fotoempfindlich sein kann. Das ist insbesondere der Fall, wenn das Halbleitermaterial des Halbleiter-Substrats 120 und das Halbleitermaterial des Halbleiterchips 110 die gleichen sind, so z.B. Silizium.
  • 2 stellt ein Halbleiter-Bauelement 200 dar. Das Halbleiter-Bauelement 200 kann z.B. ähnlich zu dem Halbleiter-Bauelement 100 sein, außer dass sich Aussparung 121 in dem Halbleiter-Substrat 120 nicht komplett über das Halbleiter-Substrat 120 hinweg erstreckt. Das heißt, in dem Halbleiter-Bauelement 200 kann der Boden 122 der Aussparung 121 durch Halbleitermaterial des Halbleiter-Substrats 120 gebildet werden. In diesem Fall sind die Kontaktpads 131 der elektrischen Zwischenverbindungsstruktur 130 an dem Halbleitermaterial des Halbleiter-Substrats 120 ausgebildet. Alle anderen Merkmale des Halbleiter-Bauelements 200 können z.B. die gleichen wie die entsprechenden Merkmale des Halbleiter-Bauelements 100 sein, insbesondere seine Elemente, die Abmessungen der Elemente usw.
  • 3 stellt ein Halbleiter-Bauelement 300 dar. Das Halbleiter-Bauelement 300 kann z.B. ähnlich zu dem Halbleiter-Bauelement 100 sein. Im Halbleiter-Bauelement 300 werden jedoch beispielsweise mehr (optionale) Details offenbart.
  • Insbesondere sind mit Blick auf die elektrische Zwischenverbindungsstruktur 130 die Aussparungskontaktpads 131 z.B. an eine zweite strukturierte Metallschicht 132 angeschlossen. Die elektrischen Verbindungen zwischen den Aussparungskontaktpads 131 und der zweiten strukturierten Metallschicht 132 können z.B. durch Durchkontaktierungen 133 hergestellt sein, die durch die Schicht 150 aus isolierendem Material hindurchführen. Die Durchkontaktierungen 133 können z.B. Kupfer oder Wolfram enthalten oder daraus hergestellt sein. Die elektrische Zwischenverbindungsstruktur 130 und/oder die Isolationsschicht 150 können eine Dicke T3 in einem Bereich von z.B. 1 µm und 30 µm aufweisen, insbesondere wenn sie aus einem anorganischen Material bestehen. Insbesondere kann T3 z.B. gleich oder kleiner als 20 µm, 10 µm, 8 µm, 5 µm, 3 µm sein.
  • Ferner kann das Halbleiter-Bauelement 300 z.B. äußere Anschlüsse 160 aufweisen. Die äußeren Anschlüsse 160 können z.B. an der Peripherie des Halbleiter-Bauelements 300 frei liegen. Sie können z.B. an einer unteren Hauptfläche der elektrischen Zwischenverbindungsstruktur 130 vorgesehen sein, die von der ersten Hauptfläche 123 des Halbleiter-Substrats120 abgewandt ist. Die äußeren Anschlüsse 160 können durch Anschlusspads 161 oder durch andere äußere Anschlusselemente, wie z.B. Zuleitungen, Stifte usw., ausgeführt sein.
  • Die Anschlusspads 161 können aus irgendeinem der oben erwähnten Materialien hergestellt sein. Die Anschlusspads 161 können durch einen Abstand P voneinander getrennt sein. Der Abstand P wird zwischen den Mitten benachbarter Anschlusselemente, z.B. der Anschlusspads 161, gemessen. P kann gleich oder größer als z.B. 200 µm, 300 µm, 400 µm, 500 µm sein. Ferner kann der Abstand P gleich oder kleiner als z.B. 500 pm, 400 µm, 300 µm, 200 µm sein. Beispielsweise können die Anschlusspads 161 Seitenabmessungen aufweisen, die z.B. gleich oder größer als 100 × 100 µm, 150 × 150 µm, 200 × 200 µm usw. sind.
  • Ferner zeigt die 3, dass der Raum zwischen dem Halbleiterchip 110 und der Aussparung 121 ausgefüllt sein kann, so z.B. durch ein Polymermaterial 310. Das Polymermaterial 310 kann z.B. ein Formmaterial, ein Kunstharz, ein Fotoresist, so z.B. SU8, usw. sein. Das Polymermaterial 310 kann die zweite Hauptfläche 112 des Halbleiterchips 110 vollständig abdecken. Beispielsweise kann eine obere Fläche 311 des Polymermaterials 310 z.B. auf einer Ebene mit der ersten Hauptfläche 123 des Halbleiter-Substrats 120 liegen.
  • Das Polymermaterial 310 kann für Licht undurchsichtig sein. Das Polymermaterial 310 kann für Licht in einem Wellenlängenbereich undurchsichtig sein, in welchem der Halbleiterchip 110 fotoempfindlich ist. Auf diese Weise ist der Halbleiterchip 110 gegen Strahlung geschützt, die seine elektrischen Eigenschaften durch das Polymermaterial 310 verändert.
  • Alle anderen Merkmale des Halbleiter-Bauelements 300 können z.B. gleich den entsprechenden Merkmalen des Halbleiter-Bauelements 100 sein, insbesondere dessen Elemente, die Abmessungen der Elemente usw.
  • 4 stellt ein Halbleiter-Bauelement 400 dar. Das Halbleiter-Bauelement 400 kann z.B. ähnlich zu dem Halbleiter-Bauelement 200 sein; jedoch werden in Bezug auf Halbleiter-Bauelement 400 beispielsweise mehr (optionale) Details offenbart.
  • Insbesondere sind hinsichtlich der elektrischen Zwischenverbindungsstruktur 130 die Aussparungskontaktpads 131 z.B. mit einer zweiten strukturieren Metallschicht 132 verbunden, wie oben im Zusammenhang mit 3 erläutert wurde. Der Kürze halber und um eine Wiederholung zu vermeiden, wird auf die entsprechende Offenbarung Bezug genommen.
  • Ferner kann das Halbleiter-Bauelement 400 z.B. äußere Anschlüsse 160 aufweisen. Ähnlich zu dem Halbleiter-Bauelement 300, das in 3 dargestellt ist, kann der Raum zwischen dem Halbleiterchip 110 und der Aussparung 121 z.B. durch ein Polymermaterial 310 aufgefüllt sein. Um eine Wiederholung zu vermeiden, wird wieder auf die Offenbarung im Zusammenhang mit 3 Bezug genommen.
  • Alle anderen Merkmale des Halbleiter-Bauelements 400 können z.B. gleich den entsprechenden Merkmalen des Halbleiter-Bauelements 200 sein, insbesondere dessen Elemente, die Abmessungen der Elemente usw.
  • Mit Bezugnahme auf 5A wird ein Wafer 500 bereitgestellt. Der Wafer 500 weist ein Halbleiter-Substrat 120 auf. Ferner kann der Wafer 500 eine elektrische Zwischenverbindungsstruktur 130 aufweisen, die an einer zweiten Hauptfläche 124 des Halbleiter-Substrats 120 erzeugt wurde. Hier ist die zweite Hauptfläche 124 des Halbleiter-Substrats 120 dessen obere Fläche.
  • Wie oben angegeben wurde, kann die elektrische Zwischenverbindungsstruktur 130 auf verschiedenen, unterschiedlichen Wegen erzeugt worden sein. Als eine erste Möglichkeit kann die elektrische Zwischenverbindungsstruktur 130 beispielsweise während der Frontend-Wafer-Bearbeitung erzeugt worden sein. In diesem Fall kann die elektrische Zwischenverbindungsstruktur 130 eine oder mehrere Isolationsschichten 150, die z.B. aus einem anorganischen Material, wie z.B. Siliziumoxid, Siliziumnitrid oder gemischtes Silizium-Oxid-Nitrid usw., hergestellt sind, und eine oder mehrere strukturierte Metallschichten aufweisen, die z.B. aus Kupfer, Aluminium, Wolfram usw. hergestellt sind. Diese Materialien und die geeigneten Verfahren zum Abscheiden und Strukturieren derartiger isolierender und leitfähiger Materialien auf der Waferebene sind vom Stand der Technik der Wafer-Frontend-Bearbeitung her gut bekannt und ermöglichen es, strukturelle Abmessungen im Mikrometer- und Submikrometerbereich zu erhalten. Mit anderen Worten, in diesem Fall können die Genauigkeit und die Fertigungstoleranzen der Verdrahtung der elektrischen Zwischenverbindungsstruktur 130 (z.B. der strukturierten Metallschichten 161, 132, 131 und der Durchkontaktierungen 133) vergleichbar sein mit der Genauigkeit und den Toleranzen, die bei der Herstellung der (nicht dargestellten) Metallschichten des Halbleiterchips 110, insbesondere von dessen letzter Metallschicht, welche die (nicht dargestellten) Chip-Elektroden ausbildet, erfahrungsgemäß erreicht werden. Da die elektrische Zwischenverbindungsstruktur 130 mit einer hohen strukturellen Genauigkeit hergestellt werden kann, können folglich in dem nachfolgenden Packaging-Prozess (siehe 5C) Halbleiterchips 110 verwendet werden, die eine hohe Zahl von Chip-Elektroden aufweisen.
  • Als eine zweite Möglichkeit kann die elektrische Zwischenverbindungsstruktur 130 beispielsweise während der Backend-Bearbeitung erzeugt worden sein, so z.B. unter Verwendung von Dünnschichtverfahren, die in der Packaging-Technik bekannt sind. In diesem Fall kann die elektrische Zwischenverbindungsstruktur 130 z.B. eine oder mehrere Isolationsschichten 150 aufweisen, die aus einem organischen Material, wie z.B. einem Polymer, hergestellt sind. Die Polymerschichten können z.B. hergestellt werden aus einem oder mehreren von z.B. Epoxid, Acrylat oder Polyimid. Spezielle Beispiele für Materialien, die für die Polymerschichten verwendet werden können, sind PEEK (Polyetheretherketon), PPS (Polyphenylsulfon), PSU (Polysulfon), PEI (Polyetherimid), PAI (Polyamidimid) und LCP (flüssigkristalline Polymere) usw. Die Metallschichten 161, 132, 131 und die Durchkontaktierungen 133 können durch Abscheideprozesse, wie z.B. galvanische Abscheidung, stromlose Abscheidung usw., aufgebracht werden. Materialien und Prozesse, die für das Abscheiden und Strukturieren isolierender und leitfähiger Materialien auf dem Waferebenen-Packaging (WLP) geeignet sind, sind vom Stand der Technik der Wafer-Backend-Bearbeitung her gut bekannt und ermöglichen es, strukturelle Abmessungen im Zehnmikrometerbereich zu erhalten. Mit anderen Worten, in diesem Fall können die Fertigungstoleranzen der Verdrahtung der elektrischen Zwischenverbindungsstruktur 130 (z.B. der strukturierten Metallschichten 161, 132, 131 und der Durchkontaktierungen 133) um einiges größer sein als die Toleranzen, die erfahrungsgemäß bei der Halbleiterchipfertigung auftreten.
  • Die elektrischen Zwischenverbindungsstrukturen 130, die während des WLP hergestellt wurden, werden in der Technik oft als Redistributionsstrukturen (RDL) bezeichnet.
  • Mit Bezugnahme auf 5B werden mehrere Aussparungen 121 in der ersten Hauptfläche 123 des Halbleiter-Substrats 120 des Wafers 500 erzeugt. Die Aussparungen 121 können durch geeignete Materialabtragungsverfahren, wie z.B. Ätzen, insbesondere anisotropes Ätzen, chemisches Ätzen, Trockenätzen, Nassätzen, insbesondere anisotropes Trocken- oder Nassätzen, reaktives Ionenätzen, mechanische Bearbeitung, z.B. Fräsen, Schneiden usw., oder andere Verfahren zur Mikrostrukturierung von Halbleitermaterialien, z.B. Silizium, ausgebildet werden.
  • Wie bereits erwähnt wurde, kann das Halbleiter-Substrat 120 ein Halbleitervollmaterial sein. Es kann z.B. ein Siliziumwafer sein. Somit kann die Aussparungsherstellung z.B. durch selektives Ätzen des Halbleitermaterials bewerkstelligt werden. Wenn die elektrische Zwischenverbindungsstruktur 130 oder insbesondere z.B. deren Isolationsschicht 150 aus einem Material besteht ist, das sich von dem Halbleitermaterial des Halbleiter-Substrats 120 unterscheidet, dann kann dieses Material als ein Ätzstopp dienen.
  • Insbesondere kann zum Beispiel die Schicht 150 aus isolierendem Material der elektrischen Zwischenverbindungsstruktur 130 als eine Ätzstoppschicht dienen. Speziell kann die Schicht 150 aus isolierendem Material ein Siliziumoxidmaterial sein, von dem bekannt ist, dass es eine geeignete Ätzstoppschicht für das Siliziumätzen liefert. Wie in 5B als Beispiel dargestellt ist, können die Aussparungen 121 in diesem Fall das Halbleiter-Substrat 120 vollständig durchdringen und können die Schicht 150 aus isolierendem Material und z.B. die Aussparungskontaktpads 131 freilegen.
  • Mit Bezugnahme auf 5C kann der Wafer 500 dann umgedreht werden. Das Umdrehen des Wafers 500 kann durch Drehen eines (nicht dargestellten) temporären Trägers, an dem der Wafer befestigt ist, um z.B. 180° erfolgen.
  • Noch mit Bezugnahme auf 5C können dann mehrere Halbleiterchips 110 in die mehreren Aussparungen 121 eingesetzt werden. Die mehreren Halbleiterchips 110 können dann in einer Flip-Chip-Ausrichtung in die mehreren Aussparungen 121 eingesetzt werden, d.h. die (nicht dargestellten) Chip-Elektroden liegen den Aussparungskontaktpads 131 gegenüber und sind darauf ausgerichtet.
  • Wenn die Halbleiterchips 110 in die Aussparungen 121 eingeführt werden, dann können die elektrischen Kontaktelemente 140 bereits an den Chip-Elektroden angebracht worden sein, wie in 5C dargestellt ist. Es ist jedoch auch möglich, dass die elektrischen Kontaktelemente 140 vor dem Einsetzen der Halbleiterchips 110 in die Aussparungen 121 an den Aussparungskontaktpads 131 angebracht werden.
  • Mit Bezugnahme auf 5D werden die mehreren Chip-Elektroden dann unter Verwendung der elektrischen Kontaktelemente 140 elektrisch und mechanisch mit der elektrischen Zwischenverbindungsstruktur 130 des Wafers 500 verbunden. Mit anderen Worten, die Halbleiterchips 110 werden in die Aussparungen 121 eingebaut. Das Anbringen der Halbleiterchips 110 an der elektrischen Zwischenverbindungsstruktur 130 kann mit einer Anwendung von Energie (z.B. Wärme, Strahlung usw.) auf den Wafer 500 einhergehen. Beispielsweise können Löten, Leitkleben, Sintern, Nanopasten-Aushärten und andere Prozesse verwendet werden, um die (nicht dargestellten) Chip-Elektroden mittels der elektrischen Kontaktelemente 140 an den Aussparungskontaktpads 131 elektrisch anzuschließen und mechanisch zu befestigen. Wenn die elektrischen Kontaktelemente 140 zum Beispiel Lötpunkte oder Lötmittelabscheidungen sind, dann kann z.B. ein Wiederaufschmelzverfahren verwendet werden.
  • Mit Bezugnahme auf 5E kann der Wafer 500 dann in mehrere Halbleiter-Bauelemente 100 aufgeteilt werden. Das Aufteilen kann z.B. durch Ätzen, Sägen (z.B. unter Verwendung eines Sägeblatts) , Laser-Dicing, insbesondere Stealth-Dicing, usw. ausgeführt werden. Eine Trennlinie (Trennstraße) ist in 5E durch eine gestrichelte Linie angezeigt. Es ist anzumerken, dass die Metallschichten der elektrischen Zwischenverbindungsstruktur 130 und/oder die Anschlusspads 161 z.B. so ausgeführt werden können, dass sie die Trennstraße kreuzen, entlang welcher das Aufteilen des Wafers 500 in die mehreren Halbleiter-Bauelemente 100-400 erfolgt.
  • Die oben mit Bezugnahme auf die 5A-5E erwähnten Prozesse können in verschiedener Reihenfolge ausgeführt werden. Zum Beispiel ist es möglich, den Aufteilungsprozess des Wafers 500 in einzelne Halbleiter-Bauelemente 100-400 nach dem Prozess der Erzeugung der Aussparung 121 (d.h. 5B), aber vor dem Prozess der Platzierung des Halbleiterchips 110 (d.h. 5C) auszuführen. Allgemein gesagt, jeder der in den 5B-5D offenbarten Prozesse kann auf der Waferebene, d.h. durch WLP, oder auf der Package-Ebene, d.h. nach dem Aufteilen des Wafers 500 in einzelne Halbleiter-Bauelemente (Packages) 100-400, ausgeführt werden.
  • Die 6A und 6B stellen schematisch Querschnittsansichten von Stufen eines Prozessbeispiels eines Herstellungsverfahrens des Halbleiter-Bauelements 300 dar. Der in 6A dargestellte Prozess kann auf die Prozesse folgen, die in Verbindung mit den 5A-5D beschrieben wurden, und es wird auf die entsprechende obige Offenbarung Bezug genommen.
  • 6A zeigt, dass die Räume zwischen den Halbleiterchips 110 und den Aussparungen 121 in einem Wafer 600 unter Verwendung eines WLP-Prozesses mit dem Polymermaterial 310 gefüllt werden können. Es können verschiedene Techniken verwendet werden, um das Polymermaterial 310 einzubringen, so z.B. Ausformen, insbesondere Formpressen, Spritzgießen, oder Nasspressen. Andere mögliche Techniken sind z.B. Dispersion, Lamination, Drucken usw.
  • Ferner kann der in 6A dargestellte Prozess die Anwendung von Energie, z.B. Wärme, Strahlung usw., auf den Wafer 600 umfassen. Die Anwendung von Energie kann z.B. genutzt werden, um das Polymermaterial 310 auszuhärten oder nachzubehandeln. Ferner ist es möglich, dass die Anwendung von Energie gleichzeitig für einen elektrischen Anschluss und eine mechanische Befestigung der (nicht dargestellten) Chip-Elektroden an den Aussparungskontaktpads 131 mittels der elektrischen Kontaktelemente 140 sorgt. In diesem Fall kann der Einbauprozess der Halbleiterchips 110, wie er früher in Verbindung mit 5D beschrieben wurde, gleichzeitig mit dem Prozess ausgeführt werden, der durch 6A veranschaulicht wird.
  • Es ist anzumerken, dass durch das Auffüllen der Aussparungen 121 mit Polymermaterial 310 die ersten Hauptflächen 123 der Halbleiterchips 110 durch das Formungsmaterial 310 vollständig abgedeckt werden können. Ferner kann z.B. eine planare obere Fläche erhalten werden, die sich aus ersten Hauptflächen 123 des Halbleiter-Substrats 120 und den oberen Flächen 311 des Polymermaterials 310 zusammensetzt. In anderen Ausführungen können die oberen Flächen 311 des Polymermaterials 310 z.B. auf einer Ebene liegen, die unterhalb der Ebene der ersten Hauptflächen 123 des Halbleiter-Substrats 120 ist. In beiden Fällen kann das Polymermaterial 310 einen Teil der Begrenzungsfläche des Package des Halbleiter-Bauelements 300 bilden.
  • 6B zeigt, dass der Wafer 600 dann in mehrere Halbleiter-Bauelemente 300 aufgeteilt werden kann. Die Aufteilung kann mithilfe der gleichen Prozesse ausgeführt werden, die oben in Verbindung mit 5E offenbart wurden, auf die Bezug genommen wird, um eine Wiederholung zu vermeiden.
  • Die 7A-7C stellen schematisch Querschnittsansichten von Stufen eines Prozessbeispiels eines Herstellungsverfahrens des Halbleiter-Bauelements 700 dar. Der in 7A dargestellte Prozess kann eine Weiterführung der Prozesse sein, die in Verbindung mit 6A beschrieben wurden, und es wird auf die entsprechende Beschreibung oben Bezug genommen.
  • 7A zeigt, dass eine Maskenschicht 710 über der oberen Fläche des Wafers 600 angebracht wird, die sich z.B. aus der ersten Hauptfläche 123 des Halbleiter-Substrats 120 und der oberen Fläche 311 des Polymermaterials 310 zusammensetzt. Die Maskenschicht 710 kann strukturiert werden, um z.B. lineare Öffnungen 711 aufzuweisen, welche die erste Hauptfläche 123 des Halbleiter-Substrats 120 entlang der Trennstraßen freilegen.
  • Beispielsweise kann die Maskenschicht 710 z.B. ein Fotoresistmaterial, so z.B. SU8, aufweisen. Die Maskenschicht 710 kann z.B. als eine unstrukturierte, durchgehende Schicht aufgebracht werden, wobei z.B. Spin-Coating, PVD, CVD und andere Techniken verwendet werden. Das Strukturieren der Maskenschicht 710 kann dann z.B. mittels Lithografie, direktem Laserschreiben usw. ausgeführt werden. Ferner ist es möglich, dass die Maskenschicht 710 als eine vorstrukturierte Schicht, z.B. mittels Drucken, Lamination usw., aufgebracht wird.
  • Die Maskenschicht 710 kann das gleiche Material wie das Polymermaterial 310 aufweisen oder aus ihm hergestellt sein, das für das Auffüllen der Aussparungen 121 verwendet wurde. Ferner kann die Maskenschicht 710 während desselben Prozesses aufgebracht werden, durch den das Polymermaterial 310 aufgebracht wird, d.h. während des Prozesses zum Auffüllen der Aussparung 121. Zum Beispiel können das Polymermaterial 310 und die Maskenschicht 710 in einem Gussprozess ausgebildet werden. Wird ein Gussprozess verwendet, dann ist es z.B. auch möglich, die Vorstrukturierung der Maskenschicht 710 während des Gießens vorzunehmen, indem die linearen Öffnungen 711 durch Klingenanordnungen erzeugt werden, die aus einer Innenwand der oberen Formwerkzeughälfte herausragen, welche die Gestalt der Formhöhlung festlegt.
  • Mit Bezugnahme auf 7B kann dann ein Halbleitermaterial-Ätzprozess ausgeführt werden, um das Substrat 120 des Wafers 600 in mehrere Substrate 120 der einzelnen Halbleiter-Bauelemente 700 aufzuteilen. Bei dem Ätzvorgang wird die Maskenschicht 710 verwendet, um die Trennstraßen festzulegen. Zum Beispiel wird ein Siliziumätzen ausgeführt. Chemisches Ätzen, Trockenätzen, Nassätzen usw. können eingesetzt werden. Der Einsatz von Sägeblättern zum Aufteilen des Wafers 600 kann entfallen. Bei Verwendung einer Schicht 150 aus isolierendem Material, die z.B. Siliziumoxid enthält oder aus ihm hergestellt ist, kann der Halbleiter-Ätzprozess an der Schicht 150 aus isolierendem Material stoppen.
  • Gemäß 7C kann z.B. ein zweiter Ätzprozess folgen, um den Wafer 600 vollständig in einzelne Halbleiter-Bauelemente 700 aufzutrennen. Der zweite Ätzprozess kann selektiv für das Material der Schicht 150 aus isolierendem Material sein. Die elektrische Zwischenverbindungsstruktur 130 kann so ausgeführt sein, dass gewährleistet ist, dass kein Metall die Trennstraßen kreuzt.
  • In anderen Ausführungsformen muss die Schicht 710 nicht unbedingt eine Maskenschicht sein. Zum Beispiel kann die Schicht 710 auch eine Metallschicht sein. Die Metallschicht 710 kann durch Lamination, Löten, Kleben usw. einer Metallfolie auf die obere Fläche des Wafers 600 aufgebracht werden. Es ist auch möglich, dass die Metallschicht 710 durch einen Abscheideprozess, z.B. durch galvanische Abscheidung (Plattieren) oder stromlose Abscheidung (Plattieren), aufgebracht werden kann.
  • Wird ein galvanischer Abscheideprozess verwendet, dann kann eine (nicht dargestellte) Keimschicht auf der oberen Fläche des Wafers 600 abgeschieden werden, die sich z.B. aus den ersten Hauptflachen 123 des Halbleiter-Substrats 120 und den oberen Flächen 311 des Polymermaterials 310 zusammensetzt. Die Keimschicht kann eine Dicke von z.B. bis zu 1 µm aufweisen und kann zum Beispiel aus Zink bestehen. Wenn beabsichtigt ist, die Metallschicht 710 als eine Maske zu verwenden, wie oben erläutert wurde, kann die Keimschicht strukturiert werden. In anderen Ausführungsformen kann die Keimschicht durchgehend, d.h. unstrukturiert, sein. Dann wird die Keimschicht als eine Elektrode verwendet, und Kupfer oder andere Metalle oder Metalllegierungen können auf der Keimschicht bis zu der gewünschten Höhe abgeschieden werden.
  • Alternativ kann eine stromlose Abscheidung verwendet werden, um die Metallschicht 710 zu erzeugen. Die stromlose Abscheidung wird in der Technik auch als chemische Abscheidung bezeichnet. Darüber hinaus können andere Abscheideverfahren, wie z.B. Physikalische Gasphasenabscheidung (PVD) , Chemische Gasphasenabscheidung (CVD) , Sputtern, Aufschleuderungsprozesse, Sprühabscheidung oder Drucken, wie z.B. Tintenstrahldrucken, eingesetzt werden, um die Metallschicht 710 auszubilden.
  • Die Metallschicht 710 kann z.B. eine Dicke aufweisen, die gleich oder größer als 5 µm, 10 µm, 20 µm, 50 µm, 100 µm ist. Insbesondere kann die Metallschicht 710 als Wärmesenke dienen, so z.B. in den Fällen, in denen die Wärmeableitung über die elektrischen Kontaktelemente 140 nicht ausreichend ist.
  • Mit Bezugnahme auf 8 ist eine Draufsicht von Wafern 500, 600 dargestellt. Beispielsweise können die Wafer 500, 600 die Form von Scheiben haben, die einen Durchmesser D aufweisen, der z.B. gleich oder größer als 200 oder 300 mm ist, oder sie können eine beliebige andere Gestalt, wie z.B. die Gestalt eines Vielecks, und die gleichen oder andere Seitenabmessungen aufweisen. Die Aussparungen 121 können in einem regelmäßigen Muster über die erste Hauptfläche 123 des Wafer-Substrats 120 hinweg verteilt sein. In einem Wafer 500, 600 können Dutzende oder Hunderte von Aussparungen 121 vorgesehen sein. Da die Halbleiter-Bauelemente 100, 200, 300, 400, 700 unter Verwendung eines WLP-Prozesses hergestellt werden können, ist zu beachten, dass die Abstände zwischen benachbarten Aussparungen 121 z.B. gleich oder das Doppelte der Breite W der Halbleiter-Bauelemente 100, 200, 300, 400, 700 (zuzüglich der Breite einer Trennstraße) sein können.
  • 9 stellt schematisch eine Draufsicht von einem Beispiel für ein Halbleiter-Bauelement 900 dar, wenn auf die elektrische Zwischenverbindungsstruktur 130 geblickt wird. Das Halbleiter-Bauelement 900 kann eine Querschnittsgestaltung längs einer Linie A-Aaufweisen, wie sie beispielhaft z.B. in den 1-7C dargestellt ist. Einige der in 9 dargestellten Strukturen, wie z.B. der Halbleiterchip 110 und die Aussparung 121, sind in 9 dargestellt, obwohl sie nicht erkennbar sein würden, wenn auf die elektrische Zwischenverbindungsstruktur 130 geblickt wird.
  • Wie in 9 ersichtlich ist, kann der Halbleiterchip 110 z.B. in einer seitlichen Richtung vollständig vom Halbleiter-Substrat 120 umgeben sein, d.h. das Halbleiter-Substrat 120 kann die Gestalt eines geschlossenen Rahmens aufweisen, der den Halbleiterchip 110 umfasst.
  • 9 zeigt, dass das Halbleiter-Bauelement 900 ein Package vom Fan-out Typ ist. In einem Package vom Fan-out Typ sind mindestens einige der äußeren Kontaktpads, d.h. der Anschlusspads 161, und/oder die Leiterbahnen, d.h. die zweite strukturierte Metallschicht 132, die den Halbleiterchip 110 mit dem Anschlusspad 161 verbinden, seitlich außerhalb der Umfangslinie des Halbleiterchips 110 angeordnet oder sie kreuzen zumindest die Umfangslinie des Halbleiterchips 110. Somit kann ein peripherer äußerer Teil des Package (zusätzlich) verwendet werden, um das Halbleiter-Bauelement 900 an äußere Anwendungen, wie z.B. Anwendungsplatinen usw., elektrisch anzubinden. Dieser äußere Teil des Package, der den Halbleiterchip 110 umgibt, vergrößert effektiv die Kontaktfläche des Package gegenüber der Basisfläche des Halbleiterchips 110, was zu relaxierten Einschränkungen in Bezug auf Package-Padgröße und Abstandsmaß führt.
  • Ferner ist anzumerken, dass feine strukturelle Abmessungen entworfen werden können, wenn die elektrische Zwischenverbindungsstruktur 130 mittels einer anorganischen Schicht, wie z.B. Siliziumoxid, Siliziumnitrid oder gemischtem Silizium-Oxid-Nitrid, realisiert wird. Zum Beispiel kann der Abstand zwischen benachbarten stromführenden Leitungen und/oder Anschlusspads 161 gleich oder kleiner als 10 µm sein, was ermöglicht, dass selbst im Falle einer hohen Zahl äußerer Anschlüsse, die z.B. gleich oder größer als 50, 80 oder 100 ist, kleine seitliche Package-Abmessungen erhalten werden.
  • 10 zeigt schematisch eine Draufsicht von einem Beispiel für ein Halbleiter-Bauelement 1000, wenn auf die elektrische Zwischenverbindungsstruktur 130 geblickt wird. Das Halbleiter-Bauelement 1000 kann ähnlich zu dem Halbleiter-Bauelement 900 sein, außer dass die elektrische Zwischenverbindungsstruktur 130 ein oder mehrere passive Elemente aufweist. Die passiven Elemente sind in einer Zone der elektrischen Zwischenverbindungsstruktur 130 ausgebildet, die sich mindestens teilweise mit der Basisfläche des Halbleiterchips 110 überlappt. Das(die) passive(n) Element(e) kann(können) z.B. ein Widerstand, ein Kondensator und/oder ein Induktor sein.
  • Ohne Verlust an Allgemeinheit sind die passiven Bauelemente 1010, 1020 zum Beispiel Induktoren. Die Induktoren 1010 sind außerhalb der Aussparung 121 angeordnet, wohingegen der Induktor 1020 innerhalb der Umfangslinie der Aussparung 121 liegt. Der Halbleiterchip 110 kann RF(Radiofrequenz)-Schaltungen aufweisen, die an die Induktoren 1010 und/oder den Induktor 1020 gekoppelt sind. Zum Beispiel kann das Halbleiter-Bauelement 1000 einen Antennenschalter, einen Antennentuner oder ein beliebiges anderes RF-Halbleiter-Bauelement realisieren.
  • Die Induktoren 1010, 1020 können in der ersten strukturierten Metallschicht (d.h. der Metallschicht, in der die Aussparungskontaktpads 131 strukturiert sind), in der zweiten strukturierten Metallschicht 132 oder in der letzten Metallschicht, in der die Anschlusspads 161 ausgebildet sind, ausgeführt sein. Im letzteren Fall können die Induktoren 1010, 1020 an der Schicht 150 aus isolierendem Material frei liegen. Es ist anzumerken, dass in der elektrischen Zwischenverbindungsstruktur 130 z.B. nur zwei Metallschichten vorgesehen sind.
  • Wenn die elektrischen Zwischenverbindungsstruktur 130 eine anorganische Isolationsschicht 150 aufweist oder aus ihr hergestellt ist, wie oben erwähnt wurde, dann können hohe Induktivitätswerte, die gleich oder größer als 5 nH, 10 nH, 15 nH, 20 nH sind, pro Induktor 1010, 1020 erreicht werden. Derartig hohe Induktivitätswerte können machbar sein, weil die stromführenden Leitungen der Induktoren 1010, 1020 mit einer hohen Präzision und einem kleinen Abstand ausgeführt werden können. Zum Beispiel kann der Abstand zwischen benachbarten stromführenden Leitungen der Induktionsspulen 1010, 1020 gleich oder kleiner als z.B. 5 µm, 2 µm, 1 µm sein. Ein derartig kleiner Abstand ermöglicht es, die hohen Induktionswerte zu erhalten. Demgegenüber ist der Abstand zwischen benachbarten stromführenden Leitungen der Induktionsspulen üblicherweise größer und die Konduktanz eines jeden Induktors 1010, 1020 üblicherweise kleiner als 2 nH, wenn die elektrische Zwischenverbindungsstruktur 130 aus einem Polymermaterial hergestellt ist.
  • Im Allgemeinen können ein oder mehrere Halbleiterchips 110 in einer Aussparung 121 untergebracht sein. Ferner ist es im Allgemeinen möglich, dass ein einziges Halbleiter-Bauelement mehrere Aussparungen 121 aufweist, wobei jede der Aussparungen 121 einen oder mehrere Halbleiterchips 110 aufnimmt.

Claims (16)

  1. Halbleiter-Bauelement (100, 300) mit: einem Halbleiter-Substrat (120), das eine erste Hauptfläche (123) aufweist, die eine Aussparung (121) aufweist; einer elektrischen Zwischenverbindungsstruktur (130), die an einem Boden der Aussparung (121) vorgesehen ist; einem Halbleiterchip (110), der in der Aussparung (121) angeordnet ist, wobei der Halbleiterchip (110) eine erste Hauptfläche (111) mit mehreren Chip-Elektroden aufweist, die der elektrischen Zwischenverbindungsstruktur (130) zugewandt ist; und mehreren elektrisch leitenden Elementen (131), die in der elektrischen Zwischenverbindungsstruktur (130) vorgesehen und elektrisch mit den mehreren Chip-Elektroden verbunden sind; wobei die elektrische Zwischenverbindungsstruktur (130) eine harte Passivierungsschicht (150), welche den Boden der Aussparung (121) ausbildet, eine erste strukturierte Metallschicht (131) und eine zweite strukturierte Metallschicht (132), die mehrere äußere Anschlüsse (160) des Halbleiter-Bauelements (100, 300) aufweist, umfasst; wobei die elektrische Zwischenverbindungsstruktur (130) vollständig unterhalb einer Ebene, die die erste Hauptfläche (111) des Halbleiterchips (110) umfasst, angeordnet ist.
  2. Halbleiter-Bauelement (100, 300) nach Anspruch 1, wobei die harte Passivierungsschicht (150) ein Material aufweist, das aus der Gruppe ausgewählt ist, die aus Siliziumoxid, Siliziumnitrid und gemischtem Silizium-Oxid-Nitrid besteht.
  3. Halbleiter-Bauelement (100, 300) nach einem der vorhergehenden Ansprüche, ferner mit einem passiven Element (1010, 1020), das in der elektrischen Zwischenverbindungsstruktur (130) ausgebildet ist.
  4. Halbleiter-Bauelement (100, 300) nach Anspruch 3, wobei das passive Element (1010, 1020) in einer Zone der elektrischen Zwischenverbindungsstruktur (130) ausgebildet ist, die mindestens teilweise mit der Basisfläche des Halbleiterchips (110) überlappt.
  5. Halbleiter-Bauelement (100, 300) nach Anspruch 3 oder 4, wobei das passive Element (1010, 1020) einen Widerstand, einen Kondensator oder einen Induktor aufweist.
  6. Halbleiter-Bauelement (100, 300) nach einem der Ansprüche 3 bis 5, wobei das passive Element (1010, 1020) einen Induktor mit einer Induktivität größer als 5 nH aufweist.
  7. Halbleiter-Bauelement (100, 300) nach einem der vorhergehenden Ansprüche, ferner mit einem Polymermaterial (310), das den Raum zwischen dem Halbleiterchip (110) und der Aussparung (121) auffüllt.
  8. Halbleiter-Bauelement (100, 300) nach einem der vorhergehenden Ansprüche, ferner mit einer Metallschicht (710), die sich über die erste Hauptfläche (123) des Halbleiter-Substrats (120) und über die Aussparung (121) erstreckt.
  9. Anordnung von Halbleiter-Bauelementen (100, 300) mit: einem Halbleiter-Wafer (120), der eine erste Hauptfläche (123) aufweist, die mehrere Aussparungen (121) aufweist; einer elektrischen Zwischenverbindungsstruktur (130), welche Böden der mehreren Aussparungen (121) ausbildet; mehreren Halbleiterchips (110), die in den mehreren Aussparungen (121) angeordnet sind, wobei jeder von den mehreren Halbleiterchips (110) eine erste Hauptfläche (111) mit mehreren Chip-Elektroden aufweist, die der elektrischen Zwischenverbindungsstruktur (130) zugewandt ist; und mehreren elektrisch leitenden Elementen (131), die in der elektrischen Zwischenverbindungsstruktur (130) vorgesehen und elektrisch mit den mehreren Chip-Elektroden an jeder von den mehreren Aussparungen (121) verbunden sind; wobei die elektrische Zwischenverbindungsstruktur (130) eine harte Passivierungsschicht (150), welche die Böden der mehreren Aussparungen (121) ausbildet, eine erste strukturierte Metallschicht (131) und eine zweite strukturierte Metallschicht (132), die mehrere äußere Anschlüsse (160) der Halbleiter-Bauelemente (100, 300) aufweist, umfasst; wobei die elektrische Zwischenverbindungsstruktur (130) vollständig unterhalb einer Ebene, die die erste Hauptfläche (111) der Halbleiterchips (110) umfasst, angeordnet ist.
  10. Anordnung von Halbleiter-Bauelementen (100, 300) nach Anspruch 9, ferner mit einer Fotoresistschicht (710), die sich über die erste Hauptfläche (123) des Halbleiter-Wafers (120) und die mehreren Aussparungen (121) erstreckt.
  11. Verfahren zur Herstellung eines Halbleiter-Bauelements (100, 300), umfassend: Ausbilden mehrerer Aussparungen (121) in einer ersten Hauptfläche (123) eines Halbleiter-Substrats eines Wafers (120) derart, dass Böden der mehreren Aussparungen (121) durch eine auf dem Halbleiter-Substrat angeordnete harte Passivierungsschicht (150) gebildet werden, wobei die harte Passivierungsschicht (150) Teil einer elektrischen Zwischenverbindungsstruktur (130) ist; Einsetzen mehrerer Halbleiterchips (110) in die mehreren Aussparungen (121 ) , wobei jeder von den mehreren Halbleiterchips (110) eine erste Hauptfläche (111) mit mehreren Chip-Elektroden aufweist, die den Böden der Aussparungen (121) zugewandt ist; elektrisches Verbinden der mehreren Chip-Elektroden mit der elektrischen Zwischenverbindungsstruktur (130); und Auftrennen des Halbleiter-Wafers (120) in mehrere Halbleiter-Bauelemente (100, 300); wobei die elektrische Zwischenverbindungsstruktur (130) ferner eine erste strukturierte Metallschicht (131) und eine zweite strukturierte Metallschicht (132), die mehrere äußere Anschlüsse (160) des Halbleiter-Bauelements aufweist, umfasst; wobei die elektrische Zwischenverbindungsstruktur (130) vollständig unterhalb einer Ebene, die die erste Hauptfläche (111) des Halbleiterchips (110) umfasst, angeordnet ist.
  12. Verfahren nach Anspruch 11, wobei die mehreren Aussparungen (121) in der ersten Hauptfläche (123) durch Ätzen ausgebildet werden.
  13. Verfahren nach Anspruch 11 oder 12, ferner umfassend: Auffüllen der Räume zwischen den mehreren Halbleiterchips (110) und den mehreren Aussparungen (121) mit einem Polymermaterial (310) .
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Auftrennen des Halbleiter-Wafers (120) in mehrere Halbleiter-Bauelemente (100, 300) ein Ätzen des Halbleiter-Substrats umfasst.
  15. Verfahren nach Anspruch 14, wobei das Auftrennen des Halbleiter-Wafers (120) in mehrere Halbleiter-Bauelemente (100, 300) ferner ein Ätzen der elektrischen Zwischenverbindungsstruktur (130) umfasst.
  16. Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend: Ausbilden von mehreren passiven Elementen (1010, 1020) in der elektrischen Zwischenverbindungsstruktur (130).
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566348B (zh) * 2014-09-03 2017-01-11 矽品精密工業股份有限公司 封裝結構及其製法
FR3051971B1 (fr) * 2016-05-30 2019-12-13 Soitec Procede de fabrication d'une structure semi-conductrice comprenant un interposeur
CN112349603B (zh) * 2019-08-07 2024-04-12 天芯互联科技有限公司 一种功率器件的制作方法、功率器件和电子设备
CN112445446B (zh) * 2019-09-05 2022-11-15 芯盟科技有限公司 半导体结构及其形成方法和芯片及其形成方法
CN111430297B (zh) * 2020-04-01 2022-10-14 芯盟科技有限公司 半导体结构及其形成方法
CN111524465B (zh) * 2020-06-11 2022-06-21 厦门通富微电子有限公司 一种显示装置的制备方法
CN111524466B (zh) * 2020-06-11 2022-06-21 厦门通富微电子有限公司 一种显示装置的制备方法
CN111564107B (zh) * 2020-06-11 2022-06-21 厦门通富微电子有限公司 一种显示装置的制备方法
CN111769079B (zh) * 2020-07-15 2023-06-06 芯盟科技有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3433686A (en) 1966-01-06 1969-03-18 Ibm Process of bonding chips in a substrate recess by epitaxial growth of the bonding material
US20040125579A1 (en) 2002-12-27 2004-07-01 Satoru Konishi Semiconductor module
US20080003716A1 (en) 2006-07-03 2008-01-03 Nec Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20100176507A1 (en) 2009-01-14 2010-07-15 Hymite A/S Semiconductor-based submount with electrically conductive feed-throughs
US20120104623A1 (en) 2010-10-28 2012-05-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stepped Interposer for Stacking and Electrically Connecting Semiconductor Die
US20120146177A1 (en) 2010-12-09 2012-06-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Recesses in Substrate for Same Size or Different Sized Die with Vertical Integration
US20130056862A1 (en) 2011-09-07 2013-03-07 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Low Profile Dual-Purpose Shield and Heat-Dissipation Structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4632122B2 (ja) * 2004-12-16 2011-02-16 エルピーダメモリ株式会社 モジュール
CN100413042C (zh) * 2005-08-25 2008-08-20 矽格股份有限公司 光感测半导体组件的封装方法
CN101192545A (zh) * 2006-11-21 2008-06-04 矽品精密工业股份有限公司 感测式封装件及其制法
CN100578771C (zh) * 2006-11-22 2010-01-06 南亚电路板股份有限公司 嵌入式芯片封装结构
JP2008211125A (ja) * 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
CN101335218A (zh) * 2008-07-30 2008-12-31 江苏长电科技股份有限公司 金属平板式新型半导体封装方法
KR101093719B1 (ko) * 2010-01-04 2011-12-19 (주)웨이브닉스이에스피 금속기판을 이용한 고출력 소자의 패키지 모듈 구조 및 그 제조방법
US8357564B2 (en) * 2010-05-17 2013-01-22 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated multi-die leadframe for electrical interconnect of stacked semiconductor die

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3433686A (en) 1966-01-06 1969-03-18 Ibm Process of bonding chips in a substrate recess by epitaxial growth of the bonding material
US20040125579A1 (en) 2002-12-27 2004-07-01 Satoru Konishi Semiconductor module
US20080003716A1 (en) 2006-07-03 2008-01-03 Nec Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US20100176507A1 (en) 2009-01-14 2010-07-15 Hymite A/S Semiconductor-based submount with electrically conductive feed-throughs
US20120104623A1 (en) 2010-10-28 2012-05-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stepped Interposer for Stacking and Electrically Connecting Semiconductor Die
US20120146177A1 (en) 2010-12-09 2012-06-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Recesses in Substrate for Same Size or Different Sized Die with Vertical Integration
US20130056862A1 (en) 2011-09-07 2013-03-07 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Low Profile Dual-Purpose Shield and Heat-Dissipation Structure

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