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DE102008038946A1 - A method of fabricating a semiconductor-based circuit and semiconductor circuit-based circuit having a three-dimensional circuit topology - Google Patents

A method of fabricating a semiconductor-based circuit and semiconductor circuit-based circuit having a three-dimensional circuit topology Download PDF

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DE102008038946A1
DE102008038946A1 DE102008038946A DE102008038946A DE102008038946A1 DE 102008038946 A1 DE102008038946 A1 DE 102008038946A1 DE 102008038946 A DE102008038946 A DE 102008038946A DE 102008038946 A DE102008038946 A DE 102008038946A DE 102008038946 A1 DE102008038946 A1 DE 102008038946A1
Authority
DE
Germany
Prior art keywords
semiconductor substrate
semiconductor
circuit
hole
metallic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102008038946A
Other languages
German (de)
Inventor
Herbert Prof.Dr. Reichl
Jürgen M. Wolf
Robert Wieland
Kai Zoschke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to PCT/EP2009/001807 priority patent/WO2009112272A1/en
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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer halbleiterbasierten Schaltung mit dreidimensionaler Schaltungstopologie, bei dem mindestens ein Loch (11) in einem ersten Halbleitersubstrat (1) hergestellt wird, während mindestens eine metallische Erhebung (4) auf einer Oberfläche eines zweiten Halbleitersubstrats (2) hergestellt wird, wobei eine Klebstoffschicht (6) auf einer Wand (5) des mindestens einen Lochs (11) im ersten Halbleitersubstrat (1) aufgetragen wird, wonach die Halbleitersubstrate (1, 2) so zusammengefügt werden, dass die mindestens eine metallische Erhebung (4) zur Bildung einer Durchkontaktierung an der Klebstoffschicht (6) anliegend in dem mindestens einen Loch (11) im ersten Halbleitersubstrat (1) zu liegen kommt. Die Erfindung betrifft ferner eine entsprechende halbleiterbasierte Schaltung mit dreidimensionaler Schaltungstopologie.The present invention relates to a method for producing a semiconductor circuit with a three-dimensional circuit topology, in which at least one hole (11) is produced in a first semiconductor substrate (1), while at least one metallic projection (4) is formed on a surface of a second semiconductor substrate (2). in which an adhesive layer (6) is applied to a wall (5) of the at least one hole (11) in the first semiconductor substrate (1), after which the semiconductor substrates (1, 2) are joined together in such a way that the at least one metallic projection ( 4) to form a via at the adhesive layer (6) abutting in the at least one hole (11) in the first semiconductor substrate (1) comes to rest. The invention further relates to a corresponding semiconductor-based circuit having a three-dimensional circuit topology.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer halbleiterbasierten Schaltung mit dreidimensionaler Schaltungstopologie sowie eine entsprechende Schaltung mit dreidimensionaler Schaltungstopologie. Die Erfindung betrifft insbesondere ein Verfahren zur dreidimensionalen Integration von Halbleiterkomponenten auf der Basis von Silizium-Durchkontaktierungen, mit dem sich sehr kompakte elektronische Schaltung mit verhältnismäßig komplexer Schaltungstopologie herstellen lassen.The The invention relates to a method for producing a semiconductor-based Circuit with three-dimensional circuit topology and a corresponding Circuit with three-dimensional circuit topology. The invention in particular relates to a method for three-dimensional integration of semiconductor components based on silicon vias, with the very compact electronic circuit with relatively complex Make the circuit topology.

Die Realisierung von Silizium-Durchkontaktierungen erfolgt bislang typischerweise durch zwei verschiedene Prozessabläufe in sogenannten pre-CMOS- oder post-CMOS-Herstellungsprozessen für Halbleiterkomponenten (Silizium-Halbleitertechnologie). Dabei werden mit tels geeigneter Ätzverfahren (Trockenätzen, nasschemisches Ätzen, Laser-Ätzen) Löcher (Vias) in aus Silizium gebildete Substrate von komplett oder teilprozessierter Siliziumwafern eingebracht, die anschließend innen isoliert und metallisiert werden. Die Gestaltung der Vias kann dabei unterschiedliche Formen annehmen (tapered, straight wall). In den meisten Fällen werden sogenannte Sacklöcher verwendet, die nicht komplett durch das Substrat hindurchgehen. Die Metallisierung der Vias erfolgt dabei in der Regel mit Verfahren wie CVD-Prozessen, Sputtern oder elektrochemischer Abscheidung (Galvanik). Diese Prozesse sind technischen Einschränkungen bezüglich der geometrischen Verhältnisse der zu isolierenden und zu metallisierenden Durchkontaktierungen unterworfen (betreffend Durchmesser, Tiefe, Aspektverhältnis). Zusätzlich wird insbesondere die Herstellung von Löchern mit sehr hohen Aspektverhältnissen dadurch erschwert, dass z. T. physikalisch bedingte Prozessgrenzen, z. B. beim Sputtern, RIE (reactive ion etching) und CVD, erreicht werden können oder sehr lange Prozesszeiten erforderlich sind.The Realization of silicon vias is typically done so far through two different process flows in so-called pre-CMOS or post-CMOS manufacturing processes for semiconductor components (Silicon semiconductor technology). In this case, by means of suitable etching (Dry etching, wet-chemical etching, Laser etching) holes (Vias) in silicon formed substrates of fully or partially processed Silicon wafers introduced, which then isolated inside and metallized become. The design of the vias can take different forms accept (tapered, straight wall). In most cases will be so-called blind holes used that does not completely pass through the substrate. The metallization of the vias is usually done with methods such as CVD processes, sputtering or electrochemical deposition (electroplating). These processes are technical limitations in terms of geometric relationships the vias to be isolated and metallized subjected (concerning diameter, depth, aspect ratio). In addition will in particular the production of holes with very high aspect ratios complicates that z. T. physical process limits, z. In sputtering, RIE (reactive ion etching) and CVD can be or very long process times are required.

Der vorliegenden Erfindung liegt also die Aufgabe zugrunde, ein Verfahren zum Herstellen einer halbleiterbasierten Schaltung mit dreidimensionaler Schaltungstopologie vorzuschlagen, bei dem mit verhältnismäßig geringem Aufwand Durchkontaktierungen in einem Halbleitersubstrat der Schaltung realisiert werden, wobei diese Durchkontaktierungen bezüglich ihrer geometrischen Eigenschaften weitgehend beliebig gestaltbar sein sollen. Der Erfindung liegt ferner die Aufgabe zugrunde, eine entsprechend einfach herstellbare und in weiten Grenzen frei gestaltbare halbleiterbasierte Schaltung mit dreidimensionaler Schaltungstopologie vorzuschlagen.Of the The present invention is therefore based on the object, a method for producing a semiconductor-based circuit with three-dimensional Circuit topology to propose, in which with relatively low Overloading realized in a semiconductor substrate of the circuit be, with these vias with respect to their geometric properties should be designed largely arbitrary. The invention is Further, the object of a correspondingly easy to produce and freely configurable semiconductor-based circuitry within wide limits to propose with a three-dimensional circuit topology.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren mit den Merkmalen des Hauptanspruchs sowie durch eine halbleiterbasierte Schaltung mit den Merkmalen des Nebenanspruchs. Vorteilhafte Ausgestaltungen und Weiterentwicklungen der Erfindung ergeben sich mit den Merkmalen der Unteransprüche.These The object is achieved by a method having the features of the main claim and by a Semiconductor-based circuit with the features of the independent claim. advantageous Embodiments and further developments of the invention will become apparent with the features of the subclaims.

Das vorgeschlagene Verfahren sieht also die Herstellung mindestens eines Lochs in einem ersten Halbleitersubstrat und die Herstellung mindestens einer entsprechenden metallischen Erhebung auf einer Oberfläche eines zweiten Halbleitersubstrats vor, wobei auf einer Wand des mindestens einen Lochs im ersten Halbleitersubstrat eine Klebstoffschicht aufgetragen wird und das erste Halbleitersubstrat und das zweite Halbleitersubstrat anschließend derart zusammengefügt werden, dass die mindestens eine metallische Erhebung zur Bildung einer Durchkontaktierung an der Klebstoffschicht anliegend in dem mindestens einen Loch im ersten Halbleitersubstrat zu liegen kommt. Vorteilhafterweise erübrigt sich damit ein insbesondere bei verhältnismäßig schmalen und/oder verhältnismäßig langen Vias sehr aufwendige und langwierige Abscheiden von Metall innerhalb der Löcher. Stattdessen wird das die jeweilige Durchkontaktierung bildende Metall als Erhebung auf einer Oberfläche eines anderen Halbleitersubstrats abgeschieden, was wesentlich einfacher und schneller möglich ist. Insbesondere dünne und lange Durchkontaktierungen lassen sich so mit deutlich geringerem Aufwand realisieren.The proposed method thus provides for the production of at least one Holes in a first semiconductor substrate and the production at least a corresponding metallic projection on a surface of a second semiconductor substrate, wherein on a wall of at least a hole is applied in the first semiconductor substrate an adhesive layer and the first semiconductor substrate and the second semiconductor substrate subsequently put together like that Be that at least one metallic survey for education a via on the adhesive layer adjacent in the at least a hole in the first semiconductor substrate comes to rest. advantageously, Needless This is a particular case of relatively narrow and / or relatively long Vias very elaborate and tedious deposition of metal within the Holes. Instead, the metal forming the respective through-hole becomes as a survey on a surface deposited another semiconductor substrate, which is much easier and faster possible is. In particular, thin and long vias can be so much less Realize effort.

Eine auf diese Weise vorteilhaft einfach herstellbare halbleiterbasierte Schaltung mit dreidimensionaler Schaltungstopologie umfasst dementsprechend ein erstes Halbleitersubstrat und ein dazu parallel orien tiertes zweites Halbleitersubstrat, wobei das erste Halbleitersubstrat mindestens eine Durchkontaktierung aufweist, die gebildet ist durch eine metallische Erhebung auf einer dem ersten Halbleitersubstrat zugewandten Oberfläche des zweiten Halbleitersubstrat und die ein Loch im ersten Halbleitersubstrat ausfüllt, wobei eine Mantelfläche der metallischen Erhebung durch eine Klebstoffschicht mit einer Wand des Lochs verbunden ist.A in this way advantageously easy to produce semiconductor-based Circuit with three-dimensional circuit topology includes accordingly a first semiconductor substrate and a parallel thereto oriented second semiconductor substrate, wherein the first semiconductor substrate at least has a via formed by a metallic one Elevation on a surface of the first semiconductor substrate facing the second semiconductor substrate and the one hole in the first semiconductor substrate fills wherein a lateral surface the metallic survey by an adhesive layer with a Wall of the hole is connected.

Typischerweise wird zumindest eines der beiden Halbleitersubstrate durch einen Halbleiter-Wafer gebildet sein, was eine ausgesprochene aufwandsarme Herstellung einer großen Zahl entsprechender halbleiterbasierter Schaltungen erlaubt. Dabei wird vorzugsweise Silizium als Material für die Halbleitersubstrate verwendet, das für die Bildung halbleiterbasierter Schaltungen besonders geeignet ist.typically, At least one of the two semiconductor substrates is replaced by a Semiconductor wafer to be formed, which is a pronounced low-complexity Making a big one Number of corresponding semiconductor-based circuits allowed. there Silicon is preferably used as material for the semiconductor substrates, that for the formation of semiconductor based circuits is particularly suitable.

Eine Schaltung mit vorteilhaft hoher Integrationsdichte läßt sich so realisieren, wenn in mindestens eines der Halbleitersubstrate eine elektronische Schaltung integriert ist, die durch die mindestens eine metallische Erhebung bzw. durch die dadurch gebildete Durchkontaktierung direkt oder indirekt kontaktiert wird. Dabei lassen sich in beschriebener Weise bei gegebener Schaltungskomplexität ausgesprochen kurze Leiterwege realisieren, was im Hinblick auf möglichst geringe externe Felder und minimierte Verlustleistungen und Signallaufzeiten von Vorteil ist.A circuit with advantageously high integration density can be realized if in at least one of the semiconductor substrates, an electronic circuit is integrated, which is directly or indirectly contacted by the at least one metallic survey or by the through hole formed thereby. It can be in the manner described realize very short conductor paths given given circuit complexity, which is advantageous in terms of the lowest possible external fields and minimized power losses and signal propagation times.

Noch komplexere ausgesprochen kompakte Schaltungen lassen sich realisieren, indem auf beschriebene Weise ein Stapel von mehr als zwei miteinander verbundenen Halbleitersubstraten gebildet wird.Yet more complex, extremely compact circuits can be realized in the manner described a stack of more than two with each other connected semiconductor substrates is formed.

Eine vorteilhafte Ausgestaltung des vorgeschlagenen Verfahrens sieht vor, dass das mindestens eine Loch im ersten Halbleitersubstrat zunächst als Sackloch ausgeführt wird, wobei das erste Halbleitersubstrat nach dem Zusammenfügen der beiden Halbleitersubstrate an einer dem zweiten Halbleitersubstrat abgewandten Seite so weit abgetragen wird, bis ein Ende der metallischen Erhebung an dieser Seite frei liegt. Das erste Halbleitersubstrat wird dann also so weit gedünnt, dass die mindestens eine metallische Erhebung letztendlich eine verbleibende Schichtdicke des ersten Halbleitersubstrat vollständig überspannt, um eine Durchkontaktierung im ersten Halbleitersubstrat zu bilden.A advantageous embodiment of the proposed method sees in that the at least one hole in the first semiconductor substrate first as Blind hole executed is, wherein the first semiconductor substrate after joining the both semiconductor substrates on a second semiconductor substrate far away until one end of the metallic Survey on this page is free. The first semiconductor substrate is thinned so far that the at least one metallic survey ultimately a completely overlaps the remaining layer thickness of the first semiconductor substrate, to form a via in the first semiconductor substrate.

Das mindestens eine Loch, in dem die Durchkontaktierung realisiert werden soll, kann in vorteilhaft einfacher Weise beispielsweise durch Ätzen oder durch Laserstrukturieren hergestellt werden.The at least one hole in which the via can be realized should, in an advantageous simple manner, for example, by etching or be prepared by laser structuring.

Die mindestens eine metallische Erhebung auf dem zweiten Halbleitersubstrat läßt sich in vorteilhaft einfacher Weise realisieren, indem Metall galvanisch und/oder stromlos auf dem zweiten Halbleitersubstrat abgeschieden wird, typischerweise auf einem Kontaktpad des zweiten Halbleitersubstrats. Zur Bildung der metallischen Erhebung kann beispielsweise Kupfer oder ein anderes möglichst gut leitendes Metall verwendet werden. Um sicherzustellen, dass die Erhebung die gewünschte Form erhält, die zu dem entsprechenden Loch im ersten Halbleitersubstrat passt, kann das Metall zur Bildung der Erhebung in eine Aussparung einer entsprechend strukturierten Maskierungsschicht abgeschieden werden. Eine solche Maskierungsschicht kann beispielsweise aus Fotolack gebildet werden.The at least one metallic projection on the second semiconductor substrate let yourself realize in an advantageous simple manner by galvanic metal and / or de-energized deposited on the second semiconductor substrate is typically on a contact pad of the second semiconductor substrate. To form the metallic survey, for example, copper or another as possible good conductive metal can be used. To ensure, that the survey the desired Form receives, which matches the corresponding hole in the first semiconductor substrate, The metal may be used to form the elevation in a recess of a correspondingly structured masking layer are deposited. A such masking layer may be formed of photoresist, for example become.

Eine gute und belastungsfähige Verbindung der Halbleitersubstrate bzw. des die Durchkontaktierung bildenden Metalls mit der Wand des entsprechenden Lochs im ersten Halbleitersubstrat läßt sich erreichen, indem die Klebstoffschicht aus einem polymeren Klebstoff gebildet wird, der nach dem Zusammenfügen der beiden Halbleitersubstrate aushärtet. Um den Zeitpunkt des Aushärtens frei wählen zu können, kann das Verfahren dabei so gestaltet sein, dass die entstehende Schaltung nach dem Zusammenfügen der beiden Halbleitersubstrate erwärmt oder abgekühlt wird, um ein Abbinden oder Aushärten der Klebstoffschicht zu induzieren.A good and resilient Connection of the semiconductor substrates or the via forming metal with the wall of the corresponding hole in the first Semiconductor substrate can be achieved by forming the adhesive layer from a polymeric adhesive will, after the joining the two semiconductor substrates cured. At the time of curing choose freely can, the process can be designed so that the resulting Circuit after assembly the two semiconductor substrates is heated or cooled, to a setting or curing to induce the adhesive layer.

Die Klebstoffschicht, die sich auch zumindest über Teile einer dem zweiten Halbleitersubstrat zugewandten Seite des ersten Halbleitersubstrats erstrecken kann, kann zusätzlich zur Verbindung der metallischen Erhebungen mit den Wänden der entsprechenden Löcher zur elektrischen Isolierung der Durchkontaktierungen gegenüber dem ersten Halbleitersubstrat dienen. Zusätzlich kann dazu jedoch auch bereits vor dem Auftragen der Klebstoffschicht eine Isolationsschicht und/oder Barriereschicht zumindest bereichsweise auf dem ersten Halbleitersubstrat aufgebracht werden, insbesondere auf den Wänden der Löcher. Eine solche Isolationsschicht kann auch durch eine Passivierung einer Oberfläche des ersten Halbleitersubstrats gebildet werden.The Adhesive layer, which is also at least over parts of the second Semiconductor substrate facing side of the first semiconductor substrate can extend may additionally for connecting the metallic elevations to the walls of the corresponding holes for the electrical insulation of the vias against the serve the first semiconductor substrate. In addition, however, too even before the application of the adhesive layer, an insulating layer and / or barrier layer at least partially on the first Semiconductor substrate are applied, in particular on the walls of the Holes. Such an insulation layer may also be passivated a surface of the first semiconductor substrate are formed.

Eine Weiterbildung des vorgeschlagenen Verfahrens, die sowohl eine stabilere Verbindung der Halbleitersubstrate als auch eine komplexere Schaltungstopologie erlaubt, sieht vor, dass mindestens eine weitere leitende Verbindung zwischen dem zweiten Halbleiter substrat und einer diesem Halbleitersubstrat zugewandten Oberfläche des ersten Halbleitersubstrats gebildet wird. Dazu können z. B. einander gegenüberliegende Kontaktpads des ersten Halbleitersubstrats und des zweiten Halbleitersubstrats durch Lot oder leitfähigen Klebstoff miteinander verbunden werden.A Continuing the proposed procedure, which is both a more stable Connection of the semiconductor substrates as well as a more complex circuit topology allowed, provides that at least one more conductive connection between the second semiconductor substrate and a semiconductor substrate this facing surface of the first semiconductor substrate is formed. These can z. B. opposite each other Contact pads of the first semiconductor substrate and the second semiconductor substrate by solder or conductive Adhesive are joined together.

Schließlich wird typischerweise auf einer dem zweiten Halbleitersubstrat abgewandten Oberfläche des ersten Halbleitersubstrats eine Leiterbahnebene zum Kontaktieren der durch die mindestens eine Erhebung gebildeten Durchkontaktierung aufgebracht werden, die zur Bildung von Leiterbahnen und/oder Anschlusspads strukturiert werden kann, um die gewünschte Schaltung zu realisieren.Finally will typically facing away from the second semiconductor substrate surface of the first semiconductor substrate, a conductor track plane for contacting applied by the at least one survey formed via are used to form interconnects and / or pads can be structured to realize the desired circuit.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand der 1 und 2a bis 2g beschrieben. Es zeigenAn embodiment of the invention will be described below with reference to the 1 and 2a to 2g described. Show it

1 einen Ausschnitt eines Querschnitts durch eine halbleiterbasierte Schaltung in einer Ausführung der Erfindung und 1 a section of a cross section through a semiconductor-based circuit in an embodiment of the invention and

2a–2g in entsprechender Darstellung verschiedene Verfahrensschritte eines Verfahrens zur Herstellung der Schaltung aus 1. 2a - 2g in a corresponding representation, different method steps of a method for producing the circuit 1 ,

Die in 1 gezeigte halbleiterbasierte Schaltung weist ein erstes Halbleitersubstrat 1 auf, das durch einen Teil eines Siliziumwafers gebildet ist. Über diesem ersten Halbleitersubstrat 1 ist ein zweites Halbleitersubstrat 2 angeordnet, das aus einem aktiven Halbleiter-Wafer, typischerweise ebenfalls aus Silizium, gebildet ist. Zumindest in das zweite Halbleitersubstrat 2 ist eine elektronische Schaltung integriert, für die das zweite Halbleitersubstrat 2 Kontaktpads 3 und 3' aufweist, wobei letztere auch als Under Bump Metallizations bezeichnet werden.In the 1 shown semiconductor-based circuit has a first semiconductor substrate 1 formed by part of a silicon wafer. Over this first semiconductor substrate 1 is a second semiconductor substrate 2 arranged, which is formed from a semiconductor active wafer, typically also made of silicon. At least in the second Semiconductor substrate 2 an electronic circuit is integrated, for which the second semiconductor substrate 2 contact pads 3 and 3 ' the latter also being referred to as Under Bump Metallizations.

Die Kontaktpads 3' sind mit dort aufgewachsenen säulenförmigen Erhebungen 4 aus Kupfer verbunden, die Durchgangslöcher im ersten Halbleitersubstrat 1 ausfüllen und so Durchkontaktierungen im ersten Halbleitersubstrat 1 bilden. Dabei sind Wände 5 der genannten Durchgangslöcher, wie auch große Teile einer dem zweiten Halbleitersubstrat 2 zugewandten Oberfläche des ersten Halbleitersubstrats 1, mit einer Klebstoffschicht 6 bedeckt, durch welche Mantelflächen der metallischen Erhebungen 4 mit den Wänden 5 der Durchgangslöcher verbunden sind. Zwischen der Klebstoffschicht 6 und dem das erste Halbleitersubstrat 1 bildenden Silizium ist ferner eine dünne Sperrschicht 7 zu erkennen, die als elektrisch isolierende Barriere wirkt. An einer dem zweiten Halbleitersubstrat 2 abgewandten Seite sind die metallischen Erhebungen 4 mit Anschlusspads 8 verbunden, die in einer Leiterbahnebene realisiert sind und auf denen Lot-Bumps 9 angeordnet sind, die ein Kontaktieren der halbleiterbasierten Schaltung erleichtern sollen. Ferner sind Teile der Anschlusspads 8 sowie in der gleichen Leiterbahnebene realisierte Leiterbahnen in eine Isolatorschicht 10 eingebettet.The contact pads 3 ' are with there grown up columnar elevations 4 made of copper, the through holes in the first semiconductor substrate 1 fill and so vias in the first semiconductor substrate 1 form. There are walls 5 said through holes, as well as large parts of the second semiconductor substrate 2 facing surface of the first semiconductor substrate 1 , with an adhesive layer 6 covered by which lateral surfaces of the metallic elevations 4 with the walls 5 the through holes are connected. Between the adhesive layer 6 and the first semiconductor substrate 1 forming silicon is also a thin barrier layer 7 to recognize that acts as an electrically insulating barrier. At a second semiconductor substrate 2 opposite side are the metallic elevations 4 with connection pads 8th connected, which are realized in a conductor track plane and on which solder bumps 9 are arranged to facilitate contacting the semiconductor-based circuit. Furthermore, parts of the connection pads 8th and in the same interconnect level realized interconnects in an insulator layer 10 embedded.

Zusätzlich sind elektrische Verbindungen zwischen den Halbleitersubstraten 1 und 2 vorgesehen, die durch geringe Mengen Lot oder leitfähigem Klebstoff zwischen jeweils einander gegenüberliegenden Kontaktpads 3 realisiert sind.In addition, there are electrical connections between the semiconductor substrates 1 and 2 provided by small amounts of solder or conductive adhesive between each opposing contact pads 3 are realized.

In gleicher Weise können bei komplexeren Ausführungen entsprechender halbleiterbasierter Schaltungen auch mehr als zwei parallel übereinander angeordnete Halbleitersubstrate miteinander verbunden sein und so einen höheren Stapel bilden.In same way for more complex designs corresponding semiconductor-based circuits also more than two parallel to each other arranged semiconductor substrates to be interconnected and so a higher one Make pile.

Die 2a bis 2g veranschaulichen ein Verfahren zum Herstellen der halbleiterbasierten Schaltung aus 1. Dabei sind wiederkehrende Merkmale mit den gleichen Bezugszeichen versehen.The 2a to 2g illustrate a method of fabricating the semiconductor-based circuit 1 , In this case, recurring features are provided with the same reference numerals.

2a zeigt das erste Halbleitersubstrat 1, das durch einen Siliziumwafer gebildet ist, nach einem ersten Bearbeitungsschritt, in dem Löcher 11 im Halbleitersubstrat 1 hergestellt werden, die zunächst noch als Sacklöcher ausgeführt sind und später die schon erwähnten Durchgangslöcher bilden. Ebenfalls in 2a erkennbar sind die bereits in diesem Stadium aufgebrachten Kontaktpads 3. Die Löcher 11 werden durch einen herkömmlichen Silizium-Strukturierungsprozess, wie z. B. reaktives Ionen-Ätzen, Laserstrukturierung oder nasschemisches Ätzen, hergestellt. Dabei wird ein für den jeweiligen Strukturierungsprozess geeigneter Maskierungsprozess eingesetzt. 2a shows the first semiconductor substrate 1 formed by a silicon wafer after a first processing step in which holes 11 in the semiconductor substrate 1 are produced, which are initially designed as blind holes and later form the already mentioned through holes. Also in 2a recognizable are already applied at this stage contact pads 3 , The holes 11 be through a conventional silicon patterning process, such. As reactive ion etching, laser structuring or wet chemical etching produced. In this case, a masking process suitable for the respective structuring process is used.

In einem weiteren Verfahrensschritt, dessen Ergebnis in 2b dargestellt ist, wird eine Isolationsschicht und/oder Sperrschicht 7 auf dem ersten Halbleitersubstrat 1 abgeschieden, die eine Barriere bildet. Das kann durch ein geeignetes Verfahren wie CVD (chemical vapour deposition), Oxidation oder Sputtern geschehen.In a further process step, the result in 2 B is shown, an insulating layer and / or barrier layer 7 on the first semiconductor substrate 1 deposited, which forms a barrier. This can be done by a suitable method such as CVD (chemical vapor deposition), oxidation or sputtering.

Auf dem in 2c abgebildeten zweiten Halbleitersubstrat 2, das bereits die Kontaktpads 3 und 3' aufweist, werden die schon erwähnten metallischen Erhe bungen 4 hergestellt, und zwar durch Abscheiden von Kupfer auf den an einer Oberfläche des zweiten Halbleitersubstrats 2 angeordneten Kontaktpads 3'. Diese Erhebungen 4, die auch als Cu-Pillar-Bumps bezeichnet werden und die bezüglich Höhe, Durchmesser und Form in gewünschter Weise so gestaltet werden, dass sie in die Löcher 11 im ersten Halbleitersubstrat 1 hineinpassen, können dabei z. B. mittels galvanischer Abscheidung in entsprechend strukturiertem Fotolack gebildet werden. Um das galvanische Abscheiden zu erleichtern, kann zuvor bereits stromlos Metall auf dem zweiten Halbleitersubstrat 2 abgeschieden worden sein.On the in 2c pictured second semiconductor substrate 2 that already has the contact pads 3 and 3 ' has, the already mentioned metallic surveys are 4 by depositing copper on a surface of the second semiconductor substrate 2 arranged contact pads 3 ' , These surveys 4 , also referred to as Cu-Pillar bumps, which are desirably designed in height, diameter and shape to fit into the holes 11 in the first semiconductor substrate 1 fit into it, z. B. be formed by electrodeposition in a correspondingly structured photoresist. In order to facilitate the galvanic deposition, metal may already be electrolessly on the second semiconductor substrate beforehand 2 have been deposited.

In einem weiteren Verfahrensschritt wird eine dünne Klebstoffschicht 6 in die Löcher 11 des ersten Halbleitersubstrats 1 eingebracht und dort auf den Wänden 5 der Löcher 11 aufgetragen. Dabei überdeckt die Klebstoffschicht 6 auch die später dem zweiten Halbleitersubstrat 2 zugewandte Oberfläche des ersten Halbleitersubstrats 1 mit Ausnahme lediglich der freigelassenen Kontaktpads 3. Um diese für einen späteren Kontaktierungsschritt freizuhalten, erfolgt das Auftragen der Klebstoffschicht 4 nach einer entsprechenden Maskierung des ersten Halbleitersubstrats 1 bzw. des dieses Halbleitersubstrat 1 bildenden Wafers. Ein Ergebnis dieses Verfahrensschritts ist in 2d dargestellt.In a further process step, a thin adhesive layer 6 in the holes 11 of the first semiconductor substrate 1 introduced and there on the walls 5 the holes 11 applied. This covers the adhesive layer 6 also the later the second semiconductor substrate 2 facing surface of the first semiconductor substrate 1 except only the released contact pads 3 , In order to keep these free for a later contacting step, the adhesive layer is applied 4 after a corresponding masking of the first semiconductor substrate 1 or of this semiconductor substrate 1 forming wafers. A result of this process step is in 2d shown.

Anschließend werden die beiden Halbleitersubstrate 1 und 2 so zusammengefügt, dass die metallischen Erhebungen 4 zur Bildung der Durchkontaktierungen an der Klebstoffschicht 6 anliegend in den Löchern 11 im ersten Halbleitersubstrat 1 zu liegen kommen. Dieser Verfahrensschritt, dessen Ergebnis in 2e dargestellt ist, geschieht beim vorliegenden Ausführungs beispiel, wenn die Halbleitersubstrate 1 und 2 noch in Form der Wafer vorliegen, also vor einer eventuell später erfolgenden Trennung der Halbleiterwafer in einzelne Chips oder Chip-Stapel. Die Klebstoffschicht 6, die aus einem polymeren Klebstoff gebildet wird, härtet nach dem Zusammenfügen der beiden Halbleitersubstrate 1 und 2 aus, was durch Vorgeben eines entsprechend angepaßten Temperaturprofils erreicht wird, z. B. durch so genanntes Polymer-Curing. Beim Zusammenfügen der beiden Halbleitersubstrate 1 und 2 werden auch die weiteren leitenden Verbindungen zwischen den Halbleitersubstraten 1 und 2 hergestellt, indem die einander gegenüberliegenden Kontaktpads 3 durch geringe Mengen dort aufgetragenen Lots oder leitfähigen Klebstoffs miteinander verbunden werden. Dabei dienen die Kontaktpads 3 auch als mechanische Verbindungselemente zwischen den Halbleitersubstraten 1 und 2.Subsequently, the two semiconductor substrates 1 and 2 put together so that the metallic elevations 4 to form the vias on the adhesive layer 6 lying in the holes 11 in the first semiconductor substrate 1 to come to rest. This process step, the result in 2e is shown, happens in the present embodiment, for example, when the semiconductor substrates 1 and 2 are still present in the form of the wafer, so before any subsequent separation of the semiconductor wafer into individual chips or chip stack. The adhesive layer 6 , which is formed from a polymeric adhesive, cures after joining the two semiconductor substrates 1 and 2 from what is achieved by setting a suitably adapted temperature profile, z. B. by so-called polymer curing. When assembling the two semiconductor substrates 1 and 2 will also be the further conductive connections between the semiconductor substrates 1 and 2 made by the opposing contact pads 3 be joined together by small amounts of solder or conductive adhesive applied there. The contact pads serve here 3 also as mechanical connecting elements between the semiconductor substrates 1 and 2 ,

In einem weiteren Verfahrensschritt, dessen Resultat in 2f veranschaulicht ist, wird das erste Halbleitersubstrat 1 an einer dem zweiten Halbleitersubstrat 2 abgewandten Seite so weit abgetragen und dadurch gedünnt, bis Enden der metallischen Erhebungen 4 an dieser Seite freiliegen und dort Durchkontaktierungsflächen 12 bilden.In a further process step, the result in 2f is illustrated, the first semiconductor substrate 1 at a second semiconductor substrate 2 opposite side so far removed and thereby thinned, to ends of the metallic elevations 4 on this side are exposed and there Durchkontaktierungsflächen 12 form.

Schließlich wird auf einer dem zweiten Halbleitersubstrat 2 zugewandten Oberfläche des ersten Halbleitersubstrats 1 eine Anschlussmetallisierungsebene oder Leiterbahnebene zum Kontaktieren der durch die Erhebungen 4 gebildeten Durchkontaktierungen aufgebracht, die zur Bildung von Leiterbahnen sowie der Anschlusspads 8 strukturiert wird. Die so gebildete Verdrahtungs- und Pad-Metallisierung wird schließlich weitgehend in der schon erwähnten Isolatorschicht 10 ein gebettet. Das so erreichte Stadium des Herstellungsverfahrens ist in 2g abgebildet. Nach dem standardmäßigen Aufbringen der Lot-Bumps 9, die als Verbindung zu einer nächsten Stackebene oder zu einem Substrat dienen, auf die Anschlusspads 8, erhält man schließlich die fertige halbleiterbasierte Schaltung, die bereits mit Bezug auf 1 beschrieben worden ist und die eine Mikroelektronikkomponente dreidimensionalen Aufbaus mit elektrischen Durchkontaktierungen bildet.Finally, on a second semiconductor substrate 2 facing surface of the first semiconductor substrate 1 a Anschlußmetallisierungsebene or conductor track level for contacting by the surveys 4 formed vias, which are used to form interconnects and the connection pads 8th is structured. The wiring and pad metallization thus formed eventually becomes largely in the already mentioned insulator layer 10 a bed. The stage of the manufacturing process thus achieved is in 2g displayed. After the standard application of the solder bumps 9 , which serve as a connection to a next stack level or to a substrate, on the connection pads 8th Finally, one obtains the finished semiconductor-based circuit already with reference to 1 has been described and forms a microelectronic component three-dimensional structure with electrical feedthroughs.

Variationen des beschriebenen Ausführungsbeispiels können sich ergeben z. B. mit zusätzlichen Kontaktflächen, die mit Lot-Bumps versehen sein können, sowie durch eine Verwendung unterschiedlicher Einzelprozesse (z. B. Laserstrukturierung, stromloses Abscheiden von Seed-Lagern und andere an sich bekannte Verfahrensschritte).variations of the described embodiment can arise z. B. with additional Contact surfaces, which can be provided with solder bumps, as well as by a use different individual processes (eg laser structuring, electroless Separation of seed bearings and other process steps known per se).

Durch das beschriebene Verfahren werden elektrische Verbindungen zwischen den beiden Halbleitersubstraten 1 und 2 bzw. zwischen den entsprechenden Halbleiter-Wafern hergestellt, die durch die beschriebenen Maßnahmen im Vergleich zu anderen Aufbauverfahren extrem kurz sind und damit Vorteile bezüglich der elektronischen Charakterisierung eines so erhaltenen Gesamtsystems realisieren, nämlich insbesondere kurze Signallaufzeiten, eine Verlustleistungsreduzierung und ein vorteilhaft geringes externes Feld.The method described makes electrical connections between the two semiconductor substrates 1 and 2 or produced between the corresponding semiconductor wafers, which are extremely short by the described measures compared to other construction methods and thus realize advantages in terms of the electronic characterization of a total system thus obtained, namely in particular short signal propagation times, a loss of power reduction and an advantageously low external field.

Das beschriebene Verfahren bildet eine alternative Technologie zu gegenwärtig eingesetzten Verfahren, lässt sich verhältnismäßig kostengünstig realisieren und bringt auch eine hohe Prozessintegrationskompatibilität mit sich. Im Besonderen sind keine Hochtemperaturverfahren notwendig, welche bei den anderen, be reits genutzten Verfahren z. T. ein Ausschlusskriterium für die verwendeten Halbleiter-Komponenten bilden können. Darüber hinaus kann das Verfahren auf unterschiedliche Wafertypen angewendet werden und erlaubt somit eine flexible Art der dreidimensionalen Integration von Halbleiterwafern bzw. Teilen von Halbleiterwafern oder Chips.The described method forms an alternative technology to currently used methods, let yourself realize relatively inexpensive and also brings high process integration compatibility. In particular, no high-temperature processes are necessary, which at the other, already used procedures z. T. an exclusion criterion for the used semiconductor components can form. In addition, the procedure can be applied to different types of wafers and thus allows a flexible way of three-dimensional integration of semiconductor wafers or parts of semiconductor wafers or chips.

Der vorgeschlagene Lösungsansatz besteht darin, dass der Prozess zur Herstellung von Durchkontaktierungen auf zwei Halbleiter-Wafer aufgeteilt wird. Auf einem Teil werden Metallisierungsstrukturen mit hohen Aspektverhältnissen hergestellt und auf dem zweiten Wafer erfolgt ausschließlich die Realisierung der Löcher, u. U. mit zusätzlicher Isolierung (Passivierungsschicht).Of the proposed approach is that the process of making vias is split on two semiconductor wafers. Be on a part Metallization structures produced with high aspect ratios and on the second wafer is carried out exclusively the realization of holes, u. U. with additional Insulation (passivation layer).

Durch justiertes Zusammenfügen beider Wafer-Teile werden die Metallisierungsstrukturen in die Löcher (Vias) versenkt, welche vorher durch geeignete Materialien, die als Klebe- und Isolationsschicht fungieren, z. T. gefüllt werden. Beim Zusammenführen der beiden Waferteile wird die Klebeschicht, die einerseits als Isolations- und andererseits als Verbindungsklebeschicht dient, verdrängt. Hierzu können z. B. Polymere eingesetzt werden.By adjusted joining of both wafer parts, the metallization structures are inserted into the holes (vias) sunk in advance by suitable materials which act as adhesive and insulation layer, for. T. be filled. When merging the Both wafer parts become the adhesive layer, which on the one hand serves as insulation and on the other hand serves as a compound adhesive layer displaced. For this can z. As polymers are used.

Durch anschließendes Dünnen des Wafer-Verbundes von der Rückseite des Wafers, welcher mit Löchern versehen wurde, erfolgt bei dem beschriebenen Ausführungsbeispiel durch Schleifen (Grinding) und Ätzen und anschließende Planarisierungsverfahren (z. B. CMP, was für chemical mechanical polishing steht) eine Freilegung der eingefügten Metallisierungsstrukturen. Anschließend wird durch übliche Verfahren der Halbleitertechnologie die Prozessierung auf der Waferrück seite, insbesondere zum Anlegen der Dünnfilm-Verdrahtungsebene und einer Kontaktmetallisierung für die Verbindung der Halbleiterkomponente zu einem Substrat, fortgesetzt.By then thin of the wafer composite from the back of the wafer, which with holes was provided takes place in the described embodiment by grinding and etching and subsequent Planarization process (eg CMP, which means chemical mechanical polishing stands) an exposure of the inserted metallization structures. Subsequently is by usual Process of semiconductor technology the processing on the wafer side, in particular for applying the thin-film wiring plane and a contact metallization for the connection of the semiconductor component to a substrate, continued.

Das Verfahren hat keine Einschränkungen bezüglich des Einsatzes der ausgewählten Materialien zum Via-Fillen, zur Bildung der notwendigen Diffusionssperrschichten und der Isolation. So können die Barriereschichten z. B. durch Sputtern auf den erhabenen Metallisierungsschichten (Kupfersäulen) oder anderen Verfahren vor dem Zusammenfügen der beiden vorprozessierten Wafer realisiert werden.The Procedure has no restrictions on the Use of the selected Materials for via-fills, to form the necessary diffusion barrier layers and insulation. So can the Barrier layers z. B. by sputtering on the raised metallization layers (Copper columns) or other procedures before joining the two preprocessed Wafers are realized.

Der Vorteil dieser Methode ist darin zu sehen, dass die erhabenen Metallisierungsstrukturen (z. B. Kupfer-Pillarbumps) durch Standardverfahren der Halbleitertechnologie, z. B. Wafer-Bumping, mittels photolithographischer Strukturierung und galvanischer Abscheidung, vollkommen separat hergestellt werden können. Hierfür ist kein Hochtemperaturprozess notwendig, der sich nachteilig auf die Funktionalität und Ausbeute der funktionalen Komponenten auswirken könnte. Mit dieser Methode können Metallisierungsstrukturen mit Erhebungen bis zu mehreren 100 μm realisiert werden.The advantage of this method is that the raised metallization structures (eg, copper pillarbumps) are replaced by standard methods of semiconductor technology, e.g. As wafer bumping, by means of photolithographic structuring and electrodeposition, herge completely separate can be made. For this, no high-temperature process is necessary, which could adversely affect the functionality and yield of the functional components. Metallization structures with elevations of up to several 100 μm can be realized with this method.

Die Herstellung der Vertiefungen bzw. Löcher (Vias) kann auf aktiven und passiven Silizium-Wafern erfolgen. Gleiches gilt für die Herstellung der erhabenen Metallisierungsstrukturen. Mit diesem Lösungsansatz können dreidimensionale Anordnungen von Halbleiterwafern realisiert werden. Durch alternierenden Wechsel von ”Löchern” und ”Erhebungen” kann im Prinzip eine unbegrenzte Anzahl von Ebenen (Wafern) zusammengefügt werden.The Preparation of the wells or holes (vias) can be active on and passive silicon wafers. The same applies to the production of raised metallization structures. With this approach can Three-dimensional arrangements of semiconductor wafers can be realized. By alternating changes of "holes" and "elevations" can in principle an unlimited Number of levels (wafers) are joined together.

Das Verfahren erlaubt eine kostengünstige Herstellung von sogenannten koaxialen Leiterbahndurchführungen durch Silizium. In diesem Fall werden auf dem Wafer mit den Vertiefungen an den Seitenwänden Metallisierungsschichten abgeschieden. Dies kann z. B. durch die Kombination von Sputtern und galvanischer Abscheidung oder ”electroless seed layer” und galvanischer Abscheidung erfolgen. Die auf diese Art und Weise hergestellten Koaxial-Durchkontaktierungsstrukturen weisen besondere Vorzüge dadurch auf, dass zwischen Signal und Masse kein Silizium-Bulkmaterial vorhanden ist und der Herstellungsprozess relativ einfach umzusetzen ist.The Method allows a cost-effective production of so-called coaxial conductor passages through silicon. In In this case, metallization layers are formed on the wafer with the recesses on the sidewalls deposited. This can be z. B. by the combination of sputtering and galvanic deposition or "electroless seed layer "and galvanic deposition take place. Made in this way Coaxial via structures have particular advantages thereby on that between signal and mass no silicon bulk material available and the manufacturing process is relatively easy to implement.

Der erfindungsgemäße Vorschlag ist unabhängig davon, auf welche Art und Weise und mit welchen Methoden die Vertiefungen bzw. Metallerhebungen (z. B. Kupfersäulen) realisiert werden. Auch ist es für den erfindungsgemäßen Lösungsansatz unerheblich, mit welchen Materialien gearbeitet wird. Das Ausführungsbeispiel stellt nur ein exemplarisches Beispiel der Realisierung einer Durchkontaktierung mit sogenannten Kupfer-Pillar-Bump-Strukturen dar, welches von besonderem Interesse im Bereich der 3D-Systemintegration (Stacking) von Halbleiterkomponenten ist.Of the inventive proposal is independent of which, in what way and with what methods the wells or metal elevations (eg copper columns) can be realized. Also is it for the inventive approach irrelevant which materials are used. The embodiment represents only an exemplary example of the realization of a via with so-called copper pillar bump structures which is of particular interest in the field of 3D system integration (Stacking) of semiconductor components.

Es ist ebenfalls unerheblich, ob der aktive oder passive Wafer mit den Erhebungen oder Vertiefungen versehen wird oder für Mehrfachstapel eine entsprechende Kombination ausgeführt wird.It is also irrelevant whether the active or passive wafer with the elevations or depressions is provided or for multiple stacks a corresponding combination is executed.

Der erfindungsgemäße Vorschlag hat auch keine Einschränkungen bezüglich der verwendeten Geometrien. Somit ist der Erfindungsansatz unabhängig davon, ob die Erhebungen oder Vertiefungen runde, quadratische oder andere geometrische Formen aufweisen.Of the inventive proposal also has no restrictions in terms of the geometries used. Thus, the inventive approach is independent of whether the elevations or depressions are round, square or other have geometric shapes.

Das Verfahren eignet sich in besonderer Weise für die dreidimensionale Integration von Halbleiterkomponenten, welche unabhängig voneinander prozessiert werden können. Die dreidimensionale Systemarchitektur kann besonders für die Herstellung von mikroelektronischen Systemen, wie z. B. Stapeln von Speicherbausteinen, Mikroprozessoren, ASICs, Transceivern und anderen elektronischen Elementen, zum Einsatz kommen.The Method is particularly suitable for the three-dimensional integration of semiconductor components which process independently of each other can be. The three-dimensional system architecture can be especially for the production of microelectronic systems, such. B. stacking memory devices, Microprocessors, ASICs, transceivers and other electronic elements, be used.

Claims (16)

Verfahren zum Herstellen einer halbleiterbasierten Schaltung mit dreidimensionaler Schaltungstopologie, umfassend folgende Schritte: – Herstellung mindestens eines Lochs (11) in einem ersten Halbleitersubstrat (1), – Herstellung mindestens einer metallischen Erhebung (4) auf einer Oberfläche eines zweiten Halbleitersubstrats (2), – Auftragen einer Klebstoffschicht (6) auf einer Wand (5) des mindestens einen Lochs (11) im ersten Halbleitersubstrat (1), – Zusammenfügen des ersten Halbleitersubstrats (1) und des zweiten Halbleitersubstrats (2) derart, dass die mindestens eine metallische Erhebung (4) zur Bildung einer Durchkontaktierung an der Klebstoffschicht (6) anliegend in dem mindestens einen Loch (11) im ersten Halbleitersubstrat (1) zu liegen kommt.Method for producing a semiconductor circuit with a three-dimensional circuit topology, comprising the following steps: - producing at least one hole ( 11 ) in a first semiconductor substrate ( 1 ), - manufacture of at least one metallic survey ( 4 ) on a surface of a second semiconductor substrate ( 2 ), - applying an adhesive layer ( 6 ) on a wall ( 5 ) of the at least one hole ( 11 ) in the first semiconductor substrate ( 1 ), - joining the first semiconductor substrate ( 1 ) and the second semiconductor substrate ( 2 ) such that the at least one metallic survey ( 4 ) to form a via on the adhesive layer ( 6 ) lying in the at least one hole ( 11 ) in the first semiconductor substrate ( 1 ) comes to rest. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zumindest eines der Halbleitersubstrate (1, 2) durch einen Halbleiter-Wafer gebildet wird, vorzugsweise aus Silizium.Method according to claim 1, characterized in that at least one of the semiconductor substrates ( 1 . 2 ) is formed by a semiconductor wafer, preferably of silicon. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass in mindestens eines der Halbleitersubstrate (1, 2) eine elektronische Schaltung integriert ist, die durch die metallische Erhebung (4) direkt oder indirekt kontaktiert wird.Method according to one of claims 1 or 2, characterized in that in at least one of the semiconductor substrates ( 1 . 2 ) an electronic circuit integrated by the metallic survey ( 4 ) is contacted directly or indirectly. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das mindestens eine Loch (11) im ersten Halbleitersubstrat (1) zunächst als Sackloch ausgeführt wird, wobei das erste Halbleitersubstrat (1) nach dem Zusammenfügen der beiden Halbleitersubstrate (1, 2) an einer dem zweiten Halbleitersubstrat (2) abgewandten Seite so weit abgetragen wird, bis ein Ende der metallischen Erhebung (4) an dieser Seite frei liegt.Method according to one of claims 1 or 2, characterized in that the at least one hole ( 11 ) in the first semiconductor substrate ( 1 ) is first executed as a blind hole, wherein the first semiconductor substrate ( 1 ) after assembling the two semiconductor substrates ( 1 . 2 ) on a second semiconductor substrate ( 2 ) far away until one end of the metallic elevation ( 4 ) is free on this page. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das mindestens eine Loch (11) durch Ätzen oder durch Laserstrukturieren hergestellt wird.Method according to one of claims 1 to 3, characterized in that the at least one hole ( 11 ) is produced by etching or by laser structuring. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die mindestens eine metallische Erhebung (4) durch galvanisches und/oder stromloses Abscheiden von Metall gebildet wird.Method according to one of claims 1 to 5, characterized in that the at least one metallic survey ( 4 ) is formed by galvanic and / or electroless deposition of metal. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Metall zur Bildung der Erhebung (4) in eine Aussparung einer entsprechend strukturierten Maskierungsschicht abgeschieden wird.Process according to claim 6, characterized records that the metal forming the survey ( 4 ) is deposited in a recess of a correspondingly structured masking layer. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die mindestens eine Erhebung (4) auf einem Kontaktpad (3') des zweiten Halbleitersubstrats (2) gebildet wird.Method according to one of claims 6 or 7, characterized in that the at least one survey ( 4 ) on a contact pad ( 3 ' ) of the second semiconductor substrate ( 2 ) is formed. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Klebstoffschicht (6) aus einem polymeren Klebstoff gebildet wird, der nach dem Zusammenfügen der beiden Halbleitersubstrate (1, 2) aushärtet.Method according to one of claims 1 to 8, characterized in that the adhesive layer ( 6 ) is formed from a polymeric adhesive, which after the joining of the two semiconductor substrates ( 1 . 2 ) hardens. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die entstehende Schaltung nach dem Zusammenfügen der beiden Halbleitersubstrate (1, 2) erwärmt oder abgekühlt wird, um ein Abbinden und/oder Aushärten der Klebstoffschicht (6) zu induzieren.Method according to one of claims 1 to 9, characterized in that the resulting circuit after joining the two semiconductor substrates ( 1 . 2 ) is heated or cooled to prevent setting and / or curing of the adhesive layer ( 6 ). Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass vor dem Auftragen der Klebstoffschicht (6) eine Isolationsschicht und/oder Sperrschicht (7) auf dem ersten Halbleitersubstrat (1) aufgebracht wird.Method according to one of claims 1 to 10, characterized in that prior to the application of the adhesive layer ( 6 ) an insulation layer and / or barrier layer ( 7 ) on the first semiconductor substrate ( 1 ) is applied. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass mindestens eine weitere leitende Verbindung zwischen dem zweiten Halbleitersubstrat (2) und einer diesem Halbleitersubstrat (2) zugewandten Oberfläche des ersten Halbleitersubstrats (1) vorgesehen wird.Method according to one of claims 1 to 11, characterized in that at least one further conductive connection between the second semiconductor substrate ( 2 ) and a semiconductor substrate ( 2 ) facing surface of the first semiconductor substrate ( 1 ) is provided. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass auf einer dem zweiten Halbleitersubstrat (2) abgewandten Oberfläche des ersten Halbleitersubstrats (1) eine Leiterbahnebene zum Kontaktieren der durch die mindestens eine Erhebung (4) gebildeten Durchkontaktierung aufgebracht wird, die zur Bildung von Leiterbahnen und/oder Anschlusspads (8) strukturiert wird.Method according to one of claims 1 to 12, characterized in that on a second semiconductor substrate ( 2 ) facing away from the surface of the first semiconductor substrate ( 1 ) a conductor track plane for contacting by the at least one survey ( 4 ) is applied to the formation of printed conductors and / or connection pads ( 8th ) is structured. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass auf diese Weise ein Stapel von mehr als zwei miteinander verbundenen Halbleitersubstraten (1, 2) gebildet wird.Method according to one of claims 1 to 13, characterized in that in this way a stack of more than two interconnected semiconductor substrates ( 1 . 2 ) is formed. Halbleiterbasierte Schaltung mit dreidimensionaler Schaltungstopologie, umfassend ein erstes Halbleitersubstrat (1) und ein dazu parallel orientiertes zweites Halbleitersubstrat (2), wobei das erste Halbleitersubstrat (1) mindestens eine Durchkontaktierung aufweist, die gebildet ist durch eine metallische Erhebung (4) auf einer dem ersten Halbleitersubstrat (1) zugewandten Oberfläche des zweiten Halbleitersubstrats (2) und die ein Loch (11) im ersten Halbleitersubstrat (1) ausfüllt, wobei eine Mantelfläche der metallischen Erhebung (4) durch eine Klebstoffschicht (6) mit einer Wand (5) des Loches (11) verbunden ist.Semiconductor-based circuit with three-dimensional circuit topology, comprising a first semiconductor substrate ( 1 ) and a second semiconductor substrate oriented parallel thereto ( 2 ), wherein the first semiconductor substrate ( 1 ) has at least one via, which is formed by a metallic elevation ( 4 ) on a first semiconductor substrate ( 1 ) facing surface of the second semiconductor substrate ( 2 ) and the one hole ( 11 ) in the first semiconductor substrate ( 1 ), wherein a lateral surface of the metallic elevation ( 4 ) by an adhesive layer ( 6 ) with a wall ( 5 ) of the hole ( 11 ) connected is. Halbleiterbasierte Schaltung nach Anspruch 15, herstellbar durch ein Verfahren nach einem der Ansprüche 1 bis 14.Semiconductor-based circuit according to claim 15, can be produced by a method according to any one of claims 1 to 14.
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