DE102008007685B4

DE102008007685B4 - Integrierte Schaltung und Verfahren zum Betreiben einer integrierten Schaltung

Info

Publication number: DE102008007685B4
Application number: DE102008007685A
Authority: DE
Inventors: Andreas Dr. Kux; Detlev Richter
Original assignee: Qimonda AG
Current assignee: Samsung Electronics Co Ltd
Priority date: 2008-01-18
Filing date: 2008-02-06
Publication date: 2010-01-21
Anticipated expiration: 2028-02-07
Also published as: US20090185441A1; DE102008007685A1; US7813169B2

Abstract

Verfahren zum Betreiben einer integrierten Schaltung, aufweisend wenigstens eine erste und wenigstens eine zweite Speicherzelle (104), umfassend:
Auswählen der ersten Speicherzelle (104) zum Löschen;
Zuführen einer ersten elektrischen Löschsequenz (300) zu der ersten Speicherzelle (104) und dadurch Beeinflussen der zweiten Speicherzelle (104);
Auswählen der zweiten Speicherzelle (104) zum Löschen; und
Zuführen einer zweiten elektrischen Löschsequenz (310) zu der zweiten Speicherzelle (104), wobei die zweite elektrische Löschsequenz (310) von der ersten elektrischen Löschsequenz (300) verschieden ist, so dass eine Auswirkung der Beeinflussung der ersten elektrischen Löschsequenz (300) auf die zweite Speicherzelle (104) reduziert wird.

Description

Die Erfindung betrifft eine integrierte Schaltung, umfassend einen Speicher, wobei der Speicher wenigstens eine erste Speicherzelle und eine zweite Speicherzelle aufweist und die erste Speicherzelle und die zweite Speicherzelle durch Anlegen wenigstens einer elektrischen Löschsequenz löschbar sind. Darüber hinaus betrifft die Anmeldung weitere integrierte Schaltungen mit einem Speicher sowie Verfahren zum Betreiben einer integrierten Schaltung.
Herkömmliche integrierten Schaltungen weisen einen Speicher mit flüchtigen und nichtflüchtigen Speicherzellen auf, die durch Anlegen einer elektrischen Löschsequenz gelöscht werden können. Durch die immer höhere Arbeitsgeschwindigkeit und Integrationsdichte integrierter Schaltungen werden auch an das Löschen von Speicherzellen immer höhere Anforderungen gestellt. Die vorliegende Erfindung zeigt neue Vorrichtungen und Verfahren auf, mit denen das Löschen von Speicherzellen einer integrierten Schaltung weiter verbessert werden kann.
Aus der US 2006/0158938 A1 sind ein Verfahren und Vorrichtungen zum Löschen einer oder mehrerer nichtflüchtiger Speicherzellen bekannt. Dabei werden ein oder mehrere Parameter eines Löschimpulses jeweils einem Segment einer Speichermatrix zugeordnet.
Aus der US 2007/0076464 A1 sind eine Vorrichtung sowie ein Verfahren zum Betrieb eines Speichers bekannt. Die Speichervorrichtung ist derart aufgebaut, dass zum Programmieren ei ner Speicherzelle ein elektrischer Programmierpuls bereitgestellt wird, der ein Programmierpulsprofil besitzt, das von der Position der jeweiligen Leiterbahn, an welche die Speicherzelle angeschlossen ist, abhängt.
Gemäß einer Ausgestaltung der Erfindung umfasst ein Verfahren zum Betreiben einer integrierten Schaltung, aufweisend wenigstens eine erste und wenigstens eine zweite Speicherzelle, die folgenden Schritte:

– Auswählen der ersten Speicherzelle zum Löschen,
– Zuführen einer ersten elektrischen Löschsequenz zu der ersten Speicherzelle und dadurch Beeinflussen der zweiten Speicherzelle,
– Auswählen der zweiten Speicherzelle zum Löschen,
– Zuführen einer zweiten elektrischen Löschsequenz zu der zweiten Speicherzelle, wobei die zweite elektrische Löschsequenz von der ersten elektrischen Löschsequenz verschieden ist, so eine Auswirkung der Beeinflussung der ersten elektrischen Löschsequenz auf die zweite Speicherzelle reduziert wird.

Durch die oben genannten Verfahrensschritte werden eine erste und eine zweite Speicherzelle einer integrierten Schaltung unter Verwendung unterschiedlicher Löschsequenzen gelöscht. Dies hat den Vorteil, dass die jeweils verwendete Löschsequenz auf die individuellen Erfordernisse der jeweiligen Speicherzelle angepasst werden kann.
Weitere Vorrichtungen und Verfahren gemäß unterschiedlichen Ausgestaltungen der Erfindung werden in den Patentansprüchen näher beschrieben.
Unterschiedliche Aspekte der vorliegenden Erfindung werden nachfolgend unter Verwendung beispielhafter, jedoch nicht beschränkender Ausführungsbeispiele unter Bezugnahme auf die Zeichnungen näher beschrieben:
1 zeigt ein Blockschaltbild einer integrierten Schaltung mit einem Speicher.
2A zeigt einen ersten Satz elektrischer Löschsequenzen für eine Mehrzahl von Speicherzellen.
2B zeigt eine erste Verteilung von Schwellwerten der Mehrzahl der Speicherzellen basierend auf den elektrischen Löschsequenzen gemäß 2A.
3A zeigt einen zweiten Satz elektrischer Löschsequenzen für eine Mehrzahl von Speicherzellen.
3B zeigt eine zweite Verteilung von Schwellwerten der Mehrzahl der Speicherzellen basierend auf den elektrischen Löschsequenzen gemäß 3A.
4 zeigt ein Blockschaltbild einer integrierten Schaltung gemäß einer weiteren Ausgestaltung.
5 zeigt ein Blockschaltbild einer integrierten Schaltung gemäß einer weiteren Ausgestaltung.
6 zeigt ein Ablaufdiagramm gemäß einer Ausgestaltung eines Verfahrens zum Betrieb einer integrierten Schaltung,
7 zeigt ein Ablaufdiagramm gemäß einer Ausgestaltung eines Verfahrens zum Festlegen einer elektrischen Löschsequenz.
1 zeigt eine integrierte Schaltung 100 gemäß einer Ausgestaltung der Erfindung. Die integrierte Schaltung 100 enthält eine Mehrzahl von Speicherzellen 104. Bei den Speicherzellen 104 kann es sich beispielsweise um nichtflüchtige Speicherzellen handeln, die zum Speichern eines Programmierzustands zum Festhalten digitaler Daten dient. Die Programmierzustände der Speicherzellen können durch Anlegen einer elektrischen Löschsequenz gelöscht werden.
Die Speicherzellen 104 sind in einer regelmäßigen Struktur angeordnet. Insbesondere können sie in einer Matrix, die Spalten und Zeilen aufweist, angeordnet werden. 1 zeigt als ein Beispiel eine Matrix 102 mit drei Spalten und drei Zeilen. Jede Zeile von Speicherzellen 104 ist an eine gemeinsame Wortleitung 108 angeschlossen. Um eine bessere Unterscheidung zu gewährleisten, wurden die drei beispielhaften Wortleitungen 108 mit den Bezugszeichen 108a, 108b und 108c versehen. Die Wortleitungen 108 sind an eine Wortleitungsauswahleinheit 106 angeschlossen und werden durch diese angesteuert, insbesondere durch ein Anlegen von Spannungen.
Jede Spalte der Matrix 102 ist einer gemeinsamen Bitleitung 110 zugeordnet. Die drei beispielhaften Bitleitungen 110, die in der 1 dargestellt sind, sind mit den Bezugszeichen 110a, 110b bzw. 110c versehen. Die Wortleitungen 108 und die Bitleitungen 110, die in der 1 dargestellt sind, bilden einen Ausschnitt einer sehr viel größeren Matrix 102. Insbesondere könnte die integrierte Schaltung Tausende, Millionen oder Milliarden von Speicherzellen 104 enthalten.
Jede Bitleitung 110 ist mit einer Erkennungsschaltung 112, auch bekannt als ”sense amplifier”, und einer Programmiereinheit 114 verbunden. Die Erkennungsschaltung 112 und die Programmiereinheit 114 können auch als kombinierte Einheit ausgeführt sein. Die Erkennungsschaltungen 112 und die Programmiereinheiten 114 sind jeweils mit einer Steuerschaltung 116 verbunden. Sowohl die Steuerschaltung 116 als auch die Wortleitungsauswahleinheit 108 sind mit einem Adressdecoder 118 verbunden. Des Weiteren ist die Steuerschaltung 116 mit einer Energieversorgungseinheit 120 verbunden. Die Steuerschaltung 116, der Adressdecoder 118 und die Energieversorgungseinheit 120 sind jeweils mit einer Schnittstelleneinheit 122 verbunden. Die Schnittstelleneinheit 122 ermöglicht es, die integrierte Schaltung 100 mit einer externen Schaltung zu verbin den, beispielsweise einem externen Host-System, das in der 1 jedoch nicht dargestellt ist.
Ein Programmierzustand einer Speicherzelle 104 kann durch Anlegen eines oder einer Mehrzahl von elektrischen Löschimpulsen geändert werden. Die Löschimpulse werden über die Bitleitungen 110 oder die Wortleitungen 108 zugeführt, die mit der zu löschenden Speicherzelle 104 verbunden sind. Das Löschen von Speicherzellen 104 auf diese Weise erfordert elektrische Energie. Falls viele Speicherzellen 104 gemeinsam gelöscht werden sollen, muss die Energieversorgungseinheit 120 oder ein externes Host-System ausreichend elektrische Energie bereitstellen, um das Zuführen der elektrischen Löschimpulse an alle zu löschenden Speicherzellen 104 zu ermöglichen.
Falls der Energieverbrauch der integrierten Schaltung begrenzt ist, ist es unter Umständen nicht möglich, alle oder eine große Anzahl von Speicherzellen 104 in einem einzelnen Vorgang zu löschen. Um die Spitzenleistung oder die Spitzenlast der integrierten Schaltung 100 zu begrenzen, kann die Steuerschaltung 116 einen Löschvorgang in mehrere Phasen aufteilen.
In der Ausgestaltung gemäß 1 werden die Speicherzellen 104 der Matrix 102 hierfür in zwei verschiedene Gruppen aufgeteilt. Die zwei Gruppen werden dann jeweils getrennt voneinander gelöscht. Zum Beispiel könnte die erste Gruppe von Speicherzellen 104 die Speicherzellen 104 umfassen, die an geradzahlige Bitleitungen 110, also im Ausführungsbeispiel an die Bitleitung 110b, angeschlossen sind. Die zweite Gruppe von Speicherzellen 104 umfasst die Speicherzellen 104, die an ungeradzahlige Bitleitungen 110, d. h. die Bitleitungen 110a und 110c, angeschlossen sind.
In einem ersten Schritt wird ein erster Löschimpuls an die Bitleitung 110b angelegt. Zur selben Zeit sind die Bitleitungen 110a und 110c mittels der Steuerschaltung 116 oder der Programmiereinheit 114 unterbrochen. Infolgedessen befinden sich die Bitleitungen 110a und 110c in einem hochohmigen Schwebezustand, während der erste Löschimpuls an die Bitleitung 110b angelegt ist. Dies ist auch als ”Floaten” bekannt.
In einem weiteren Schritt wird die Bitleitung 110b getrennt, während die Bitleitungen 110a und 110c mit einem Löschimpulsgenerator über die Steuerschaltung 116 und die Programmiereinheit 114 verbunden werden. Auf diese Weise wird das Löschen der gesamten Matrix 102 in zwei Phasen aufgeteilt, sodass die momentane Last für die Energieversorgungseinheit 120 reduziert wird.
Selbstverständlich können auch andere Schemata zur Auswahl von Gruppen von Speicherzellen 104 angewandt werden. Gemäß einer anderen Implementierung werden die Speicherzellen 104 ausgewählt, die mit jeweils einer von drei Bitleitung 110 verbunden sind, um drei unterschiedliche Gruppen zu bilden. In einer weiteren Implementierung wird die Auswahl von Gruppen mittels Wortleitungen 108 oder Blöcken der Matrix 102 vorgenommen.
Aufgrund induktiver und kapazitiver Effekte sind die einzelnen Speicherzellen 104, die Wortleitungen 108 und die Bitleitungen 110 nicht elektrisch unabhängig voneinander. Insbesondere können die Bitleitungen 110a und 110c, die während einer ersten Phase eines Löschvorgangs nicht verbunden sind, auf ein mittleres Spannungsniveau geladen werden. Zum Beispiel könnte das Zuführen eines Löschimpulses von beispielsweise 10 V an die Bitleitung 110b die Bitleitungen 110a und 110c auf ein Spannungspotenzial von beispielsweise 2 V laden. Des Weiteren könnte die Bitleitung 110b nach dem Anlegen eines ersten Löschimpulses in einem elektrisch geladenen Zustand verbleiben, wenn sie mittels der Programmiereinheit 114 oder der Steuerschaltung 116 elektrisch getrennt wird.
In der Praxis können Speicherzellen 104, Wortleitungen 108 oder Bitleitungen 110 aufgrund von elektrischer Kopplung, Leckströmen und anderen elektrischen Effekten auf ein Spannungsniveau geladen werden, das das elektrische Feld innerhalb einer einzelnen Speicherzelle 104 und daher auch jeden Arbeitsvorgang der Speicherzelle 104 beeinflusst. Infolgedessen wird durch das sukzessive Löschen der ersten und zweiten Gruppe von Speicherzellen 104 ein systematischer Fehler bzw. eine systematische Vorspannung auf den Schwellwert der Speicherzelle 104 aufgeschlagen.
In der Ausgestaltung gemäß 1 hängt das konkrete Spannungspotenzial einer Bitleitung 110 oder einer Wortleitung 108 während eines Programmiervorgangs oder Löschvorgangs nicht nur von dem vorhergehenden Vorgang, sondern auch von der tatsächlichen Anordnung der Speicherzelle 104 ab, beispielsweise ob die Speicherzelle 104 oder die Bitleitung 110 in einem zentralen oder einen peripheren Bereich der Matrix 102 angeordnet ist.
Bekannte nichtflüchtige Speichervorrichtungen führen jeder Speicherzelle eine Sequenz von Löschimpulsen zu. Nach dem Zuführen eines oder einer Gruppe von Löschimpulsen zu einer Speicherzelle wird der tatsächliche Schwellwert wenigstens einer ausgewählten Speicherzelle mittels eines Verifizierungsschrittes überprüft. Dies wird typischerweise mittels einer Erkennungsschaltung ausgeführt. Falls die Speicherzelle bereits auf einen vorbestimmten Schwellwert gelöscht ist, werden der jeweiligen Speicherzelle keine weiteren Löschimpulse zugeführt.
Neben zusätzlicher Verifizierungslogik und Verifizierungsaufwand erfordert dies, dass während eines Löschvorgangs eine Vielzahl von Löschimpulsen an jede Speicherzelle 104 zugeführt wird. Messungen haben ergeben, dass das Zuführen einer Vielzahl von relativ kurzen oder niedrigen Löschimpulsen an eine Speicherzelle 104 diese Speicherzelle 104 einer größeren elektrischen Belastung aussetzt als das Zuführen eines einzelnen Löschimpulses, der über eine ausreichende Höhe und Dauer verfügt, um die Speicherzelle 104 in einem einzelnen Schritt zu löschen. Zum Beispiel kann eine Gitterstruktur einer dünnen Schicht eines Halbleiterspeichers, wie z. B. eine Siliziumdioxidschicht, die zum Isolieren eines Ladungsspeicherelements von einem Halbleitersubstrat verwendet wird, durch das Zuführen einer großen Anzahl von Löschimpulsen verändert oder zerstört werden. Zusätzlich werden durch den zusätzlichen Verifizierungsaufwand und die zusätzlichen Löschimpulse Zeit und elektrische Energie vergeudet.
Gemäß einer Ausgestaltung wird nur ein einzelner Löschimpuls während eines Löschvorgangs einer Gruppe von Speicherzellen verwendet. Falls nur ein einzelner Löschimpuls zum Löschen verwendet wird, der an die spezifischen Erfordernisse einer ersten Gruppe und einer zweiten Gruppe von Speicherzellen angepasst ist, können zusätzliche Belastungen vermieden werden, die durch die Verwendung einer Mehrzahl von Löschimpulsen entstünden. Des Weiteren kann der Löschvorgang in einer kürzeren Zeitdauer abgeschlossen werden, sodass er auch effizienter ist.
Unter Bezugnahme auf die Ausgestaltung gemäß 1 wird im Weiteren ein verbesserter Löschmechanismus beschrieben. In ihm wird nur ein einzelner oder nur eine geringe Anzahl von Löschimpulsen an jede Speicherzelle 104 gesendet, um diese zu löschen. Um dies zu erreichen, bestimmt die Steuerschaltung 116 die Form, die Höhe bzw. Amplitude oder die Dauer des Löschimpulses oder eine Kombination derselben, die zum Löschen einer jeden Speicherzelle 104 der Matrix 102 benötigt werden. Dieses Vorgehen kann die Belastung für die Speicherzelle 104 reduzieren.
Zum Beispiel kann die Steuerschaltung 116 einen Betriebszustand einer Bitleitung 110 mittels der zugehörigen Erkennungsschaltung 122 bestimmen. Die Erkennungsschaltung 122 kann den Ladezustand der Bitleitung 110b bestimmen, d. h. ob sie sich in einem vorgeladenen Zustand befindet. Falls erkannt wird, dass sich die Bitleitung 110 in einem vorgeladenen Zustand befindet, kann die Dauer eines Programmierimpulses, die der Bitleitung zugeführt wird, reduziert oder verlängert werden, jeweils mit Bezug auf einen Programmierimpuls, der einer der Bitleitungen 110a und 110c zugeführt wird, die sich nicht in einem vorgeladenen Zustand befinden.
In diesem Fall erhalten die Speicherzellen 104, die mit den Bitleitungen 110a und 110c verbunden sind, ein unterschiedliches elektrisches Löschmuster bezogen auf die Speicherzellen 104, die mit der Bitleitung 110b verbunden sind. Die zweite elektrische Löschsequenz wird basierend auf einem Ladungszustand der Bitleitungen 110 bestimmt. Der Ladezustand der Bitleitungen 110 wird bestimmt, bevor die zweite elektrische Löschsequenz angelegt wird.
Die 2A bis 3B zeigen unterschiedliche elektrische Löschsequenzen und deren jeweiligen Effekt auf eine Anordnung von acht Speicherzellen 104, die an fünf Bitleitungen 110 angeschlossen sind. Die Bitleitungen 110 werden zum Programmieren oder Löschen der acht Speicherzellen 104 mittels Zuführen elektrischer Programmier- bzw. Löschsequenzen verwendet, wie dies oben beschrieben ist.
Die acht Speicherzellen 104 sind in räumlicher Nähe zueinander angeordnet, d. h. benachbarte Speicherzellen 104 sind entweder mit derselben oder mit zwei benachbarten Bitleitungen 110 verbunden. In dem dargestellten Beispiel sind die drei zentralen Bitleitungen 110 jeweils mit einer Gruppe von zwei Speicherzellen 104 verbunden. Die zwei peripheren Bitleitungen 110 sind jeweils mit einer einzelnen Speicherzelle 104 verbunden. Die beschriebene Anordnung entspricht beispielsweise einer einzelnen Zeile der Speichervorrichtung gemäß 4. Andere Anordnungen, wie sie beispielsweise bezogen auf eines der anderen Ausführungsbeispiele beschrieben werden, können ein ähnliches oder verschiedenes Verhalten aufweisen.
2A zeigt einen ersten Satz von elektrischen Löschsequenzen, die den Speicherzellen 104 zugeführt werden. Insbesondere zeigt 2A eine erste elektrische Löschsequenz 200 und eine zweite elektrische Löschsequenz 210, die einer ersten bzw. einer zweiten Gruppe von Bitleitungen 110 zugeführt werden. Die Löschsequenzen werden in Form einer ersten Spannung V₁ und einer zweiten Spannung V₂ zugeführt, wobei die Spannungen der jeweiligen Gruppe von Bitleitungen 110 zugeführt wird.
Die erste elektrische Löschsequenz 200 umfasst einen einzelnen elektrischen Löschimpuls 202 mit einer rechteckigen Form und einer Dauer T₁ und einer Amplitude a. Beispielsweise kann der Löschimpuls 202 eine Dauer von 10,0 ms und eine Amplitude von 18 V aufweisen. Die zweite elektrische Löschsequenz 210 umfasst ebenfalls einen einzelnen elektrischen Löschimpuls 212 mit einer rechteckigen Form mit einer Dauer von T₁ und einer Amplitude von a. Das heißt, die erste und die zweite elektrische Löschsequenz 200 bzw. 210 sind gleich.
Wie der 2A entnommen werden kann, werden die erste und die zweite elektrische Löschsequenz 200 bzw. 210 nacheinander, also eine nach der anderen, zur Verfügung gestellt. Das zur Verfügung stellen beider elektrischer Löschsequenzen nimmt eine Minimalzeit T ≥ T₁ + T₂ in Anspruch. Zum Beispiel beträgt die Gesamtzeit T = 22,0 ms.
2B zeigt eine erste Verteilung der sich ergebenden Schwellwerte der Mehrzahl von Speicherzellen 104 basierend auf dem Anlegen der elektrischen Löschsequenzen 200 und 210 gemäß 2A. Die Schwellwerte charakterisieren den Programmierzustand einer jeden der acht Speicherzellen 104.
Die nicht ausgefüllten Kreise in dem unteren Teil der 2B zeigen den Schwellwert der Speicherzellen 104 in einem programmierten Zustand. Die verbleibenden, ausgefüllten oder schraffierten Kreise in dem oberen Teil der 2B zeigen die Speicherzellen 104 in einem gelöschten Zustand, nachdem sie den ersten Satz elektrischer Löschsequenzen 200 und 210, wie er in Bezug auf 2A beschrieben wurde, empfangen haben.
Um zu erkennen, dass sich eine Speicherzelle 104 in einem gelöschten Zustand befindet, muss der tatsächliche Schwellwert der Speicherzelle 104 einen vorbestimmten Schwellwert 220 übersteigen. Dieser vorbestimmte Schwellwert 220 ist in der 2B als gestrichelte Linie dargestellt.
In dem gegebenen Beispiel werden die acht Speicherzellen 104 in drei Phasen gelöscht. In einer ersten Phase werden alle Speicherzellen 104 in den programmierten Zustand gebracht, wie dies durch die nicht ausgefüllten Kreise in der 2B dargestellt ist.
Dann werden alle Speicherzellen 104, die mit einer geradzahligen Bitleitung 110 verbunden sind, d. h. die Speicherzellen mit den Indizes 2, 3, 6 und 7, unter Verwendung der ersten elektrischen Löschsequenz 200 gelöscht. Deren jeweiliger Schwellwert entspricht einem gelöschten Zustand der Speicherzellen 104 und ist durch die schraffierten Kreise dargestellt.
Dann werden alle Speicherzellen 104, die mit einer ungeradzahligen Bitleitung 110 verbunden sind, durch Anlegen der zweiten elektrischen Löschsequenz 210 gelöscht. Der Schwellwert der entsprechenden Speicherzellen 104 entspricht ebenfalls einem gelöschten Zustand. Er wird durch die ausgefüllten Kreise in der 2B dargestellt.
Falls den acht Speicherzellen 104, wie oben beschrieben, gleiche elektrische Löschsequenzen zugeführt werden, liegen die resultierenden Schwellwerte von vier Speicherzellen 104 dicht über dem vorbestimmten Schwellwertniveau 220. Jedoch liegen die resultierenden Schwellwerte der vier anderen Speicherzellen 104 um einen Betrag d weiter über dem vorbestimm ten Schwellwertniveau 220. Dies resultiert in einer breiteren Verteilung von Schwellwerten der Speicherzellen 104 in dem gelöschten Zustand. Die Verteilung umfasst einen Bereich 230 von Schwellwerten.
Das Löschen der vier Speicherzellen 104 auf einen Schwellwert jenseits des vorbestimmten Schwellwertniveaus 220 resultiert in einer Vergeudung von elektrischer Energie. Des Weiteren erfahren die Speicherzellen 104 eine unnötige elektrische Belastung durch das Überlöschen.
2B offenbart ein regelmäßiges Muster der dem gelöschten Zustand entsprechenden Schwellwerte. Die Regelmäßigkeit des Musters korreliert mit den Bitleitungen 110. Insbesondere weisen alle Speicherzellen 104, die mit einer ungeradzahligen Bitleitung 110 verbunden sind, in dem gelöschten Zustand einen niedrigeren Schwellwert auf als die Speicherzellen 104, die mit einer geradzahligen Bitleitung 110 verbunden sind.
In dem beschriebenen Beispiel beeinflusst das Löschen der Speicherzellen 104, die mit einer geradzahligen Bitleitung 110 verbunden sind, die elektrische Umgebung der verbleibenden Speicherzellen 104, d. h. die Speicherzellen 104 mit den Indizes 1, 4, 5 und 8. Zum Beispiel werden die ungeradzahligen Bitleitungen dadurch auf ein mittleres Spannungsniveau geladen, dass die erste Gruppe von Speicherzellen 104 mittels der geradzahligen Bitleitungen 110 gelöscht werden. Dies wird durch die oben diskutierten Koppeleffekte verursacht.
Beim Versuch, die verbleibenden Speicherzellen 104 zu löschen, ist der Spannungsunterschied reduziert, der zur Verfügung steht, um Ladung auf ein Ladungsspeicherelement zuzuführen oder von ihm zu entfernen. Dies vermindert die Gesamtef fektivität des Löschvorgangs. Daher werden die Speicherzellen, die mit einer ungeradzahligen Bitleitung 110 verbunden sind, auf ein niedrigeres Schwellwertniveau gelöscht, falls eine feste elektrische Löschsequenz zu sowohl den geradzahligen als auch den ungeradzahligen Bitleitungen 110 zugeführt wird. In Abhängigkeit von der physikalischen Anordnung der Speicherzellen 104 und der Sequenz der Schritte, die während eines Löschvorgangs ausgeführt werden, können auch andere Abhängigkeiten auftreten.
3A zeigt einen zweiten Satz von elektrischen Löschsequenzen, die der Mehrzahl von Speicherzellen 104 zugeführt werden. Insbesondere zeigt 3A eine erste elektrische Löschsequenz 300 und eine zweite elektrische Löschsequenz 310, umfassend einen ersten Spannungsverlauf V₁ und einen zweiten Spannungsverlauf V₂, die der ersten und zweiten Gruppe von Bitleitungen 110 zugeführt werden.
Die erste elektrische Löschsequenz 300 besteht aus einem einzelnen elektrischen Löschimpuls 302 mit einer rechteckigen Form, einer Dauer von T₁ und einer Amplitude von a. Beispielsweise hat der elektrische Löschimpuls 302 eine Dauer von 8,0 ms und eine Amplitude von 18 V. Die zweite elektrische Löschsequenz 310 beinhaltet einen einzelnen elektrischen Löschimpuls 312 mit einer rechteckigen Form mit derselben Höhe a. Jedoch weist der zweite elektrische Löschimpuls 312 eine Dauer T₂ auf, die länger als die Zeitdauer T₁ des ersten elektrischen Löschimpulses 302 ist. Zum Beispiel hat der Löschimpuls 312 eine Dauer T₂ von 10,0 ms. Das heißt, dass die erste und die zweite elektrische Löschsequenz 300 bzw. 310 verschieden sind.
Gemäß weiteren Ausgestaltungen können die elektrischen Löschsequenzen einen oder eine Mehrzahl von Löschimpulsen aufweisen. Die Löschsequenzen können bezogen auf ihre Gesamtlänge, mittlere Amplitude oder ihre Hüllkurve, d. h. die zeitliche Entwicklung der Amplitude aufeinander folgender Löschimpulse bestimmt werden. Die Löschsequenzen können des Weiteren auch mittels deren individueller Löschimpulse charakterisiert werden, beispielsweise durch deren Anzahl, deren Dauer, deren Höhe oder deren Impulsform.
Wie oben beschrieben werden die erste und die zweite elektrische Löschsequenz 300 bzw. 310 nacheinander zur Verfügung gestellt. Das Ausführen der beiden elektrischen Löschsequenzen benötigt eine minimale Zeit von T ≥ T₁ + T₂. Zum Beispiel wird die Gesamtzeit T 20,0 ms betragen. In diesem Zusammenhang wird darauf hingewiesen, dass die Gesamtzeit T unter Verwendung des zweiten Satzes von elektrischen Löschsequenzen 300 und 310 kürzer ist als die in der 2A dargestellte Gesamtzeit T des ersten Satzes von elektrischen Löschsequenzen 200 und 210.
3B zeigt eine zweite Verteilung von Schwellwerten basierend auf dem Zuführen der elektrischen Löschsequenzen 300 und 310 gemäß 3A. Sie verdeutlicht eine verbesserte Verteilung der Schwellwerte der Mehrzahl von Speicherzellen 104 in dem gelöschten Zustand, wobei die Verteilung eine geringere Breite aufweist als die Verteilung, die in der 2B dargestellt ist.
Wie zuvor zeigen die nicht ausgefüllten Kreise im unteren Bereich der 3B die Speicherzellen 104 in einem programmierten Zustand, während die ausgefüllten Kreise in dem obe ren Bereich der 3B die Schwellwerte der Speicherzellen 104 in einem gelöschten Zustand darstellen.
Die Verteilung gemäß 3B hat eine geringere Spanne 330 als der Bereich 230, der in 2B dargestellt ist. Die enge Verteilung, die in der 3B dargestellt ist, wird durch Zuführen der elektrischen Löschsequenzen 300 und 310, die in 3A dargestellt ist, zu den unterschiedlichen Gruppen von Speicherzellen 104 bewirkt.
Zum Beispiel kann eine korrigierte erste oder zweite Zeitdauer T₁ oder T₂ auf Grundlage einer vorher beobachteten Aufweitung der Verteilung von Schwellwerten gemäß 2B um einen Betrag d festgelegt werden. Eine Möglichkeit, die korrigierte erste und zweite Zeitdauer T₁ und T₂ festzulegen, kann umfassen, diese durch ein Verhältnis zwischen einem unkorrigierten Schwellwert und einem bevorzugten Schwellwert zu teilen. Falls die Speicherzelle 104, die mit einer geradzahligen Bitleitung 110 verbunden ist, zuvor mittels einer Zeitdauer des Löschimpulses von T₂ auf 125% des vorbestimmten Schwellwertniveaus 220 gelöscht wurde, dann kann die korrigierte Zeitdauer T₁ auf einen Wert von T₂/1.25 festgelegt werden.
Selbstverständlich können andere, weiterentwickelte oder kompliziertere, Korrekturverfahren unter Berücksichtigung der Abhängigkeiten zwischen der ersten und der zweiten Löschsequenz angewendet werden. Insbesondere kann eine nicht lineare Korrektur durchgeführt werden. Die tatsächliche Korrektur kann auf einer Analyse eines tatsächlichen integrierten Schaltkreises basieren, aus einer Simulation des integrierten Schaltkreises ermittelt oder zur Ausführungszeit bestimmt werden. Das bedeutet, dass die notwendige Festlegung während einer Entwicklungsphase, in einer Test- oder Qualifizierungs- Phase, einer Initialisierungsphase des integrierten Schaltkreises oder direkt vor dem Löschen einer Gruppe von Speicherzellen 104 stattfinden kann.
Gemäß einer weiteren Ausgestaltung der Erfindung umfasst eine integrierte Schaltung so genannte Multilevel-Speicherzellen. Multilevel-Speicherzellen können auf einer Vielzahl von Schwellwerten oder Schwellwertbereichen programmiert werden, wobei jeder Schwellwert oder jeder Schwellwertbereich dazu verwendet wird, einen einer Vielzahl von Programmierzuständen zu kennzeichnen. Zum Beispiel kann eine Zwei-Bit-Speicherzelle 104 vier Programmierzustände umfassen, denen vier unterschiedlichen Schwellwertbereiches zugeordnet sind. Eine enge Verteilung, wie sie in 3B dargestellt ist, erleichtert den Betrieb einer Multilevel-Speicherzelle. Das resultiert daraus, dass die Wahrscheinlichkeit des Überlappens benachbarter Schwellwertbereiche durch die engere Verteilung signifikant reduziert wird.
Es gibt eine Mehrzahl von physikalischen Effekten, die die Form, die Dauer oder die Höhe eines Löschimpulses oder einer elektrischen Löschsequenz beeinflussen, die zum Löschen von Speicherzellen 104 auf einen vorbestimmten Schwellwert benötigt werden. Einer dieser Effekte ist der so genannte Second-Bit-Effekt, der insbesondere aus der so genannten Twin-Bit-Architektur bekannt ist. In der Twin-Bit-Architektur sind zwei Ladungsfallenbereiche in einer einzelnen Speicherzelle angeordnet. Die zwei Ladungsfallenbereiche stellen zwei unterschiedliche Bits einer Speicherzelle dar und können unabhängig voneinander programmiert oder gelöscht werden.
Des Weiteren werden unterschiedliche Matrixgrößen, Typen und Anordnungen in integrierten Schaltungen verwendet. Die Größe, der Typ und die Anordnung einer Matrix, die eine Vielzahl von Speicherzellen 104 enthält, beeinflusst ebenfalls den Effekt, den das Löschen einer Gruppe von Speicherzellen 104 auf das Löschen einer anderen Gruppe von Speicherzellen 104 hat. Ebenso beeinflusst die tatsächliche Struktur bzw. der Aufbau oder die Abmessungen einer einzelnen Speicherzelle 104 oder eines Ladungsspeicherelements, beispielsweise die Länge einer Speicherzelle 104, ihr Verhalten bezüglich einer elektrischen Löschsequenz.
Durch das Anpassen einer elektrischen Löschsequenz an die spezifischen Eigenschaften einer Gruppe von Speicherzellen 104 können die meisten systematischen Effekte berücksichtigt und kompensiert werden, sodass die in dieser Anmeldung beschriebenen Konzepte für einen großen Bereich von systematischen und störenden Effekten, die beim Betrieb von Speicherzellen 104 auftreten, anwendbar ist. Dies wird nachfolgend unter Bezugnahme auf weitere Ausgestaltungen der Erfindung näher erläutert.
4 zeigt eine integrierte Schaltung gemäß einer weiteren Ausgestaltung der Erfindung. Die integrierte Schaltung beinhaltet einen nichtflüchtigen NROM-Speicher 400. Der NROM-Speicher 400 enthält eine Matrix 102, die eine Mehrzahl von nichtflüchtigen NROM-Speicherzellen 402 aufweist. Die NROM-Zellen 402 sind in einer so genannten NOR-Struktur angeordnet. In einer NOR-Struktur ist jeweils eine Bitleitung 110 zwischen zwei benachbarten NROM-Zellen 402 angeschlossen. Des Weiteren sind alle NROM-Zellen 402 einer Zeile der Matrix 102 an eine gemeinsame Wortleitung 108 angeschlossen. Die integrierte Schaltung umfasst des Weiteren eine Steuerschaltung 410. Die Steuerschaltung 410 ist mit den Bitleitungen 110 und den Wortleitungen 108 verbunden. Die Steuerschaltung 410 beinhaltet einen Pulsweitenmodulator 412.
Jede NROM-Zelle 402 beinhaltet einen abgewandelten Feldeffekttransistor (FET). Die NROM-Zelle 402 weist ein Ladungsfallenelement 404, z. B. eine Nitridschicht, das zwischen einem Steueranschluss 406 und einem so genannten Source/Drain-Kanal, also einem Bereich des Halbleitersubstrats zwischen einem Source-Bereich und einem Drain-Bereich, angeordnet ist. In so genannten Twin-Bit-NROM-Zellen 402 gibt es zwei getrennte Ladungsfallenbereiche 408a und 408b. Die Ladungsfallenbereiche 408a und 408b sind in einem linken und einem rechten Teil einer jeden NROM-Zelle 402 angeordnet. Jede Twin-Bit-NROM-Zelle 402 kann wenigstens zwei Bit Daten speichern.
Zusätzlich oder alternativ zu der Speicherung einer Ladung in einem linken und in einem rechten Ladungsfallenbereich 408a und 408b, wie dies in 4 dargestellt ist, kann auch die Menge einer Ladung, die in einem Ladungsfallenelement 404 gespeichert ist, variiert werden. Auf diese Weise können zwei oder mehr Datenbits in demselben Ladungsfallenbereich 408 gespeichert werden.
In der NROM-Vorrichtung 400, die in 4 dargestellt ist, beinhaltet jede NROM-Zelle 402 zwei Speicherzellen 104, die dem Ladungsfallenbereich 408a bzw. 408b zugeordnet sind. Daher ist jede Zeile von NROM-Zellen 402, die in der 4 dargestellt ist, dazu geeignet, acht Bit Daten zu speichern. Ungeachtet dessen kann die Matrix 102 auch nur ein Teil einer sehr viel größeren Matrixstruktur sein, die wesentlich mehr Speicherzellen 104 enthält, wie dies zuvor beschrieben wurde.
Um die in jeder Speicherzelle 104 enthaltene Information zu löschen, muss jede Speicherzelle 402 einer elektrischen Löschsequenz ausgesetzt werden, um die in dem linken bzw. rechten Ladungsfallenbereich 408a und 408b gespeicherte Ladung zu entfernen. Beispielsweise kann die NROM-Vorrichtung 400 auf folgende Art und Weise gelöscht werden. Zuerst werden alle NROM-Zellen 402 auf einen vorbestimmten Schwellwert programmiert.
Nachfolgend finden zwei Löschvorgänge statt, bei denen an die ungeraden und die geraden Bitleitungen 110 unterschiedliche elektrische Löschsequenzen angelegt werden. Insbesondere werden die ungeraden bzw. die geraden Bitleitungen 110 mit vorbestimmten Spannungsniveaus nacheinander verbunden. Zum Beispiel können in einem ersten Löschvorgang die ungeradzahligen Bitleitungen 110 mit einem Spannungspotenzial von 5 V verbunden werden und in einem zweiten Löschvorgang die geradzahligen Bitleitungen 110 mit einem Spannungspotenzial von 5 V verbunden werden. Die in jedem Vorgang verbleibenden Bitleitungen 110, d. h. die geraden Bitleitungen in dem ersten Löschvorgang und die ungeraden Bitleitungen in dem zweiten Löschvorgang, werden nicht verbunden und befinden sich daher in einem Schwebezustand. Gleichzeitig, d. h. während des ersten und des zweiten Löschvorgangs, werden die Steueranschlüsse 406 mit einem zweiten Spannungspotenzial verbunden, beispielsweise einem Massepotenzial.
Auf diese Weise wird durch Senden einer elektrischen Löschsequenz an jede zweite Bitleitung 110 während eines einzelnen Löschvorgangs nur die Ladung gelöscht, die in einem Ladungsfallenbereich 408a oder 408b einer jeden Speicherzelle 402 gespeichert ist. Zum Beispiel können der linke oder der rechte Speicherfallenbereich 408a und 408b, die in 4 darge stellt sind, mittels so genannter Hot-Hole-Injection gelöscht werden. Andere Verfahren zum Hinzufügen oder Entfernen von Ladung in einen Ladungsfallenbereich 408a oder 408b können ebenso Verwendung finden. Beispiele hierfür sind die Verwendung einer so genannten Hot-Electron-Injection oder des Fowler-Nordheim-Tunneleffekts.
Der oben beschriebene Löschvorgang wird zweimal wiederholt, einmal für die ungeradzahligen Bitleitungen 110 und einmal für die geradzahligen Bitleitungen 110, um alle Speicherzellen 402, die in der Matrix 102 der NROM-Speichervorrichtung 400 enthalten sind, zu löschen. Andere Abfolgen sind möglich und umfassen, unter anderem, die umgekehrte Reihenfolge, d. h. dass zuerst die geradzahligen Bitleitungen 110 verbunden werden, gefolgt von den ungeradzahligen Bitleitungen 110. Des Weiteren können auch unterschiedliche Gruppierungen von Speicherzellen 104 verwendet werden. Zum Beispiel könnten vier Gruppen verwendete werden, wobei jede Gruppe die Speicherzellen 104 enthält, die an jeweils eine der vier Bitleitungen 110 angeschlossen ist.
Gemäß dieser Ausgestaltung ist die Effektivität der elektrischen Löschsequenzen beim Löschen der geradzahligen Bitleitungen 110 anders, wenn die ungeradzahligen Bitleitungen 110 bereits gelöscht wurden. Dies ist daher der Fall, weil gemäß dem so genannten Second-Bit-Effekt die Ladung, die in einem der Ladungsfallenbereiche 408a oder 408b gespeichert ist, die Funktion des korrespondierenden anderen Ladungsfallenbereichs 408b bzw. 408a beeinflusst. Zusätzlich werden Bitleitungen 110, die sich während einer Phase des Löschvorgangs in einem Schwebezustand befinden, auf ein mittleres Spannungsniveau geladen, sodass das elektrische Feld innerhalb der NROM-Zellen 402 beeinflusst wird. Infolgedessen ist die Effektivi tät der zweiten elektrischen Löschsequenz, die während des zweiten Löschvorgangs verwendet wird, anders als die Effektivität der ersten elektrischen Löschsequenz, die in dem ersten Löschvorgang verwendet wird.
Insbesondere ist in der NROM-Vorrichtung 400, die in der 4 dargestellt ist, die zweite elektrische Löschsequenz weniger effektiv als die erste elektrische Löschsequenz. Infolgedessen stellt die Steuerschaltung 410 mit dem Pulsweitenmodulator 412 eine zweite elektrische Löschsequenz für die Bitleitungen 110 zur Verfügung, die einen oder mehr Löschimpulse umfasst, die eine größere Dauer als die Löschimpulse der ersten elektrischen Löschsequenz aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung werden die Speicherzellen 104, die an unterschiedliche Bitleitungen 110 angeschlossen sind, gleichzeitig gelöscht. Zum Beispiel werden in einem integrierten Schaltkreis, der eine Steuerschaltung mit einer Mehrzahl von Pulsgeneratoren oder eine leistungsfähigeren Energieversorgungseinheit (nicht dargestellt) aufweist, alle Speicherzellen 104 eines Blocks von Speicherzellen gleichzeitig gelöscht, indem die entsprechenden Bitleitungen 110 an die zugehörigen Programmiereinheiten 114 angekoppelt werden. Obwohl in dieser Vorrichtung keine zeitlichen Abhängigkeiten zwischen den individuellen Speicherzellen 104 während der Löschoperation vorkommen, kann deren räumliche Anordnung es immer noch erfordern, dass unterschiedliche Bitleitungen mit unterschiedlichen elektrischen Löschsequenzen beaufschlagt werden.
Zum Beispiel sind Bitleitungen 110, die an einem Außenbereich der Matrix 102 oder eines Blocks einer integrierten Schaltung angeordnet sind, mit weniger Speicherzellen 104 verbunden als Bitleitungen 110, die in einem Innenbereich der Matrix 102 oder eines Blocks angeordnet sind. In einer integrierten Schaltung, die eine Mehrzahl von Floating-Gate-Transistoren enthält, die als Speicherzellen 104 verwendet werden und in einer NOR-Architektur ähnlich zu der in 4 dargestellten angeordnet sind, sind nur zwei Speicherzellen 104 mit der linken und der rechten Bitleitung 110 verbunden, während jeweils vier Speicherzellen 104 mit den drei innen liegenden Bitleitungen 110, die zwischen der linken und der rechten Bitleitung 110 angeordnet sind, verbunden sind. Daher kann eine erste elektrische Löschsequenz mit einem ersten Gesamtstrom oder -spannung an die äußeren Bitleitungen 110 zur Verfügung gestellt werden, während gleichzeitig eine zweite elektrische Löschsequenz mit einer zweiten Spannung oder einem zweiten Strom den inneren Bitleitungen 110 zur Verfügung gestellt werden.
In dem oben beschriebenen Beispiel wird die Effektivität der ersten und der zweiten elektrischen Löschsequenz durch die Anordnung der Matrix 102 und die charakteristischen Eigenschaften der Speicherzellen 104 selbst bestimmt. Aus diesem Grund ist es möglich, die Amplitude, die Länge oder Form eines ersten und eines zweiten Löschimpulses einer ersten und einer zweiten elektrischen Löschsequenz vorherzubestimmen. Solche vorherbestimmten Parameter können dann von der Steuerschaltung 410 verwendet werden, um die Speicherzellen 104 zulöschen, die einem ersten und dem zweiten Bereich der Matrix 104 zugeordnet sind, z. B. den linken bzw. den rechten Ladungsfallenbereichen 408a bzw. 408b der NROM-Speicherzellen 402.
Zum Beispiel kann in einer integrierten Schaltung, umfassend eine Matrix 102 von NROM-Zellen 402, die in einer NOR- Architektur angeordnet sind, ein erster Löschimpuls darauf eingestellt sein, eine erste Löschspannung von 5 V zu verwenden, während ein zweiter Löschimpuls eine Löschspannung von 6 V verwendet. Alternativ kann auch ein zur Verfügung gestellter Strom oder eine Dauer oder Form der Löschimpulse, die während des ersten und zweiten Löschvorgangs Verwendung finden, angepasst werden.
5 zeigt einen Flash-EEPROM-Speicher 500 gemäß einer weiteren Ausgestaltung der Erfindung. Der Flash-EEPROM-Speicher 500 umfasst Floating-Gate-Transistoren 502, die in einer so genannten NAND-Architektur angeordnet sind. Gemäß der NAND-Architektur wird eine Mehrzahl von Speicherzellen 104 in Reihe geschaltet. Jede Speicherzelle 104 kann einen Ladungsfallenbereich, ein Floating-Gate oder ein anderes Speicherelement umfassen.
In dem in 5 dargestellten Ausführungsbeispiel ist eine Mehrzahl von Floating-Gate-Transistoren 502 und Auswahltransistoren 503 in Reihe geschaltet, um zwei NAND-Strukturen 504 zu bilden. Alle Floating-Gate-Transistoren 502 sind in einer gemeinsamen Topfstruktur (nicht dargestellt) eines Substrats enthalten, beispielsweise einem p-dotierten Bereich eines Halbleitersubstrats. Auf diese Weise kann die Anzahl von Bitleitungen 110, die in der Matrix 102 verwendet wird, reduziert werden verglichen mit der Matrix der zuvor beschriebenen NOR-Architektur, die dieselbe Anzahl von Speicherzellen 104 aufweist. Im Allgemeinen beansprucht eine NAND-Speichervorrichtung weniger Fläche auf einem integrierten Schaltkreis als ein entsprechender NOR-Speicher, der dieselbe Anzahl von Speicherzellen 104 umfasst.
In dem in 5 dargestellten Beispiel bildet jeder Floating-Gate-Transistor 502 eine einzelne Speicherzelle 104. Selbstverständlich gibt es auch Matrizen 102 umfassend NAND-Strukturen 504, bei denen jeder Floating-Gate-Transistor 502 eine Mehrzahl von physikalisch oder logisch unterschiedlichen Speicherzellen 104 umfasst. Zum Beispiel kann ein Floating-Gate-Transistor 502 dazu verwendet werden, um eine Mehrzahl von Bits an Informationen in einer so genannten Multilevel-Speicherzelle (MLC) zu speichern.
In dem in 5 dargestellten Beispiel umfasst jede NAND-Struktur 504 vier Floating-Gate-Transistoren 502 und zwei Auswahltransistoren 503, die in Serie geschaltet sind. Ein erster Anschlussbereich 505 einer jeden NAND-Struktur 504 ist mit einer Bitleitung 110 verbunden. Ein zweiter Anschlussbereich 506 einer jeden NAND-Struktur 504 ist mit einer Source-Leitung 507 verbunden. Die Source-Leitung 507 kann dazu verwendet werden, ein vorbestimmtes Spannungspotenzial, beispielsweise ein elektrisches Massepotential, bereitzustellen.
Wie auf der linken Seite der 5 dargestellt, können die Floating-Gate-Transistoren 502 jeder NAND-Struktur 504 in zwei Floating-Gate-Transistoren 502, die in einem mittleren Bereich 508 angeordnet sind, und zwei Floating-Gate-Transistoren 502, die in zwei gesonderten Randbereichen 510 angeordnet sind, aufgeteilt werden. Die zwei Randbereiche 510 unterscheiden sich von dem mittleren Bereich 508 dadurch, dass sie näher an den Auswahltransistoren 503 gelegen sind. Diese werden im Folgenden auch als Drain- bzw. Source-Auswahltransistoren bezeichnet. Sie verbinden die Floating-Gate-Transistoren 502 mit dem ersten bzw. zweiten Anschlussbereich 505 bzw. 506. Die Floating-Gate-Transistoren 502 des mittleren Bereichs 508 sind mit wenigstens zwei benachbarten Floating-Gate-Transistoren 502 verbunden, während die Floating-Gate-Transistoren 502 der Randbereiche 510 jeweils nur mit einem einzelnen benachbarten Floating-Gate-Transistor 502 und einem Auswahltransistor 503 verbunden sind.
In dem dargestellten Ausführungsbeispiel ist die Source-Leitung 507 mit einem NAND-Controller 518 verbunden, der ebenfalls eine Steuerschaltung umfasst, um Signale an die Auswahltransistoren 503 anzulegen. Diese Signale werden mittels einer Drain-Auswahlleitung 520 und einer Source-Auswahlleitung 522 zur Verfügung gestellt. Zusätzlich sind alle Wortleitungen 108 mit dem NAND-Controller 518 verbunden, um Steuerspannungen an die Steueranschlüsse 512 der Floating-Gate-Transistoren 502 anzulegen. Der NAND-Controller 518 ist des Weiteren über die Eingänge 524 mit einer Mehrzahl von Versorgungsspannungen und über einen Steuerbus 526 mit anderen, in der 5 nicht dargestellten, Steuerschaltungen verbunden. Alternativ kann der NAND-Controller 518 auch eine oder eine Mehrzahl von internen Spannungsquellen, Spannungskonvertern oder Spannungsteilern umfassen (nicht dargestellt), sodass eine Mehrzahl von Steuerspannungen von einer einzelnen oder wenigen Versorgungsspannungen erzeugt werden kann. Gemäß der in der 5 dargestellten Ausgestaltung ist der NAND-Controller 518 dazu eingerichtet, eine Mehrzahl unterschiedlicher Spannungen, beispielsweise 0 V, 0,5 V und 1,0 V, simultan an die unterschiedlichen Wortleitungen 108 zur Verfügung zu stellen, die mit ihm verbunden sind.
Während einer Leseoperation werden alle Wortleitungen 108, die an einen Steueranschluss 512 eines Floating-Gate-Transistors 502 einer NAND-Struktur 504 angeschlossen sind, welche nicht ausgelesen werden soll, mit einem gemeinsamen Spannungspotenzial verbunden. Das gemeinsame Spannungspoten zial erlaubt effektiv einen Stromfluss durch den Source/Drain-Kanal 514 der korrespondierenden Floating-Gate-Transistoren 502, unabhängig von einer auf seinem Floating Gate 516 gespeicherten Ladung. Ein Steueranschluss 512 eines einzelnen Floating-Gate-Transistors 502 ist nicht mit dem gemeinsamen Spannungspotenzial verbunden. Auf diese Weise kann der einzelne Floating-Gate-Transistor 502 zum Lesen innerhalb der NAND-Struktur 504 ausgewählt werden.
Beispielsweise können während einer Leseoperation alle Wortleitungen 108 von Speicherzellen 104, die nicht ausgelesen werden sollen, mit einer vorbestimmten Spannung beaufschlagt werden, zum Beispiel mit 6 V. Das Anlegen der vorbestimmten Spannung an die entsprechenden Wortleitungen 108 erlaubt einen Stromfluss durch diese Speicherzellen 104 unabhängig von deren gegenwärtigem Programmierzustand. Gleichzeitig werden die Steueranschlüsse der beiden Auswahltransistoren 503 mit einer Spannung von 3,5 V verbunden. Die Source-Leitung 507 und die Topf-Struktur können mit einem elektrischen Massepotenzial, d. h. mit 0 V, beaufschlagt werden. In Abhängigkeit der verwendeten Art von Floating-Gate-Transistoren 502 kann die Wortleitung 108, die mit der auszulesenden Speicherzelle 104 verbunden ist, mit einer Spannung von 0, 1,5 oder 3 V vorgespannt werden. Deren Programmierzustand wird dann mittels einer Erkennungsschaltung (nicht dargestellt), die mit der entsprechenden Bitleitung 110 verbunden ist, ausgelesen. Der erkannte Strom hängt dann von der Menge der auf dem Floating-Gate 516 des ausgewählten Floating-Gate-Transistors 502 gespeicherten Ladung ab.
Während einer Programmieroperation werden alle Wortleitungen von Speicherzellen 104, die nicht programmiert werden sollen, auf ein Spannungspotenzial von 10 V gelegt. Der Auswahltran sistor 503, der mit der Drain-Auswahlleitung 520 verbunden ist, kann mit einer Spannung von 3,5 bis 5,0 V verbunden werden. Der Auswahltransistor 506, der mit der Source-Auswahlleitung 522 verbunden ist, und die Topf-Struktur können mit einer Spannung von 0 V und die Source-Leitung 507 mit einer Spannung von 2,5 V verbunden werden. In Abhängigkeit der Art des verwendeten Floating-Gate-Transistors 502 und der Länge eines Programmierimpulses kann die Wortleitung 108, die der zu programmierenden Speicherzelle 104 zugeordnet ist, mit einem Spannungspotential von 16 bis 24 V verbunden werden. Um ein Bit Daten zu programmieren, beträgt der Spannungsunterschied zwischen einem Steueranschluss 512 und der Topf-Struktur ungefähr 20 V. Dies reicht für ein Auftreten eines Fowler-Nordheim-Tunnelns aus, das zusätzliche Ladung auf das Floating-Gate 518 bringt. Im Unterschied dazu ist die Spannungsdifferenz, die von den Floating-Gate-Transistoren 502 erfahren wird, die mit 10 V vorbespannt sind, im Wesentlichen zu niedrig für ein Auftreten von Fowler-Nordheim-Tunneln.
Die weitere Beschreibung betrifft eine Ausgestaltung eines Verfahrens zum Löschen einer NAND-Struktur gemäß einer Ausgestaltung der Erfindung. Sie wird unter Bezugnahme der in 5 dargestellten und oben beschriebenen NAND-Struktur beschrieben, kann jedoch auch in anderen integrierten Schaltungen oder Speichervorrichtungen Anwendung finden.
Während einer Löschoperation bleiben die Drain-Auswahlleitung 520, die Source-Auswahlleitung 522 und die Source-Leitung 507 in einem Schwebezustand. Insbesondere die Source-Leitung 507 wird dem Potenzial der Topf-Struktur folgen, die im beschriebenen Beispiel 24 V beträgt. Gleichzeitig werden alle Wortleitungen 108 mit einem Massepotenzial verbunden, um die Speicherzellen 104 in einer ausgewählten NAND-Struktur 504 zu löschen. Daher beträgt die Spannungsdifferenz zwischen den Steueranschlüssen 512 und der Topf-Struktur eines jeden Floating-Gate-Transistors 502 24 V. Dieses Potenzial wird dazu verwendet, um Ladung von allen Floating Gates 516 der NROM-Strukturen 504 zu entfernen, beispielsweise durch Fowler-Nordheim-Tunneln.
Wie oben beschrieben, beeinflusst die Anordnung der Floating-Gate-Transistoren 502 und der Auswahltransistoren 503 das Spannungspotenzial, das von den verbleibenden Floating-Gate-Transistoren 502 der NAND-Struktur 504 erfahren wird. Daher können insbesondere die Floating-Gate-Transistoren 502, die in einem Randbereich 510 angeordnet sind, unterschiedlich auf eine elektrische Löschsequenz reagieren, die über die Wortleitungen 108 zur Verfügung gestellt wird, wie die Floating-Gate-Transistoren 502, die in einem zentralen Bereich 508 angeordnet sind.
Gemäß einer Ausgestaltung der Erfindung wird eine zweite elektrische Löschsequenz zur Verfügung gestellt, wenn Speicherzellen 104 in einem Randbereich 502 programmiert oder gelöscht werden. Die zweite elektrische Löschsequenz unterscheidet sich von der ersten elektrischen Löschsequenz, die den Speicherzellen 104 in einem mittleren Bereich 508 zur Verfügung gestellt wird. Zum Beispiel können die Wortleitungen 108, die mit den Floating-Gate-Transistoren 502 eines Randbereichs 510 verbunden sind, während der Löschoperation mit einem Ausgleichs- bzw. Offsetpotenzial verbunden werden, beispielsweise 0,5 oder 1,0 V. Das Bereitstellen eines Offsetpotenzials ist Teil der zweiten elektrischen Löschsequenz, die zum Löschen der Speicherzellen 104 des Randbereichs 510 verwendet werden.
Gemäß einer weiteren Ausgestaltung der Erfindung kann eine Mehrzahl von Bereichen einer NAND-Struktur 504 bestimmt werden. Insbesondere kann eine NAND-Struktur 504, die eine Mehrzahl von in Reihe geschalteten Floating-Gate-Transistoren 502 umfasst, beispielsweise acht oder sechzehn Floating-Gate-Transistoren 502, in drei, vier oder noch mehr Bereiche aufgeteilt werden. Das Aufteilen einer NAND-Struktur 504 in mehrere Bereiche erlaubt eine Anpassung einer elektrischen Löschsequenz an die individuellen Anforderungen eines jeden Bereichs. Beispielsweise können Floating-Gate-Transistoren 502, die direkt mit einem benachbarten Auswahltransistor 503 verbunden sind, mit einem ersten Löschimpuls mit einer Spannung von 400 mV unterhalb eines vorbestimmten Löschspannungspotenzials gelöscht werden. Ein Floating-Gate-Transistor 502, der neben einem solchen mit dem Auswahltransistor 503 verbunden Floating-Gate-Transistor 502 angeordnet ist, kann mittels eines zweiten Löschimpulses mit einer Spannung von 200 mV unterhalb eines vorbestimmten Löschniveaus gelöscht werden. Alle verbleibenden Floating-Gate-Transistoren 502 einer NAND-Struktur 504, also die Floating-Gate-Transistoren 503 in einem zentralen Bereich, können mit einem Löschimpuls der vorbestimmten Löschspannung, beispielsweise 24 V, versorgt werden.
6 zeigt eine Ausgestaltung eines Verfahrens zum Betrieb einer integrierten Schaltung. Das Verfahren gemäß 6 kann in Hardware oder Software oder einer Kombination von Hardware und Software implementiert werden, die in einer Steuereinheit oder anderen Komponenten einer integrierten Schaltung oder eines angeschlossenen Host-Systems enthalten ist.
In einem Schritt 602 wird einer erste Gruppe von Speicherzellen 104 ausgewählt. Beispielsweise können Speicherzellen 104 durch Verbinden jeder ungeradzahligen Bitleitung 110 mit einem vorbestimmten Spannungspotenzial ausgewählt werden, die mit dieser Bitleitung verbunden sind.
In einem weiteren Schritt 604 wird eine erste elektrische Löschsequenz den Speicherzellen 104 der ersten Gruppe zur Verfügung gestellt. Beispielsweise kann ein erster Löschimpuls mit einer Länge von 10,0 ms und einer Amplitude von 15,0 V an die ungeradzahligen Bitleitungen 110 zur Verfügung gestellt werden.
In einem weiteren Schritt 606 wird eine zweite Gruppe von Speicherzellen 104 ausgewählt. Beispielsweise können durch Verbinden der geradzahligen Bitleitungen einer Matrix 400 alle Speicherzellen 104 ausgewählt werden, die mit korrespondierenden Bitleitungen 110 verbunden sind.
In einem weiteren Schritt 608 wird ein zweiter elektrischer Löschimpuls allen Speicherzellen 104 der zweiten Gruppe zugeführt. Beispielsweise kann ein einzelner Löschimpuls mit einer Dauer von 10,0 ms und einer Amplitude von 15,5 V den Speicherzellen 104, die mit den geradzahligen Bitleitungen 110 verbunden sind, zur Verfügung gestellt werden. Alternativ kann auch ein Löschimpuls mit einer Länge von beispielsweise 10,5 ms und einer Höhe von 15,0 V zur Verfügung gestellt werden. In Abhängigkeit einer Kennlinie bzw. Charakteristik einer verwendeten Speicherzellentechnologie kann ebenfalls eine Anpassung der Impulsform durchgeführt werden. Beispielsweise kann eine Sägezahnspannung zum Löschen verwendet werden, deren Gradient eines Spannungsanstiegs oder -abfalls angepasst werden. Zusätzlich kann auch eine Kombination unterschiedli cher Parameter der zweiten elektrischen Löschsequenz bezüglich der ersten elektrischen Löschsequenz geändert werden.
Dadurch, dass ein zweiter Löschimpuls zur Verfügung gestellt wird, der von dem ersten Löschimpuls entweder in seiner Impulsdauer, Impulshöhe oder Impulsform abweicht, kann eine engere Verteilung von Schwellwerten, wie sie in 3B dargestellt ist, für alle Speicherzellen 104, die gelöscht wurden, erreicht werden. In dem beschriebenen Beispiel wird dies durch die Verwendung lediglich eines einzelnen Löschimpulses für jede Speicherzelle 104 erreicht. Auf diese Art wird die Belastung, die eine jede Speicherzelle 104 während einer Löschoperation erfährt, reduziert. Dies erhöht die Lebenserwartung und Zuverlässigkeit der integrierten Schaltung insgesamt. Ebenso werden nachfolgende Programmieroperationen gleichförmiger ausfallen, wenn die Programmieroperationen von einer sehr engen Verteilung von Schwellwerten in einem gelöschten Zustand ausgehen. In diesem Fall vermindert sich auch der benötigte Verifizierungsaufwand. Dies resultiert in einer Verteilung von Schwellwerten in einem programmierten Zustand, die ebenfalls enger ausfällt.
7 zeigt eine Ausgestaltung eines Verfahrens zum Bestimmen einer elektrischen Löschsequenz für eine integrierte Schaltung. Das Verfahren, das in der 7 dargestellt ist, kann beispielsweise während einer Überprüfung oder Qualifizierung eines Chips, also während eines Herstellungsprozesses, angewandt werden. Alternativ oder zusätzlich kann das Verfahren auch während einer Initialisierung der integrierten Schaltung, beispielsweise während eines Startvorgangs oder beim Verbinden mit einem Host-System, angewandt werden. Es kann ebenso regelmäßig ausgeführt werden, ausgelöst durch ei ne Steuerschaltung, beispielsweise nach einer vorbestimmten Anzahl von Zugriffen oder Betriebsstunden.
In einem optionalen Schritt 702 wird eine erste elektrische Löschsequenz zum Löschen einer ersten Speicherzelle 104 bestimmt. Die elektrische Löschsequenz ist dazu eingerichtet, die erste Speicherzelle 104 auf einen vorbestimmten Schwellwert zu bringen, beispielsweise 1,8 V. Während der Vorrichtungsqualifizierung oder -charakterisierung können eine Anzahl von unterschiedlichen Löschimpulshöhen oder -impulsdauern mit einer oder einer Mehrzahl von Speicherzellen 104 getestet werden, um eine elektrische Löschsequenz zu bestimmen, die in einer Löschung der besagten Speicherzelle 104 auf den vorbestimmten Löschschwellwert resultiert. Alternativ kann auch eine fest vorgegebene elektrische Löschsequenz verwendet werden. Die vorgegebene erste elektrische Löschsequenz kann beispielsweise während einer Entwurfsphase bestimmt werden.
In einem weiteren Schritt 704 wird die erste Speicherzelle 104 gelöscht. Das Löschen umfasst das Anlegen der ersten elektrischen Löschsequenz an die erste Speicherzelle 104. Beispielsweise kann ein erster Löschimpuls mit einer vorbestimmten Länge und einer vorbestimmten Höhe an eine Bitleitung 110 oder eine Wortleitung 108 angelegt werden. Das Löschen der ersten Speicherzelle 104 kann eine zweite Speicherzelle 104 der integrierten Schaltung beeinflussen. Beispielsweise kann eine Bitleitung 110, die mit der zweiten Speicherzelle 104 verbunden ist, aufgeladen werden.
In einem weiteren Schritt 706 wird eine zweite elektrische Löschsequenz bestimmt. Die zweite elektrische Löschsequenz wird dazu verwendet, die zweite elektrische Speicherzelle 104 zu löschen und wird im Wesentlichen auf dieselbe Art und Weise wie oben beschrieben angewendet. Da jedoch die zweite Speicherzelle 104 bereits durch das Löschen der ersten Speicherzelle 104 beeinflusst ist, sind die Eigenschaften der zweiten elektrischen Löschsequenz anders als diejenigen, die zum Löschen der ersten Speicherzelle 104 verwendet wurden.
In einer alternativen Ausgestaltung wird eine festgelegte Löschspannung oder ein festgelegter Löschstrom wenigstens einer zweiten Speicherzelle 104 zugeführt. Gleichzeitig wird eine beobachtbare Eigenschaft, beispielsweise ein Schwellwert oder eine Schwellspannung der zu löschenden Speicherzelle 104 kontinuierlich oder wiederholt gemessen. Sobald die beobachtete Eigenschaft anzeigt, dass die Speicherzelle 104 den vorbestimmten Löschschwellwert erreicht hat, wird der Löschstrom oder die Spannung abgeschaltet und seine Länge als Steuerparameter gespeichert.
Alternativ kann eine Beeinflussung, die durch die erste elektrische Löschsequenz auf die Speicherzellen 104 einer zweiten Gruppe verursacht wird, gemessen oder geschätzt werden. Infolgedessen kann ein Steuerparameter der zweiten elektrischen Löschsequenz auf Grundlage eines Vorhersagemodells der physikalischen Effekte der Matrix 102 berechnet werden.
Um die Präzision und Zuverlässigkeit der erhaltenen Steuerparameter zu verbessern, können die Schritte 704 und 706 und optional auch der Schritt 702 wiederholt oder mit einer großen Anzahl von Speicherzellen 104 ausgeführt werden. Auf diese Art wird eine Mehrzahl von Werten bestimmt, von denen der Durchschnitt gebildet werden kann oder die auf andere Art und Weise statistisch analysiert werden können, um die Steuerwer te für die erste und zweite elektrische Löschsequenz oder Löschimpulse, die bei zukünftigen Operationen der integrierten Schaltung verwendet werden, zu bestimmen.
In einem weiteren optionalen Schritt 708 wird wenigstens ein Steuerparameter, der die erste elektrische Löschsequenz bestimmt, in einem vorbestimmten Teil der Matrix oder in einem anderen Teil der integrierten Schaltung gespeichert. Beispielsweise kann die Impulsdauer oder die Impulshöhe in einem Steuerregister der Steuereinheit 116 abgelegt werden. Im Falle einer festgelegten elektrischen Löschsequenz mit einer vorbestimmten Dauer, Höhe und Form zum Löschen der ersten Speicherzelle 104 der Matrix 102 kann der Schritt 708 ausgelassen werden.
In einem weiteren optionalen Schritt 710 wird wenigstens ein Steuerparameter, der die zweite elektrische Löschsequenz bestimmt, in dem integrierten Schaltkreis gespeichert. Beispielsweise kann ein relativer oder absoluter Offsetwert der zweiten elektrischen Löschsequenz bezüglich der ersten elektrischen Löschsequenz in dem integrierten Schaltkreis gespeichert werden. Alternativ können ein oder mehrere Steuerparameter für die zweite elektrische Löschsequenz oder den zweiten Löschimpuls, beispielsweise dessen Länge oder Höhe, in codierter Form in dem integrierten Schaltkreis gespeichert werden.
Die oben beschriebenen Verfahren können auch in einer Langzeitvalidierung oder in einem Wartungsverfahren verwendet werden, beispielsweise einem Verfahren, das von der Steuerschaltung eines integrierten Schaltkreises zu regelmäßigen Zeiten ausgeführt wird. Beispielsweise kann ein Bereich 230 oder 330 einer Verteilung von Schwellwerten, wie sie in 2B dargestellt sind, bestimmt werden. In dem Fall, dass der bestimmte Bereich einen vorbestimmten Schwellwert überschreitet, können Korrekturmaßnahmen ergriffen werden. Zum Beispiel können Daten, die in einem überprüften Sektor der integrierten Schaltung gespeichert sind, in einen anderen Sektor der integrierten Schaltung kopiert werden. Alternativ oder zusätzlich können Steuerparameter, die zum Löschen von Speicherzellen 104 von integrierten Schaltkreisen, die zur Langzeitspeicherung verwendet werden, von Zeit zu Zeit angepasst werden, um die Degradierung der integrierten Schaltung zu berücksichtigen, beispielsweise nach einer vorbestimmten Anzahl von Löschoperationen oder Monaten einer Betriebsdauer.
Obwohl die in den 6 und 7 dargestellten Ablaufdiagramme eine bestimmte Reihenfolge der einzelnen Verfahrensschritte darstellen, können viele der Verfahrensschritte in einer anderen Reihenfolge wie der dargestellten ausgeführt werden, ohne von der erfinderischen Lösung abzuweichen. Ebenso können einige der dargestellten Verfahrensschritte parallel zueinander ausgeführt werden, um die Abarbeitung zu beschleunigen. Daher kommt der konkreten Abfolge der einzelnen Verfahrensschritte keine beschränkende Bedeutung zu, auch wenn diese in einer bestimmten Abfolge beschrieben wurden.
Des Weiteren können alle Merkmale, die bezüglich einer Ausgestaltung der Erfindung beschrieben wurden, auch in Verbindung mit jeder der anderen beschriebenen Ausgestaltungen Verwendung finden, entweder allein oder in Kombination mit weiteren Merkmalen, die in dieser Anmeldung beschrieben sind.
Unterschiedliche Ausgestaltungen der integrierten Schaltung können einzelne Speicherzellen, eine große Anzahl von Speicherzellen in einer Matrixstruktur allein oder eine kompli zierte Schaltung mit einem darin enthaltenen Speicher eines größeren Systemchips enthalten. Allgemein können eine oder mehrere der hierin beschriebenen Speicherzellen in einem integrierten Schaltkreis gemäß vorbekannten Techniken hergestellt werden. Ein solcher integrierter Schaltkreis kann beispielsweise zusätzliche Logikschaltungen, Prozessoren, ASICs usw. enthalten.
Des Weiteren kann jeder bekannte oder zukünftige Typ von flüchtigen oder nichtflüchtigen Speichern Verwendung finden, obwohl die beschriebenen Ausgestaltungen überwiegend Bezug auf vielfach verwendete NROM- oder Floating-Gate-EEPROM-Speicher nehmen. Insbesondere können so genannte Multi-Level Zellen (MLC), statischer RAM (SRAM), dynamischer RAM (DRAM), ferroelektrischer RAM (FRAM, FeRAM), magnetoresistiver RAM (MRAM), Phase change memory (PCM), Phase change RAM (PCRAM), chalcogenide RAM (C-RAM), ovonic unified memory (OUM), programmable metallization cells (PMC), organic RAM (ORAM), conductive bridge RAM (CBRAM), nanotube RAM (NRAM) in Verbindung mit der beschriebenen Erfindung wie hierin offenbart verwendet werden.

Claims

Verfahren zum Betreiben einer integrierten Schaltung, aufweisend wenigstens eine erste und wenigstens eine zweite Speicherzelle (104), umfassend: Auswählen der ersten Speicherzelle (104) zum Löschen; Zuführen einer ersten elektrischen Löschsequenz (300) zu der ersten Speicherzelle (104) und dadurch Beeinflussen der zweiten Speicherzelle (104); Auswählen der zweiten Speicherzelle (104) zum Löschen; und Zuführen einer zweiten elektrischen Löschsequenz (310) zu der zweiten Speicherzelle (104), wobei die zweite elektrische Löschsequenz (310) von der ersten elektrischen Löschsequenz (300) verschieden ist, so dass eine Auswirkung der Beeinflussung der ersten elektrischen Löschsequenz (300) auf die zweite Speicherzelle (104) reduziert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste elektrische Löschsequenz (300) wenigstens einen ersten Löschimpuls (302) umfasst; die zweite elektrische Löschsequenz (310) wenigstens einen zweiten elektrischen Löschimpuls (312) umfasst; und der zweite Löschimpuls (312) von dem ersten Löschimpuls (302) sich in wenigstens der Impulsdauer, der Impulshöhe und/oder der Impulsform unterscheidet.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die zweite elektrische Löschsequenz (310) zumindest teilweise durch eine Vorspannung der zweiten Speicherzelle (104), die durch das Anlegen der ersten elektrischen Löschsequenz (300) an die erste Speicherzelle (104) verursacht wird, bestimmt wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste elektrische Löschsequenz (300) und die zweite elektrische Löschsequenz (310) zumindest teilweise basierend auf einer physikalischen Anordnung der ersten Speicherzelle (104) und der zweiten Speicherzelle (104) bestimmt wird.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Schritte des Zuführens der ersten elektrischen Löschsequenz (300) und der zweiten elektrischen Löschsequenz (310) gleichzeitig ausgeführt werden.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schritte des Zuführens der ersten elektrischen Löschsequenz (300) und der zweiten elektrischen Löschsequenz (310) nacheinander ausgeführt werden.
Integrierte Schaltung, umfassend: einen Speicher, aufweisend wenigstens eine erste Speicherzelle (104) und eine zweite Speicherzelle (104); und ein Steuermittel (122), das dazu eingerichtet ist, eine Löschoperation auszuführen, wobei die Löschoperation ein Zuführen einer ersten elektrischen Löschsequenz (300) zu der ersten Speicherzelle (104) und ein Zuführen einer zweiten elektrischen Löschsequenz (310) zu der zweiten Speicherzelle (104) umfasst, wobei die zweite elektrische Löschsequenz (310) von der ersten elektrischen Löschsequenz (300) verschieden ist und durch Auswirkung der ersten elektrischen Löschsequenz (300) auf die zweite Speicherzelle (104) bestimmt ist.
Integrierte Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass die zweite elektrische Löschsequenz (310) auf einem in der integrierten Schaltung gespeicherten Steuerwert basiert.
Integrierte Schaltung nach Anspruch 7 oder 9, weiter umfassend: ein Energieversorgungsmittel zum Bereitstellen elektrischer Energie für die erste elektrische Löschsequenz (300) und die zweite elektrische Löschsequenz (310).
Integrierte Schaltung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die erste elektrische Löschsequenz (300) wenigstens einen ersten Löschimpuls (302) und die zweite elektrische Löschsequenz (310) wenigstens einen zweiten Löschimpuls (312) umfasst.
Integrierte Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass die erste elektrische Löschsequenz (300) ausschließlich einen ersten Löschimpuls (302) umfasst und die zweite elektrische Löschsequenz (310) ausschließlich einen zweiten Löschimpuls (312) umfasst, wobei der zweite Löschimpuls (312) sich von dem ersten Löschimpuls (310) in Pulsdauer, Pulshöhe und/oder Pulsform unterscheidet.
Integrierte Schaltung nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, dass der Speicher eine Anordnung von Speicherzellen (104) umfasst, wobei die Speicherzellen (104) in Reihe geschaltet sind und wobei die erste Speicherzelle (104) in einem zentralen Be reich (508) der Anordnung und die zweite Speicherzelle (104) in einem Randbereich (510) der Anordnung angeordnet ist.
Integrierte Schaltung, umfassend: einen Speicher, wobei der Speicher wenigstens eine erste Gruppe von Speicherzellen (104) und eine zweite Gruppe von Speicherzellen (104) aufweist; wenigstens eine erste Programmierleitung zum Zuführen eines ersten Löschimpulses (302) zu der ersten Gruppe von Speicherzellen (104), wobei der erste Löschimpuls (302) die zweite Gruppe von Speicherzellen (104) beeinflusst; wenigstens eine zweite Programmierleitung zum Zuführen eines zweiten Löschimpulses (312) zu der zweiten Gruppe von Speicherzellen (104); und eine Steuerschaltung (122), die dazu eingerichtet ist, eine Impulsdauer, eine Impulsamplitude und/oder eine Impulsform des zweiten Löschimpulses (312) derart festzulegen, dass der zweite Löschimpuls (312) von dem ersten Löschimpuls (302) verschieden ist, so dass eine Auswirkung des ersten Löschimpulses (302) auf die zweite Gruppe von Speicherzellen (104) berücksichtigt wird.
Integrierte Schaltung nach Anspruch 13, weiter umfassend: einen Löschimpulsgenerator, wobei der Löschimpulsgenerator dazu eingerichtet ist, den ersten Löschimpuls (302) an die erste Programmierleitung zuzuführen und den zweiten Löschimpuls (312) der zweiten Programmierleitung zuzuführen, wobei entweder der Löschimpulsgenerator oder die Steuerschaltung (122) dazu eingerichtet ist, die Auswirkung des ersten Löschimpulses (302) auf die zweite Gruppe von Speicherzellen (104) zu berücksichtigen.
Integrierte Schaltung nach Anspruch 14, dadurch gekennzeichnet, dass der Löschimpulsgenerator wenigstens einen Pulsweitenmodulator (412) umfasst.
Integrierte Schaltung nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass der Löschimpulsgenerator eine Spannungsversorgungsschaltung umfasst, wobei die Spannungsversorgungsschaltung dazu eingerichtet ist, eine erste Spannung an die erste Programmierleitung anzulegen und eine zweite Spannung an die zweite Programmierleitung anzulegen.
Integrierte Schaltung nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass die erste Gruppe von Speicherzellen (104) und die zweite Gruppe von Speicherzellen (104) dazu eingerichtet sind, wenigstens einen einer Vielzahl von Programmierzuständen zu speichern.
Integrierte Schaltung nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass der Speicher eine Mehrzahl von ungeradzahligen und geradzahligen Programmierleitungen umfasst, wobei jede Programmierleitung mit wenigstens einer Speicherzelle (104) verbunden ist und die erste Gruppe von Speicherzellen (104) eine Mehrzahl von Speicherzellen (104) umfasst, die mit wenigstens einer der ungeradzahligen Programmierleitungen verbunden ist und die zweite Gruppe von Speicherzellen (104) eine Mehrzahl von Speicherzellen (104) umfasst, die mit wenigstens einer der geradzahligen Programmierleitungen verbunden ist.
Verfahren zum Festlegen einer elektrischen Löschsequenz (310) zum Betreiben einer integrierten Schaltung, aufweisend eine erste Speicherzelle (104) und eine zweite Speicherzelle (104), umfassend: Löschen einer ersten Speicherzelle (104) auf eine erste vorbestimmte Löschschwelle unter Verwendung einer ersten elektrischen Löschsequenz (300) und dadurch Beeinflussen der zweiten Speicherzelle (104); und Festlegen einer zweiten elektrischen Löschsequenz (310) zum Löschen einer zweiten Speicherzelle (104) auf die vorbestimmte Löschschwelle, wobei die zweite elektrische Löschsequenz (310) das Löschen der ersten Speicherzelle (104) berücksichtigt.
Verfahren nach Anspruch 19, weiter umfassend: Speichern wenigstens eines Steuerparameters, der die zweite elektrische Löschsequenz (310) bestimmt.
Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass im Schritt des Löschens der ersten Speicherzelle (104), die ersten Speicherzelle (104) und die zweiten Speicherzelle (104) auf einen vorbestimmten Programmierschwellwert programmiert werden und ein erster Löschimpulses (302) der ersten Speicherzelle (104) unter Verwendung einer ersten Impulsform, einer ersten Impulshöhe und einer ersten Impulsdauer zum Löschen der ersten Speicherzelle (104) zugeführt wird; und im Schritt des Festlegens der zweiten elektrischen Löschsequenz (310) der zweiten Speicherzelle (104) ein zweiter Löschimpulses (312) zum Löschen der zweiten Speicherzelle (104) zugeführt wird, bis der vorbestimmte Löschschwellwert erreicht wurde, und wenigstens eine zweite Impulsform, ei ne zweite Impulshöhe und/oder eine zweite Impulsdauer des zweiten Löschimpulses (312) bestimmt wird.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die Bestimmung der wenigstens einen zweiten Impulsform, Impulshöhe und/oder Impulsdauer wiederholt durchgeführt wird, und der wenigstens eine Steuerparameter basierend auf einer Verteilung der bestimmten zweiten Impulsformen, zweiten Impulshöhen und/oder zweiten Impulsdauern bestimmt wird.
Verfahren nach einem der Ansprüche 19 bis 22, weiter umfassend: Vergleichen eines aktuellen Löschschwellwertes der ersten Speicherzelle (104) und/oder der zweiten Speicherzelle (104) mit einem vorbestimmten Löschschwellwert nach dem Löschen der ersten Speicherzelle (104) bzw. der zweiten Speicherzelle (104); und Anpassen wenigstens der ersten elektrischen Löschsequenz (300) oder der zweiten elektrischen Löschsequenz (310), falls der aktuelle Löschschwellwert und der vorbestimmte Löschschwellwert um mehr als einen vorbestimmten Wert voneinander abweichen.