DE69706873T2 - Löschverfahren für mehrere-bits-pro-zelle flash -eeprom mit seitenmodus - Google Patents

Description

HINTERGRUND DER ERFINDUNG 1. Feld der Erfindung:
• Diese Erfindung betrifft generell Speichervorrichtungen mit einem Floating- Gate wie ein Array von flash electrically, erasable programmable read-only memory (EEPROM) Zellen. Genauer gesagt, betrifft die Erfindung eine Speichervorrichtung aus einer halbleiterintegrierten Schaltung mit einem verbesserten Löschschema zum Durchführen einer Löschoperation in einem Array von flash EEPROM-Speicherzellen mit 2 Bit pro Zelle in einer effektiveren und effizienteren Weise.
2. Beschreibung des Standes der Technik:
• Wie es allgemein im Stand der Technik bekannt ist, ist in den letzten Jahren eine neue Kategorie von elektronisch löschbaren EPROMs/EEPROMs als wichtiger nicht flüchtiger Speicher entstanden, welcher die Vorteile der Dichte eines EPROM mit der elektrischen Löschbarkeit des EEPROM kombiniert und welches manchmal als "Flash" EPROM oder EEPROM bezeichnet wird. In diesem konventionellen (einfache Dichte) Flash-Speichervorrichtungen können mehreren von Ein-Transistor-Flash-EEPROM-Kernzellen auf einem Halbleitersubstrat ausgebildet sein, in welchem jede Zelle sich zusammensetzt aus einem leitenden Substrat vom P-Typ, einen integral in dem Substrat ausgebildeten leitenden Source-Bereich vom N-Typ und einem ebenso integral in dem Substrat ausgebildeten leitenden Drain-Bereich vom N-Typ. Ein Floating-Gate ist von dem Substrat durch einen dünne dielektrische Schicht getrennt. Eine zweite dielektrische Schicht trennt ein Steuer-Gate von dem Floating-Gate. Ein Kanalbereich vom P-Typ in dem Substrat trennt die Source- und Drain-Bereiche.
• Um die Flash-EEPROm-Zelle auf konventionelle Weise zu programmieren, werden der Drain-Bereich und das Steuer-Gate auf vorbestimmte Potentiale angehoben, die über dem an den Source-Bereich angelegten Potential liegen. Z. B. wird an den Drain-Bereich eine Spannung VD von etwa +5,5 Volt angelegt, während an das Steuer-Gate VD eine Spannung von etwa +9 Volt angelegt wird. Diese Spannungen produzieren "heiße Elektronen", welche über die dünne dielektrische Schicht und auf das Floating-Gate beschleunigt werden. Diese Injektion von heißen Elektronen resultiert in einem Anstieg der Schwelle des Floating-Gates um 2 bis 4 Volt.
• Zum Löschen der Flash-EEPROM-Zelle im normalen Betrieb wird ein positives Potential (z. B. +5 Volt) an den Source-Bereich angelegt. Das Steuer- Gate wird mit einem negativen Potential (z. B. -8 Volt) versorgt und dem Drain-Bereich wird der Float-Zustand erlaubt. Ein starkes elektrisches Feld entwickelt sich zwischen dem Floating-Gate und dem Source-Bereich und eine negative Ladung wird von dem Floating-Gate zu dem Source-Bereich mittels des Fowler-Nordheim-Tunnelns extrahiert.
• Um festzustellen, ob die Flash-EEPROM-Zelle ordentlich programmiert worden ist oder nicht, wird die Stärke des Lesestroms gemessen. Typischerweise wird in de Lese-Betriebsart der Source-Bereich auf einem Massepotential (0 Volt) gehalten und das Steuer-Gate wird auf einem Potential von etwa 5 Volt gehalten. Der Drain-Bereich wird auf einem Potential zwischen +1 und +2 Volt gehalten. Unter diesen Umständen wird eine unprogrammierte Zelle (die eine logische "1" speichert) einen Strompegel von näherungsweise 50 bis 100 uA leiten. Die programmierte Zelle (die eine logische "0" speichert) wird einen erheblich niedrigeren Stromfluss haben.
• Diese Flash-Speicherkernzellen werden typischerweise in der Form eines N x M Matrix oder Array auf einem einzelnen Chip gefertigt, wobei N der Anzahl der Zeilen und M der Anzahl der Spalten entspricht. Alle diese individuellen Kernzellen in dem Speicherarray werden von einem Zeilendekoder und einem Spaltendekoder angesprochen, so dass eine bestimmte Kernzelle adressiert wird. Ein Leseverstärker ist in dem Halbleiterchip eingebaut, um den Speicherzustand der ausgewählten Kernzelle zu erfassen, wenn sie von dem Zeilendekoder und dem Spaltendekoder adressiert ist. In den letzten Jahren wurden derartige Flash-Speicher mit ansteigenden höheren und höheren Bitdichten und kleineren Zellengrößen hergestellt, als die Dichte von Speichern aus halbleiterintegrierten Schaltungen ansteigt. Z. B. werden nun Speichervorrichtungen mit einer Dichte von 16 Megabits (annäherungsweise 16 Millionen Speicherzellen) oder mehr massenweise hergestellt.
• In der ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/688,795, eingereicht am 24. Juni 1996, mit dem Titel "A Method for Multiple Bits-Per-Cell Flash EEPROM With Page Mode Program and Read" (Attorney Docket Nr. 95A-1763), welches an denselben Bevollmächtigten wie die vorliegende Erfindung übertragen ist, ist ein neues Leseschema für Flash-EEPROM- Speicherzellen mit 2 Bits pro Zelle dargestellt und beschrieben, in welchem die Referenz-Kernzellen zuvor auf die entsprechenden Spannungen von einer Vielzahl von Referenzzellen-Schwellspannungen programmiert worden sind, zum gleichen Zeitpunkt wie die Speicherkernzellen auf eine von einer Mehrzahl von Speicherkern-Schwellspannungen programmiert worden sind. Die Referenz-Kernzellen sind eingebettet und verbunden mit jeder Seite in dem Speicherkernarray, so dass sie abwechselnd programmiert werden können, wenn die Speicherkernzellen parallel, d. h. 128 Byte zu einem Zeitpunkt programmiert werden. Eine Leseschaltung, die auf ein Strobe-Signal reagiert, wird benutzt, um die Speicherschwellspannung der ausgewählten Speicherkernzelle in einer Seite mit jeder der Referenzzellen-Schwellspannungen zu vergleichen, um zu bestimmen, welchen der Mehrzahl der Speicherzustände die ausgewählte Speicherzelle speichert.
• In der ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/635,995, eingereicht am 22. April 1996, mit dem Titel "A Method for Page Mode Programming Multiple Bit-Per-Cell Flash EEPROM" (Attorney Docket Nr. 95A- 1764), welches ebenfalls an denselben Bevollmächtigten wie bei der vorliegenden Erfindung übertragen wurde, sind die Details von einer einzigartigen Programmiertechnik beschrieben zum gleichzeitigen seitenweise Programmieren der ausgewählten Speicherkernzellen und der Referenzkernzellen. Eine Masterbandlücken-Referenzgeneratorschaltung wird benutzt, um selektiv eine von mehreren Programmierbestätigungsspannungen für die Ziel-Speicherkern-Bitleitung zu erzeugen, von denen jede einem der programmierbaren Speicherzustände entspricht. Eine Umschaltungsschaltung verbindet selektiv eine Programmierstromquellen mit den Arraybitleitungen, welche die zu programmierenden ausgewählten Speicherkernzellen enthalten. Eine Messlogikschaltung vergleicht kontinuierlich das Potential auf der Arraybitleitung mit einer der Programmierüberprüfungsspannungen auf der Zielbitleitung. Die Umschaltschaltung trennt die programmierte Stromquelle, um weiteres Programmieren zu verhindern, wenn das Potential auf der Bitleitung unter die aus der Vielzahl von Programmierüberprüfungsspannungen auf der Zielbitleitung ausgewählten fällt.
• Im US-Patent Nr. 5,172,338 von S. Mehrotra et al. ausgegeben am 15. Dezember 1992, ist ein EEPROM-Array offenbart, welches Schaltungen und Techniken zum Lesen, Schreiben und Löschen enthält, um mehrere Schwellpegel bereitzustellen, um akkurates Lesen und Schreiben von mehr als zwei bestimmten Zuständen innerhalb jeder Speicherzelle zu erlauben. Ein Satz von Schwellspannungen wird von einem entsprechenden Satz von Referenzzellen bereitgestellt, arbeitend wie eine Master-Referenz, welche die von den Speicherzellen präsentierten Variationen eng verfolgt und für sie Anpassungen vornimmt. Die Master-Referenzzellen sind unabhängig und extern programmierbar von entweder dem Speicherhersteller oder dem Benutzer mittels einer Software-Steuerung. Während einer Leseoperation wird der Speicherzustand der Speicherzelle durch den Vergleich des dadurch fließenden Stroms mit dem aus dem Satz von Referenzströmen in den Referenzzellen entsprechend zu mehreren Schwell-Breakpoint-Pegeln bestimmt. Während einer Löschoperation wird ein gelöschter Zustand der Speicherzelle durch die wiederholten Schritte des Löschens und Verifizierens von dem existierenden Zustand zu dem gelöschten Zustand erhalten. Eine Schaltung verifiziert den gelöschten Zustand nach jedem Löschungsschritt mit dem gelöschten Zustand und verhindert selektiv weiteres Löschen von jeder Speicherzelle, die als korrekt gelöscht verifiziert worden ist.
• Trotzdem ist ein Bedarf entstanden, ein verbessertes Löschungsschema zum Ausführen der Löschoperation in einem Array von Flash-EEPROM-Zellen mit 2 Bits pro Zelle bereitzustellen, um eine verbesserte Effizienz zu schaffen. Die vorliegende Erfindung stellt eine signifikante Verbesserung gegenüber dem zuvor erwähnten US-Patent Nr. 5,172,338 dar.
ÜBERSICHT DER ERFINDUNG
• Entsprechend ist es eine generelle Aufgabe der vorliegenden Erfindung, eine verbesserte Löschmethode und Schaltung für Flash-EEPROM-Zellen mit 2 Bits pro Zelle bereitzustellen, welches in seinem Aufbau relativ einfach ist, leichter herzustellen ist und eine engere Schwellenverteilung im gelöschten Zustand hat als die Löschtechniken des Standes der Technik.
• Es ist eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung aus einer halbleiterintegrierten Schaltung bereitzustellen, welche ein verbessertes Löschschema zum Durchführen einer Löschoperation in einem Array von EEPROM-Speicherzellen mit 2 Bits pro Zelle hat, um eine sehr enge Schwellenverteilung für den gelöschten Zustand zu erreichen.
• Es ist Eine weitere Aufgabe der vorliegenden Erfindung, eine verbesserte Löschmethode anzugeben für Flash-EEPROM-Speicherzellen mit 2 Bits pro Zelle, welche das Fowler-Nordheim-Tunneln benutzt, um das Floating-Gate zu entladen und die darauf folgende heiße Ladungsträgerinjektion von Elektronen zum Rückprogrammieren bei niedrigen Drain-Strompegeln zu benutzen, um eine akkurate endgültige Schwellverteilung für den gelöschten Zustand zu erhalten.
• Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, eine verbesserte Löschmethode und Schaltung für Flash-EEPROM-Speicherzellen mit 2 Bits pro Zelle vorzusehen, in welcher Löschprüfreferenzzellen mit einem oberen Schwellpegel für den gelöschten Zustand benutzt werden, wenn die ausgewählten Speicherkernzellen löschgeprüft werden.
• Es ist noch eine andere Aufgabe der vorliegenden Erfindung, eine verbesserte Löschmethode und Schaltung vorzusehen zum Rückprogrammieren von Flash-EEPROM-Speicherzellen mit 2 Bits pro Zelle und zum wechselnden Prüfen eines unteren Schwellpegels für den gelöschten Zustand in den ausgewählten Speicherzellen, nachdem ein Löschpuls angelegt wurde.
• In Übereinstimmung mit dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird eine verbesserte Löscheinrichtung vorgeschlagen zum Durchführen einer Rückprogrammieroperation und einer gleichzeitigen Prüfoperation im Anschluss an das Anlegen eines Löschimpulses in einem Array von Flash-EEPROM-Speicherzellen mit mehreren Bits pro Zelle in einer effektiveren und effizienteren Weise. Ein Speicherkernarray umfasst mehrere in Reihen von Wortleitungen und Spalten von Bitleitungen, die die Reihen von Wortleitungen schneiden, angeordneten Speicherzellen. Jede der Speicherzellen enthält einen Floating-Gate-Arraytransistor. Eine Wortleitungsanstiegszeit-Steuerschaltung wird benutzt, um ein Steuersignal zu erzeugen zum Steuern der Anstiegszeit von Spannungen auf den Wortleitungen. Ein Reihendekodierer spricht auf das Steuersignal und auf Reihenadresssignale an und ist zum Selektieren bestimmter Spalten von Bitleitungen mit dem Speicherkernarray verbunden. Eine Löschprüfeinrichtung für das Referenzzellenarray ist vorgesehen zum Erzeugen eines oberen Löschzustands-Schwellenspannungspegels. Ein Löschprüfdekodierer spricht zum Steuern der Wortleitung der Löschprüfeinrichtung für das Referenzzellenarray auf das Anstiegszeitsteuersignal an. Eine Vorladeschaltung ist vorgesehen zum anfänglichen Vorladen sämtlicher Array-Bitleitungen auf ein bestimmtes Potential vor einer Rückprogrammieroperation, Eine Referenzspannungserzeugung ist vorgesehen zum Erzeugen einer Referenzausgangsspannung entsprechend einem unteren Löschzustands- Schwellenspannungspegel. Eine Umschaltschaltung ist vorgesehen zum selektiven Trennen einer Programmstromquelle von bestimmten Spalten von Bitleitungen mit den selektierten Speicherkernzellen, die korrekt zurückprogrammiert worden sind. Eine Abtastlogikschaltung hat einen ersten Eingang, der mit der Referenzausgangsspannung der Referenzspannungserzeugungsschaltung gekoppelt ist, und einen zweiten Eingang, der mit einer der selektierten bestimmten Spalten von Bitleitungen gekoppelt ist, zum kontinuierlichen Vergleichen eines Potential auf der einen der selektierten Bitleitungen mit der entsprechenden von der Referenzspannungserzeugungsschaltung erzeugten unteren Löschzustands-Bitleitungsspannung.
• Die Abtastlogikschaltung hat einen Ausgang zum Erzeugen eines logischen Signals. Das logische Signal schaltet auf einen logischen Pegel, wenn das Potential auf der einen selektierten Bitleitung unter die Referenzausgangsspannung entsprechend dem unteren Löschzustands-Schwellenspannungspegel während einer Rückprogrammieroperation fällt. Die Umschaltschaltung spricht auf den niedrigen logischen Pegel zum Trennen der Programmierstromquelle an, so dass weiteres Rückprogrammieren der selektierten Speicherkernzellen verhindert wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Die Aufgaben und Vorteile der vorliegenden Erfindung werden offensichtlicher aus der folgenden detaillierten Beschreibung, wenn sie in Zusammenschau mit den begleitenden Zeichnungen gelesen wird, wobei gleiche Bezugszeichen durchwegs entsprechende Teile bezeichnen, wobei:
• Fig. 1 ein Blockdiagramm einer Speichervorrichtung aus einer halbleiterintegrierten Schaltung mit 2 Bits pro Zelle ist, welche ein verbessertes Löschschema und Schaltung hat, und in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung konzipiert ist;
• Fig. 2 ein Graph des gelöschten Zustands für eine Zelle, welche 2 Bits pro Zelle speichert, und die entsprechende nicht korrigierte gelöschte Schwellspannungsverteilung, die korrigierte rückprogrammierte Schwellspannungsverteilung und die endgültige kombinierte gelöschte Schwellspannungsverteilung ist;
• Fig. 3A und 3B, wenn zusammengenommen, ein simplifiziertes Blockdiagramm der gelöschten Prüfreferenzzellenarray-Schaltung 25, der zugeordneten Leseschaltung 110a und der Rückprogrammierschaltung 36 aus Fig. 1 sind,
• Fig. 4 ein Graph der Bitleitungsspannung als eine Funktion der Rückprogrammierzeit nach dem Löschpuls, der dem gelöschten Zustand "11" aus Fig. 2 entspricht, ist, was hilfreich ist zum Verständnis der Rückprogrammieroperation der vorliegenden Erfindung;
• Fig. 5 ein schematisches Schaltungsdiagramm der Rückprogrammierschaltung 36a ist, welche den individuellen Bitleitungen eines Mehrfachseitenpuffers zugeordnet ist, der die ausgewählte Speicherkernzelle enthält, welche in dem Speicherarrayabschnitt 112 aus Fig. 3 gelöscht werden soll; und.
• Fig. 6(a) bis 6(c) Kurven sind, welche die Timing-Sequenz des Löschbetriebsmodus darstellen, umfassend das Löschprüfen, den Löschpuls und Rückprogrammier-/Prüfoperationen.
BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
• Eine verbesserte Löschstruktur zum Ausführen einer Löschoperation in einem Array von Flash-EEPROM-Speicherzellen mit 2 Bits pro Zelle wird beschrieben. In der folgenden Beschreibung sind zahlreiche Details ausgeführt sowie spezielle Schaltungskonfigurationen, Komponenten und ähnliches, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Jedoch sollte es den Fachmännern auf diesem Gebiet klar sein, dass die vorliegende Erfindung auch ohne diese spezifischen Details ausgeführt werden kann. In anderen Beispielen sind wohl bekannte Prozesse, Schaltungen und Steuerleitungen, welche nicht sonderlich relevant für das Verständnis der Operationsprinzipien der vorliegenden Erfindung sind, aus Gründen der Klarheit absichtlich unterdrückt worden.
• Nun wird detailliert auf die Figuren Bezug genommen, wobei in Fig. 1 ein Blockdiagramm einer Speichervorrichtung 10 aus einer halbleiterintegrierten Schaltung mit 2 Bits pro Zelle gezeigt ist, welche eine verbesserte Löschschaltung der vorliegenden Erfindung enthält, zum Ausführen einer Löschoperation in einem Array von Flash elektronisch löschbaren Nur-Lese- Speicher (EEPROM)-Zellen mit 2 Bits pro Zelle auf eine effektivere und effizientere Weise. Die verbesserte Löschschaltung und die übrigen Bereiche der Speichervorrichtung 10 sind beide komplett auf einem einzelnen Halbleitersubstrat mittels bekannter CMOS-integrierter Schaltungstechnologie ausgebildet.
• Die Speichervorrichtung 10 aus einer halbleiterintegrierten Schaltung mit 2 Bits pro Zelle enthält ein Speicherkernzellenarray 12, einen Zeilen-Adressdekodierer 14, einen Löschprüf-Dekodierer 15, einen Spalten-Adressdekodierer 16, eine Steuerschaltung für die Anstiegszeit auf der Wortleitung 17, eine Adresseingangsschaltung 18, eine Y-Durchgangsgatterschaltung 20, ein Referenzzellenarray 22, eine Referenz-Y-Auswahlschaltung 24, ein Löschprüfreferenzzellenarray 25, eine Leseschaltung 110, eine Bitleitungsvorladungs- und Stromquellenschaltung 36, Seitenpufferregister 38 und eine erweiterte NOR-Gatterschaltung 40. Das Speicherkernzellenarray 12 enthält näherungsweise 16 Millionen Kernzellen, welche in einer regulären Matrixform von 2¹² Zeilen und 2¹² Spalten angeordnet sind. Vorzugsweise sind Gruppen von Spalten derart geformt, dass jede Gruppe eine Seite definiert. Jede Seite stellt eine Anzahl von Bytes von Daten dar. Z. B. können die 2¹²- Spalten in vier Seiten aufgeteilt sein, so dass jede Seite 1024 Zellen enthalten wird. Des Weiteren kann eine vorbestimmte Anzahl von Zeilen gemeinsam gruppiert sein, um einen Sektor zu bilden, der einen ausführbaren Block definiert. Z. B. können die 2¹²-Spalten in 64 Sektoren dividiert werden, so dass jeder Sektor sich aus 64 Zeilen zusammensetzen wird. Daher wird jeder Sektor aus 256 K-Zellen bestehen, was mit 2 Bits pro Zelle einer Speicherung von 512 K-Bits von Daten entspricht. Für die Speichervorrichtung 10 mit 2 Bits pro Zelle können die 16 Megabyte Flash-Speicherzellen tatsächlich 32 Megabyte Daten speichern, da 2 Bits von Daten pro Zelle gespeichert werden, um eine Speicherkapazität mit doppelter Dichte bereitzustellen.
• In einem Löschbetriebsmodus der vorliegenden Erfindung wird jeder Speicherkernzelle ihre Schwellspannung in einem Löschzustand gesetzt mit einem gelöschten Schwellenfenster, welches zwischen dem oberen und unteren gelöschten Schwellpegel definiert ist. Dies wird dadurch erreicht, dass anfangs eine Löschprüfoperation ausgeführt wird, welche ähnlich ist wie das Leseschema, welches in der zuvor angegebenen ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/688,795, eingereicht am 24. Juni 1996, beschrieben und dargestellt ist, um festzustellen, ob noch irgendeine Speicherkernzelle ist, die gelöscht werden soll (d. h. Zellen mit einem Schwellpegel höher als der obere Löschzustands-Schwellpegel). Wenn herausgefunden wurde, dass eine oder mehrere Zellen existieren, welche eine Löschung erfordern, wird ein Löschpuls angelegt unter Benutzung einer negativen Gatterlöschung in Übereinstimmung mit konventionellen Fowler- Nordheim-Tunneln, so dass die Ladungen auf dem Floating-Gate der Speicherkernzellen entladen werden. Danach wird eine Rückprogrammieroperation ausgeführt und wird gleichzeitig auf den unteren Löschzustands-Schwellspannungspegel überprüft, um eine akkurate Platzierung der finalen Löschzustands-Schwellspannungsverteilung zu erzielen. Diese Rückprogrammieroperation ist ähnlich zu der Programmier- und gleichzeitigen Prüftechnik, wie sie in der zuvor genannten ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/635,995, eingereicht am 22. April 1996, beschrieben und dargestellt ist. Nur die Zellen mit einer Schwellspannung unter dem unteren Löschzustands-Schwellpegel (PGMVT0 in Fig. 2) werden rückprogrammiert und jegliche Zellen mit einer Schwellspannung über dem unteren Löschzustands-Schwellen-PGMVT0-Pegel werden vom weiteren Rückprogrammieren ausgeschlossen. Dieser Zyklus des Löschprüfens, des Löschpulses, des Rückprogrammierens/Prüfens wird wieder und wieder wiederholt, bis alle Schwellspannungen der Speicherzellen in der Seite zwischen den unteren und oberen Löschzustands-Schwellspannungspegel fallen. Der Zyklus wird beendet nach einer erfolgreichen Löschprüfoperation.
• In Fig. 2 ist ein Graph des Löschzustandes für die Speicherzellen mit doppelter Dichte gezeigt. Wie zu sehen ist, zeigt die gepunktete Kurve A die unkorrigierte Schwellspannungsverteilung für die Speicherkernzellen in dem Löschzustand oder entsprechend dem Speichern von Daten oder der logischen "11". Das Schwellenfenster des unkorrigierten Löschzustandes liegt in dem Bereich von +1,5 Volt (Löschprüfreferenz), welches den oberen Löschzustands-Schwellpegel definiert, bis unter 0 Volt (z. B. -0,5 Volt). Die gestrichelte Kurve A zeigt die korrigierte Rückprogrammier-Schwellspannungsverteilung für die Speicherkernzellen, in welchen lediglich die Zellen mit einer Schwellspannung unter +1,0 Volt (PGMVT0), was den unteren Löschzustands-Schwellpegel definiert, auf eine Schwellspannung gleich oder größer als +1,0 Volt rückprogrammiert werden. Daher sind die korrigierten Rückprogrammier-Schwellspannungen in dem Bereich zwischen +1,0 Volt und näherungsweise +1,2 Volt. Die durchgezogene Kurve I ist die finale kombinierte Löschzustands-Schwellspannungsverteilung, welche erhalten wird durch die Addition des Bereichs der Kurve A, der höher ist als +1,0 Volt, und der Kurve H. Die finale kombinierte Löschzustands-Schwellspannungsverteilung hat ein Löschzustands-Schwellfenster, welches in dem Bereich von +1,0 Volt und +1,5 Volt liegt. Um den Vergleich zu erleichtern, sind die durchgezogenen Kurven B, C und D, welche die Schwellspannungsverteilung für die drei programmierten Zustände PGMVT1, PGMVT2 und PGMVT3, und die gestrichelten Kurven E, F und G, welche die Schwellspannungsverteilung für die drei Referenzzellen REFVT1, REFVT2 und REFVT3 zeigen, dargestellt, welche detailliert in der Serien-Nr. 08/635,995, eingereicht am 22. April 1996, beschrieben sind.
• Anders als die Löschmethoden nach dem Stand der Technik, welche eine Löschzustands-Schwellverteilung von näherungsweise 2,0 Volt haben, stellt die neue Löschmethode der vorliegenden Erfindung eine engere finale kombinierte Löschzustands-Schwellspannungsverteilung bereit, z. B. näherungsweise 0,5 Volt. Dies hat den Vorteil, dass die mögliche Anzahl von Bits von Daten, welche jede Speicherzelle speichert, daher erhöht werden kann. Alternativ kann die Anzahl der Bits von Daten gleich verbleiben bei einer höheren Spannungstrennung zwischen benachbarten Zuständen, wodurch die Lesegeschwindigkeit und -genauigkeit verbessert wird.
• Adresssignale Aj werden extern an die Adresseingangsschaltung 18 angelegt. Die Zeilenadresssignale von der Adresseingangsschaltung 18 werden dem Zeilenadressdekodierer 14 zugeführt und die davon stammenden Spaltenadresssignale werden dem Spaltenadressdekodierer 16 zugeführt. Der Zeilenadressdekodierer 14 wählt bestimmte Wortleitungen aus der Mehrzahl der Wortleitungen in dem Speicherkernarray 12 aus in Abhängigkeit von den Zeilenadresssignalen. Der Spaltenadressdekodierer 16 wählt eine der Seiten in dem Speicherkernarray in Abhängigkeit von den Spaltenadresssignalen aus. Die Steuerschaltung für die Wortleitungsanstiegszeit 17 reagiert auf ein Lesesignal READ zum Erzeugen eines Ausgangssteuersignals für den Löschprüfdekodierer 15 und den Zeilenadressdekodierer 16. Der Löschprüfdekodierer 15 reagiert auch auf ein Löschprüfsignal ERV. Der Ausgang des Löschprüfdekodierers 15 ist mit dem Löschprüf-Referenzzellenarray 25 verbunden.
• Während der Löschprüfoperation verbindet die Y-Durchgangsgatterschaltung 20 alle Array-Bitleitungen in der ausgewählten Seite mit der Leseschaltung 110 und die Referenz-Y-Auswahlschaltung 24 verbindet alle der entsprechenden Löschprüf-Bitleitungen des Löschprüf-Referenzzellenarrays 25, welche zu der ausgewählten Seite gehören, mit der Leseschaltung 110. Daher ist die Löschprüfoperation im wesentlichen identisch zu der Lesemethode, wie sie in der Serien-Nr. 08/688,795, eingereicht am 24. Juni 1996, beschrieben ist, mit der Ausnahme, dass das Löschprüf-Referenzzellenarray 25 anstatt des Referenzzellenarrays 22 genutzt wird.
• In den Fig. 3A und 3B ist ein vereinfachtes Blockdiagramm eines Bereichs des Löschprüf-Referenzzellenarrays 25a in Fig. 1 dargestellt, zur Benutzung mit einem Sektorarray 112 des Arrays 12 mit dazugehörigen Referenzspalten 122a bis 122c des Referenzzellenarrays 22 und mit dazugehörigen Löschprüf-Referenzspalten 125a bis 125d des Arrays 25a. Wie zu sehen ist, sind die Speicherkernzellen MC11 bis MCnm des Sektorarrays 112 in der Form Einer Matrix angeordnet. Die Nummer n entspricht 64 für einen Sektor und die Nummer m entspricht 1024 für eine Seite, die 256 Bytes von Daten mit 2 Bits pro Zelle enthält.
• Jede der Speicherkernzellen MC11 bis MCnm enthält einen der entsprechenden Array-Floating-Gate-Transistoren QP11 bis QPnm. Die Array-Transistoren QP11 biss QPnm funktionieren wie ein Speichertransistor zum Speichern von Daten oder logischen Pegeln "11", "10", "01" oder "00". Jeder der Array- Transistoren hat sein Gate an eine der Wortleitungen angeschlossen, seine Drain/Source an eine Bitleitung angeschlossen und seine Source/Drain an eine für die Seite gemeinsame Array-Masseleitung VSS angeschlossen.
• Das Referenzellenarray 22 enthält eine Mehrzahl von Sätzen von Referenzspalten. Die Referenzspalte 122a enthält eine Mehrzahl von Referenzzellen RC&sub1;&sub1;, RC&sub2;&sub1;, ... RCn1. Jede der Referenzzellen RC&sub1;&sub1; bis RCn1 enthält einen der entsprechenden Referenzzellen-Transistoren QR11 bis QRn1. Ähnlich enthält die Referenzspalte 122b eine Mehrzahl von Referenzzellen RC&sub1;&sub2;, RC22, ... RCn2. Jede der Referenzzellen RC12 bis RCn2 enthält einen der entsprechenden Referenzzellen-Transistoren QR12 bis QRn2. Schließlich enthält die Referenzspalte 122c eine Mehrzahl von Referenzzellen RC&sub1;&sub3;, RC23, ... RCn3. Jede der Referenzzellen RC&sub1;&sub3; bis RCn3 enthält eine der entsprechenden Referenzzellen-Transistoren QR13 bis QRn3.
• Das Löschprüf-Referenzzellenarray 25a enthält eine Mehrzahl von Sätzen von Löschprüf-Referenzspalten 125a bis 125d. Die Löschprüf-Referenzspalte 125a enthält eine Löschprüf-Referenzzelle ERV1 und eine Mehrzahl von Schein-Löschprüfzellen DC&sub1;&sub1;, DC21, ... DCn1. Jede der Schein-Löschprüf- Referenzzellen DC&sub1;&sub1; bis DCn1 besteht aus einem der entsprechenden Schein- Referenzzellen-Transistoren QDC11 bis QDCn&sub1; Ähnlich enthält die Löschprüf- Referenzspalte 125d eine Löschprüf-Referenzzelle ERV4 und eine Mehrzahl von Schein-Löschprüf-Referenzzellen DC&sub1;&sub4; bis DCn4. Jede der Schein- Löschreferenzzellen DC&sub1;&sub4; bis DCn4 enthält einen der entsprechenden Schein-Referenzzellen-Transistoren QDC14 bis QDCn4. Die Gates der Schein- Löschreferenzzellen-Transistoren, die in derselben Zeile angeordnet sind wie die Gates der Array-Transistoren in der Seite, werden mit dem Massepotential verbunden. Z. B. werden die Gates der Array-Transistoren QP11 bis QP1m mit der gleichen Wortleitung WL1 verbunden und die Gates der Schein- Löschreferenzzellen-Transistoren QDC11 bis QDC14 werden auf Masse gelegt. Ähnlich enthalten die Löschprüf-Referenzzellen ERV1 bis ERV4 einen der entsprechenden Löschprüf-Referenzzellen-Transistoren T1 bis T4. Die Löschprüf-Referenarray-Transistoren T1 bis T4 arbeiten wie ein Speichertransistor zum Speichern des gelöschten Zustandes oder der logischen "11". Dies ist durch den oberen Löschzustands-Schwellspannungspegel definiert, der während der Herstellung bei typischerweise +1,5 Volt voreingestellt wird.
• Es sollte den Fachleuten auf diesem Gebiet klar sein, dass jegliche Anzahl der Löschprüf-Referenzspalten benutzt werden kann. In dem vorliegenden Ausführungsbeispiel sind vier derartige Spalten benutzt worden, so dass ein Mittel von vier Schwellspannungen der Transistoren T1 bis T4 bereitgestellt wird, wodurch der obere Löschzustands-Schwellspannungspegel akkurater bei +1,5 Volt gehalten wird. Jedoch kann eine einzelne Löschprüf-Referenzzelle wie ERV1 benutzt werden. Darüber hinaus ist festzustellen, dass die Schein-Löschprüf-Referenzzellen DC&sub1;&sub1; bis DCn4 und die Schein-Löschprüf- Referenzzellen DA1 bis DAn und DR1 bis DR3, die den entsprechenden Array-Bitleitungen und Referenz-Bitleitungen zugeordnet sind und in derselben Zeile wie die Löschprüf-Referenzzellen ERV1 bis ERV4 erscheinen, aus topologischen Gründen vorhanden sind und es lediglich die Löschprüf-Referenzzellen ERV1 bis ERV4 sind, welche aktiv sind.
• Die Leseschaltung 110a enthält einen differenziellen Paarverstärker 26, ein Register 27, einen Referenz-Bitleitungspegeldetektor 28, eine Referenzauswahlschaltung 30, einen Verstärkung-1-Referenztreiber 32 und einen Bandlückenreferenzgenerator 34. Wie zu sehen ist, hat der Verstärkung-1- Referenztreiber 32 seinen Eingang an eine gemeinsame Referenz-Bitleitung REFBL angeschlossen und hat seinen Ausgang auf Leitung 124 zum Bereitstellen einer Löschprüf-Referenz-Bitleitungsspannung REFBLX während der Löschprüfoperation. Diese Spannung REFBLX hängt von dem oberen Löschzustands-Schwellpegel ab. Da der Widerstand und die Kapazität der Array- Bitleitungen und der Löschprüf-Referenz-Bitleitungen sehr ähnlich sind, dient der Verstärkung-1-Referenztreiber 32 zum Puffern der Löschprüf- Referenz-Bitleitungen und gibt eine 1 zu 1 Spannungsübersetzung mit minimaler Phasennacheilung an den differenziellen Paarverstärker 26 aus. Während des Betriebsmodus des Programmierens und des gleichzeitigen Prüfens wird der Bandlückengenerator 34 benutzt, um eine sehr stabile von der Bandlückenreferenz abgeleitete Spannung BGR auf Leitung 125 zu produzieren, die gleich ist zu der Ziel-Rückprogrammier-Prüf-Spannung PGMO in Fig. 4 (entsprechend dem unteren Löschzustands-Schwellpegel).
• Während der Rückprogrammieroperation ist das Programmfreigabesignal PGM auf Leitung 138 aktiv und wird die Referenzauswahlschaltung 30 veranlassen, die von der Bandlückenreferenz abgeleitete Spannung BGR von ihrem Eingang an ihren Ausgang auf Leitung 140 zu liefern. Der differenzielle Paarverstärker 26 arbeitet wie ein Komparator, der seinen nicht invertierenden Eingang angeschlossen hat, um die von der Bandlückenreferenz abgeleitete Spannung BGR zu empfangen und der seinen invertierenden Eingang angeschlossen hat, um die Array-Bitleitungsspannung BL zu empfangen. Der differenzielle Verstärker enthält einen Leseverstärker und sein Ausgang treibt das Register 27. Zur Zeit des Rückprogrammierens wird der Prüfbetriebsmodus gleichzeitig oder simultan ausgeführt. Daher wird der differenzielle Paarverstärker 26 benutzt, um die Spannung auf der Bitleitung BL bei fortschreitender Rückprogrammieroperation zu überwachen.
• Wenn die Spannung auf der ausgewählten Bitleitung, welche mit der rückzuprogrammierenden Speicherzelle verbunden ist, größer ist als die von der Bandlückenreferenz abgeleitete Spannung BGR, welche der Ziel-Rückprogrammier-Prüf-Spannung PGMO in Fig. 4 entspricht, wird der Ausgang des differenziellen Paarverstärkers 26 auf Leitung 142 niedrig sein und das Register 27 wird eine logische "1" an seinem Ausgangsanschluss auf Leitung 144 speichern. Als Antwort auf diese logische "1" wird die Programmierstromquellenschaltung 36a einen Programmierstrom von näherungsweise 5 uA, der in der Bitleitung fließt, aufrechterhalten. Wenn die Spannung auf der Bitleitung BL niedriger wird als die von der Bandlückenreferenz abgeleitete Spannung BGR infolge der Akkumulation der negativen Ladungen auf dem Floating-Gate der Zelle, dann wird der Ausgang des differenziellen Paarverstärkers 26 hochgeschaltet und das Register wird eine logische "0" an seinem Ausgang speichern. In Antwort auf diese logische "0" wird die Programmierstromquellenschaltung 36a veranlassen, dass die Stromquelle ausgeschaltet wird und die Programmierverhinderungshochspannung PROG auf Leitung 145 wird mit der Bitleitung verbunden, so dass weiteres Rückprogrammieren verhindert wird.
• In Fig. 5 ist ein schematisches Schaltungsdiagramm eines Bereichs der Programmierstromquellenschaltung 36a aus Fig. 3 dargestellt zur Benutzung mit einer Array-Bitleitung BL&sub1; innerhalb der Seite (d. h. WL&sub1; des Arrays 112) des Speicherkernarrays 112 und mit einer Löschprüf-Referenzbitleitung 125a des dazugehörigen Löschprüf-Referenzzellenarrays 25a. Die Programmierstromquellenschaltung 36a enthält einen Transistorschalter N1, einen Pull-Up-Transistor P1 und eine Stromspiegelanordnung 146. Der Transistorschalter N1 hat seine Drain an die Array-Bitleitung BL&sub1; über Leitung 148 angeschlossen, wodurch der Ausgang der Programmierstromquellenschaltung 36a definiert wird, und sein Gate ist mit dem Gate des Pull-Up-Transistors P1 verbunden. Der Pull-Up-Transistor P1 hat seine Source an die Programmierverhinderungshochspannung VPROG über die Leitung 145 angeschlossen, welche näherungsweise +5 Volt bis +6 Volt beträgt, und hat seine Drain ebenso an die Ausgangsleitung 148 angeschlossen.
• Die Stromspiegelanordnung 146 enthält eine Stromquelle IS zum Bereitstellen einer Stromsenke von näherungsweise 5 uA und ein Paar von Spiegeltransistoren N2 und N3. Die Stromquelle IS hat ihr eines Ende an ein Stromversorgungspotential VCC angeschlossen, welches näherungsweise +3 Volt beträgt, und hat ihr anderes Ende an die Drain und das Gate des Transistors N2 angeschlossen. Das Gate des Transistors N2 ist auch mit dem Gate des Transistors N3 verbunden. Die Sources der Transistoren N2 und N3 sind mit einem Massepotential verbunden. Die Drain des Transistors N3 ist mit der Source des Transistorschalters N1 verbunden.
• Die neue Methode der vorliegenden Erfindung des Rückprogrammierens und gleichzeitigen Prüfens für das Speicherarray 112 mit mehreren Bits pro Zelle aus Fig. 3 wird nun detailliert unter Bezugnahme auf die Fig. 2 und 4 bis 6 erläutert. Zur Erleichterung und zu Illustrationszwecken wird nun angenommen, dass die Speicherkernzelle MC&sub1;&sub1; zuvor auf einen zielprogrammierten Pegel oder Zustand PGMVT1, PGMVT2 oder PGMVT3, wie in Fig. 2 gezeigt, programmiert worden ist und dass nun gewünscht ist zu Löschprüfen, einen Löschpuls anzulegen und Rückzuprogrammieren/Zuprüfen der gelöschten Speicherzelle auf den unteren Ziel-Löschzustands-Schwellpegel PGMVT0. Der gesamte Betriebsmodus des Löschens wird in Übereinstimmung mit den Fig. 6(a) bis 6(c) durchgeführt.
• Da der ursprüngliche Zustand der Speicherkernzelle MC&sub1;&sub1; einen Schwellpegel über dem oberen Ziel-Löschzustands-Schwellpegel haben wird, wird eine Löschprüfoperation zwischen den Zeiten t1 und t2, wie in Fig. 6(a) dargestellt, ausgeführt, um zu überprüfen, dass die Speicherzelle tatsächlich über der oberen Ziel-Löschzustands-Schwellspannung liegt. Es ist festzustellen, dass die Löschprüfoperation im wesentlichen identisch ist zu der Leseoperation, wie sie in der ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/688,795, eingereicht am 24. Juni 1996, beschrieben und gezeigt ist, mit der Ausnahme, dass die Löschprüf-Referenzbitleitungen benutzt werden anstatt der Referenzbitleitungen. Angenommen, dass die Speicherzelle MC&sub1;&sub1; geprüft ist als über dem oberen Ziel-Löschzustands-Schwellpegel wird dann ein Löschpuls zwischen den Zeiten t3 und t4, wie in Fig. 6(b) dargestellt, ein Löschpuls angelegt, unter Benutzung des konventionellen Fowler-Nordheim- Tunnelns, so dass die Ladungen auf dem Floating-Gate des Kernzellen-Transistors QP11 entladen werden. Dies kann den Schwellspannungspegel der Speicherzelle veranlassen, unter den unteren Löschzustands-Schwellpegel PGMVT0 aus Fig. 2 verschoben zu werden. Der obere Löschzustand ist die höchste Schwelle nach einer erfolgreichen Löschprüfoperation. Der untere Löschzustand ist die unterste Schwelle innerhalb der Löschverteilung nach der Rückprogrammier/Prüfoperation.
• Eine erneute Programmierung oder Rückprogrammierung und gleichzeitige Prüfoperation wird zwischen den Zeiten t5 und t6 nur ausgeführt, wenn der Schwellpegel der Speicherzelle unter PGMVT0 ist. Wenn die Speicherzelle unter dem Pegel PGMVT0 ist, dann wird sie auf den PGMVT0-Pegel zurückprogrammiert. Es ist festzustellen, dass dieses Rückprogrammieren und gleichzeitige Prüfen im wesentlichen identisch ist zu der Programmieroperation, wie sie in der ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/635,995, eingereicht am 22. April 1996, beschrieben ist. Wenn der Schwellpegel der Speicherzelle über dem PGMVT0-Pegel ist, wird sie von der Rückprogrammieroperation nicht beeinflusst. Während des Löschens werden 64 K-Bytes von Zellen tatsächlich zusammen gelöscht (ein Sektor). Diese Sequenz des Löschprüfens, des Löschpulses und des Rückprogrammierens/Prüfens wird wieder und wieder wiederholt, bis alle der Schwellpegel von allen Speicherzellen in dem Sektorarray zwischen +1,5 Volt und +1,0 Volt fallen.
• Vor der Rückprogrammier/Prüfoperation wird der Bitleitungsvorladeschaltungsbereich der Schaltung 36a benutzt, um anfänglich alle der Array-Bitleitungen und die gemeinsame Array-Masseleitung VSS auf die Programmierspannung VPROG, welche etwa +5 Volt bis +6 Volt beträgt, aufzuladen. Wie in Fig. 4 gezeigt ist, wird die Bitleitung BL&sub1; entsprechend zwischen den Zeiten t0 und t1 entlang der Kurve A auf +6,0 Volt aufgeladen. Dann werden alle Stromquellen IS, die mit den Array-Bitleitungen verbunden sind, eingeschaltet. Die Spannung auf der Bitleitung BL&sub1; wird anfangs ihre dazugehörige Kapazität entlang der Kurve B in Fig. 4 entladen, bis eine ausreichende Drain-to-Source-Spannung VDS über den Kerntransistor QP11 erzeugt wird, der rückprogrammiert wird, wie zum Zeitpunkt t2. An diesem Punkt beginnen die Programmierströme in dem Kanal des Transistors QP11 zu fließen. Der in dem Stromsenken-Transistor N3 fließende Strom von 5 uA wird das Potential auf der Bitleitung BL&sub1; bei einer Schwellspannung unter dem Floating-Gate-Potential aufrechterhalten. In anderen Worten ist die Bitleitungsspannung etwa 1-Schwellspannungs-Vt-Absenkung unter dem Poly-1-Potential in dem Floating-Gate-Transistor QP11 minus einer Klein- Delta-Spannung, welche dem Kanalstrom das Fließen erlaubt.
• Als die Spannung auf der Bitleitung fortfährt, entlang der Kurve C zu fallen, vergleicht der differenzielle Paarverstärker 26 kontinuierlich diese Bitleitungsspannung (entsprechend der Schwellspannung der rückzuprogrammierenden Speicherzelle MC&sub1;&sub1;) im Hinblick auf die von der Bandlückenreferenz abgeleitete Spannung BGR (entsprechend dem unteren Ziel-Löschzustands-Schwellpegel PGMVT0). Es ist festzustellen, dass während dieses Rückprogrammiermodus das Floating-Gate des Speicherzellen-Transistors mit Elektronen geladen wird und dass sein Potential daher negativer wird. Jedoch wird die als ein Steuergatter gesehene Schwellspannung positiver gemacht.
• Die Spannung auf der Bitleitung BL&sub1; wird höher sein als die von der Bandlückenreferenz abgeleitete Spannung BGR von der Zeit t2 bis zu der Zeit t3. Daher wird der Ausgang des differenziellen Paarverstärkers 26 niedrig sein und eine logische "1" wird in dem Register 27 gespeichert. Dies hält die Stromquelle IS eingeschaltet und das Rückprogrammieren läuft daher weiter. Jedoch wird die Spannung auf der Bitleitung BL1 zum Zeitpunkt t3 niedriger als die von der Bandlückenreferenz abgeleitete Spannung BGR. Dies wird dem Ausgang des differenziellen Verstärkerpaars 26 veranlassen, in einen Hochzustand zu wechseln und eine logische "0" wird in dem Register 27 gespeichert. Als ein Ergebnis wird der Pull-Up-Transistor P1 eingeschaltet, welcher die Programmierverhinderungshochspannung VPROG auf die Bitleitung BL&sub1; anlegt, um ein weiteres Rückprogrammieren zum Zeitpunkt t4 zu verhindern. Dies ist auch der Zeitpunkt des Prüfens. Entsprechend wird im Gegensatz zum Stand der Technik keine getrennte Operation zum Prüfen des Rückprogrammierpegels ausgeführt. Es sollte festgestellt werden, dass für eine Zelle, deren Schwellpegel nach dem Anlegen des Löschpulses über dem unteren Ziel-Löschzustands-Schwellpegel PGMVT0 bleibt, die entsprechende Bitleitungsspannung zum Starten des Programmierens (d. h. der Schnittpunkt der Kurven B und C zum Zeitpunkt t2 in Fig. 4) würde unter der Rückprogrammier/Prüfspannung PGM0 auftreten. Entsprechend würde keine Programmierung stattfinden, da die Bitleitung vor dem Zeitpunkt t2 verhindert wird.
• Die Information aus dem Register 27 wird dann später in das Schieberegister eines Seitenpuffers 38 getaktet. Eine erweiterte NOR-Gatterschaltung 40 wird benutzt, um ein Signal VERIFY auf Leitung 41 zu erzeugen, welches auf einen Logikpegel hochgeht, wenn die gesamte Seite geprüft worden ist. Die Details der Schaltungen und Operationen für den Seitenpuffer 38 und die NOR-Gatterschaltung 40 sind in der ebenfalls anhängigen Anmeldung mit der Serien-Nr. 08/669,116, eingereicht am 24. Juni 1996 und mit dem Titel "A Multiple Bits-Per-Cell FLASH Shift Register Page Buffer" (Attorney Docket Nr. 96A-1788), welches demselben Inhaber wie die vorliegende Erfindung übertragen wurde, beschrieben und dargestellt.
• Aus der vorgehenden detaillierten Beschreibung kann daher gesehen werden, dass die vorliegende Erfindung eine verbesserte Löschschaltung bereitstellt zum Ausführen einer Rückprogrammieroperation und einer gleichzeitig Prüfoperation in einem Array von Flash-EEPROM-Speicherzellen mit mehreren Bits pro Zelle auf eine effizienterer und effektivere Weise. Die Programmierstromquellschaltung enthält eine Umschaltschaltung zum selektiven Trennen einer Programmierstromquelle von den bestimmten ausgewählten Bitleitungen der Array-Bitleitungen, welche die ausgewählten Speicherkernzellen enthalten, die korrekt rückprogrammiert worden sind. Eine Leseverstärkungsschaltung vergleicht kontinuierlich das Potential auf der selektierten Bitleitung und eine untere Ziel-Löschprüf-Schwellspannung. Die Umschaltschaltung trennt die Programmierstromquelle, so dass weiteres Rückprogrammieren verhindert wird, wenn das Potential auf der selektierten Bitleitung unter die untere Ziel-Löschprogrammierspannung fällt.
• Während gezeigt und beschrieben wurde, was momentan als ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung angesehen wird, wird es den Fachleuten auf diesem Gebiet verständlich sein, dass verschiedene Änderungen und Modifikationen gemacht werden können und Elemente davon können durch Äquivalente ersetzt werden, ohne dass der Bereich der Erfindung verlassen wird. Darüber hinaus können zahlreiche Modifikationen gemacht werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne dass der zentrale Bereich davon verfassen wird. Daher ist beabsichtigt, dass diese Erfindung nicht auf das bestimmte Ausführungsbeispiel limitiert ist, dass als der beste Weg zur Ausführung der Erfindung angesehen wird, sondern dass die Erfindung alle Ausführungsbeispiele, die in den Umfang der beigefügten Ansprüche fallen, umfasst.

Claims (14)

1. Verbesserte Löscheinrichtung zum Durchführen einer Rückprogrammieroperation und einer gleichzeitigen Prüfoperation im Anschluss an das Anlegen eines Löschimpulses in einem Array von Flash-EEPROM- Speicherzellen mit mehreren Bits pro Zelle in einer effektiveren und effizienteren Weise, wobei die Löscheinrichtung eine Kombination aus folgendem aufweist:

einem Speicherkern (12) mit mehreren in Reihen von Wortleitungen und Spalten von Bitleitungen, die die Reihen von Wortleitungen schneiden, angeordneten EEPORM-Speicherzellen, von denen jede einen Floating-Gate-Array-Transistor aufweist, dessen Steuer-Gate mit einer der Reihen von Wortleitungen verbunden ist, dessen Drain/Source mit einer der Spalten von Bitleitungen verbunden ist und dessen Source/Drain mit einer gemeinsamen Array-Masseleitung verbunden ist;

einer Einrichtung (17) zum Erzeugen eines Steuersignals zum Steuern der Spannungsanstiegszeit auf den Wortleitungen;

einer Reihendekodiereinrichtung (14), die auf das Steuersignal und auf Reihenadresssignale anspricht und zum Selektieren bestimmter Reihen von Wortleitungen mit dem Speicherkernarray verbunden ist;

einer Spaltendekodiereinrichtung (16, 20), die auf Spaltenadresssignale anspricht und zum Selektieren bestimmter Spalten von Bitleitungen mit dem Speicherkernarray verbunden ist;

einer Löschprüfeinrichtung (25) für das Referenzzellenarray zum Erzeugen eines oberen Löschzustands-Schwellenspannungspegels;

einer Löschprüfdekodiereinrichtung (15), die auf das Steuersignal zum Steuern der Löschprüfeinrichtung für das Referenzzellenarray anspricht;

einer Vorladeeinrichtung (36) zum anfänglichen Vorladen sämtlicher Array-Bitleitungen auf ein vorbestimmtes Potential vor einer Rückprogrammieroperation;

gekennzeichnet durch:

eine Referenzspannungserzeugungseinrichtung (34) zum Erzeugen einer Referenzausgangsspannung entsprechend einem unteren Löschzustands-Schwellenspannungspegel;

eine Umschalteinrichtung (36a) zum selektiven Trennen einer Programmierstromquelle von bestimmten Spalten von Bitleitungen mit den selektierten Speicherkernzellen, die korrekt zurückprogrammiert worden sind;

eine Abtastlogikeinrichtung (26, 27), deren erster Eingang mit der Referenzausgangsspannung der Referenzspannungserzeugungseinrichtung (34) gekoppelt ist, und deren zweiter Eingang mit einer der selektierten bestimmten Spalten von Bitleitungen gekoppelt ist, und zwar zum kontinuierlichen Vergleichen eines Potentials auf der einen der selektierten Bitleitungen mit der Referenzausgangsspannung entsprechend dem unteren Löschzustands-Schwellenspannungspegel;

wobei die Abtastlogikeinrichtung (26, 27) einen Ausgang zum Erzeugen eines logischen Signals (144) aufweist, das auf einen ersten logischen Pegel umgeschaltet wird, wenn das Potential auf der einen der selektierten Bitleitungen unter die Referenzausgangsspannung entsprechend dem unteren Löschzustands-Schwellenspannungspegel fällt; und

wobei die Umschalteinrichtung (36a) zum Trennen der Programmierstromquelle auf den ersten logischen Pegel anspricht, so dass weiteres Rückprogrammieren der selektierten Speicherkernzellen verhindert wird.

2. Verbesserte Löscheinrichtung nach Anspruch 1, bei der eine Prüfoperation gleichzeitig mit der Rückprogrammierung der selektierten Speicherkernzellen durchgeführt wird, und zwar durch Umschalten der Abtastlogikeinrichtung auf den ersten logischen Pegel.

3. Verbesserte Löscheinrichtung nach Anspruch 1, bei der die Umschalteinrichtung (36a) einen Pull-up-Transistor (P1), einen Transistorschalter (N1) und eine aus ersten und zweiten Stromspiegeltransistoren (N2,N3) und einer Stromquelle (Is) gebildeten Stromspiegelanordnung aufweist.

4. Verbesserte Löscheinrichtung nach Anspruch 3, bei der der Drain und das Gate des ersten Stromspiegeltransistors (N2) über die Stromquelle miteinander und mit dem Gate des zweiten Stromspiegeltransistors (N3) und einem Energieversorgungspotential verbunden sind und die Source des ersten Stromspiegeltransistors (N2) mit einem Massepotential verbunden ist, wobei der Drain des zweiten Stromspiegeltransistors (N3) mit der Source des Transistorschalters (N1) und die Source des zweiten Stromspiegeltransistors (N3) mit dem Massepotential verbunden ist, wobei die Source des Pull-up-Transistors (P1) mit einer hohen Programmierverhinderungsspannung (VPROG) und das Gate des Pull-up-Transistors (P1) mit dem Gate des Transistorschalters (N1) und dem Ausgang der Abtastlogikeinrichtung und der Drain des Pull-up-Transistors (P1) mit der selektierten Bitleitung verbunden ist.

5. Verbesserte Löscheinrichtung nach Anspruch 1, bei der die Löschprüfeinrichtung für das Referenzzellenarray mindestens einen Löschprüftransistor für Referenzzellen aufweist, dessen Schwelle bei der Herstellung auf den oberen Löschzustands-Schwellenspannungspegel eingestellt wird.

6. Verbesserte Löscheinrichtung nach Anspruch 5, bei der der obere Löschzustands-Schwellenspannungspegel ungefähr +1,5 Volt beträgt.

7. Verbesserte Löscheinrichtung nach Anspruch 6, bei der der untere Löschzustands-Schwellenspannungspegel ungefähr +1,0 Volt beträgt.

8. Verbesserte Löscheinrichtung nach Anspruch 1, bei der die Löschprüfeinrichtung für das Referenzzellenarray mehrere Löschprüftransistoren für Referenzzellen aufweist, wobei jede Schwelle der Löschprüftransistoren bei der Herstellung auf den oberen Löschzustands- Schwellenspannungspegel eingestellt wird.

9. Verbesserte Löscheinrichtung nach Anspruch 8, bei der der obere Löschzustands-Schwellenpegel ungefähr +1,5 Volt beträgt.

10. Verbesserte Löscheinrichtung nach Anspruch 9, bei der der untere Löschzustands-Schwellenspannungspegel ungefähr +1,0 Volt beträgt.

11. Verbesserte Löscheinrichtung nach Anspruch 1, bei der die Abtastlogikeinrichtung (26, 27) vor dem Anlegen eines Löschimpulses ein Potential auf den Spalten von Bitleitungen, die das Array von Speicherkernzellen aufweisen, mit dem von der Löschprüfeinrichtung für das Referenzzellenarray erzeugten oberen Löschzustands-Schwellenspannungspegel vergleicht zwecks Bestimmung, ob es Speicherkernzellen gibt, die gelöscht werden müssen.

12. Löschverfahren mit dem Schritt des Durchführens einer Rückprogrammieroperation und einer gleichzeitigen Prüfoperation im Anschluss an das Anlegen eines Löschimpulses in einem Array von Flash-EEPROM- Speicherzellen mit mehreren Bits pro Zelle in einer effektiveren und effizienteren Weise, wobei das Löschverfahren folgende Schritte umfasst:

Bereitstellen eines Speicherkernarrays mit mehreren EEPROM- Speicherzellen, die in Reihen von Wortleitungen und Spalten von Bitleitungen, die die Reihen von Wortleitungen schneiden, angeordnet sind;

Erzeugen eines oberen Löschzustands-Schwellenspannungspegels zum Bestimmen von Speicherkernzellen, die gelöscht werden müssen;

anfängliches Vorladen sämtlicher Array-Bitleitungen auf ein vorbestimmtes Potential vor einer Rückprogrammieroperation;

gekennzeichnet durch:

das Erzeugen einer Referenzspannung entsprechend einem unteren Löschzustands-Schwellenspannungspegel; und

das selektive Trennen einer Programmierstromquelle von bestimmten Spalten von Bitleitungen mit den selektierten Speicherkernzellen, die korrekt zurückprogrammiert worden sind;

wobei das Trennen der Programmierstromquelle weiteres Rückprogrammieren der selektierten Speicherkernzellen verhindert und durchgeführt wird, wenn ein Potential auf den selektierten Bitleitungen unter die Referenzspannung entsprechend dem unteren Löschzustands- Schwellenspannungspegel fällt.

13. Löschverfahren zum Durchführen einer Rückprogrammieroperation nach Anspruch 12, ferner mit dem Schritt der Durchführung einer Prüfoperation gleichzeitig mit der Rückprogrammierung der selektierten Speicherkernzellen durch Trennen der Programmierstromquelle, wenn die selektierte Bitleitung unter die Referenzspannung entsprechend dem unteren Löschzustands-Schwellenspannungspegel fällt.

14. Löschverfahren zum Durchführen einer Rückprogrammieroperation nach Anspruch 12, ferner mit dem Schritt des Vergleichens eines Potentials auf den Spalten von Bitleitungen, die die Array-Speicherkernzellen aufweisen, mit dem oberen Löschzustands-Schwellenspannungspegel vor dem Anlegen des Löschimpulses zwecks Bestimmung, ob es Speicherkernzellen gibt, die gelöscht werden müssen.