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Die
Erfindung betrifft eine Leistungstransistor-Schalteinrichtung, die
insbesondere für
Leistungsströme
in Fahrzeugen einsetzbar ist, und ein Verfahren zur Überprüfung ihrer
Funktionsfähigkeit. Weiterhin
ist eine Schaltungsanordnung unter Verwendung einer derartigen Leistungstransistor-Schalteinrichtung
vorgesehen.
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Stand der
Technik
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Zum
Schalten von großen
Strömen
in Fahrzeugen, insbesondere von Motoren bzw. Stelleinrichtungen,
Magnetventilen und thermischen Lasten, werden vermehrt MOSFETs und
IGBTs eingesetzt. Beide weisen aufgrund ihres isolierten Gates einen relativ
hohen Eingangswiderstand in der Größenordnung von z. B. 1012 Ohm auf. Wenn von außen eine Spannung zwischen
Gate und Source (beim MOSFET) bzw. zwischen Gate und Emitter (beim
IGBT) angelegt und dann die Verbindung zur Spannungsquelle getrennt
wird, bleibt wegen des hohen Eingangswiderstandes das Gatepotential über eine
relativ lange Zeit von z. B. mehreren Sekunden erhalten.
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Falls
bei der Alterung oder Erschütterung eine
Unterbrechung der Kontaktierung auftritt, z. B. durch ein Brechen
der Lötstelle
oder eine Ablösung des
Bonds zum Gate, kann das Gatepotential des Transistors von außen nicht
mehr beeinflusst werden. Falls der Transistor vorher in einem leitenden Zustand
war, so wird er in diesem verharren und weiterhin Leistungsströme durchlassen.
Bei lediglich durch ihre Leistungsstrom-Anschlüsse gesteuerten Verbrauchern,
wie sie in Fahrzeugen üblich
sind, ist somit oftmals keine Abschaltung mehr möglich.
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Vorteile
der Erfindung
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Die
erfindungsgemäße Leistungstransistor-Schalteinrichtung,
die Schaltungsanordnung unter Verwendung dieser Schalteinrichtung
sowie das Verfahren zum Überprüfen der
Funktionsfähigkeit dieser
Leistungstransistor-Schalteinrichtung
weisen demgegenüber
einige Vorteile auf. Erfindungsgemäß wird zunächst erkannt, dass ein Aufbrechen
bzw. Lösen
des Gate-Anschlusskontaktes
eine höhere Wahrscheinlichkeit
als ein Brechen bzw. Lösen
eines der beiden Leistungsanschlusskontakte des Transistors aufweist;
da bei modernen MOSFETs der Gate- Anschlusskontakt außen liegt,
wird er durch mechanische Erschütterungen
mehr belastet als der mittlere Drain-Anschlusskontakt. Weiterhin
wird erfindungsgemäß erkannt,
dass die bei einer Unterbrechung des Gate-Anschlusskontaktes auftretenden Gefahren
größer sind
als bei den anderen Anschlusskontakten. Ein Aufbrechen des Source-
Anschlusskontaktes oder des Drain- Anschlusskontaktes führt lediglich
dazu, dass kein Strom mehr fließt
und daher größere Gefahren
nicht mehr auftreten können.
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Erfindungsgemäß werden
somit eine Leistungstransistor- Schalteinrichtung und ein Verfahren zu
dessen Funktionsüberprüfung bzw
Funtkionsplausibilisierung geschaffen, bei denen eine Unterbrechung
des elektrischen Kontaktes zum Gate des Leistungstransistors gemessen
wird. Erfindungsgemäß wird hierzu
ein Widerstand zwischen Gate und der masseseitigen Leistungselektrode,
d. h. der Source oder dem Emitter, geschaltet, wobei der Widerstand
intern in der Leistungstransistor- Schalteinrichtung direkt an das
Gate, d.h. in dem Bereich zwischen dem Gate und dem Gate- Anschlusskontakt angebunden
wird. Erfindungsgemäß wird somit
sichergestellt, dass auch beim Brechen bzw. Lösen des Gate-Anschlusskontaktes
die Anbindung bzw. Kontaktierung des Widerstandes am Gate erhalten bleibt.
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Entsprechend
ist vorzugsweise auch die zweite, d.h. source- bzw. emit terseitige
Anbindung des Gate-Widerstandes direkt an der Source- bzw. dem Emitter,
d. h. zwischen Source bzw. Emitter und der betreffenden Anschlusselektrode
vorgesehen.
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Erfindungsgemäß kann somit
zum einen bei einem Versagen bzw. fehlendem Kontakt des Gate-Anschlusskontaktes
die am Gate anliegende elektrische Ladungsmenge über dem Gate-Widerstand und
den Source- bzw. Emitter-Anschlusskontakt auf Masse abgeleitet werden,
so dass der Leistungstransistor nach kurzer Zeit von selbst in den sperrenden
Zustand übergeht.
Somit wird erfindunggemäß bereits
die Sicherheit erhöht.
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Weiterhin
wird erfindungsgemäß ein Überprüfungsverfahren
ermöglicht,
bei dem eine Funktionsplausibilisierung durch Messung des in den Gate-Anschlusskontakt
fließenden
Stroms ermöglicht
wird. Bei intakter Kontaktierung des Gates ist beim Anlegen einer
Steuerspannung an den Gate-Anschlusskontakt
der Schalteinrichtung ein entsprechender Gateanschluss-Strom über die Gate-Widerstandseinrichtung
und den Source- Anschlusskontakt auf Masse zu erwarten. Bei Fehlen dieses
Stroms kann erfindungsgemäß erkannt
werden, dass – eine
bestehende Anbindung des Widerstandes an Gate und Source vorausgesetzt – der Gate-Anschlusskontakt
und/oder der Source-Anschlusskontakt (bzw. Emitter-Anschlusskontakt)
des Leistungstransistors unterbrochen sind. Falls der Source-Anschlusskontakt
sich gelöst
hat bei weiterhin intaktem Gate-Anschlusskontakt, liegt ein Fehler ohne
die Gefahr weiterhin bestehender Leistungsströme vor. Falls sich der Gate-Anschlusskontakt
gelöst
hat, liegt ebenfalls ein Fehler vor, der entsprechend detektiert
wird.
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Erfindungsgemäß wird somit
der Gate-Anschluss-Strom gemessen und aus der bekannten Steuerspannung
und dem gemessenen Gate-Anschluss-Strom ein Widerstandswert ermittelt,
der mit dem bekannten Widerstandswert der Gate-Widerstandseinrichtung
verglichen werden kann. Überschreitet
der ermittelte Widerstandswert einen Toleranzbereich, z. B. das
Doppelte des bekannten Gate-Widerstandswerts, kann somit ein Fehlersignal ausgegeben
werden. Somit wird eine sichere Fehlerdetektion gewährleistet.
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Die
Strommesseinrichtung kann relativ einfach, z. B. mit einer Vergleichseinrichtung,
insbesondere einen Komparator, und einen vor ihren Ausgang geschalteten
Vorwiderstand aufweisen. Der zwischen dem Vorwiderstand und dem
Gate-Anschlusskontakt gebildete Spannungswert kann mit einer Referenzspannung
verglichen werden, die wiederum mit geringem Aufwand aus einer zusätzlichen
Spannungsquelle und einer Spannungsteilerschaltung gebildet werden
kann.
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Erfindungsgemäß kann die
Gate-Widerstandseinrichtung direkt monolithisch in den Transistor-Chip
integriert sein, so dass eine sichere Kontaktierung an Gate und
Source bzw. Emitter des Transistors gewährleistet ist. Weiterhin sind
auch mehrteilige Ausbildungen möglich,
bei denen der Transistor-Chip und
der Widerstand z. B. gemeinsam auf einem Sockel bzw. Chip-Gehäuse angebracht
sind und der Gate-Anschlusskontakt der Schalteinrichtung durch einen
externen Bond von dem Chip-Gehäuse
zu einem Substrat gebildet ist.
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Der
erfindungsgemäße Mehraufwand
für die sichere
Fehlerdetektion wird somit im wesentlichen durch die zusätzliche
interne Gate- Widerstandseinrichtung und die Auswerteeinrichtung
festgelegt. Bei einer monolithischen Integration oder bei Benutzung eines
gemeinsamen Sockels oder Chip-Gehäuses ist dieser Mehraufwand
jedoch gering.
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Beschreibung
der bevorzugten Ausführungsformen
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Die
Erfindung wird im Folgenden anhand der beiliegenden Zeichnungen
an einigen Ausführungsformen
erläutert.
Es zeigen:
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1 ein
Blockschaltbild einer erfindungsgemäßen Anordnung mit einer Ansteuereinrichtung und
einer erfindungsgemäßen Schalteinrichtung
mit einem MOSFET als Leistungstransistor;
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2 ein
Blockschaltbild einer Anordnung gemäß einer weiteren Ausführungsform
mit einem IGBT als Leistungs-Transistor;
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3 eine
Aufsicht auf eine Hardware-Ausbildung einer erfindungsgemäßen Schaltungseinrichtung;
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4 ein
Schaltbild einer Ausführungsform des
Blockdiagramms aus 1;
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5 ein Signaldiagramm eines erfindungsgemäßen Verfahrens
zur Überprüfung der
Leistungstransistor-Schalteinrichtung;
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6 ein
Flussdiagramm eines erfindungsgemäßen Verfahrens zur Funktionsüberprüfung.
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Eine
Schaltungsanordnung 1 weist gemäß 1 eine Ansteuereinrichtung 2 mit
einem Signalausgang 2a und einem Masseanschluss 2b,
eine durch gestrichelte Linien begrenzte erfindungsgemäße Leistungstransistor-Schalteinrichtung 3 für Leistungsströme, einen
elektrischen Gleichstromverbraucher 4 und eine Bord-Spannungsquelle 5 des
Fahrzeuges auf, die z. B. eine Bordspannung von Ub = 12V liefert.
Der Gleichstromverbraucher 4 kann z. B. ein Gleichstrommotor
sein, insbesondere ein Lüftermodul,
eine Wasserpumpe oder eine Verstelleinrichtung, weiterhin auch z.
B. ein Laderegler oder ein Magnetventil. Die Ansteuereinrichtung 2 kann
z. B. auch im Gehäuse
des Gleichstromverbrauchers 4 integriert oder eine zentrale
Steuereinrichtung des Fahrzeuges sein.
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Der
Gleichstromverbraucher 4 und die Leistungstransistor- Schalteinrichtung 3 sind
in an sich bekannter Weise in Reihe zwischen die Anschlüsse der
Bord-Spannungsquelle 5 geschaltet. Die Leistungstransistor-
Schalteinrichtung 3 weist gemäß der Ausführungsform der 1 einen
MOSFET 6 und drei Anschlusskontakte 3g, 3s und 3d auf,
die insbesondere Lötkontakte
sein können.
Hierbei sind das Gate G des MOSFETs 6 an den Gate-Anschlusskontakt 3g und
entsprechend die Leistungsanschlüsse bzw.
Leistungselektroden Drain D und Source S an den Drain-Anschlusskontakt 3d bzw.
den Source-Anschlusskontakt 3s angeschlossen.
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Hierbei
sind die Leistungs- Anschlusskontakte 3s und 3d in
an sich bekannter Weise zwischen den Ausgang des Gleichstromverbrauchers 4 und Masse
geschaltet sind, so dass Drain D an den Ausgang des Gleichstromverbrauchers 4 und
die Source S an Masse bzw. den Minus-Ausgang der Spannungsquelle 5 gelegt
ist.
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Erfindungsgemäß ist in
der Leistungstransistor-Schalteinrichtung 3 ein Gate-Widerstand
Rg zwischen Gate G und Source S geschaltet.
Der Gate-Widerstand
Rg ist hierbei innerhalb der Leistungstransistor-
Schalteinrichtung 3 kontaktiert bzw. angebunden, d. h.
seine Anbindungen k1 am Gate G und k2 an der Source S liegen zwischen
Gate G und dem Anschlusskontakt 3g bzw. zwischen Source
S und Anschlusskontakt 3s, wie weiter unten detaillierter ausgeführt wird.
Der ohmsche Widerstand von Rg liegt z. B.
im Bereich zwischen 103 und 106 Ohm,
d.h. deutlich unterhalb des Sperrwiderstandes des MOSFET zwischen
D und S von etwa 1012 Ohm.
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Die
Ausführungsform
der 2 entspricht im Wesentlichen derjenigen der 1,
wobei in der Leistungstransistor-Schalteinrichtung 3 an
Stelle des MOSFETs 6 ein IGBT 7 mit isoliertem
Gate G, Kollektor C und Emitter E vorgesehen ist. Somit weist die Leistungstransistor-Schalteinrichtung 3 gemäß 2 die
Anschlusskontakte 3g, 3c, 3e auf. Erfindungsgemäß ist hierbei
der Gate-Widerstand Rg innerhalb der Leistungstransistor-Schalteinrichtung 3 zwischen
Gate G und Emitter E geschaltet, wobei seine Anbindungen k1 zwischen
Gate G und Anschlusskontakt Rg und k2 zwischen
Emitter E und Anschlusskontakt 3e angeordnet sind.
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Erfindungsgemäß wird hierbei
jeweils erreicht, dass der Gate-Widerstand
Rg soweit in die Leistungstransistor-Schalteinrichtung 3 integriert
ist, dass die Anbindungen k1, k2 bei einer Unterbrechung, z. B.
einem Lösen
bzw. Bruch des Gate-Anschlusskontaktes 3g nicht brechen
bzw. sich lösen.
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Die
Leistungstransistor-Schalteinrichtung 3 kann hierbei hardwaremäßig unterschiedlich
realisiert sein. Der MOSFET 6 und der IGBT 7 sind
jeweils als Chip ausgebildet; der Gate-Widerstand Rg ist
gemäß einer
bevorzugten Ausführungsform
in diesen Chip integriert, so dass die gesamte Leistungstransistor-Schalteinrichtung 3 als
monolithischer Chip ausgebildet ist.
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Weiterhin
kann die Leistungstransistor-Schalteinrichtung 3 auch mehrteilig
ausgebildet sein und z. B. ein Gehäuse 10 aufweisen,
innerhalb von dem der Gate-Widerstand Rg angeordnet
ist, wobei die Anschlusskontakte 3g, 3d, 3s bzw. 3g, 3c, 3e außerhalb
bzw. an der Außenseite
des Gehäuses 10 angeordnet
sind. 3 zeigt eine derartige beispielhafte Ausbildung
der Leistungstransistor- Schalteinrichtung 3 und ihrer
Kontaktierung auf einem Substrat als schematische Darstellung ohne
Berücksichtigung der
tatsächlichen
Längenverhältnisse.
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Gemäß der Aufsicht
der 3 ist der MOSFET 6 als Chip auf dem Boden
eines Sockels 10 (bzw. Chip-Gehäuses 10) befestigt,
der wiederum auf einer als Substrat dienenden Leiterplatte 12 montiert ist.
In dem Sockel 10 sind die Anschlüsse D und S des MOSFETs 6 über interne
Drahtbonds 13, 14 mit entsprechenden Pads 21 (bzw.
Bondpads) des Sockels 10 kontaktiert. Das Gate G ist über einen
internen Drahtbond 15 mit dem ebenfalls auf dem Boden des
Sockels 10 montierten Gate-Widerstand Rg kontaktiert,
der mit seinem anderen Anschluss wiederum (durch einen Drahtbond 17 oder
durch Aufstecken auf den Leadframe) mit einem entsprechenden Pad 21 des
Sockels 10 kontaktiert ist. Weiterhin ist das Gate G über einen
weiteren Drahtbond 16 mit einem Pad 21 des Sockels 10 kontaktiert.
In dem Sockel (bzw. Chip-Gehäuse) 10 verlaufen
in an sich bekannter weise Leitungen, z. B. ein Leadframe, so dass
er auf seiner Außenseite
Anschlusspins 22 aufweist, die über externe Drahtbonds 23 mit
Leiterbahnen der Leiterplatte 12 kontaktiert ist. Der Sockel 10 kann
gekühlt
und entsprechend passiviert sein, so dass die internen Drahtbonds 13, 14, 15, 16, 17 entsprechend gegenüber Erschütterungen
gesichert sind. Die Anschlusspins 22 und externen Drahtbonds 23 entsprechen
hierbei den Anschlusskontakten 3s, 3d, 3g der 1;
weiterhin entsprechen die internen Drahtbonds 15, 17 den
Anbindungen k1, k2 der 1, 2. Auch
bei dieser Ausführungsform
ist eher eine Unterbrechung der Kontaktierung der externen Drahtbonds 23 als
der interne Drahtbonds 15, 17 zu erwarten. Hierbei
sind die internen Drahtbonds 15, 17 nur mit dem
kleinen Signal-Strom Ia belastet. 3 kann entsprechend
auch mit dem IGBT 7 realisiert sein.
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Erfindungsgemäß erfolgt
eine Detektion, ob der Gate-Anschlusskontakt 3g mit dem
Signalausgang 2a der Ansteuereinrichtung 2 verbunden
von diesem isoliert ist, indem der aus dem Signalausgang 2a fließende Strom
Ia mittels einer internen Strommesseinrichtung 20 der Ansteuereinrichtung 2 gemessen
wird. Das Gate G beider Ausführungsformen der 1, 2 ist
zunächst
gegenüber
Drain D und Source S bzw. Kollektor C und Emitter E isoliert, wobei
erfindungsgemäß der Anschlusskontakt 3g über den
Gate-Widerstand
Rg mit Masse verbunden ist.
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Bei
bestehender Kontaktierung fällt
somit bei Ua = 0 an Rg keine Spannung ab,
so dass Ia = 0. Bei Ua auf hohem Potential, z. B. 5 Volt, d. h.
Ua im Zustand "high" bzw. "1", fällt
an Rg entsprechend der Strom Ia = Ua/Rg ab. Hierbei ist Rg z.
B. 106 Ohm, so dass eine deutlicher Unterschied
gegenüber
dem Gate-Source-Widerstand von ca. 1012 Ohm
besteht. Bei getrenntem Anschlusskontakt 3g ist Ia = 0
unabhängig
von Ua, d. h. auch bei Ua = 5V.
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Erfindungsgemäß kann der
Strom Ia in der Gate-Zuleitung somit während der Transistoransteuerung
gemessen werden und der aus Ua und Ia ermittelte tatsächliche
Widerstand Ra mit dem bekannten Widerstandswert von Rg verglichen
werden. Liegt Ra oberhalb eines Sollwertbereichs, z. B. 2·Rg, wird
ein Fehler erkannt und ein Fehlersignal F ausgegeben.
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4 zeigt
beispielhaft eine Strommess- und Auswerteschaltung 20 innerhalb
der Ansteuereinrichtung 2, wobei die entsprechenden Signalverläufe in 5 wiedergegeben sind.
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Das
Ansteuersignal für
den Transistor 6 oder 7 wird von der Signalquelle 24 als
U'a (t) geliefert
und ist vorteilhafterweise gemäß der Kurve
a in 5 als periodisches Rechtecksignal
mit dem Spitzenwert U'b1
ausgebildet. Das Ansteuersignal U'a wird über einen Vorwiderstand Rm
nur unwesentlich abgeschwächt
und als Ausgangssignal Ua mit dem Spitzenwert Ub1 aus dem Signalausgang 2a ausgegeben
und auf den Gate-Anschlusskontakt 3g eingegeben, d. h.
bei intaktem Anschlusskontakt 3g an das Gate G gelegt.
Rm ist hierzu deutlich kleiner als Rg, damit
die von der Signalquelle 24 gelieferte Spitzenspannung
U'b1 nur unwesentlich
abgeschwächt
wird.
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Das
Ausgangssignal Ua wird als Gleichspannungswert dem Plus-Eingang eines Komparators 25 zugeführt. Aus
dem von der Signalquelle 24 gelieferten Spitzenwert Ub1
wird weiterhin über
einen Spannungsteiler (R1, R2) ein abgeschwächter konstanter Spannungswert
Ur = Ub1·R1/(R1
+ R2) gebildet und auf den Minus-Eingang des Komparators 25 gelegt.
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Ist
der Anschlusskontakt 3g unterbrochen, so ist Ia = 0, so
dass an Rm keine Spannung abfällt und
sich somit der maximale Spannungswert am Plus-Eingang des Komparators 25 gegenüber dem Sollwert
etwas erhöht.
Der Spannungsteiler R1, R2 ist hierbei so auszulegen, dass im ordnungsgemäßen Fall
der Spitzenwert Ub von Ua kleiner als Ur ist und somit gemäß dem Signalverlauf
der Kurve b in 5 immer ein Fehlersignal
F = 0 ausgegeben wird, und weiterhin im Fehlerfall die Spannung
am Plus-Eingang diejenige am Minus-Eingang des Komparators überschreitet.
Im Fehlerfall erscheint dann eine Pulsfolge am Ausgang des Komparators 24 als Fehlersig nal
F im Rhythmus des Ausgangssignals U'a, wie in der unteren Kurve c der 5 gezeigt.
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Eine
geeignete Auslegung kann z. B. so aussehen, dass ein Fehlersignal
erscheint, wenn der tatsächliche
Widerstand Ra zwischen Gate- Anschlusskontakt
3g und Source
S bzw. Emitter E den doppelten Wert des vorgesehenen Widerstandes
R
g überschreitet.
In diesem Fall hilft die Dimensionierung von R
1 und
R
2:
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Rm wird beispielsweise zu Rg/20
gewählt.
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Für den Fall,
dass ein Verbraucher 4 über längere Zeit
nicht in Betrieb ist, jedoch trotzdem die Verbindung zum Gate geprüft werden
soll, kann eine Erweiterung des vorstehend beschriebenen Verfahrens
eingesetzt werden. Hierzu sendet die Signalquelle 24 kurze
Impulse der Ansteuerspannung U'a mit
gegenüber
dem Normalbetrieb deutlich reduzierter Amplitude aus. Die Amplitude
muss so klein sein, dass dadurch der MOSFET 6 oder IGBT 7 nicht
in den leitenden Zustand gebracht wird. Dann lässt sich mit derselben Schaltung
aus 4 die Verbindung zum Gate G überprüfen: bei intaktem Gate-Anschlusskontakt 3g sollte
ein entsprechender Spannungsabfall am Spannungsteiler Rm,
Rg vorliegen. Alternativ hierzu kann eine
leichte Bestromung des Verbrauchers 4 im Testfall zugelassen
werden. Die Schwellen sind wegen U'a Test < U'a neu
zu berechnen.
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Erfindungsgemäß können grundsätzlich auch
getaktete Messungen durchgeführt
werden, z. B. bei getakteter Ansteuerung des Leistungstransistors – z. B.
bei PWM (Pulsweitenmodulation) – in
den Signalpausen durch kurze, den Transistor nicht aussteuernde
Zwischenpulse.
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Das
generierte Fehlersignal F kann dazu dienen, ein Warnsignal auszugeben
und/oder – wenn möglich – die Abschaltung
der Versorgungsspannung Ub des Verbrauchers 4 zu veranlassen.
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6 zeigt
somit ein erfindungsgemäßes Verfahren
zur Funktionsüberprüfung einer
Leistungstransistor-Schalteinrichtung, das in Schritt S1 gestartet
wird, wobei in Schritt S2 die Steuerspannung Ua ausgegeben und in
Schritt S3 der Gate-Anschluss-Strom Ia gemessen wird, woraufhin
in Schritt S4 der tatsächliche
Widerstand Ra als Quotient ermittelt und in Schritt S5 mit dem bekannten
Widerstandswert von Rg verglichen wird. In Abhängigkeit dieses Vergleichs
wird eintweder das Verfahren vor Schritt S2 zurückgesetzt oder das Fehlersignal
F ausgegeben bzw. auf „1" gesetzt.