DE102005001902A1 - Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle - Google Patents
Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle Download PDFInfo
- Publication number
- DE102005001902A1 DE102005001902A1 DE102005001902A DE102005001902A DE102005001902A1 DE 102005001902 A1 DE102005001902 A1 DE 102005001902A1 DE 102005001902 A DE102005001902 A DE 102005001902A DE 102005001902 A DE102005001902 A DE 102005001902A DE 102005001902 A1 DE102005001902 A1 DE 102005001902A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- etching
- hole
- spacer
- resistance change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 title claims abstract description 157
- 238000005530 etching Methods 0.000 title claims abstract description 73
- 239000004020 conductor Substances 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000003989 dielectric material Substances 0.000 claims abstract description 35
- 125000006850 spacer group Chemical group 0.000 claims description 87
- 230000008859 change Effects 0.000 claims description 61
- 239000012212 insulator Substances 0.000 claims description 45
- 238000000151 deposition Methods 0.000 claims description 27
- 239000012782 phase change material Substances 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 8
- 230000036961 partial effect Effects 0.000 claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910052798 chalcogen Inorganic materials 0.000 claims description 3
- 150000001787 chalcogens Chemical class 0.000 claims description 3
- 210000000352 storage cell Anatomy 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 45
- 238000010438 heat treatment Methods 0.000 description 9
- 150000004770 chalcogenides Chemical class 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 229910008599 TiW Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005485 electric heating Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8616—Thermal insulation means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0078—Write using current through the cell
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle, gekennzeichnet durch die Schritte: Bereitstellen eines Halbleiterwafers mit Anschlusskontakt; Abscheiden einer ersten Isolatorschicht wenigstens über dem elektrischen Anschlusskontakt; Ausbilden einer Grabenstruktur in der ersten Isolationsschicht; Abscheiden einer ersten Schicht aus einem Spacermaterial und anisotropes Rückätzen der Spacermaterialschicht in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung bis zum Boden der Grabenstruktur, wobei an gegenüberliegenden Wänden verbliebenes Spacerschichtmaterial eine sublithographische Abmessung aufweist; Ätzen der Isolatorschicht unter Verwendung des Spacermaterials als Ätzmaske; Ausbilden einer ersten Kontaktelektrode, Widerstandswechselmaterialzone und zweiten Kontaktelektrode. Die Erfindung betrifft ferner ein Verfahren zur Herstellung sublithographischer Kontaktstrukturen in einer Speicherzelle, gekennzeichnet durch die Schritte: Bereitstellen eines Halbleiterwafers mit wenigstens zwei Anschlusskontakten; Abscheiden einer Isolatorschicht; Ausbilden einer Ätzmaske; Ätzen des Dielektrikums bis zu den ersten Anschlusskontakten; Ausbildung einer ersten Kontaktelektrode; Widerstandswechselmaterialzone und zweiten Kontaktelektrode; Abscheiden einer Schicht aus einem Spacermaterial und anisotropes Rückätzen der Spacermaterialschicht in einer zur Waferoberfläche im Wesentlichen senkrechten ...
Description
- Die vorliegende Erfindung liegt auf dem technischen Gebiet der Halbleiterbauelemente und betrifft insbesondere ein Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle.
- Phasenwechselmaterialien werden in der Fachwelt als Basismaterial für eine neue, vielversprechende Art nichtflüchtiger Speicherzellen angesehen. Phasenwechselmaterialien können durch Erwärmen in unterschiedliche Phasenzustände gebracht werden, die sich in ihren optischen Eigenschaften (insbesondere Reflektivität) und elektrischen Eigenschaften (insbesondere elektrischer Widerstand) voneinander unterscheiden. Den verschiedenen Phasenzuständen können verschiedene logische Werte zugeordnet werden, so dass in Speicherzellen auf Basis von Phasenwechselmaterialien durch Wärmezufuhr Informationen gespeichert und unter Ausnutzung der optischen oder elektrischen Eigenschaften wieder ausgelesen werden können.
- Als Phasenwechselmaterialien kommen insbesondere Chalgonide in Betracht, d. h. Legierungen, die wenigstens ein Element aus der VI. Hauptgruppe (Chalkogene) des Periodensystems der Elemente enthalten. In Bezug auf die elektrischen Eigenschaften zeichnen sich Chalkogenide insbesondere dadurch in vorteilhafter Weise aus, dass sich deren elektrischer Widerstand um mehrere Größenordnungen ändert, wenn eine Änderung des Phasenzustands zwischen der amorphen Phase und der kristallinen Phase induziert wird.
- In Speicherzellen auf Basis von Phasenwechselmaterialien (im Weiteren Phasenwechselspeicherzellen oder PC-Speicherzellen genannt) ist es praktisch, wenn ein Phasenwechsel durch einen elektrischen Heizpuls (Joulesche Wärme) induziert wird. Befindet sich das Phasenwechselmaterial der Speicherzelle in einem hochohmagen amorphen Zustand, so kann dieses in einen niederohmigen kristallinen Zustand überführt werden, wenn ein Heizpuls das Material über dessen Kristallisationstemperatur aufheizt und dabei kristallisieren lässt. Dieser Vorgang wird gemeinhin als "Schreiben" (oder "Programmieren"; der Speicherzelle bezeichnet. Der umgekehrte Vorgang, bei welchem das Phasenwechselmaterial der Speicherzelle von dem niederohmigen kristallinen Zustand in den hochohmagen amorphen Zustand überführt wird, wird dadurch realisiert, dass das Phasenwechselmaterial über den Schmelzpunkt hinaus aufgeheizt wird und anschließend durch ein schnelles Abkühlen in den amorphen Zustand abgeschreckt wird Dies wird gemeinhin "Löschen" der Speicherzelle bezeichnet.
- Ein typischer Aufbau einer PC-Speicherzelle vom Bodenkontakt-Typ ist schematisch in den
1A und1B gezeigt. Demnach ist eine Schicht aus einem polykristallinen Chalkogenid1 zwischen einer Bodenelektrode2 und einer Deckelektrode3 angeordnet. Die Bodenelektrode2 ist als eine Heizelektrode ausgeführt, welche einen höheren elektrischen Widerstand hat als wie die Chalkogenid-Schicht1 . Fließt ein hinreichend großer Strom durch die Boden- bzw. Heizelektrode2 , so bewirkt die in der Heizelektrode2 erzeugte Joulesche Wärme einen Phasenübergang in der dieser angrenzenden Chalkogenid-Schicht1 , nämlich in dem programmierbaren, das heißt schreib- und löschbaren Volumen4 . Übersteigt die Temperatur in dem programmierbaren Volumen4 die Schmelztemperatur des Chalkogenids und lässt man das programmierbare Volumen4 hinreichend schnell abkühlen, so wird ein Übergang von dem kristallinen Zustand in den amorphen Zustand induziert (siehe1B ). Umgekehrt gilt: Übersteigt die Temperatur des programmierbaren Volumens4 die Kristallisationstemperatur des Chalkogenids, so wird ein Phasenübergang vom amorphen Zustand in den kristallinen Zustand induziert (siehe1A ). - Wie weiter oben bereits ausgeführt wurde, kann der Phasenzustand einer Speicherzelle u. a. elektrisch ausgelesen werden, wobei eine Lesespannung an die Speicherzelle angelegt wird. Um zu gewährleisten, dass durch die Lesespannung keine unabsichtliche Umprogrammierung der Speicherzelle bewirkt wird, muss der sich aus der Lesespannung ergebende Strom Iread durch die Speicherzelle deutlich kleiner sein als der Programmierstrom Iset bzw. Löschstrom Ireset. Dabei gilt der folgende Zusammenhang Iread << Iset < Ireset.
- Ein wesentlicher Nachteil derartiger PC-Speicherzellen liegt nun darin, dass für den Schreibvorgang und insbesondere für den Löschvorgang relativ hohe Ströme aufgebracht werden müssen, um das Phasenwechselmedium über die Kristallisationstemperatur bzw. die Schmelztemperatur hinaus aufzuheizen.
- Zur Lösung dieses Problems wurde bislang in erster Linie versucht, mittels einer Reduktion der Kontaktfläche zwischen den Elektroden und dem Phasenwechselmaterial das zu programmierende Volumen zu verkleinern, da sich die zum Schreiben und Löschen notwendigen Ströme im Allgemeinen mit dem zu programmierenden Volumen skalieren. Diesem Unterfangen sind jedoch durch die photolithographisch erreichbaren minimalen Abmessungen Grenzen gesetzt. Mit den zur Zeit verfügbaren, optisch (UV)-lithographischen Techniken kann, wie dem Fachmann bekannt ist, eine minimale lithographische Abmessung (F) von lediglich ca. 50 nm erreicht wird. Für eine Reduktion des Maximalstroms zum Schreiben oder Löschen der Speicherzellen wären jedoch weitaus geringere minimale Abmessungen wünschenswert.
- Demnach besteht eine Aufgabe der vorliegenden Erfindung darin, ein Verfahren zur Herstellung einer sublithographischen Kontaktstruktur anzugeben, durch welches eine Speicherzelle realisiert werden kann, die mit vergleichsweise geringen elektrischen Strömen zwischen zwei Zuständen mit einem voneinander verschiedenen elektrischen Widerstand geschaltet werden kann. Im Hinblick auf eine Massenfertigung derartiger Speicherbausteine soll ein derartiges Verfahren einfach und kostengünstig durchgeführt werden können.
- Diese Aufgabe wird durch ein Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle gemäß den unabhängigen Ansprüchen gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.
- Nach einem ersten Aspekt schlägt die Erfindung ein Verfahren zur Herstellung einer sublithographischen Kontaktstruktur einer Widerstandswechselmaterial-Speicherzelle, die ein Widerstandswechselmaterial und an das Widerstandswechselmaterial angrenzende erste und zweite Kontaktelektroden aufweist, mit den folgenden Schritten vor:
Zu Beginn wird ein durch herkömmliche, dem Fachmann bekannte Schritte einer front-end-of-line (FEOL)-Prozessierung fertig gestellter Halbleiterwafer bereitgestellt. Der Halbleiterwafer weist dabei wenigstens einen mit einer aktiven Struktur (z. B. Transistor, insbesondere MOS-Feldeffekttransistor) verbundenen elektrischen Anschlusskontakt (z. B. "Plug") auf einer seiner beiden gegenüberliegenden, zueinander parallelen Oberflächen auf. Dieser Anschlusskontakt kann in herkömmlicher Weise beispielsweise aus W, TiW, TiSiN, TaSiN oder TiAlN gefertigt sein. Im Weiteren ist unter "der Waferoberfläche", stets jene Oberfläche des Halbleiterwafers gemeint, welche mit dem Anschlusskontakt versehen ist. - Anschließend wird eine erste Isolatorschicht aus einem ersten isolierenden, dielektrischen Material auf der Waferoberfläche wenigstens über dem Anschlusskontakt abgeschieden. Obgleich weitere isolierende Schichten in dem Halbleiterbauelement vorhanden sein können, ist hier mit dem Ausdruck "erste Isolatorschicht" stets jene Schicht aus einem isolierenden, dielektrischen Material gemeint, welche auf dem Halbleiterwafer wenigstens über dessen elektrischen Anschlusskontakt abgeschieden ist. Die Isolatorschicht kann beispielsweise aus SiO2 oder SiN bestehen.
- Daraufhin wird in der ersten Isolatorschicht eine Grabenstruktur ausgebildet, welche mit einem zur Waferoberfläche vorzugsweise im Wesentlichen parallelen Boden und zur Waferoberfläche im Wesentlichen senkrechten Wänden ausgestattet ist. Die Grabenstruktur ist hierbei wenigstens teilweise über dem elektrischen Anschlusskontakt positioniert.
- Das Formen der Grabenstrukur kann in einer ersten Ausführungsform des erfindungsgemäßen Verfahrens so erfolgen, dass zunächst eine Ätzstoppschicht, z. B. bestehend aus SiN, auf der ersten Isolatorschicht abgeschieden wird, welche anschließend durch Anwendung herkömmlicher Belich tungstechnik zur Ausbildung einer Ätzmaske strukturiert wird. Anschließend wird die erste Isolatorschicht mithilfe der Ätzmaske zur Ausbildung einer Grabenstruktur teilweise geätzt.
- Alternativ hierzu kann die Grabenstruktur in einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens in der Weise geformt werden, dass zunächst eine Ätzstoppschicht auf der ersten Isolatorschicht abgeschieden wird, welche zur Ausbildung einer Ätzmaske in herkömmlicher Weise strukturiert wird. Dann wird die erste Isolatorschicht bis zum Anschlusskontakt mithilfe der Ätzmaske zur Ausbildung eines Durchgangslochs geätzt, wobei daraufhin eine zweite Isolatorschicht aus einem zweiten dielekrischen Material, welches von dem ersten dielektrischen Material verschieden ist, wenigstens über dem Durchgangsloch abgeschieden und in dem Durchgangsloch zur Ausbildung einer Grabenstruktur teilweise rückgeätzt wird. Die zweite Ausführungsform des erfindungsgemäßen Verfahrens hat gegenüber seiner ersten Ausführungsform den besonderen Vorteil, dass die Eigenschaften des zweiten Dielektrikums in gewünschter Weise, und zwar unabhängig von den Eigenschaften des ersten Dielektrikums, gewählt werden können. Erfindungsgemäß ist es beispielsweise bevorzugt, die Wärmeleitfähigkeit des zweiten dielektrischen Materials geringer zu wählen als die Wärmeleitfähigkeit des ersten dielektrischen Materials, so dass in besonders vorteilhafter Weise die innerhalb des zweiten Dielektrikums ausgebildete sublithographische Kontaktstruktur mit einer die Wärmeableitung hemmenden Umgebung versehen werden kann. Diese Maßnahme trägt merklich dazu bei, die Verlustleistung zu verringern und den Maximalstromverbrauch zu senken.
- Unabhängig davon, welche der obigen Ausführungsformen durchgeführt wurden, wird in dem erfindungsgemäßen Verfahren daraufhin eine erste Schicht aus einem Spacermaterial wenigstens über der Grabenstruktur abgeschieden. Das Spacermaterial ist hierbei so zu wählen, dass es eine Funktion als Ätzstoppschicht erfüllen kann. Demnach kann das Spacermaterial beispielsweise aus SiN bestehen. Die Schicht aus dem Spacermaterial wird anschließend bis zum Boden der Grabenstruktur in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung anisotrop rückgeätzt, wobei durch das anisotrope Rückätzen der Spacermaterialschicht erreicht wird, dass Spacerschichtmaterial an den Wänden der Grabenstruktur verbleibt, wie weiter unten näher erläutert ist. Die Dicke bzw. laterale Abmessung, d. h. Abmessung des Spacerschichtmaterials in einer zur Waferoberfläche parallelen Richtung, ist dabei so gewählt, dass in einem Bereich zwischen dem sich an einander gegenüberliegenden Wänden befindenden Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung eine erste sublithographische Abmessung ausgebildet ist. Mit anderen Worten, es gibt wenigstens einen Abstand zwischen dem Spacerschichtmaterial an einander gegenüberliegenden Wänden der Grabenstruktur, welcher eine sublithographische Abmessung aufweist.
- Als weiterer Schritt wird die Isolatorschicht wenigstens im Bereich zwischen dem an einander gegenüberliegenden Wänden befindlichen Spacerschichtmaterial bis zum Anschlusskontakt zur Ausbildung eines Durchgangslochs geätzt, wobei das Spacermaterial als eine Ätzmaske verwendet wird. Dann wird eine Schicht aus einem elektrisch leitenden Material wenigstens über dem Durchgangsloch abgeschieden und in dem Durchgangsloch teilweise rückgeätzt, um hierdurch eine erste Kontaktelekrode zu formen. Die erste Kontaktelektrode ist dabei vorzuzgsweise in Form einer Heizelektrode ausgestaltet, d. h. besteht aus einem elektrisch leitenden Material, das einen höheren elektrischen Widerstand hat als das damit in einem elektrischen Kontakt befindliche Widerstandswechselmaterial.
- Zur Herstellung der sublithographischen Kontaktstruktur wird in dem erfindungsgemäßen Verfahren weiterhin eine Schicht aus einem Widerstandswechselmaterial wenigstens über der Grabenstruktur abgeschieden und im Durchgangsloch zur Ausbildung einer Widerstandswechselmaterialzone teilweise rückgeätzt. Anschließend wird eine Schicht aus einem elektrisch leitenden Material wenigstens auf dem Widerstandswechselmaterial zur Ausbildung einer zweiten Elektrode abgeschieden. Üblicherweise wird zudem die Schicht aus einem elektrisch leitenden Material außerhalb der Grabenstruktur entfernt, was beispielsweise durch chemisch-mechanisches Polieren erfolgen kann.
- Durch das erfindungsgemäße Verfahren kann eine sublithographische Kontaktstruktur in einer Widerstandswechselmaterial-Speicherzelle hergestellt werden, indem durch das Verwenden des Spacermaterials an den Grabenstrukturwänden als Ätzmaske ein Durchgangsloch mit wenigstens einer sublithographischen Abmessung in einer zur Waferoberfläche parallelen Richtung geformt wird, in welchem dann die sublithographische Kontaktstruktur durch Abscheiden und Rückätzen der verschiedenen Schichten in Stapelform ausgebildet wird. Auf diese Weise wird eine Kontaktfläche zwischen der ersten Kontaktelektrode und dem Widerstandswechselmaterial und eine Kontaktfläche zwischen der zweiten Kontaktelektrode und dem Widerstandswechselmaterial mit wenigstens einer sublithographischen Abmessung in einer zur Waferoberfläche parallelen Richtung hergestellt.
- Gemäß einer besonders vorteilhaften Variante der beiden obigen Ausführungsformen des erfindungsgemäßen Verfahrens wird nach dem Abscheiden der Schicht aus einem elektrisch leitenden Material und dem teilweisen Rückätzen dieser Schicht im Durchgangsloch zur Ausbildung der ersten Kontaktelektrode eine Schicht aus einem Widerstandswechselmaterial wenigstens über dem Durchgangsloch abgeschieden und anschließend sowohl das Widerstandswechselmaterial zur Ausbildung einer Widerstandswechselmaterialzone als auch das Spacerschichtmaterial in der Grabenstruktur bis zur Höhe des Durchgangslochs, beispielsweise durch Ätzen, entfernt. Der Ausdruck "Höhe des Durchgangslochs" bezieht sich dabei auf eine von der Waferoberfläche am weitesten entfernte, zur Waferoberfläche parallele Schnittebene des Durchgangslochs. Anschließend wird eine zweite Schicht aus einem Spacermaterial, das als eine Ätzmaske dienen soll und demnach beispielsweise aus SiN bestehen kann, wenigstens über der Grabenstruktur abgeschieden und in der Grabenstruktur bis zur Höhe des Durchgangslochs in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung anisotrop rückgeätzt, wobei Spacerschichtmaterial an den Wänden der Grabenstruktur verbleibt, das einen Bereich zwischen dem an einander gegenüberliegenden Wänden befindlichen Spacerschichtmaterial formt, der in wenigstens einer zur Waferoberfläche parallelen Richtung eine zweite sublithographische Abmessung ausgebildet. Hierbei ist die zweite sublithographische Abmessung von der ersten sublithographischen Abmessung in vorteilhafter Weise verschieden, was in einfacher Weise dadurch erreicht werden kann, dass die Schichtdicke der zweiten abgeschiedenen Spacermaterialschicht verschieden von der Schichtdicke der ersten abgeschiedenen Spacermaterialschicht gewählt wird. Weiterhin wird eine Schicht aus einem elektrisch leitenden Material auf dem Widerstandswechselmaterial zur Ausbildung einer zweiten Kontakt elektrode auf der Grabenstruktur abgeschieden, welches für gewöhnlich außerhalb der Grabenstruktur beispielsweise durch chemisch-mechanisches Polieren entfernt wird. Das Abscheiden und Rückätzen einer zweiten Spacermaterialschicht hat den vorteilhaften Effekt, dass die Größe der Kontaktfläche zwischen der zweiten Kontaktelektrode und dem Widerstandswechselmaterial unabhängig von der Größe der Kontaktfläche zwischen der ersten Kontaktelektrode und dem Widerstandswechselmaterial ausgebildet werden kann und somit in gewünschter Weise unterschiedlichen Bedürfnissen angepasst werden kann. So kann die zweite sublithographische Abmessung beispielsweise und bevorzugt kleiner als die erste sublithographische Abmessung sein, so dass die Kontaktfläche zwischen der zweiten Kontaktelektrode und dem Widerstandswechselmaterial kleiner ist als die Kontaktfläche zwischen der ersten Kontaktelektrode und dem Widerstandswechselmaterial.
- Gemäß einer weiteren, besonders vorteilhaften Variante der obigen zweiten Ausführungsform des erfindungsgemäßen Verfahrens wird nach dem Abscheiden der Schicht aus einem elektrisch leitenden Material auf dem Widerstandswechselmaterial zur Ausbildung der zweiten Kontaktelektrode zunächst das elektrisch leitende Material bis zur Höhe des Durchgangslochs teilweise rückgeätzt. Anschließend erfolgt in einer zur Waferoberfläche im Wesentlichen parallelen Richtung ein teilweises, isotropes Rückätzen (z. B. nass-chemisches Ätzen) des Spacermaterials an den Wänden der Grabenstruktur zur Vergrößerung des Abstands zwischen dem an gegenüberliegenden Wänden befindlichen Spacermaterial in einer zur Waferoberfläche parallelen Richtung. Mit anderen Worten, durch das teilweise, isotrope Rückätzen erfolgt eine teilweise Entfernung des Spacerschichtmaterials von den Grabenstrukturwänden, wodurch der Bereich zwischen dem an gegenüberliegenden Wänden der Gra benstruktur befindlichen Spacerschichtmaterial vergrößert wird, wodurch die Oberfläche des zweiten Dielektrikums in der Grabenstruktur von oben teilweise frei gelegt wird. Anschließend wird ein selektives isotropes Ätzen des zweiten dielektrischen Materials durchgeführt, was beispielsweise nasschemisch erfolgen kann. Der Ätzangriff erfolgt hierbei an der teilweise freigelegten Oberfläche des zweiten dielektrischen Materials, wobei vorteilhaft und vorzugsweise das zweite dielektrische Material vollständig entfernt wird. Mit anderen Worten, durch das selektive Entfernen des zweiten dielektrischen Materials wird die aus einem Schichtenstapel aufgebaute sublithographische Kontaktstruktur freigelegt, wobei ein Spalt zwischen dem Schichtenstapel der sublithographischen Kontaktstruktur, insbesondere der zweiten Kontaktelektrode, und dem Spacermaterial entsteht. Dann erfolgt eine konforme Abscheidung einer dritten Isolatorschicht aus einem dritten dielektrischen Material wenigstens im Bereich der Grabenstruktur, was dazu führt, dass der Bereich seitlich des Schichtenstapels der sublithographischen Kontaktstruktur mit dem dritten dielektrischen Material gefüllt wird, solange bis der Spalt zwischen dem Schichtenstapel der sublithographischen Kontaktstruktur und dem Spacermaterial zugewachsen ist. Ist der Spalt zugewachsen, wächst fortan das abgeschiedene dritte dielektrische Material nur noch oberhalb des Schichtenstapels auf. Schließlich wird noch eine elektrisch leitende Verbindung zur zweiten Kontaktelektrode in der dritten Isolatorschicht ausgebildet. Da bei dieser Variante der zweiten Ausführungsform des erfindungsgemäßen Verfahrens das ursprüngliche Volumen des zweiten dielektrischen Materials, welches teilweise oder vollständig weggeätzt wurde, nicht mehr vollständig mit dem dritten dielektrischen Material gefüllt wird, so dass ein umschlossener Hohlraum entsteht, kann in äußerst vorteilhafter Weise eine ausgezeichnete Wärme isolation der sublithographischen Kontaktstruktur aufgrund der Hohlraumstruktur hergestellt werden. Auf diese Weise kann die Verlustleistung der Speicherzelle deutlich verringert und der Maximalstrom zum Schalten und Löschen der Speicherzelle in gewünschter Weise gesenkt werden.
- Erfindungsgemäß kann es weiterhin von Vorteil sein, wenn die Grabenstruktur in wenigstens einer Richtung wenigstens eine photolithographisch erreichbare minimale Abmessung aufweist.
- Gemäß einem weiteren Aspekt schlägt die Erfindung ein Verfahren zur Herstellung sublithographischer Kontaktstrukturen in Speicherzellen in einem Haloleiterbauelement vor, bei welchem zunächst ein front-end-of-line (FEOL) fertig prozessierten Halbleiterwafer mit wenigstens zwei, jeweils mit einer aktiven Struktur verbundenen, elektrischen Anschlusskontakten auf einer seiner beiden gegenüberliegenden Oberflächen bereit gestellt wird. Daraufhin wird eine Isolatorschicht aus einem dielektrischen Material auf dem Halbleiter-Wafer wenigstens teilweise über den Anschlusskontakten abgeschieden, gefolgt von einem Ausbilden einer Ätzmaske auf der Isolatorschicht und einem Ätzen des Dielektrikums bis zu den ersten Anschlusskontakten zur Ausbildung eines Durchgangslochs. Dann wird eine Schicht aus einem elektrisch leitenden Material abgeschieden und teilweise rückgeätzt um eine erste Kontaktelektrode auszubilden. Weiterhin wird eine Schicht aus einem Widerstandswechselmaterial abgeschieden und in dem Durchgangsloch teilweise rückgeätzt. Als nächstes wird eine Schicht aus einem elektrisch leitenden Material abgeschieden und im Durchgangsloch zur Ausbildung einer zweiten Kontaktelektrode teilweise rückgeätzt. Dann wird eine Schicht aus einem Spacermaterial abgeschieden, welche als Ätzmaske dienen soll und demnach beispielsweise aus SiN bestehen kann, und anschließend im Durchgangsloch anisotrop bis zur Höhe der zweiten Kontaktelektrode rückgeätzt, wobei Spacerschichtmaterial an den Wänden des Durchgangslochs verbleibt und das Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung eine sublithographische Abmessung aufweist. Der Ausdruck "Höhe der zweiten Kontaktelektrode" bezieht sich auf eine zur Waferoberfläche parallele, von der Waferoberfläche am weitesten entfernte Schnittebene der zweiten Kontaktelektrode. Anschließend werden die zweite Kontaktelektrode, die Widerstandswechselmaterialzone und die erste Kontakelektrode (Stapel aus den beiden Kontaktelektroden und dem Widerstandwechselmaterial) bis zu den Anschlusskontakten geätzt, wobei das Spacerschichtmaterial als eine Ätzmaske verwendet wird.
- Durch das vorgeschlagene erfindungsgemäße Verfahren können in vorteilhafter Weise gleichzeitig mehrere sublithographische Kontaktstrukturen ausgebildet werden, indem das Spacerschichtmaterial mit wenigstens einer sublithographischen Abmessung in einer zur Waferoberfläche parallelen Richtung als eine Ätzmaske dient und die Schichtenfolge unterhalb des Spacerschichtmaterials die sublithographische Kontaktstruktur ergibt. Dabei kann es von Vorteil sein, wenn das Durchgangsloch in wenigstens einer Richtung wenigstens eine photolithographisch erreichbare minimale Abmessung aufweist.
- Erfindungsgemäß meint der Ausdruck "sublithographische Abmessung", wie er hier verwendet wird, eine lineare Abmessung, die kleiner ist als die mit den optisch (UV)-lithographischen Methoden erreichbare Abmessung, welche derzeit circa 50 nm beträgt. Dieser Ausdruck soll jedoch in allgemeiner Weise alle linearen Abmessungen umfassen, die kleiner sind als die erreichbare minimale Merkmals größe (minimum feature size, gewöhnlich abgekürzt mit "F"), welche durch die verwendete Technik hergestellt werden kann.
- Als Widerstandswechselmaterial im Sinne der vorliegenden Erfindung ist jedes Material zu verstehen, das geeignet ist, in Antwort auf ausgewählte (bestimmbare) Energiepulse, beispielsweise elektrische Heizpulse, wenigstens zwei Zustände mit voneinander verschiedenen Widerstandswerten einzunehmen. Die wenigstens zwei Zustände mit einem unterschiedlichen elektrischen Widerstand können dabei verschiedenen strukturellen Phasenzuständen, wie einem amorphen Phasenzustand oder einem kristallinen Phasenzustand, zugeordnet werden, so dass ein Schalten zischen den Zuständen mit einem unterschiedlichen elektrischen Widerstand mit einer Änderung des Phasenzustands einhergeht. Grundsätzlich ist es jedoch auch möglich, dass die wenigstens zwei Zustände mit einem unterschiedlichen elektrischen Widerstand innerhalb eines einzigen Phasenzustands unterschieden werden können. Typische Materialien, die als Widerstandswechselmaterial zur Verwendung in dem erfindungsgemäßen Verfahren geeignet und bevorzugt sind, sind Phasenwechselmaterialien, wie insbesondere Chalkogenid-Legierungen.
- Die erste Kontaktelektrode und/oder die zweite Kontaktelektrode der Speicherzelle können generell aus einem dem Fachmann bekannten, geeigneten Elektrodenmaterial gefertigt sein, welches beispielsweise W, TiN, Ta, TaN, TiW, TiSiN, TaSiN, TiON und TiAIN ist. Die Isolatorschicht ist vorteilhaft aus einem isolierenden, dielektrischen Material, beispielsweise SiO2, SiN oder ein sogenanntes low-K Material (Material mit niedriger Dielektrizitätskonstante), gefertigt ist.
- Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Gleiche bzw. gleichwirkende Elemente sind in den Zeichnungen mit den gleichen Bezugszeichen versehen.
-
1A und1B zeigen in schematisches Weise herkömmliche Widerstandswechsel-Speicherzellen; -
2A bis2E veranschaulichen in schematischer Weise eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer sublithographischen Kontaktstruktur; -
3A bis3C veranschaulichen in schematischer Weise ein anisotropes Ätzverfahren; -
4A bis2E veranschaulichen in schematischer Weise eine zweite Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer sublithographischen Kontaktstruktur; -
5 veranschaulicht in schematischer Weise eine Variante zur zweiten Ausführungsform des erfindungsgemäßen Verfahrens der4A bis4E ; -
6A bis6F veranschaulichen in schematischer Weise eine weitere Variante zur zweiten Ausführungsform des erfindungsgemäßen Verfahrens der4A bis4E ; -
7A bis7E veranschaulichen in schematischer Weise eine Ausführungsform des erfindungsgemäßen Verfahrens zur gleichzeitigen Herstellung mehrerer sublithographischer Kontaktstrukturen; -
8A und8B veranschaulichen in schematischer Weise eine Aufsicht in dem erfindungsgemäßen Verfahren der7A bis7E . - Die
1A und1B , worin zwei im Stand der Technik bekannte PC-Speicherzellen dargestellt sind, wurden bereits eingangs beschrieben, so dass hier auf eine weitere Beschreibung verzichtet werden kann. - Zunächst sei die Figurenfolge
2A bis2E betrachtet, worin in schematischer Weise eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer sublithographischen Kontaktstruktur veranschaulicht ist. - Zunächst wird eine erste Isolatorschicht
6 aus einem ersten isolierenden, dielektrischen Material, beispielsweise SiO2, auf der Oberfläche eines nicht näher dargestellten Halbleiterwafers wenigstens über einem Anschlusskontakt5 , der mit einer aktiven Struktur des Halbleiterwafers verbunden ist, abgeschieden. Dann wird auf der ersten Isolatorschicht6 eine Ätzstoppschicht7 aus beispielsweise SiN abgeschieden (2A ). In der ersten Isolatorschicht6 über dem Anschlusskontakt5 wird daraufhin eine Grabenstruktur8 ausgebildet, welche mit einem zur Waferoberfläche im Wesentlichen parallelen Boden9 und zur Waferoberfläche im Wesentlichen senkrechten Wänden10 ausgestattet ist. Die Grabenstruktur wird dabei durch eine gewöhnliche Strukturierung der Ätzstoppschicht7 zur Ausbildung einer Ätzmaske42 und einem isotropen Ätzen der ersten dielektrischen Schicht6 hergestellt. Dann wird eine nicht näher dargestellte erste Schicht aus einem Spacermaterial wenigstens über der Grabenstruktur abgeschieden. Das Spacermaterial besteht beispielsweise aus SiN. Die Schicht aus dem Spacermaterial wird anschließend bis zum Boden der Grabenstruktur in einer zur Waferoberfläche senkrechten Richtung Y anisotrop rückgeätzt, wobei Spacerschichtmaterial11 an den Wänden der Grabenstruktur verbleibt. Die laterale Abmessung des Spacerschichtmaterials in einer zur Waferoberfläche parallelen Richtung X ist dabei so gewählt, dass in einem Bereich zwischen dem sich an einander gegenüberliegenden Wänden befindenden Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung X eine erste sublithographische Abmessung SL ausgebildet ist (2B ). Dann wird die erste Isolatorschicht6 unter Verwendung des Spacerschichtmaterials11 bis zum Anschlusskontakt5 zur Ausbildung eines Durchgangslochs12 geätzt, welches seinerseits wenigstens eine sublithographische Abmessung SL in wenigstens einer Richtung X aufweist (2C ). Daraufhin wird eine nicht näher dargestellte Schicht aus einem elektrisch leitenden Material wenigstens über dem Durchgangsloch abgeschieden und in dem Durchgangsloch teilweise rückgeätzt, um hierdurch eine erste Kontaktelektrode13 zu formen. Das Material der ersten Kontaktelektrode13 ist dabei so gewählt, dass diese als Heizelektrode wirkt. Dann wird eine nicht näher dargestellte Schicht aus einem Widerstandswechselmaterial wenigstens über der Grabenstruktur abgeschieden und im Durchgangsloch teilweise rückgeätzt, so dass oberhalb der Heizelektrode13 eine Widerstandswechselmaterialzone14 verbleibt. Anschließend wird eine nicht näher dargestellte Schicht aus einem elektrisch leitenden Material wenigstens auf dem Widerstandswechselmaterial zur Ausbildung einer zweiten Kontaktelektrode15 abgeschieden und außerhalb der Grabensruktur8 durch chemisch-mechanisches Polieren entfernt (2D ). Schließlich wird ein weiterer Anschlusskontakt16 auf der zweiten Kontaktelektrode15 geformt (2E ). - Unter Bezugnahme auf die Figurenfolge
3A bis3C erfolgt nun eine schematische Beschreibung des in dem erfindungsgemäßen Verfahren eingesetzten anisotropen Ätzverfahrens.3A zeigt die Situation, in der eine Schicht17 aus einem Spacermaterial konform über einer Stufe18 abgeschieden ist. Erfolgt eine anisotrope Ätzung, beispielsweise durch RIE (reactive ion etching), dargestellt durch die von oben nach unten weisenden Pfeile19 (3B ), so erfolgt über der Stufe ein gleichmäßiger Materialabtrag in einer Richtung Y, was dazu führt, dass Spacermaterial20 an der Stufe verbleibt (3C ). Die laterale Abmessung in Richtung X des an den Grabenstrukturwänden beim anisotropen Rückätzen verbleibenden Spacerschichtmaterials20 kann dabei über die Dicke D der abgeschiedenen Schicht17 aus Spacermaterial eingestellt werden. Dabei gilt im Allgemeinen, dass je dicker diese Schicht17 ist, desto größer ist die laterale Abmessung in Richtung X des an den Grabenstrukturwänden verbleibenden Spacerschichtmaterials20 . In Bezug auf das erfindungsgemäße Verfahren bedeutet dies, dass mit einer dickeren Spacermaterialschicht bei einem ansonsten unveränderten anisotropen Rückätzen eine kleinere sublithographische Abmessung zwischen dem an einander gegenüberliegenden Grabenstrukturwänden verbleibenden Spacerschichtmaterial realisiert werden kann. - Es sei nun Bezug auf die Figurenfolge
4A bis4E genommen, worin in schematischer Weise eine zweite Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer sublithographischen Kontaktstruktur veranschaulicht ist. - Bei der zweiten Ausführungsform des erfindungsgemäßen Verfahrens wird zunächst eine erste Isolatorschicht
6 aus einem ersten isolierenden, dielektrischen Material, bei spielsweise SiO2, auf der Oberfläche eines nicht näher dargestellten Halbleiterwafers wenigstens über einem Anschlusskontakt5 , der mit einer aktiven Struktur des Halbleiterwafers verbunden ist, abgeschieden. Dann wird auf der ersten Isolatorschicht6 eine Ätzstoppschicht7 aus beispielsweise SiN abgeschieden, welche in bekannter Weise zur Ausbildung einer Ätzmaske42 strukturiert wird. In der ersten Isolatorschicht6 über dem Anschlusskontakt5 wird daraufhin ein Durchgangsloch21 geätzt (4A ). Dann wird eine zweite Isolatorschicht22 aus einem zweiten dielekrischen Material, welches von dem ersten dielektrischen Material verschieden ist, wenigstens über dem Durchgangsloch abgeschieden (4B ) und in dem Durchgangsloch21 zur Ausbildung einer Grabenstruktur teilweise rückgeätzt. Dann wird eine nicht näher dargestellte erste Schicht aus einem Spacermaterial, beispielsweise SiN, wenigstens über der Grabenstruktur abgeschieden und anschließend bis zum Boden der Grabenstruktur anisotrop in einer zur Waferoberfläche senkrechten Richtung Y rückgeätzt, wobei Spacerschichtmaterial11 an den Wänden der Grabenstruktur verbleibt. Die laterale Abmessung des Spacerschichtmaterials in einer zur Waferoberfläche parallelen Richtung X ist dabei so gewählt, dass in einem Bereich zwischen dem sich an einander gegenüberliegenden Wänden befindenden Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung X eine erste sublithographische Abmessung SL ausgebildet ist (4C ). Dann wird die zweite Isolatorschicht22 unter Verwendung des Spacerschichtmaterials11 bis zum Anschlusskontakt5 zur Ausbildung eines Durchgangslochs23 geätzt, welches seinerseits wenigstens eine sublithographische Abmessung SL in wenigstens einer Richtung X aufweist (4D ). Daraufhin wird eine nicht näher dargestellte Schicht aus einem elektrisch leitenden Material wenigstens über dem Durchgangsloch abgeschieden und in dem Durchgangsloch teilweise rückgeätzt, um hierdurch eine erste Kontaktelektrode13 zu formen. Das Material der ersten Kontaktelektrode13 ist dabei so gewählt, dass diese als Heizelektrode wirkt. Dann wird eine nicht näher dargestellte Schicht aus einem Widerstandswechselmaterial wenigstens über der Grabenstruktur abgeschieden und im Durchgangsloch teilweise rückgeätzt, so dass oberhalb der Heizelektrode13 eine Widerstandswechselmaterialzone14 verbleibt. Anschließend wird eine nicht näher dargestellte Schicht aus einem elektrisch leitenden Material wenigstens auf dem Widerstandswechselmaterial zur Ausbildung einer zweiten Kontaktelektrode15 abgeschieden und außerhalb der Grabensruktur8 durch chemisch-mechanisches Polieren entfernt (4E ). - Nun wird Bezug auf
5 genommen, worin in schematischer Weise eine Variante zur zweiten Ausführungsform des erfindungsgemäßen Verfahrens der Figurenfolge4A bis4E veranschaulicht ist. Um unnötige Wiederholungen zu vermeiden, werden lediglich die Unterschiede zu dem dort gezeigten Verfahren erläutert und ansonsten wird hierauf Bezug genommen. Dabei wird nach dem Abscheiden der Schicht aus einem elektrisch leitenden Material und dem teilweisen Rückätzen dieser Schicht im Durchgangsloch zur Ausbildung der ersten Kontaktelektrode13 und nachdem die Schicht aus einem Widerstandswechselmaterial14 wenigstens über dem Durchgangsloch abgeschieden ist (siehe4E ) sowohl das Widerstandswechselmaterial14 als auch das nicht dargestellte Spacerschichtmaterial in der Grabenstruktur bis zur Höhe des Durchgangslochs beispielsweise durch Ätzen entfernt. Anschließend wird eine nicht näher dargestellte zweite Schicht aus einem Spacermaterial, das als eine Ätzmaske dienen soll und demnach beispielsweise aus SiN bestehen kann, wenigstens über der Grabenstruktur abgeschieden und in der Grabenstruktur bis zur Höhe des Durchgangslochs in einer zur Waferoberfläche senkrechten Richtung Y anisotrop rückgeätzt, wobei Spacerschichtmaterial24 an den Wänden der Grabenstruktur verbleibt. Dabei umgrenzt das an einander gegenüberliegenden Wänden befindliche Spacerschichtmaterial einen Bereich, der in wenigstens einer zur Waferoberfläche parallelen Richtung X eine zweite sublithographische Abmessung ausbildet, die in vorteilhafter Weise verschieden ist von der ersten sublithographischen Abmessung, was in einfacher Weise dadurch erreicht werden kann, dass die Schichtdicke der zweiten abgeschiedenen Spacermaterialschicht verschieden von der Schichtdicke der ersten abgeschiedenen Spacermaterialschicht ist. Anschließend wird eine zweite Kontaktelektrode15 ausgebildet. - Nun wird Bezug auf die Figurenfolge
6A bis6F genommen, worin in schematischer Weise eine weitere Variante zur zweiten Ausführungsform des erfindungsgemäßen Verfahrens der Figurenfolge4A bis4E veranschaulicht ist. Um unnötige Wiederholungen zu vermeiden, werden lediglich die Unterschiede zu dem dort gezeigten Verfahren erläutert und ansonsten wird hierauf Bezug genommen. Dabei wird, ausgehend von einer in4D gezeigten Verfahrensstufe, welche in6A gezeigt ist, nach dem Ausbilden der Kontaktstruktur, bestehend aus erster Kontaktelektrode13 , Widerstandswechselmaterial14 und zweiter Kontaktelektrode15 , zunächst das elektrisch leitende Material auf dem Widerstandswechselmaterial zur Ausbildung der zweiten Kontaktelektrode15 bis zur Höhe des Durchgangslochs teilweise rückgeätzt (6B ). Anschließend erfolgt ein teilweises, isotropes Rückätzen (Pfeile24 ) des Spacermaterials11 an den Wänden der Grabenstruktur zur Vergrößerung des Abstands zwischen dem an gegenüberliegenden Wänden befindlichen Spacermaterial in einer zur Waferoberfläche parallelen Richtung X (6C ), wobei eine Oberfläche25 des zweiten Dielektrikums22 in der Grabenstruktur von oben teilweise frei gelegt wird. Anschließend wird ein selektives isotropes Ätzen des zweiten dielektrischen Materials in einer zur Waferoberfläche senkrechten Richtung Y durchgeführt, was beispielsweise nasschemisch erfolgen kann. Der Ätzangriff erfolgt hierbei an der teilweise freigelegten Oberfläche25 des zweiten dielektrischen Materials22 , wobei das zweite dielektrische Material22 unter Ausbildung eines Hohlraums27 vollständig entfernt wird. Hierdurch wird die aus einem Schichtenstapel aufgebaute sublithographische Kontaktstruktur freigelegt, wobei ein Spalt26 zwischen dem Schichtenstapel der sublithographischen Kontaktstruktur, insbesondere der zweiten Kontaktelektrode15 , und dem Spacermaterial11 entsteht (6D ). Dann erfolgt eine konforme Abscheidung einer dritten Isolatorschicht28 aus einem dritten dielektrischen Material wenigstens im Bereich der Grabenstruktur, was dazu führt, dass der Bereich seitlich des Schichtenstapels der sublithographischen Kontaktstruktur mit dem dritten dielektrischen Material gefüllt wird, solange bis der Spalt26 zwischen der zweiten Kontaktelektrode15 und dem Spacermaterial11 zugewachsen ist, wobei ein Hohlraum27 verbleibt. Dann wird ein elektrischer Anschlusskontakt29 zur elektrischen Kontaktierung der zweiten Kontaktelektrode15 in herkömmlicher Weise ausgebildet. - Es sei nun Bezug auf die Figurenfolge
7A bis7E , sowie die8A und8B genommen, worin in schematischer Weise eine Ausführungsform gemäß dem zweiten Aspekt des erfindungsgemäßen Verfahrens zur gleichzeitigen Herstellung mehrerer sublithographischer Kontaktstrukturen veranschaulicht ist. - Demnach wird zunächst ein nicht näher dargestellter, front-end-of-line (FEOL) fertig prozessierten Halbleiterwafer mit wenigstens zwei, jeweils mit einer aktiven Struktur verbundenen, elektrischen Anschlusskontakten
30 ,31 auf einer seiner beiden gegenüberliegenden Oberflächen bereit gestellt. Daraufhin wird eine Isolatorschicht32 aus einem dielektrischen Material auf dem Halbleiter-Wafer wenigstens teilweise über den Anschlusskontakten30 ,31 abgeschieden, gefolgt von dem Abscheiden einer Ätzstoppschicht33 (7A ). Die Ätzstoppschicht33 wird anschließend in gewöhnlicher Weise zu einer Ätzmaske43 strukturiert. Unter Verwendung dieser Ätzmaske43 wird das Dielektrikum32 anschließend bis zu den ersten Anschlusskontakten30 ,31 zur Ausbildung eines Durchgangslochs37 geätzt (7B ). Dann wird eine Schicht aus einem elektrisch leitenden Material abgeschieden und teilweise rückgeätzt um eine erste Kontaktelektrode34 auszubilden. Weiterhin wird eine Schicht aus einem Widerstandswechselmaterial abgeschieden und in dem Durchgangsloch teilweise rückgeätzt um eine Widerstandswechselmaterialzone35 auszubilden. Als nächstes wird eine Schicht aus einem elektrisch leitenden Material abgeschieden und im Durchgangsloch zur Ausbildung einer zweiten Kontaktelektrode36 teilweise rückgeätzt. Durch obige Schritte wird eine Stapelstruktur42 , bestehend aus dem Widerstandswechselmaterial35 und den beiden Kontaktelektroden34 ,36 , erzeugt. Dann wird eine Schicht aus einem Spacermaterial abgeschieden, welche als Ätzmaske dienen soll und demnach beispielsweise aus SiN bestehen kann, und anschließend im Durchgangsloch in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung Y anisotrop bis zur Höhe der zweiten Kontaktelektrode36 rückgeätzt, wobei Spacerschichtmaterial38 an den Wänden des Durchgangslochs37 verbleibt und das Spacerschichtmaterial38 in wenigstens einer zur Waferoberfläche parallelen Richtung X eine sublithographische Abmessung SL aufweist. Anschließend wird die Stapelstruktur42 , bestehend aus dem Widerstandswechselmaterial35 und den beiden Kontaktelektroden34 ,36 , bis zu den Anschlusskontakten30 ,31 zur Ausbildung eines Durchgangslochs39 und Separierung der sublithographischen Kontaktstrukturen40 geätzt, wobei das Spacerschichtmaterial38 als eine Ätzmaske verwendet wird. In der Aufsicht der8A und8B ist zu erkennen, wie durch die durch das Spacermaterial gebildete Ätzmase41 die Stapelstruktur42 zu zwei sublithographischen Kontaktstrukturen40 separiert wird. - Lediglich der Vollständigkeit halber sei erwähnt, dass nach der Herstellung der sublithographischen Kontaktstruktur gemäß den Verfahren der Erfindung herkömmliche Prozessschritte einer back-end-of-line-Prozessierung zur Erzeugung weiterer Strukturen, wie Isolatorschichten und Metallverdrahtungsebenen, durchgeführt werden können.
-
- 1
- Chalcogenid
- 2
- Bodenelektrode
- 3
- Deckelekrode
- 4
- Programmierbare Volumen
- 5
- Anschlusskontakt
- 6
- Erste Isolatorschicht
- 7
- Ätzstoppschicht
- 8
- Grabenstruktur
- 9
- Boden
- 10
- Wand
- 11
- Spacermaterial
- 12
- Durchgangsloch
- 13
- Erste Kontaktelektrode
- 14
- Widerstandswechselmaterialzone
- 15
- Zweite Kontaktelektrode
- 16
- Anschlusskontakt
- 17
- Spacermaterialschicht
- 18
- Stufe
- 19
- Pfeile
- 20
- Spacermaterial
- 21
- Durchgangsloch
- 22
- Zweite Isolatorschicht
- 23
- Durchgangsloch
- 24
- Spacermaterial
- 25
- Oberfläche
- 26
- Spalt
- 27
- Hohlraum
- 28
- Dritte Isolatorschicht
- 29
- Anschlusskontakt
- 30
- Anschlusskontakt
- 31
- Anschlusskontakt
- 32
- Isolatorschicht
- 33
- Ätzstoppschicht
- 34
- Erste Kontaktelektrode
- 35
- Widerstandswechselmaterialzone
- 36
- Zweite Kontaktelektrode
- 37
- Durchgangsloch
- 38
- Spacermaterial
- 39
- Durchgangsloch
- 40
- Sublithographische Kontaktstruktur
- 41
- Ätzmaske
- 42
- Stapelstruktur
- 43
- Ätzmaske
Claims (16)
- Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle in einem Halbleiterbauelement, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines front-end-of-line (FEOL) fertig prozessierten Halbleiterwafers mit wenigstens einem mit einer aktiven Struktur verbundenen elektrischen Anschlusskontakt (
5 ) auf einer seiner beiden gegenüberliegenden Oberflächen; – Abscheiden einer ersten Isolatorschicht (16 ) aus einem ersten dielektrischen Material auf dem Halbleiterwafer wenigstens über dem elektrischen Anschlusskontakt (5 ); – Ausbilden einer Grabenstruktur (8 ) mit einem Boden (9 ) und zur Waferoberfläche im Wesentlichen senkrechten Wänden (10 ) in der ersten Isolatorschicht (6 ) wenigstens teilweise über dem elektrischen Anschlusskontakt (5 ); – Abscheiden einer ersten Schicht aus einem Spacermaterial wenigstens über der Grabenstruktur (8 ) und anisotropes Rückätzen der Spacermaterialschicht in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung bis zum Boden (9 ) der Grabenstruktur (8 ), derart, dass Spacerschichtmaterial (11 ) an den Wänden (10 ) der Grabenstruktur (8 ) verbleibt, wobei im Bereich zwischen dem an einander gegenüberliegenden Wänden befindlichen Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung (X) eine erste sublithographische Abmessung (SL) ausgebildet ist; – Ätzen der Isolatorschicht (6 ;22 ) im Bereich zwischen dem an einander gegenüberliegenden Wänden befindlichen Spacerschichtmaterial (11 ) bis zum Anschlusskontakt (5 ) zur Ausbildung eines Durchgangslochs (12 ;23 ), wobei das Spacermaterial (11 ) als eine Ätzmaske verwendet wird; – Abscheiden einer Schicht aus einem elektrisch leitenden Material wenigstens über dem Durchgangsloch (12 ;23 ) und teilweises Rückätzen der Schicht aus dem elektrisch leitenden Material in dem Durchgangsloch zur Ausbildung einer ersten Kontaktelektrode (13 ); – Abscheiden einer Schicht aus einem Widerstandswechselmaterial über dem Durchgangsloch und teilweises Rückätzen des Widerstandswechselmaterials in dem Durchgangsloch (12 ;23 ) zur Ausbildung einer Widerstandswechselmaterialzone (14 ); – Abscheiden einer Schicht aus einem elektrisch leitenden Material auf der Widerstandswechselmaterialzone (14 ) zur Ausbildung einer zweiten Kontaktelektrode (15 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Grabenstruktur durch folgende Schritte geformt wird: – Abscheiden einer Ätzstoppschicht (
7 ) auf der ersten Isolatorschicht (6 ); – Strukturieren der Ätzstoppschicht (7 ) zur Ausbildung einer Ätzmaske (42 ); – teilweises Ätzen der ersten Isolatorschicht (6 ) mithilfe der Ätzmaske (42 ) zur Ausbildung einer Grabenstruktur (8 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Grabenstruktur durch folgende Schritte geformt wird: – Abscheiden einer Ätzstoppschicht (
7 ) auf der ersten Isolatorschicht (6 ); – Strukturieren der Ätzstoppschicht (7 ) zur Ausbildung einer Ätzmaske (42 ); – Ätzen der ersten Isolatorschicht (6 ) bis zum Anschlusskontakt (5 ) mithilfe der Ätzmaske (42 ) zur Ausbildung eines Durchgangslochs (21 ); – Abscheiden einer zweiten Isolatorschicht (22 ) aus einem zweiten dielekrischen Material, welches von dem ersten dielektrischen Material der ersten Isolatorschicht (6 ) verschieden ist, und teilweises Rückätzen der zweiten Isolatorschicht in dem Durchgangsloch (21 zur Ausbildung einer Grabenstruktur (8 ). - Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Wärmeleitfähigkeit des zweiten dielektrischen Materials geringer ist als die Wärmeleitfähigkeit des ersten dielektrischen Materials.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass es nach dem Schritt: – Abscheiden einer Schicht aus einem elektrisch leitenden Material wenigstens über dem Durchgangsloch und teilweises Rückätzen der Schicht aus dem elektrisch leitenden Material in dem Durchgangsloch zur Ausbildung einer ersten Kontaktelektrode (
13 ), die folgenden Schritte umfasst: – Abscheiden einer Schicht aus einem Widerstandswechselmaterial über dem Durchgangsloch und teilweises Rückätzen des Widerstandswechselmaterials zur Ausbildung einer Widerstandswechselmaterialzone (14 ) und Rückätzen des Spacerschichtmaterials (11 ) in der Grabenstruktur (8 ) bis zur Höhe des Durchgangslochs (12 ;23 ); – Abscheiden einer zweiten Schicht aus einem Spacermaterial wenigstens über der Grabenstruktur (8 ) und anisotropes Rückätzen der Spacermaterialschicht in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung bis zur Höhe des Durchgangslochs, derart, dass Spacerschichtmaterial (24 ) an den Wänden der Grabenstruktur (8 ) verbleibt, wobei im Bereich zwischen dem an einander gegenüberliegenden Wänden befindlichen Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung (X) eine zweite sublithographische Abmessung ausgebildet ist, welche von der ersten sublithographischen Abmessung verschieden ist; – Abscheiden einer Schicht aus einem elektrisch leitenden Material auf dem Widerstandswechselmaterial zur Ausbildung einer zweiten Kontaktelektrode (15 ). - Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die zweite sublithographische Abmessung kleiner ist als die erste sublithographische Abmessung.
- Verfahren nach einem der vorhergehenden Ansprüche 3 bis 6, dadurch gekennzeichnet, dass es nach dem Schritt: – Abscheiden einer Schicht aus einem elektrisch leitenden Material auf dem Widerstandswechselmaterial zur Ausbildung einer zweiten Kontaktelektrode (
15 ), die folgenden Schritte umfasst: – teilweises Rückätzen des elektrisch leitenden Materials auf dem Widerstandswechselmaterial zur Ausbildung der zweiten Elektrode bis zur Höhe des Durchgangslochs (23 ); – teilweises isotropes Rückätzen des Spacermaterials (11 ) an den Wänden der Grabenstruktur (8 ) in einer zur Waferoberfläche im Wesentlichen parallen Richtung (X) zur Vergrößerung des Abstands zwischen dem an gegenüberliegenden Wänden befindlichen Spacermaterial in einer zur Waferoberfläche parallelen Richtung (X); – selektives isotropes Ätzen des zweiten dielektrischen Materials (22 ) in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung (Y); – konforme Abscheidung einer dritten Isolatorschicht (28 ) aus einem dritten dielektrischen Material wenigstens im Bereich der Grabenstruktur (8 ); – Ausbilden einer elektrischen leitender Verbindung (29 ) zur zweiten Kontaktelektrode (15 ) in der dritten Isolatorschicht (28 ). - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Grabenstruktur in wenigstens einer Richtung (X) wenigstens eine photolithographisch erreichbare minimale Abmessung (F) aufweist.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die sublithographische Abmessung weniger als 50 nm beträgt.
- Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Widerstandswechselmaterial ein Phasenwechselmaterial ist.
- Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Phasenwechselmaterial eine wenigstens ein Chalcogen enthaltende Legierung ist.
- Verfahren zur Herstellung sublithographischer Kontaktstrukturen in Speicherzellen in einem Halbleiterbauelement dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Bereitstellen eines front-end-of-line (FEOL) fertig prozessierten Halbleiterwafers mit wenigstens zwei jeweils mit einer aktiven Struktur verbundenen elektrischen Anschlusskontakten (
30 ,31 ) auf einer seiner beiden gegenüberliegenden Oberflächen; – Abscheiden einer Isolatorschicht (32 ) aus einem dielektrischen Material auf dem Halbleiterwafer wenigstens teilweise über den Anschlusskontakten (30 ,31 ); – Ausbilden einer Ätzmaske (43 ) auf der Isolatorschicht (32 ); – Ätzen des Dielektrikums (32 ) bis zu den ersten Anschlusskontakten (30 ,31 ) zur Ausbildung eines Durchgangslochs (37 ); – Abscheiden einer Schicht aus einem elektrisch leitenden Material und teilweises Rückätzen der Schicht aus einem elektrisch leitenden Material zur Ausbildung einer ersten Kontaktelektrode (34 ); – Abscheiden einer Schicht aus einem Widerstandswechselmaterial und teilweises Rückätzen des Widerstandswechselmaterials in dem Durchgangsloch zur Ausbildung einer Widerstandswechselmaterialzone (35 ); – Abscheiden einer Schicht aus einem elektrisch leitenden Material und teilweises Rückätzen des elektrisch leitenden Materials im Durchgangsloch zur Ausbildung einer zweiten Kontaktelektrode (36 ); – Abscheiden einer Schicht aus einem Spacermaterial und anisotropes Rückätzen der Spacermaterialschicht in einer zur Waferoberfläche im Wesentlichen senkrechten Richtung (Y) in dem Durchgangsloch (37 ) bis zur Höhe der zweiten Kontaktelektrode (36 ), derart, dass Spacerschichtmaterial (38 ) an den Wänden des Durchgangslochs verbleibt und das Spacerschichtmaterial in wenigstens einer zur Waferoberfläche parallelen Richtung (X) eine sublithographische Abmessung (SL) aufweist; – Ätzen der zweiten Kontaktelektrode (35 ), der Widerstandswechselmaterialzone (35 ) und der ersten Kontaktelektrode (34 ) bis zu den Anschlusskontakten (30 ,31 ), wobei das Spacerschichtmaterial (38 ) als eine Ätzmaske verwendet wird. - Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das Durchgangsloch (
37 ) in wenigstens einer Richtung (X) wenigstens eine photolithographisch erreichbare minimale Abmessung (F) aufweist. - Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die sublithographische Abmessung weniger als 50 nm beträgt.
- Verfahren nach einem der vorhergehenden Ansprüche 12 bis 14, dadurch gekennzeichnet, dass das Widerstandswechselmaterial ein Phasenwechselmaterial ist.
- Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das Phasenwechselmaterial eine wenigstens ein Chalcogen enthaltende Legierung ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005001902A DE102005001902B4 (de) | 2005-01-14 | 2005-01-14 | Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle |
US11/331,771 US20060189045A1 (en) | 2005-01-14 | 2006-01-13 | Method for fabricating a sublithographic contact structure in a memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005001902A DE102005001902B4 (de) | 2005-01-14 | 2005-01-14 | Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102005001902A1 true DE102005001902A1 (de) | 2006-07-27 |
DE102005001902B4 DE102005001902B4 (de) | 2009-07-02 |
Family
ID=36650335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005001902A Expired - Fee Related DE102005001902B4 (de) | 2005-01-14 | 2005-01-14 | Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060189045A1 (de) |
DE (1) | DE102005001902B4 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078197A3 (en) * | 2006-08-31 | 2008-11-20 | Imec Inter Uni Micro Electr | Method for controlled formation of the resistive switching material in a resistive switching device and devices obtained thereof |
DE102007035858A1 (de) * | 2007-07-31 | 2009-02-05 | Qimonda Ag | Integrierte Schaltung, Verfahren zum Herstellen einer integrierten Schaltung, Speicherzellenarray, Speichermodul sowie Vorrichtung |
US7732888B2 (en) | 2007-04-16 | 2010-06-08 | Qimonda Ag | Integrated circuit, method for manufacturing an integrated circuit, memory cell array, memory module, and device |
EP2064756B1 (de) * | 2006-09-14 | 2016-05-04 | Advanced Micro Devices, Inc. | Damaszen-metall-isolator-metall-vorrichtung mit verbesserter skalierbarkeit |
DE102008030419B4 (de) | 2007-06-29 | 2020-06-18 | Globalfoundries Inc. | Verfahren zur Herstellung eines Phasenwechselspeichers mit konischem Heizelement |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7351666B2 (en) * | 2006-03-17 | 2008-04-01 | International Business Machines Corporation | Layout and process to contact sub-lithographic structures |
JP2010503194A (ja) * | 2006-08-31 | 2010-01-28 | アイメック | 抵抗スイッチングデバイスの製造方法および該方法で得られるデバイス |
US20080064198A1 (en) * | 2006-09-11 | 2008-03-13 | Wolodymyr Czubatyj | Chalcogenide semiconductor memory device with insulating dielectric |
US20080090400A1 (en) * | 2006-10-17 | 2008-04-17 | Cheek Roger W | Self-aligned in-contact phase change memory device |
US7510929B2 (en) * | 2006-10-18 | 2009-03-31 | Macronix International Co., Ltd. | Method for making memory cell device |
US7697316B2 (en) * | 2006-12-07 | 2010-04-13 | Macronix International Co., Ltd. | Multi-level cell resistance random access memory with metal oxides |
US7699996B2 (en) * | 2007-02-28 | 2010-04-20 | International Business Machines Corporation | Sidewall image transfer processes for forming multiple line-widths |
US7888719B2 (en) * | 2007-05-23 | 2011-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory structures |
US8410607B2 (en) * | 2007-06-15 | 2013-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory structures |
JP2012089643A (ja) * | 2010-10-19 | 2012-05-10 | Sony Corp | 記憶装置の製造方法、並びに記憶素子および記憶装置 |
CN102468436A (zh) * | 2010-11-19 | 2012-05-23 | 中芯国际集成电路制造(北京)有限公司 | 一种相变存储器及其制造方法 |
CN102569650A (zh) * | 2012-01-20 | 2012-07-11 | 北京大学 | 一种小尺寸阻变存储器及其制备方法 |
US8981330B2 (en) * | 2012-07-16 | 2015-03-17 | Macronix International Co., Ltd. | Thermally-confined spacer PCM cells |
CN103972384B (zh) * | 2013-02-01 | 2016-12-28 | 厦门博佳琴电子科技有限公司 | 相变化存储器材料转换区域制造方法及相变化存储器 |
KR20140148069A (ko) * | 2013-06-21 | 2014-12-31 | 에스케이하이닉스 주식회사 | 상변화 메모리 장치 및 그의 제조방법 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5667632A (en) * | 1995-11-13 | 1997-09-16 | Motorola, Inc. | Method of defining a line width |
US6117720A (en) * | 1995-06-07 | 2000-09-12 | Micron Technology, Inc. | Method of making an integrated circuit electrode having a reduced contact area |
US6153890A (en) * | 1996-08-22 | 2000-11-28 | Micron Technology, Inc. | Memory cell incorporating a chalcogenide element |
US20010034078A1 (en) * | 1996-07-22 | 2001-10-25 | Zahorik Russell C. | Reduced mask chalcogenide memory |
US20020160551A1 (en) * | 2001-03-15 | 2002-10-31 | Harshfield Steven T. | Memory elements and methods for making same |
US20040245517A1 (en) * | 2003-06-03 | 2004-12-09 | Campbell Kristy A. | Diode/superionic conductor/polymer memory structure |
DE102004015899A1 (de) * | 2004-03-31 | 2005-10-20 | Infineon Technologies Ag | Herstellungsverfahren für ein PCM-Speicherelement und entsprechendes PCM-Speicherelement |
-
2005
- 2005-01-14 DE DE102005001902A patent/DE102005001902B4/de not_active Expired - Fee Related
-
2006
- 2006-01-13 US US11/331,771 patent/US20060189045A1/en not_active Abandoned
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6117720A (en) * | 1995-06-07 | 2000-09-12 | Micron Technology, Inc. | Method of making an integrated circuit electrode having a reduced contact area |
US5667632A (en) * | 1995-11-13 | 1997-09-16 | Motorola, Inc. | Method of defining a line width |
US20010034078A1 (en) * | 1996-07-22 | 2001-10-25 | Zahorik Russell C. | Reduced mask chalcogenide memory |
US6153890A (en) * | 1996-08-22 | 2000-11-28 | Micron Technology, Inc. | Memory cell incorporating a chalcogenide element |
US20020160551A1 (en) * | 2001-03-15 | 2002-10-31 | Harshfield Steven T. | Memory elements and methods for making same |
US20040245517A1 (en) * | 2003-06-03 | 2004-12-09 | Campbell Kristy A. | Diode/superionic conductor/polymer memory structure |
DE102004015899A1 (de) * | 2004-03-31 | 2005-10-20 | Infineon Technologies Ag | Herstellungsverfahren für ein PCM-Speicherelement und entsprechendes PCM-Speicherelement |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078197A3 (en) * | 2006-08-31 | 2008-11-20 | Imec Inter Uni Micro Electr | Method for controlled formation of the resistive switching material in a resistive switching device and devices obtained thereof |
US8232174B2 (en) | 2006-08-31 | 2012-07-31 | Nxp B.V. | Method for controlled formation of the resistive switching material in a resistive switching device and device obtained thereof |
EP2064756B1 (de) * | 2006-09-14 | 2016-05-04 | Advanced Micro Devices, Inc. | Damaszen-metall-isolator-metall-vorrichtung mit verbesserter skalierbarkeit |
US7732888B2 (en) | 2007-04-16 | 2010-06-08 | Qimonda Ag | Integrated circuit, method for manufacturing an integrated circuit, memory cell array, memory module, and device |
DE102008030419B4 (de) | 2007-06-29 | 2020-06-18 | Globalfoundries Inc. | Verfahren zur Herstellung eines Phasenwechselspeichers mit konischem Heizelement |
DE102007035858A1 (de) * | 2007-07-31 | 2009-02-05 | Qimonda Ag | Integrierte Schaltung, Verfahren zum Herstellen einer integrierten Schaltung, Speicherzellenarray, Speichermodul sowie Vorrichtung |
Also Published As
Publication number | Publication date |
---|---|
DE102005001902B4 (de) | 2009-07-02 |
US20060189045A1 (en) | 2006-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102005001902B4 (de) | Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle | |
EP1708292B1 (de) | Anschlusselektrode für Phasen-Wechsel-Material, zugehöriges Phasen-Wechsel-Speicherelement sowie zugehöriges Herstellungsverfahren | |
DE10339070B4 (de) | Herstellungsverfahren für einen Lateralen Phasenwechsel-Speicher | |
DE102006028971B4 (de) | Integriertes Schaltkreisbauelement mit einer vertikalen Diode und Herstellungsverfahren | |
DE10297115B4 (de) | Mehrlagiger Phasenübergangsspeicher, insbesondere Speicherzelle und Verfahren zur Herstellung | |
DE60032129T2 (de) | Elektrisch programmierbares speicherelement mit verbesserten kontakten | |
DE60312040T2 (de) | Elektrische vorrichtung mit phasenwechselmaterial und parallelheizung | |
DE10297191B4 (de) | Phasenwechselmaterial-Speicherbauteil und Verfahren zur Herstellung | |
EP1687855B1 (de) | Integrierter halbleiterspeicher und verfahren zum herstellen eines integrierten halbleiterspeichers | |
DE102006041849A1 (de) | Elektrisch wiederbeschreibbares nicht-flüchtiges Speicherelement und Verfahren zu dessen Herstellung | |
DE112011101925T5 (de) | Integration eines Phasenwechselspeicherprozesses mit einer Maske | |
DE102004059428A1 (de) | Herstellungsverfahren für eine mikroelektronische Elektrodenstruktur, insbesondere für ein PCM-Speicherelement, und entsprechende mikroelektronische Elektrodenstruktur | |
DE10128482A1 (de) | Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung | |
DE102004052611A1 (de) | Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle | |
DE102008041810A1 (de) | Phasenwechselspeicherbauelement für eine Mehr-Bit-Speicherung | |
DE10343209A1 (de) | Speicher- und Zugriffsbauelemente und Verfahren zu deren Herstellung | |
DE102008045963A1 (de) | Mehrpegelspeicher und Verfahren zum Betreiben derselben | |
DE102004041893B4 (de) | Verfahren zur Herstellung von Speicherbauelementen (PCRAM) mit Speicherzellen auf der Basis einer in ihrem Phasenzustand änderbaren Schicht | |
DE102004011430B4 (de) | Halbleiterspeichereinrichtung | |
DE102008027728A1 (de) | Integrierte Schaltung mit über Abstandshalter definierter Elektrode | |
DE60220015T2 (de) | Kontaktstruktur, Phasenwechsel-Speicherzelle und deren Herstellungsverfahren mit Elimination von Doppelkontakten | |
WO2004021358A1 (de) | Speicher-anordnung, verfahren zum betreiben einer speicher-anordnung und verfahren zum herstellen einer speicher-anordnung | |
DE102008026711B4 (de) | Integrierte Schaltung mit Kontakt, der Halbleitermaterial zwischen Seitenwänden eingeschlossen aufweist, sowie System integrierte Schaltungen aufweisend und Verfahren zur Herstellung derselben | |
DE102008026860A1 (de) | Speicher mit gemeinsam genutztem Speichermaterial | |
DE102005051973B3 (de) | Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ON | Later submitted papers | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
|
R081 | Change of applicant/patentee |
Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |