CN1932801A - 异步蝶型运算单元电路 - Google Patents
异步蝶型运算单元电路 Download PDFInfo
- Publication number
- CN1932801A CN1932801A CN 200510103017 CN200510103017A CN1932801A CN 1932801 A CN1932801 A CN 1932801A CN 200510103017 CN200510103017 CN 200510103017 CN 200510103017 A CN200510103017 A CN 200510103017A CN 1932801 A CN1932801 A CN 1932801A
- Authority
- CN
- China
- Prior art keywords
- asynchronous
- complex
- real
- buddhist
- finishes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 24
- 238000013461 design Methods 0.000 description 5
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000005265 energy consumption Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Landscapes
- Complex Calculations (AREA)
Abstract
一种异步蝶型运算单元电路，包括异步复数乘法器、异步复数加法器、异步复数减法器和完成信号产生单元，其中包括：输入1接到异步复数加法器和异步复数减法器上，请求信号、输入2和旋转因子接到异步复数乘法器上；一异步复数乘法器，在请求信号的控制下，完成输入2和旋转因子的复数乘法运算；一异步复数加法器，接收来自异步复数乘法器的结果，将它与输入1进行复数加法运算，得到输出1；一异步复数减法器，接收来自异步复数乘法器的结果，将它与输入1进行复数减法运算，得到输出2；一完成信号产生单元，接收来自异步复数加法器和异步复数减法器的完成信号，产生整个异步蝶型运算单元的完成信号。
Description
技术领域
本发明涉及电子技术领域，具体地说，涉及一种异步蝶型运算单元电路的结构和实现。
背景技术
快速傅立叶变换(FFT)是数字信号处理领域一个重要的分析工具，广泛应用于雷达、通讯、图像处理、声纳和生物医学领域。为了提高快速傅立叶变换的运算速度，人们一方面寻求结构简单、运算速度快、存贮量小的算法，另一方面采用采用先进的VLSI技术改进实现快速傅立叶变换的硬件结构，使算法硬件化，开发出了多种专用快速傅立叶变换处理器，大大提高了快速傅立叶变换的运算速度。
快速傅立叶变换是离散傅立叶变换的快速算法，它是一种递归分解算法。在三十多年的发展中主要有两个方向：一是针对N等于2的整数次幂的算法，如基2算法、基4算法、基8算法、实因子算法和分裂基算法等。另一个是N不等于2的整数次幂的算法，它是以Winograd为代表的一类算法(素因子算法、Winograd算法)。但从某种意义上讲，快速傅立叶变换的过程，都可以分解为一系列的蝶型运算。
蝶型运算是整个快速傅立叶变换最重要的运算单元，它的性能高低直接决定着变换的处理速度，是快速傅立叶变换处理器运算时间的关键路径，也是处理器功耗的主要来源。因此，蝶型运算单元的设计是整个快速傅立叶变换处理器的关键部分。
在某些特殊应用领域，如移动通讯，对快速傅立叶变换处理器的功耗提出了更加苛刻的要求。随着系统集成化程度的提高，在进行芯片结构设计和电路设计中，提高芯片的性能，降低芯片的功耗，做好时钟的分配是面临的主要挑战。
蝶型运算单元的高性能、低功耗实现一直是人们所致力解决的难题。在实现高性能蝶型运算单元的同时，在某些特殊领域，如移动设备、航天技术，对功耗和电磁兼容性提出了更高的要求。由于同步电路固有的某些局限，使得解决这些问题显得力不从心。
当前蝶型运算单元的同步电路实现中，存在着很多同步集成电路固有的缺点，如时钟树负载比较大，待机状态下的无谓能量消耗等。随着芯片集成度和时钟频率的增加，超大规模集成电路的能耗问题已经变得越来越突出，尤其是象笔记本电脑、移动电话这样的便携式设备。若采用异步电路来设计，充分发挥异步电路的优势，将会达到意想不到的效果。
发明内容
本发明的目的在于提出一种异步蝶型运算单元电路，具有功耗低，电磁兼容性好，没有时钟歪斜，便于系统模块化设计。
为了实现上面所述目的，本发明一种异步蝶型运算单元电路，包括异步复数乘法器、异步复数加法器、异步复数减法器和完成信号产生单元，其特征在于，其中包括：
输入1接到异步复数加法器和异步复数减法器上，请求信号、输入2和旋转因子接到异步复数乘法器上；
一异步复数乘法器，在请求信号的控制下，完成输入2和旋转因子的复数乘法运算；
一异步复数加法器，接收来自异步复数乘法器的结果，将它与输入1进行复数加法运算，得到输出1；
一异步复数减法器，接收来自异步复数乘法器的结果，将它与输入1进行复数减法运算，得到输出2；
一完成信号产生单元，接收来自异步复数加法器和异步复数减法器的完成信号，产生整个异步蝶型运算单元的完成信号。
其中异步复数乘法器由四个异步实数乘法器、一个异步实数减法器、一个异步实数加法器和完成信号产生单元构成，异步实数乘法器分别连接于异步实数减法器和异步实数加法器，异步实数减法器和异步实数加法器连接于完成信号产生单元，复数乘法运算结束后产生一个完成信号。
其中异步复数加法器由两个异步实数加法器和一个完成信号产生单元构成，异步实数加法器连接于完成信号产生单元，复数加法运算结束后产生一个完成信号。
其中异步复数减法器由两个异步实数减法器和一个完成信号产生单元构成，异步实数减法器连接于完成信号产生单元，复数减法运算结束后产生一个完成信号。
附图说明
为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后，其中：
图1是异步蝶算单元电路的结构图；
图2是异步复数乘法器的结构图；
图3是异步复数加法器的结构图；
图4是异步复数减法器的结构图。
具体实施说明
异步蝶型运算单元的结构如图1所示，整个异步蝶型运算单元电路由异步复数乘法器1、异步复数加法器2、异步复数减法器3和完成信号产生单元4组成。输入1接到异步复数加法器2和异步复数减法器3上，请求信号、输入2和旋转因子接到异步复数乘法器1上。异步复数乘法器1在请求信号的控制下，完成输入2和旋转因子的复数乘法运算，产生一个完成信号，作为异步复数加法器2和异步复数减法器3的启动信号，并将运算的结果传递给它们。异步复数加法器2接收来自异步复数乘法器的结果，将它与输入1进行复数加法运算，得到输出1。异步复数减法器3接收来自异步复数乘法器的结果，将它与输入1进行复数减法运算，得到输出2。完成信号产生单元，接收来自异步复数加法器2和异步复数减法器3的完成信号，产生整个异步蝶型运算单元的完成信号。
其中异步复数乘法器的结构如图2所示，由异步实数乘法器1、异步实数乘法器2、异步实数乘法器3、异步实数乘法器4、异步实数减法器5、异步实数加法器6和完成信号产生单元7构成。
复数乘法器是完成复数1(实部1和虚部1组成)和复数2(实部2和虚部2组成)的乘法运算，结果为另一个复数(实部输出和虚部输出组成)。一次复数乘法由四次实数乘法、一次实数加法和一次实数减法组成。输入信号实部1和实部2接到异步实数乘法器1上，虚部1和虚部2接到异步实数乘法器2上，虚部1和实部2接到异步实数乘法器3上，实部1和虚部2接到异步实数乘法器4上。四个异步实数乘法器在请求信号的控制下，分别进行相应的实数乘法运算，并在运算结束时产生一个完成信号。异步实数乘法器1和异步实数乘法器2的运算结果输出到异步实数减法器5上，在异步实数乘法器完成信号的控制下，进行实数减法运算，运算结果为整个异步复数乘法器的实部输出，运算结束后产生一个完成信号。异步实数乘法器3和异步实数乘法器4的运算结果输出到异步实数加法器6上，在异步实数乘法器完成信号的控制下，进行实数加法运算，运算结果为整个异步复数乘法器的虚部输出，运算结束后产生一个完成信号。完成信号产生单元7在接收到异步实数减法器5和异步实数加法器6的完成信号后，产生整个异步复数乘法器的完成信号。
其中异步复数加法器的结构如图3所示，由异步实数加法器1、异步实数加法器2和完成信号产生单元3构成。
复数加法器是完成复数1(实部1和虚部1组成)和复数2(实部2和虚部2组成)的加法运算，结果为另一个复数(实部输出和虚部输出组成)。一次复数加法由两次实数加法组成。输入信号实部1和实部2接到异步实数加法器1上，虚部1和虚部2接到异步实数加法器2上。两个异步实数加法器在请求信号的控制下，分别进行相应的实数加法运算，并在运算结束时产生一个完成信号。异步实数加法器1的运算结果为整个异步复数加法器的实部输出，运算结束后产生一个完成信号。异步实数加法器2的运算结果为整个异步复数加法器的虚部输出，运算结束后产生一个完成信号。完成信号产生单元3在接收到异步实数加法器1和异步实数加法器2的完成信号后，产生整个异步复数加法器的完成信号。
其中异步复数减法器的结构如图4所示，由异步实数减法器1、异步实数减法器2和完成信号产生单元3构成。
复数减法器是完成复数1(实部1和虚部1组成)和复数2(实部2和虚部2组成)的减法运算，结果为另一个复数(实部输出和虚部输出组成)。一次复数减法由两次实数减法组成。输入信号实部1和实部2接到异步实数减法器1上，虚部1和虚部2接到异步实数减法器2上。两个异步实数减法器在请求信号的控制下，分别进行相应的实数减法运算，并在运算结束时产生一个完成信号。异步实数减法器1的运算结果为整个异步复数减法器的实部输出，运算结束后产生一个完成信号。异步实数减法器2的运算结果为整个异步复数减法器的虚部输出，运算结束后产生一个完成信号。完成信号产生单元3在接收到异步实数减法器1和异步实数减法器2的完成信号后，产生整个异步复数减法器的完成信号。
Claims (4)
1、一种异步蝶型运算单元电路，包括异步复数乘法器、异步复数加法器、异步复数减法器和完成信号产生单元，其特征在于，其中包括：
输入1接到异步复数加法器和异步复数减法器上，请求信号、输入2和旋转因子接到异步复数乘法器上；
一异步复数乘法器，在请求信号的控制下，完成输入2和旋转因子的复数乘法运算；
一异步复数加法器，接收来自异步复数乘法器的结果，将它与输入1进行复数加法运算，得到输出1；
一异步复数减法器，接收来自异步复数乘法器的结果，将它与输入1进行复数减法运算，得到输出2；
一完成信号产生单元，接收来自异步复数加法器和异步复数减法器的完成信号，产生整个异步蝶型运算单元的完成信号。
2、按照权利要求1所述的异步蝶型运算单元电路，其特征在于，其中异步复数乘法器由四个异步实数乘法器、一个异步实数减法器、一个异步实数加法器和完成信号产生单元构成，异步实数乘法器分别连接于异步实数减法器和异步实数加法器，异步实数减法器和异步实数加法器连接于完成信号产生单元，复数乘法运算结束后产生一个完成信号。
3、按照权利要求1所述的异步蝶型运算单元电路，其特征在于，其中异步复数加法器由两个异步实数加法器和一个完成信号产生单元构成，异步实数加法器连接于完成信号产生单元，复数加法运算结束后产生一个完成信号。
4、按照权利要求1所述的异步蝶型运算单元电路，其特征在于，其中异步复数减法器由两个异步实数减法器和一个完成信号产生单元构成，异步实数减法器连接于完成信号产生单元，复数减法运算结束后产生一个完成信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200510103017 CN1932801A (zh) | 2005-09-15 | 2005-09-15 | 异步蝶型运算单元电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200510103017 CN1932801A (zh) | 2005-09-15 | 2005-09-15 | 异步蝶型运算单元电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1932801A true CN1932801A (zh) | 2007-03-21 |
Family
ID=37878640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200510103017 Pending CN1932801A (zh) | 2005-09-15 | 2005-09-15 | 异步蝶型运算单元电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1932801A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012145986A1 (zh) * | 2011-04-28 | 2012-11-01 | 中兴通讯股份有限公司 | 一种实现矢量运算的方法和系统 |
| CN113378108A (zh) * | 2020-02-25 | 2021-09-10 | 珠海市煊扬科技有限公司 | 音频处理装置的快速傅立叶变换电路 |
-
2005
- 2005-09-15 CN CN 200510103017 patent/CN1932801A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012145986A1 (zh) * | 2011-04-28 | 2012-11-01 | 中兴通讯股份有限公司 | 一种实现矢量运算的方法和系统 |
| CN113378108A (zh) * | 2020-02-25 | 2021-09-10 | 珠海市煊扬科技有限公司 | 音频处理装置的快速傅立叶变换电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Huang et al. | CORDIC based fast radix-2 DCT algorithm | |
| Boppana et al. | Low-cost and high-performance 8× 8 booth multiplier | |
| Mookherjee et al. | A low power radix-2 FFT accelerator for FPGA | |
| Lai et al. | Common architecture design of novel recursive MDCT and IMDCT algorithms for application to AAC, AAC in DRM, and MP3 codecs | |
| CN104657334B (zh) | 一种快速傅里叶变化的基2-4-8混合基蝶算器及其应用 | |
| Wang et al. | A hybrid SDC/SDF architecture for area and power minimization of floating-point FFT computations | |
| CN1932801A (zh) | 异步蝶型运算单元电路 | |
| Takala et al. | Butterfly unit supporting radix-4 and radix-2 FFT | |
| Tang et al. | Low power QDI asynchronous FFT | |
| Cui-xiang et al. | Some new parallel fast Fourier transform algorithms | |
| Cheng et al. | The design and implementation of DCT/IDCT chip with novel architecture | |
| Wang et al. | Design of pipelined FFT processor based on FPGA | |
| Daud et al. | Hybrid modified booth encoded algorithm-carry save adder fast multiplier | |
| Lai et al. | Low-computation-cycle, power-efficient, and reconfigurable design of recursive DFT for portable digital radio mondiale receiver | |
| Wang et al. | An implementation of pipelined radix-4 FFT architecture on FPGAs | |
| Mohan et al. | Implementation of N-Point FFT/IFFT processor based on Radix-2 Using FPGA | |
| CN1932800A (zh) | 异步快速傅立叶变换处理器电路 | |
| Lau et al. | A FPGA-based library for on-line signal processing | |
| Patil et al. | An area efficient and low power implementation of 2048 point FFT/IFFT processor for mobile WiMAX | |
| Sultana et al. | Area efficient VLSI architecture for reversible radix_2 FFT algorithm | |
| Niharika et al. | Implementation of radix-4 butterfly structure to prevent arithmetic overflow | |
| Hong et al. | Programmable In-memory Computing Circuit of Fast Hartley Transform | |
| Dawwd et al. | Reduced Area and Low Power Implementation of FFT/IFFT Processor. | |
| Smyk et al. | On implementation of FFT processor in XILINX FPGA using high-level synthesis | |
| Benhamid et al. | FPGA implementation of a canonical signed digit multiplier-less based FFT Processor for wireless communication applications |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |