CN1380695A - 半导体集成电路装置及其设计方法 - Google Patents

Abstract

具有多条I/O线的存储器芯、传送电路用模块以及逻辑库并存储在数据库中,用它们进行半导体集成电路装置设计。进而,把具有多条I/O线的存储器芯和逻辑电路配置成各I/O线为同一方向,在I/O线之间配置由多级开关群构成的传送电路。若一级或少数级数的开关群导通,则存储器芯的I/O线和逻辑电路的I/O线连通形成传送图形。进而,以放大器模块、存储体模块、电源模块等功能块的组合构成存储器芯、行序列电路和沿位线方向延伸的多条I/O线。

Description

半导体集成电路装置及其设计方法

本申请是株式会社日立制作所于1997年3月7日递交的申请号为97103057.X、发明名称为“半导体集成电路装置”的发明专利申请的分案申请。

本发明涉及集成了存储器的半导体集成电路装置，尤其涉及适用于把具有多条数据输入输出线等数据传输线的存储器和逻辑电路集成在同一个半导体芯片上的半导体集成电路装置的有效技术。

近年来，LSI(大规模集成电路)的高集成化在不断发展，已经能够在约1cm见方的半导体芯片上集成大容量的存储器和大规模集成电路及运算电路。在这样的芯片中，通过把存储器I/O线的数量取成几百条以上而能够使存储器和逻辑电路及运算电路间的数据传送速度达到1G字节/秒以上的极高速度。由此，能够期待在必要的图象处理用途等中和存储器之间进行高速的数据传送。

作为能够适用于上述用途的第一种现有技术，有Toshio sunaga等在IEEE.JOURNAL OF SOLID-STATE CIRCUIT，Vol.30，No.9SEPTEMBER 1995，pp.1006-1014中的论文“DRAM Macros forASIC Chips”所记述的DRAM(动态随机存取存储器)宏的例子。上述文献中公开了用0.8μm CMOS技术制造的组合了具有9条I/O线的288k比特(32k×9比特)容量的DRAM宏和逻辑的LSI芯片以及用0.5μm CMOS技术制造的组合了具有18条I/O线的1.25M比特(64k×18比特)容量的DRAM宏和逻辑的LSI芯片。

作为关联的第二种现有技术，美国专利5371896(1994.12.6颁发)中示出了把多个处理器及存储器相互耦合起来的并行计算系统集成在同一个半导体芯片上的方式。在该第二种现有技术中，把多个存储器和多个处理器集成在同一个半导体芯片上，两者之间用由纵横开关构成的网络耦合。该第二种现有技术的特征是能够根据需要切换进行SIMD(单指令多数据流)动作和MIMD(多指令多数据流)动作。SIMD动作时，多个存储器中的一个作为指令存储器使用，其余的存储器作为数据存储器使用。处理器中都被送入来自指令存储器的命令。MIMD动作时，在SIMD动作中作为数据存储器使用的存储器的一部分作为指令存储器使用，由此，各个处理器中被分别送入来自各指令存储器的命令。各存储器和处理器之间的数据传送路径能够用上述纵横网络进行各种切换。

集成了存储器的半导体集成电路装置除上述外还有种种方案，而自像上述第一种现有技术那样能够把DRAM等高集成的存储器和逻辑电路集成到同一个半导体芯片上开始，在图象处理等领域就受到重视。

本专利申请的发明者们明确了在这样的半导体集成电路装置中有2个课题。

第1个课题是有关设计方式的课题。作为现有的单个芯片的高集成存储器，特别是DRAM，由于规格的标准化，因此一旦制成则产品寿命比较长，因此，用于进行快速设计的设计方式不太认为很重要。然而，如上述第一种现有技术那样把DRAM等高集成的存储器和逻辑电路集成在同一个半导体芯片上的半导体集成电路装置由于很多情况下每个符合该装置所适用的特殊应用的特定规格都需要它，故一般在接受了来自用户这样的要求者的要求后半导体厂家按照所要求的规格开始制造。因而，能够迅速地设计就成为十分必要。换言之，要求缩短从着手芯片设计到芯片完成的时间(Time to Customers)。除此之外，所需要的存储器容量和运算电路的种类因用途不同而多种多样。为了满足对于这时间及多样性的要求，就必须从设计方式开始进行改革。

第2个课题与集成在同一个半导体芯片上的DRAM等的高集成存储器和逻辑电路的耦合电路有关。在把DRAM等高集成存储器和逻辑电路集成在同一个半导体芯片上时，仅集成它们则对于单个芯片难以产生大的优点。若考虑成本和要求的性能，则希望在约1cm见方的半导体芯片上集成大容量的存储器和大规模运算电路等的逻辑电路，能够确保两者间的耦合线数目在几百条以上，能够使数据传送速度达到例如1G字节/秒以上的高速。即，作为耦合存储器和逻辑电路的耦合电路，希望是高速且高集成的耦合电路，能够对存储器和逻辑电路(运算电路)之间的数据传送路径进行种种切换。

上述第1种现有技术由于通过按照需要增减DRAM宏的数量，能够使存储器容量为可变，因此在一定程度上能够回答上述第1课题。然而，在上述第1种现有技术中，由于与DRAM宏的数目成比例地改变了I/O线的数目，因而具有不能够自由地设定I/O线的数目和存储器容量的问题。还有，由于在各个容量较小的DRAM宏中设有读写动作所必需的所有的周边电路，因此，还具有若配置多个DRAM宏则电路的总开销加大的又一个问题。为进一步明确这些问题，下面研究构成图象处理用的LSI的情况。为了简单起见，设DRAM宏的存储容量为256k比特，I/O线为8条，LSI中需要的I/O线总数为512条，则DRAM宏需要64个。这时的存储器总存储容量为16M比特。

图象处理领域中处理2维数据时，例如，复原模糊的图象的情况以及识别文字和特定图形的情况，即使是不需要上述那样程度的存储器容量时也要求高速性。这种情况下，若仅考虑速度则可以多个地配置第1种现有技术的DRAM宏使其并行动作，但这样做存储器的存储容量过大芯片尺寸变得很大。另一方面，处理3维数据这样的情况，需要高速地处理大量的数据。这种情况下，能够以上述那样使多个DRAM宏并行动作进行对应。然而，依据家庭用或工业用的用途不同以及数据的种类，有时需要更多的I/O线或者更大的存储容量。

如上述，即使同一个图象处理领域，所需要的数据传送速度和存储器的存储容量依据芯片的用途及数据的种类而多种多样，因此，像第1种现有技术那样仅准备容量一定的DRAM宏则将产生种种问题。

另一方面，上述第2种现有技术是关于存储器和处理器的耦合电路的技术，能够用纵横开关多样地切换各存储器和处理器间的数据传送路径。然而，若依据第2种现有技术，由于使用纵横开关，因此耦合线数一旦增加则产生开关的个数膨胀，硬件规模增大，延迟也增大这些基于第2课题的问题。像上述第2种现有技术那样在切换独立的多个存储器和多个处理器之间的数据传送路径时，由于一般存储器和处理器的数目少，因此，有可能直接地在相同芯片上实现以往的并行计算机中使用的方式。然而，在切换几百条以上的存储器的I/O线群和运算电路等的逻辑电路的I/O线群之间的对应时，集成度和动作速度的要求极为严格，难于直接利用以往的方式。

从而，本发明的一个目的是给出迅速地设计对应于所需要的存储器容量和运算电路种类的半导体装置的方法。即，给出用于在短期间内设计对应于种种目的的LSI芯片的方法以及用该方法生产的产品群。

本发明的另一个目的是实现能够从小容量到大容量自由地改变存储容量并且总开销少的存储器宏。本发明的另一个目的是实现适应了ASIC(专用集成电路)设计的存储器宏。

本发明的再一目的在于作为把存储器和逻辑电路相耦合的耦合电路实现高速且高集成度的电路并给出能够把存储器和逻辑电路(运算电路)之间的数据传送路径进行种种切换的方法。

从本说明书的记述以及附图将明确本发明的上述及其它课题和新的特征。

另外，存储器芯或存储器宏指的是由含用于存储信息的多个存储单元的存储单元阵列和含用于读出该存储单元阵列的数据或向存储单元阵列写入数据的周边电路的电路块构成的部分。本说明书中，虽然使用存储器芯和存储器宏两种术语，但指的是同一个部件。

若依据本发明的一个方面，则预先制做存储器芯(MR)和符合各存储器芯(MR)的数据传送线(I/O线、MIOi)的间距而设定的耦合电路(TG)用的模块的线路图形，然后存储在数据库(DB)中，还做成用于合成逻辑电路的逻辑库(LL)并存入到数据库(DB)中。数据库(DB)中存储了这些线路图形和规格、特性等设计上必要的数据。上述耦合电路(TG)用的模块由开关群(SWG)和缓冲器群(TGBUFi)组成，把它们组合起来能够构成耦合电路(TG)。开关群(SWG)由多个开关群(SWG)构成，使得能够把输入的数据在其中改换其顺序。依据这样多个开关群(SWG)的设定，能够进行开关控制使得成为把较少级数的开关(SW)符合传送图形(传送路径)的所希望的传送图形，并成为能够高速地切换传送图形。由于耦合电路(TG)用的模块像上述那样做成符合存储器芯(MR)的数据传送线(MIOi)的间距的结构，因此，不用变更线路图形就能够直接耦合到存储器芯(MR)的数据传送线(MIOi)上。

如上述那样，存储器芯(MR)，耦合电路(TG)用模块、逻辑库(LL)的线路图形预先登录在数据库(DB)中，而且存储器芯(MR)和耦合电路(TG)用模块的布线间距相互一致，使得能够直接耦合。从而，能够在短时间内结束明确来自用户的规格那样后达成的规格后的LSI芯片设计。即，从数据库(DB)取出需要的存储容量的存储器芯(MR)和用于制做符合规格的耦合电路(TG)的模块并进行组合，进而，逻辑部分可以使用逻辑合成用的CAD(计算机辅助设计)工具从逻辑库(LL)合成所希望的逻辑电路(LC)。它们之间的布线能够用配置布线CAD工具高速地进行。从而，能够在短时间内设计集成了存储器和逻辑电路的芯片。

还有，上述耦合电路(TG)中，由于通过存储器芯(MR)和逻辑电路(LC)之间被传送数据的仅是被激活的开关群(SWG)，故能够实现高速的数据传送。进而，由于按照传送图形数目增减开关群的级数，故传送图形少时没有无用的占有面积。

还有，上述中为了在短时间内构成种种存储容量的存储器，用放大器(AMP)、包含存储单元阵列的存储体(BANK)、电源(PS)等的功能块的组合构成存储器宏(MMACRO)。即，在包含存储单元阵列的存储体(BANK)的模块中配置沿位线方向延伸的多条数据传送线(GBL，/GBL)，它们取仅用相邻配置的各模块连接的结构。进而在上述放大器(AMP)模块内设置能够以字节单位激活或不激活数据传送线的电路。

在具有多个存储体(BANK)的存储器宏(MMACRO)中，设立多个(Ri，Ci)的各存储体的指定地址，由此，能够在同一周期内输入1个存储体的激活指令(CR、AC、Ri)和其它存储体的读出或写入指令(CC、RW、Ci)，能够在每1个周期连续地进行遍及不同存储体的读出或写入。

图1示出基于本发明一实施例的内装多I/O存储器芯的系统LSI的设计方法。

图2示出基于本发明一实施例的内装多I/O存储器芯的LSI。

图3示出图2的传送电路的传送图形。

图4示出实现图3的传送图形的传送电路的第1具体例。

图5示出传送电路的缓冲电路TGBUFi的具体例。

图6示出实现图3的传送图形的传送电路的第2具体例。

图7示出图6的传送电路的控制信号的设定法。

图8示出实现图3的传送图形的传送电路的第3具体例。

图9a-9c示出图8的传送电路的并行开关部分的电路结构和布线。

图10示出进行基于存储器读出写入控制信号的低功耗化的例子。

图11示出图10的传送电路的控制信号的设定法。

图12示出作为和图3相同的数据的传送图形。

图13示出缓冲器控制信号的控制图形。

图14示出控制信号传送电路的例子。

图15示出图14的控制信号传送电路的控制信号设定法。

图16示出能够从数据的传送单位细致设定的启动信号的例子。

图17a-17d示出能够用图16的结构的传送电路传送的传送图形的例子。

图18a-18d示出对于3维计算机绘图的应用例。

图19a-19b示出按每字节变更了I/O线的地址例。

图20是示出布线层的关系的半导体芯片的断面图。

图21示出开关群SWG的布局例。

图22示出到图21的开关群的第1布线层M₁的布局。

图23示出从图21的开关群的第1布线层M₁到第3布线层M₃的布局。

图24是对应于图21的开关群的布局的等价电路图。

图25示出图8的传送电路的布局例。

图26示出图8的传送电路布局中追加层的布局。

图27示出并行连接开关而削减开关群的级数的例子。

图28a-28b示出改变了传送电路和读出写入电路的位置关系的实施例。

图29示出存储器宏的结构和对图象处理LSI的应用例。

图30示出存储器宏的外部信号和动作模式的关系。

图31示出存储器宏的读出放大器和预充电电路的例子。

图32示出存储器宏的存储体控制电路的动作时序图。

图33示出存储器宏的字节控制电路的一例。

图34示出字节控制电路的写入、读出时序图。

图35示出存储器宏的主控制电路的一例。

图36a-36b示出存储器宏的读出写入控制电路的一例。

图37示出存储器宏的存储体模块的第2例。

图38a-38b示出存储器宏的存储体控制电路的一例。

图39示出存储器宏对于存储，逻辑混载LSI的第2应用例。

图40示出存储器宏对于存储，逻辑混载LSI的第3应用例。

图41示出存储器宏的第2结构例。

图42示出存储器宏的ROM-BANK模块结构例。

图43示出ROM-BANK模块的动作波形。

图44a-44b示出存储器宏的存储体地址的配线布局例。

图45示出连续读出存储器宏内不同存储体模块的数据时的时序图。

图46示出使用存储器宏构成的DRAM模块。

图47a-47b示出在DRAM模块中设定的指令真值表。

图48a-48b示出DRAM模块的功能真值表。

图49示出DRAM模块的状态转移图。

图50示出DRAM模块的RAS下降模式的读动作时序图。

图51示出DRAM模块的高速存取模式的读动作时序图。

图52示出DRAM模块的RAS下降模式的写动作时序图。

图53示出DRAM模块的高速存取模式的写动作时序图。

图54示出DRAM模块的同一个存储体、同一个行地址时指令RD-指令RD间的间隔。

图55示出DRAM模块的不同存储体时指令RD-指令RD间的间隔。

图56示出DRAM模块的同一个存储体、同一个行地址时指令WT-指令WT间的间隔。

图57示出DRAM模块的不同存储体时指令WT-指令WT间的间隔。

图58示出DRAM模块的同一个存储体、同一个行地址时指令RD-指令WT间的间隔。

图59示出DRAM模块的同一个存储体、同一个行地址时指令WT-指令RD间的间隔。

图60示出DRAM模块的同一个存储体时指令RD-指令BA/BC间的间隔。

图61示出DRAM模块的同一个存储体时指令WT-指令BA/BC间的间隔。

图62示出DRAM模块在RAS下降模式下同一个存储体时指令BA-指令BA间的间隔。

图63示出DRAM模块在高速存取模式下同一个存储体时指令BA-指令BA间的间隔。

图64示出DRAM模块读出时字节控制信号的等待时间。

图65示出DRAM模块写入时字节控制信号的等待时间。

图66a-66b示出DRAM模块的AC特性。

图67a-67c示出DRAM模块的动作频率最小等待时间。

下面首先说明本发明中的总体设计方法以及作为存储器芯MR和逻辑电路LC的耦合电路的传送电路的实施例，最后说明作为存储器芯MR的具体例的存储器宏MMACRO的实施例。

使用存储器芯的系统LSI设计方法

图1中示出内装了本发明的存储器芯的系统LSI设计方法的概念。

示于图1左部的是登录了芯电路、逻辑库的布局图形和特性的数据库用存储装置DB。数据库用存储装置DB预先存储了具有多条数据线并且存储容量互不相同的多个存储器芯MR、分别配合存储器芯MR的数据线(I/O线)的间距而设定的传送电路(耦合电路)TG用的模块群、由用于合成逻辑电路LC的基本门构成的逻辑库LL等等的布局图形、规格及特性等设计上必要的数据。

这里，传送电路TG用模块由开关群SWG和缓冲器群TGBUFi组成，把开关群SWG和缓冲器群TGBUFi组合起来能够合成传送电路。详细情况在后面叙述，通过连接多个开关群SWG能够合成具有种种传送图形的传送电路TG。由于这些模块配合存储器芯MR的数据线(I/O线)的间距制做，因此，不变更布局图形就可以直接耦合到存储器芯MR的数据线(I/O线)上。

一旦给出了LSI芯片的规格，则边从数据库用存储装置DB把必要的数据传送给设计用工作站WS边进行设计。由于备齐了存储器芯MR和传送电路TG用模块的布线间距，故能够把它们直接耦合使用。即，能够从数据库DB取出并组合用于制做符合所需要的存储容量的存储器芯MR和规格的传送电路TG的模块，逻辑部分通过使用逻辑合成用的CAD工具，能够容易地从逻辑库LL合成所希望的逻辑电路LC。最后，按照芯片的平面布置图配置以上各部分，如果用配置布线CAD工具进行了其间的布线则就完成了芯片的布局数据。这样，在短时间内能够设计内装了存储器芯MR的系统LSI的产品群。

另外，虽然在这里示出使用逻辑库LL合成逻辑的例子，但也可以依据情况把芯片的一部分门阵列化并合成逻辑。在那样的情况下，具有易于制造存储器芯MR共同而逻辑互异的芯片的优点。

图1的右下方示出2个依据上述设计而得到的芯片的例子。半导体芯片LSI-A在分别配置在图左侧的存储器芯MR和配置在图右侧的逻辑电路LC之间配置了传送电路TG，设有用传送电路TG耦合了存储器芯MR和逻辑电路LC的4个块A、B、C、D，并在其中心配置了控制芯片总体的控制电路CC。与此相对，半导体芯片把用传送电路TG耦合了存储器芯MR和逻辑电路LC的块A、B二个并列，并在其中心配置了控制芯片总体的控制电路CC。

本实施例当然既能够实现使用一个存储器芯MR的芯片，也能够容易地实现图示那样集成了多个块的芯片。在后一情况下，可以把各块的存储器芯MR、逻辑电路LC取为不同，也可以取为相同的结构。前者适于用同一个芯片并行进行不同的处理的情况，后者适于并行进行相同处理的情况。特别地，后者适于绘图、自然图象处理、神经网络等能够进行并行动作处理的情况。

由于半导体芯片LSI-A、LSI-B的每一个都把进行存储器芯MR和数据传递的逻辑电路LC配置在存储器芯MR附近，故能够减少布线延迟的影响实现高速的数据传送。还有，由于从控制电路CC到各块的距离在半导体芯片LSI-B中相等，在半导体芯片LSI-A中相差也较小，因此具有能够减小控制信号歪斜失真的优点。

在半导体芯片LSI-B中把逻辑电路LC接近于控制电路CC配置，而在需要缩短存储器芯MR控制信号的布线减少布线延迟的情况下，也可以使块对于控制电路进行调换，使存储器芯MR接近控制电路CC配置。

另外，在半导体芯片LSI-A中从控制电路CC的距离在块A及B和C及D中不相同将产生问题这样的情况也被进行了考虑。在这种情况下，可以像进行半导体芯片LSI-B那样的配置，在控制电路CC的左右各配置2块。

在块的形状横向较长时，有时芯片的短边和长边的差过大。在这样的情况下，保持示于图1的半导体芯片LSI-A的配置不变的情况下，把控制信号的输入端子集中在块的一个面上，并把块A和B及C和D调换配置，由此在块彼此相邻接的面上引入控制信号的输入端子。这样能够减少控制信号的歪斜失真。下面详细地说明传送电路TG。

多路I/O内装存储器芯的LSI

图2中示出本发明的多路I/O的内装存储器芯的LSI例。图2所示的半导体芯片SIC是把具有多条I/O线MIOi的存储器芯MR、具有多条I/O线LIOi的逻辑电路LC、控制存储器芯MR和逻辑电路LC间的数据的传送图形的传送电路TG等集成在由单晶硅等构成的单一半导体衬底上的芯片。

逻辑电路LC的内容可以使用逻辑库合成符合目的的逻辑。在这里，取适用于图象或绘图的例子。存储器芯MR取存储了象素数据的存储器件，逻辑电路LC由对于存储在存储器芯MR中的象素数据进行运算的运算器群ARG、用于为了在画面上显示而以一定速度读取存储器芯MR的内容的显示用缓冲器DBR以及用于控制存储器芯MR的控制电路LCC构成。

存储器芯MR具有多条数据线DL、多条字线WL以及形成在它们的交点上的存储单元MC。存储单元MC能够使用单晶体管、单电容的DRAM单元、4个或6个晶体管的SRAM(静态随机存取存储器)单元、单晶体管的非易失性的闪速存储器单元(flashmemory cell)等。另外，作为存储器芯MR虽然考虑了上述那样能够读写的所谓RAM型乃至读写型，但在使用只读的所谓ROM型的存储器时本发明也有效。数据向存储器芯的写读由读写电路RWC控制，能够从由周边电路PER选择的、多个存储单元MC中多条I/O线MIOi并行读写数据。周边电路PER上连接着来自逻辑电路LC的存储器芯控制信号MRC、控制信号CTL以及地址信号DATA等的总线。存储器芯和作为逻辑电路LC的基准信号的时钟信号同步并输入或输出控制信号、地址信号、I/O信号。

逻辑电路LC对于从存储器芯MR经过传送电路TG读出的数据和来自半导体芯片SIC外部的数据进行运算。其结果再次通过传送电路TG写入到存储器芯MR中或输出到半导体芯片SIC外部。

传送电路TG由多级开关群SWG构成，依据控制信号TGCi进行的对开关群SWG的开关控制能够切换存储器芯MR的多条I/O线MIOi和逻辑电路LC的多条I/O线LIOi之间的连接关系(以下称为传送图形)。

传送电路TG能够构成为沿双方向或两方向传送数据，即，构成为能够把来自存储器芯MR的数据信号供给逻辑电路LC，反之，把来自逻辑电路LC的数据信号供给存储器芯MR。

图3中示出作为传送图形的例子实现从P₀到P₇8个图形时的情况。该例是对于2ⁿ条的I/O线MIOi和LIOi，把以1/4(或2^n-2)为单位的MIO0，1，2，3和LIO0，1，2，3的对应关系进行切换的例子。即，是i从0到3的情况。这样，即使传送单位不需要2的n次幂条，以及所有的传送单位不相等，也可以使用本发明，箭头方向示出数据的流动，传送图形P1仅用于数据对存储器的写入，余下的图形(P₀，P₂-P₇)用于读、写两种情况。

传送图形P₀是不交换数据而直接传送的图形。传送图形P₁是用于把输入到(LIO0，1)的数据传递到(MIO0，1)，(MIO2，3)后写入存储器的图形。该例和其它图形不同，存储器芯MR的不同I/O线导通。即，I/O线LIO0与I/O线MIO0及MIO2耦合，I/O线LIO1和I/O线MIO1及MIO3相耦合。因而，由于读出时有时不同的数据将发生冲突，因此仅在写入时使用。该图形如后述在高速地初始化存储器的内容等时有效。

传送图形P₂及P₃是分别在(LIO0，1)和(MIO0，1)、(LIO0，1)和(MIO2，3)之间形成传送路径的图形。传送图形P₄到P₇是分别在(LIO0)和(MIO0)、(LIO1)和(MIO1)、(LIO1)和(MIO2)、(LIO1)和(MIO3)之间形成传送路径的图形。

8个传送图形(P₀-P₇)能够用控制信号TGCi自由地切换。各个传送图形能够通过接通传送电路TG内的一个开关群SWG而实现。例如，传送图形P₀能够通过接通图2所示的开关群SWG#0而实现。传送电路TG的具体结构后述。

本实施例中，由于存储器芯MR、传送电路TG、逻辑电路LC都形成在同一个半导体芯片上，因此能够容易地布置从几十条到几百条的I/O线。

下面，说明图2所示的内装多路I/O存储器芯LSI的动作。

首先，说明读出动作，若用存储器芯MR内的周边电路PER选择了一条字线WL，则从字线WL上的存储单元MC群把数据读到数据线DL上，通过读写电路RWC并行地把数据读出到多条I/O线MIO0上。一旦用控制信号TGCi激活了传送电路TG内的开关群SWG中的一个，则确定存储器芯MR的多条I/O线MIOi和逻辑电路IC的多条I/O线LIOi间的传送图形，从I/O线MIOi到I/O线LIOi传送数据，输入到逻辑电路LC。

写入动作除去数据流动相反之外也相同。即，从逻辑电路LC输出到多条I/O线LIOi的数据按照由控制信号TGCi确定了的传送图形从I/O线LIOi传送到I/O线MIOi，通过存储器阵列MR中的读写电路RWC传递到数据线DL，进而并行地写入到被选字线WL上的存储单元MC上。

在连续或交互地进行读出或写入时，能够在每个周期切换字线WL和传送图形并使它们动作。从而，能够根据逻辑电路LC的要求在每个周期在对应于不同地址的存储单元MC中并行地进行读写。

若依据本实施例，则由于存储器芯MR和逻辑电路LC之间数据的传输通过一级开关群SWG进行，因此能够实现非常高速的数据传送。还有，由于配置存储器芯MR和逻辑电路LC使得I/O线MIOi和LIOi沿同一方向走线，故能够在存储器芯MR和逻辑电路LC之间配置传送电路TG。由于传送电路TG的开关群SWG的级数根据传送图形决定，故在传送图形数少时，有可能减少传送电路的数据线方向的尺寸(图2的横方向)。从而，若把传送电路TG和逻辑电路LC进行布置使得像图2所示那样被纳入存储器芯MR的字线WL方向的尺寸(图2的纵方向)之内，则能够不采用多余的面积而减少总体面积。

还有，周边电路PER既可以仅包含选择字线WL的X译码器，也可以进一步包含选择数据线的一部分并连接在I/O线MIOi上的Y译码器。若依据本实施例则由于设置了多条I/O线MIOi，因此，通常Y译码器可以是例如1024条数据线中的128条的简单电路。

下面，使用图4说明传送电路TG的具体电路例。图4中，示出了实现图2所示的传送图形的传送电路TG的电路实施例。

传送电路第1具体例

图4中，MIO0、MIO1、MIO2、MIO3是存储器芯MR的I/O线，LIO0，LIO1、LIO2、LIO3是逻辑电路LC的I/O线。还有，SWG0，SWG1、…、SWG7是开关群，TGBUF0、TGBUF1、TGBUF2、TGBUF3是缓冲器电路。

TGC0、TGC1、…，TGC7分别是通断开关群SWG0、SWG1、…、SWG7的开关控制信号。开关群SWG中的开关SW由后面详细说明的图9a-9c那样例示的晶体管构成。各开关SW的开关状态和开关控制信号TGCi电平之间的关系由于能够依据怎样地形成构成开关SW的电路而决定，因此，也可以固定地不予考虑。然而，在这里，开关SW设为如果加在其控制输入的控制信号TGCi是高电位则导通，反之，是低电位则关断。根据这一点，例如把控制信号TGC3设为高电位而其余的控制信号为低电位，则开关群SWG3内用箭头所示的2个开关SW导通，同一开关群的其它开关SW及其它开关群的开关SW断开。由此，仅在控制信号TGC3取高电位时，能够形成图3的P₃的传送图形，在存储器芯MR的I/O线MIO2、MIO3和逻辑电路LC的I/O线LIO0、LIO1之间形成传送路径。其它传送图形也一样，如果把控制信号TGCi中的一个取为高电位则能够实现。

缓冲电路TGBUF0、TGBUF1、TGBUF2、TGBUF3作用为使得避免由寄生在I/O线MIOi及I/O线LIOi的寄生电容产生的影响引起的信号延迟。缓冲电路TGBUFi的结构例示于下面的图5，于是，下面用图5说明缓冲电路TGBUFi的结构、动作。

缓冲电路TGBUFi是按照存储器芯MR的读写动作切换数据的流动的双向缓冲器，同时还作为具有在形成传送图形时闩锁不使用的逻辑电路LC的I/O线LIOi的电位的功能的电路。

在前面说明的图3中所示的例中，除去传送图形P₀之外，每一个都不使用逻辑电路LC的I/O线LIOi的一部分。如果未被使用的I/O线LIOi的电位不确定而成为所谓的浮置状态，则通过电荷的泄放有可能成为中间电位。在这种情况下，接受了其I/O线LIOi的浮置中间电位的逻辑电路LC一侧的未图示的CMOS(互补金属氧化物半导体)晶体管中恒定地流过贯通电流那样的过剩电流。为避免这一点，逻辑电路LC的I/O线中未使用的线其电位被强制在预定电位或箝位。

即，逻辑电路LC被构成接受允许信号LIOEi(参照图5)，根据该允许信号LIOEi控制其动作。

根据图示的电路结构，例如若把作为缓冲电路TGBUFi的控制输入的允许信号LIOEi设为低电位则从图5所示的逻辑结构可知信号TGWi、TGRi为低电平。信号TGWBi、TGRBi为高电平，拍频(clocked)倒相器电路RINV、WINV断开，与此同时，信号LIOPRi为高电平，在其栅极接受信号LIOPRi的MOS晶体管Q1为导通，由此，I/O线LIOi被箝位在低电平。

与此相对，对于应被使用的I/O线LIOi，允许信号LIOEi为高电位。进行如下述那样的数据方向的切换。

即，在存储器芯MR读出动作时，信号TGRW为低电位。于是，在允许信号LIOEi是高电位时，仅激活读出用拍频倒相器RINV，从I/O线LIOi向I/O线LIOi传送数据。另一方面，在存储器芯MR写入动作时，信号TGRW为高电位。于是，在允许信号LIOEi是高电位时，仅激活写入用拍频倒相器WINV，从I/O线LIOi向I/O线LIOi传送数据，通过开关SW，把数据传送到存储器芯MR的I/O线MIOi。

如以上说明的那样，若用示于图4、图5的实施例，则由于通过被传送数据的开关SW的级数为一级，因此能够实现高速的动作。另外，由于开关SW的级数和传送图形数相等，因此不需要无用的布局区域，能够高集成化。进而，由于停止了逻辑电路LC的I/O线LIOi中不使用的I/O线的缓冲电路TGBUFi，还可避免电位成为浮置状态，因此没有无用的功耗，能够防止在逻辑电路LC的门中流过过剩的电流，从而，能够自由地设定不使用I/O线的一部分的传送图形。

还有，图4中，通过在开关群SWG内的开关SW中不输入控制信号TGCi，还可以设置从电路动作方面来讲不必要的部分。这是基于以下的理由。

即，理由之一是构成传送电路TG的开关群SWG如图4那样，除去在开关SW与其应该对应的控制信号TGCi的连接以及开关SW与I/O线MIOi的连接方面必要的布线以及连接之外，不依赖传送图形做成共同的形状。从而，如果作为布局库，准备了除去开关SW和控制信号TGCi的连接以及开关SW和I/O线MIOi的连接所必要的布线及连接之外的共同部分，则使芯片的布局设计变得容易。另外，理由之二是，即使万一要求变更传送图形时，如果作为库全部制做了开关群SWG内的开关SW，则伴随着传送图形的变更即使有成为新的必要的开关SW，也不需要在库内修改追加对应于其开关的晶体管。这时还由于没有新追加的晶体管，由此不需要为了追加晶体管而修正用于制造半导体集成电路的光刻用掩模，因此能够削减应修改的掩模的张数。特别地，本发明这样的存储器、逻辑混载的芯片应该考虑到因用途需要改变存储器容量和逻辑的结构。从这样的用途观点出发，如果作为库准备了某些种类的存储器芯MR和传送电路TG用的上述开关SWG群的基本图形，则通过从中选择必要的内容，进而使用逻辑用基本库LL合成逻辑部分后进行配置布线而能够迅速地设计LSI芯片的掩模。

还有，构成连接在I/O线MIOi以及I/O线LIOi上的开关SW的MOS晶体管这样的晶体管具有其漏极结电容、源极结电容这样的结电容。这样的结电容是一种寄生电容，限制了电路的动作速度。因而，越增加开关SW的数目就越增大I/O线MIOi及I/O线LIOi的寄生电容，应该经过I/O线MIOi及I/O线LIOi传送的信号的延迟就增大。于是，在由于开关群SWG的级数非常多因而信号延迟成为问题的情况时，可以省略掉不需要的开关SW。

传送电路第2具体例

图6中示出用少于图4所示的7级开关群SWG实现图2的传送电路TG的传送电路TG的第2具体例。在对应于图3的传送图形的图4的传送电路TG中，一个传送图形中对应1个开关群SWG。然而，对于图3的传送图形P₀、P₁、P₂在存储器芯MR的I/O线内具有MIO0、MIO1和逻辑电路LC的I/O线LIO0、LIO1相连接的共同点。还有，对于传送图形P₁和P₃在存储器芯MR的I/O线内具有连接MIO2、MIO3和逻辑电路LC的I/O线LIO0、LIO1的共同点。着眼于这些，削除开关群SWG0并变更了开关群SWG1和SWG2的电路是图6的实施例。

图7中示出为了用图6结构的传送电路TG实现各传送图形(P₀-P₇)的控制信号TGCi、TGRW、LIOEi的设定法。这里，“1”示出高电位，“0”示出低电位。还有，传送图形P₁由于上述的理由仅能进行写入动作，因此控制信号TGRW仅可以设定为“1”。为实现传送图形P₀、P₁的控制信号TGCi的设定和图4的实施例不同。

如图7所示，为了实现传送图形P₀，可以把控制信号TGC1和TGC2的2个控制信号设定为高电位。根据控制信号TGC1，I/O线中MIO2和LIO2、MIO3和LIO3连接，根据控制信号TGC2，I/O线中MIO0和LIO0、LIO1和MIO1连接。

为了实现传送图形P₁，可以把TGC2和TGC32个控制信号设为高电位。用控制信号TGC2，连接I/O线中的MIO0和LIO0，LIO1和MIO1，用控制信号TGC3，连接I/O线中的MIO2和LIO0、MIO3和LIO1。本实施例中，能够如此地削减开关群SWG的级数。在这里，激活2个开关群SWG实现传送图形P₀和P₁，而通过数据的是开关SW一级这一点是第2个特长。该点与现有技术中的数据通过奥米伽(omega)网络等多级的电路不同。这样，若依据本实施例，则能够不损失高速性而实现高集成化。

传送电路第3具体例

图8中示出通过并行连接开关SW而比图6的实施例进一步削减了开关群SWG的级数的例子。在该例中可把开关群SWG削减为3级。控制信号的设定方法和图7所示的实施例相同。图8所示的例中，各开关群SWG内在I/O线LIOi两侧配置了开关SW。

图9b和图9c分别示出以图9a的符号表示的2个开关SW的电路结构和布局的例子。如图9b所示，1个开关SW构成为并联连接N沟MOS晶体管(以下，称为N-MOS)Q_n1和P沟MOS晶体管(以下，称为P-MOS)Q_p1。另一个开关SW被构成为并联连接N-MOS Q_n2和P-MOS Q_p2。N-MOS Q_n1、Q_n2的栅极上输入控制信号TGCi，TGCj，P-MOS Q_p1、Q_p2的栅极上输入其反相的控制信号TGCiB、TGCjB。

图9c中示出开关SW的N-MOS部分的布局例。M₁是第1布线层，M₂是第2布线层，FG是栅极电极层，L是扩散层，CONT1是第1布线层M₁和扩散层L的接触点，CONT2是第1布线层M₁和第2布线层M₂的接触点。如图9c所示，最下层是扩散层L，并以栅极电级层FG、第1布线层M₁、第2布线层M₂的顺序配置。本实施例中，由于在I/O线的LIOi处能够把构成2个开关SW的MOS的扩散层L共同化，因此能够把2个开关SW收纳在狭窄的I/O线的间距之内。另外，把并联连接的开关SW的数目取为2个，而在I/O线的间距较宽时当然也可以并联连接3个以上的开关SW而进一步削减级数。

用存储器读出写入电路控制信号降低功耗

图4、图6、图8所示的实施例中，通过用允许信号控制传送电路TG的缓冲电路TGBUFi，在削减了无用的功耗的同时还防止逻辑电路LC的栅极电位成为浮置状态。

图10中示出通过进一步进行控制，即根据传送图形控制存储器芯MR的读写电路RWG，削减由驱动不使用的存储器芯MR的I/O线MIOi而引起的读出时的无用功耗，进而防止在写入时从不使用的I/O线MIOi向存储器芯MR写入错误数据的例子。

图3的传送图形中P₂到P₇仅使用存储器芯MR的I/O线MIOi的一部分。于是，在图10中，设置控制存储器芯MR的读写电路RWC的信号，用该控制信号停止具有不使用的存储器芯MR的I/O线MIOi的读写电路RWCi。图10中，RWC0、RWC1、RWC2、RWC3是各个存储器芯MR的I/O线MIO0、MIO1、MIO2、MIO3用的读写电路RWCi，作为总体，构成存储器芯MR的读写电路RWC。另外，MIOE0、MIOE1、MIOE2、MIOE3是控制各个读写电路RWC0、RWC1、RWC2、RWC3的允许信号。

图11中示出在各个传送图形中控制读写电路RWCi的允许信号MIOE0、MIOE1、MIOE2、MIOE3和逻辑电路LC的缓冲电路TGBUFi的允许信号LIOEi的设定法。这里，允许信号的“1”是高电位，示出激活状态，“0”是低电位，示出停止状态。另外，在从邻接于存储器芯MR的逻辑电路LC发生允许信号MIOE0、MIOE1、MIOE2、MIOE3时，如果像图10所示那样贯通传送电路TG进行允许信号的布线能够使布局成为高密度。

若依据本实施例，则通过根据传送图形控制存储器芯MR的读写电路RWC，能够削减由于驱动不使用的I/O线MIOi而引起的读出时的无用功耗，进而还能够防止在写入时从不使用的I/O线MIOi向存储器芯MR写入错误的数据。

存储器读出写入电路及缓冲器控制信号共用化

图10所示的实施例中，使控制读写电路RWC的允许信号MIOEi和逻辑电路LC的缓冲电路TGBUFi的允许信号LIOEi相互独立。即，信号MIOEi和LIOEi如图11所示那样需要按照传送图形各自进行不同的设定。然而，如果I/O线数和传送图形数增加，则独立地设定允许信号MIOEi和LIOEi是很繁杂的。

图14中示出设置逻辑电路LC的缓冲电路TGBUFi的允许信号LIOEi用的传送电路CTG，使得自动地从允许信号LIOEi产生写入电路RWC的允许信号MIOEi的例子。图12中再次示出图3的数据传送图形。图13中示出对应于图12的数据传送图形的缓冲电路TGBUFi的控制信号LIOEi的传送图形。

根据该传送图形，如果把缓冲电路TGBUFi的控制信号LIOEi传送到存储器芯MR一侧，则该信号能够直接作为存储器芯MR的读写电路RWC的允许信号MIOEi使用。

必须注意，为了停止存储器芯MR的读写电路RWC，也需要传送具有不使用数据的I/O线MIOi及I/O线LIOi的控制信号。即，如传送图形P₁到P₇那样数据仅使用一部分I/O线MIOi及I/O线LIOi时也如图13所示那样全部传送控制信号LIOEi。

图14的缓冲电路TGBUFi的控制信号LIOEi的传送电路CTG与数据的传送电路TG一样由开关群SWGEi构成。若依据该传送电路CTG，则依据传送图形如图15所示那样，通过设定控制信号ECi能够实现图13所示的传送图形。

在这里，若观看图13所示的传送图形则可知P₀、P₂、P₅的形式相同。于是，对于控制信号EC0、EC2、EC5的开关群SWGE0归总为一个，取控制信号EC0、EC2、EC5的OR逻辑并进行输入，由此，能够谋求削减开关群SWGE的级数而高集成化。动作原理和前面说明过的数据的传送电路TG相同故省略。

若依据本实施例，在图4那样的数据传送电路TG的基础上设置缓冲电路TGBUFi的控制信号MIOEi的传送电路CTG，由此不必分别单独地设定读写电路RWC的允许信号MIOEi和缓冲电路TGBUFi的允许信号LIOEi。因此，即使I/O线的数目和传送图形数目的增加也能够避免允许信号的设定变为复杂的情况。

细致设定数据传送单位可能的允许信号

在至此为止的实施例中，对于数据传送时被汇总传送的I/O线(图3中是2^n-2条线)设置了读写电路RWC的允许信号MIOEi和缓冲电路TGBUFi的允许信号LIOEi。然而，通过细致地进行允许信号的设定，还能够实现多种多样的传送图形。

图16及图17中，示出能够从数据传送单位更细致地设定允许信号的例子。在该实施例中，对于图3的传送图形被汇总传送的I/O线的单位取为4字节，允许信号以1字节单位设定。由此，如图16所示那样，在每4字节的存储器芯MR的I/O线MIOi和逻辑电路LC的I/O线LIOi之间能够实现示于图3的8种传送图形。允许信号LIOEi-j及允许信号MIOEi-j对于4字节的I/O线群LIOi及MIOi分别设置了4条。即可从0到3。例如，对于I/O线LIO0有LIOE0-0、LIOE0-1、LIOE0-2、LIOE0-3 4条允许信号。LIOE0-0是LIO0的第1字节、LIOE0-1是LIO0的第2字节、LIOE0-2是LIO0的第3字节、LIOE0-3是LIO0的第4字节的允许信号。

图17a-17d示出能够用图16结构的传送电路TG传送的图形例以及用于此传送的允许信号的设定方法，允许信号MIOEi-j既可以通过传送允许信号LIOEi-j制做，也可以和允许信号LIOEi-j独立地设定。图17a是在把由传送电路TG决定的基本传送图形取为P₀的状态下把允许信号LIOEi-j及允许信号MIOEi-j全取为“1”的情况，该图与前面的图形相同。即，I/O线LIOi及MIOi完全耦合。对此，若像图17b那样把基本传送图形取为P₀，并把允许信号LIOEi-j及允许信号MIOEi-j各2字节取为“0”和“1”，则能够生成另外的传送图形。即，各I/O线LIOi及MIOi仅耦合各2字节。另外，图17c是基本传送图形P₃，图17d是在P₃中改变了允许信号LIOEi-j及允许信号MIOEi-j的设定的图形。即，I/O线LIO0和MIO2、LIO1和MIO3仅分别耦合2字节。

在这里，对于该基本传送图形仅各示出一例，而除此之外，通过改变允许信号能够得到和基本传送图形不同的种种传送图形。在图象用途等每个字节数据的属性不同的情况下，有必要仅传送特定的字节，在那样的情况本实施例有效。

图18a-18d示出在进行3维计算机绘图(以下记为3D-CG)的绘画处理的LSI中数据传送所应用的实施例。

传送电路TG在图18a中以方块形状表示。传送电路TG与前述例相同，设在存储器芯MR和逻辑电路LC之间。传送电路TG的基本传送图形基本上和图3相同，因此在以下的说明中沿用图3的传送图形符号Pi。在这里，RGB-A、RGB-B是表示象素A及B的颜色的数据，Z-A、Z-B是表示象素A及B的深度坐标的数据，没有特别的限制，在此各为16比特长。

图18b-18d示出Z比较、α混合及画面清除的各传送图形。

在3D-CG中经常进行称为Z比较的特别处理。这是众所周知的那样在向新的存储器进行象素的写入时，比较相同位置的象素和Z值，若小则写入，若大则不写入的处理。对于象素A进行这种处理的时候，如图18b所示，首先把传送图形取为P5。读出已存在存储器芯MR中的Z值Z-Aold。接着，在逻辑电路LC中与新象素的Z值Zin相比较，如果Zin小，则进行新象素RGB和Z值的写入。在这里，如果把传送图形切换为P₂，则能够并行读入RGB和Z值。象素B的时候可以使用传送图形P₇和P₃。即，在这种情况下，通过传送图形P₇、P₃的使用，对于与象素B对应的Z值及RGB数据，使用和象素A时的逻辑电路LC一侧的I/O线LIOi相同的I/O线。另外，在RGB值为3字节，和Z值为2字节等这种比特数不相同的情况下，取传送电路TG的基本传送图形为3字节单位，而处理Z值时，可以如图16所示那样设置每个字节的允许信号并实施掩蔽。

在3D-CG中，具有称为α混合处理的表示透明感的处理。为进行这种处理可以像图18c所示那样做。α混合处理如所熟知的那样，是在对存储器进行新象素写入时，读出相同位置的象素，用所希望的系数α对所读出的象素数据和新象素进行加权并相加，把所求出的象素数据写入存储器芯的相同位置的处理。对于象素A进行这种处理的情况如图18c所示，首先，把传送图形取为P₄，读出已存入存储器芯MR中的RGB-Aold。接着，在逻辑电路LC中和新象素RGBin一起用系数α加权并相加，进行写入。传送图形仍用P₄即可。象素B的时候，由于经由和对于象素A的I/O线相同的I/O线进行与逻辑电路LC的数据收发，因而可以使用传送图形P6。这时，如果在逻辑电路LC中进行加权加法的运算电路仅有1个，则通过设置每个字节的允许信号，能够对R、G、B的各1个字节进行α混合处理。

还能够高速地进行画面清除处理。在该处理中，进行存储器芯MR内的数据初始化。对于通常的RGB进行最小值或最大值的写入，对于Z值进行深度为最大的最大值的写入。图18d所示的实施例中，由于有2个象素部分的I/O线，因此，如果利用传送图形P₁可以同时进行2象素写入，故能够高速地清除。还有，虽然图18a-18d未示出，但如果使用传送图形P₀和允许信号，则由于也可以同时读出2象素的RGB，因此也能够进行高速的图面显示。如以上所述那样，如果用本实施例的传送电路TG能够进行高速的3D-CG绘图。

按每字节分派I/O线的实例

前面为使说明简单，按每个传送单位分派I/O线MIOi和LIOi进行了图示。如果在实际的布局中这样做，特别在传送的单位大时，由于横穿众多的I/O线传送数据，故有时出现布线延迟和诱发噪声等恶劣的影响。

图19a-19b示出了按每个字节进行I/O线分派的例子。图19a中示出当传送的单位是4字节时按各1字节进行嵌套的方法。图19b中，示出和图3的传送图形等价的传送图形。如果这样做则可以较少移动数据。例如，在传送图形P₃中，如果像图3所示那样则需要横穿8字节的I/O线，而像图19b所示本实施例中2字节即可。在这里按每字节进行了替换，但也可以按每比特进行替换。在那种情况下，可以更少地移动。当然，本实施例这样做时需要与其符合地设置逻辑电路LC的I/O口，但可以避免布线延迟和噪声的诱发等恶劣影响，还能够降低因布线的增加引起的面积的加大。

开关群SWG的具体布局图形实例

下面，用图20到图26，说明实施例的开关群SWG的具体构成。另外，图21到图26中示出存储器芯MR和逻辑电路LC的I/O线分别各为4条的例子。本发明不限定于此，在除此以外的条数时以及在存储器芯MR和逻辑电路LC的I/O线数不相同时也能够适用，这一点和以前叙述的实施例相同。实际上，设有例如128条这样众多的I/O线。

图20是半导体芯片的断面图，示出布局层的关系。图示的构造取的是所谓具有3层金属布线的CMOS构造，不过在构造方面并没有特别的限制。由于关于3层金属布线结构的CMOS构造其自身与本发明没有直接关系，因此不进行详细的说明，其概略说明如下。

即，在由单晶硅构成的半导体衬底200中形成P型阱PWEL和N型阱(NWEL)层，在这样的半导体衬底200的表面上用选择氧化技术在除去后构成半导体衬底200的表面活性区之外的表面上形成场(field)绝缘膜202，依据向活性区表面形成栅极绝缘膜204及向其上面选择形成由多晶硅和多侧面构成的栅极电极层FG、以及把场绝缘膜202和栅极电极层FG作为离子注入的掩模这样的杂质选择注入而形成n型漏·源区域206、P型漏·源区域208，在P型阱PWEL内形成N-MOS，在N型阱NWEL内形成P-MOS。还有，图20的断面图是传送电路TG及逻辑电路LC等的所谓逻辑部分。虽然未图示，但构成为存储器芯MR部分在P型阱PWEL及N型阱NWEL的下部形成第2N型阱，存储器芯MR和逻辑部分被分离开。

在半导体衬底200的表面上通过反复进行由以硅氧化物为主体的绝缘体构成的层间绝缘膜的形成，依据选择刻蚀技术的对层间绝缘膜等的连接孔的形成以及由铝Al构成的布线层的形成，形成多个布线层M₁、M₂、M₃。

还有，图20中为了避开图面的复杂化而使理解容易，没有图示应存在于构成不同分层的布线层间的层间绝缘层。

图20中，M₁到M₃是铝等金属构成的布线层，第3布线层M₃位于最上部，在其下面有第2布线层M₂，再下面有第1布线层M₁。还有，FG是MOS晶体管的栅极电极层。CONT1、CONT2、CONT3是用于电连这些布线层M₁、M₂、M₃和栅极电极层FG或者晶体管的扩散层206、208、阱PWEL、NWEL等的连接层。连接层CONT1用于把第1布线层M₁和晶体管的扩散层208、206和栅极电极层FG或者阱PWEL、NWEL相连接。连接层CONT2是连接第1布线层M₁和第2布线层M₂的层。连接层CONT3是连接第2布线层M₂和第3布线层M₃的层。上述连接层虽然在图面中表示为由与布线层M₁、M₂、M₃不同的层构成，但如前述所明确的那样，由形成在连接孔上的布线层形成，其中的连接孔形成在层间绝缘膜上。

如图4的实施例中也说明的那样，在开关群SWG中，如果把不依赖于传送图形的共同部分作为布局库进行准备，则芯片的布局设计变得容易。还有，为了使对于图21的结构的理解容易，图22中示出到M₁层的布局，图23中示出M₁到M₃的布局。另外，图24中示出对应于布局的等效电路。

如图24所示那样，本实施例中开关SW由连接了N-MOS和P-MOS的传输门组成的2个开关的4个晶体管群构成，每一个都连接着作为逻辑电路LC的I/O线(LIO0’到LIO3’)的第3布线层M₃。控制信号TGCi和TGCiB用的第2布线层M₂和存储器芯MR的I/O线MIOi用的第3布线层M₃由于依据传送图形而连接的位置不同，因此未布线而原样保留下来。还有，在用于固定构成阱PWEL、NWEL和未使用的开关SW的晶体管的栅极电极的电位的电源线V_CC、V_SS中使用第2布线层。

本实施例中，构成控制信号TGCi及TGCiB的第2布线层M₂被布局为与I/O线LIO0、MIOi交。由此，产生以下的优点。即，希望开关群SWG的存储器芯MR的I/O线MIOi用的第3布线层M₃最好布局为与存储器芯MR的I/O线MIOi的布线点相符合以使得对于存储器芯MR的I/O线MIOi的连接变得容易。另一方面，控制信号的条数依据传送图形，除上述实施例中所示的各3条外还有增加的必要。如本实施例那样，采取使控制信号TGCi及TGCiB和I/O线LIOi、MIOi正交布局的结构时，由于I/O线LIOi、MIOi的间距和控制信号线的间距无关，因此具有即使改变控制信号的条数也不需要变更开关群SWG的存储器芯MR的I/O线MIOi用的第3布线层M₃的间距这样的优点。

接着，说明用这样的共同部分构成传送电路TG的开关群SWG的方法。图25用图21的结构示出构成图8的开关群SWG的方法。图中，虽然仅示出SWGO的部分，但其它的也可以同样构成。如易于了解的那样，图26中示出了对于图21的共同部分所追加的层的布局图。图中，追加了用于把控制信号TGCi、TGCiB传递到构成晶体管的栅极电极的连接层CONT2、用于把存储器芯MR的I/O线MIOi传递到构成开关SW的晶体管的源极电极或漏极电极的第2布线层M₂以及连接层CONT2、CONT3。这样，图21的实施例中，与希望实现的传送图形相符，仅追加并列若干布局层就能够构成各种传送电路。这样，如果把共同部分作为布局库进行准备，则能够非常容易地进行传送电路TG的布局设计。

还有，前面示出在存储器芯MR的I/O线MIOi的间距内配置了并联的2个开关SW的例子，而在I/O线MIOi的间距较宽时能够把更多的开关SW配置在I/O线MIOi的间距内以减少开关群SW的级数。图27示出通过在I/O线MIOi的间距内配置4个开关以一级实现图8的开关群SWG0和SWG1的例子。因为如果这样地把众多的开关SW配置在I/O线MIOi的间距内则能够进行开关群SWG的级数的削减，因而在I/O线MIOi的间距较宽时，更能减小芯片尺寸。还有，在I/O线MIOi的间距内即使配置众多的开关时，如果把布局的共同部分预先登录在库中，当然也能够非常容易地进行传送电路TG的布局设计。

传送电路TG配置的变更例

前面如从图2所知道的，采取了在存储器芯MR的读出写入电路RWC和逻辑电路LC之间配置传送电路TG的结构，但本发明不限于此，也可以适用于在存储器芯MR的读写电路RWC的前级配置传送电路TG的情况。

图28a示出把传送电路TG配置在存储器芯MR的读写电路RWC后级的情况，图28b示出配置在前级的情况。

图28a那样的结构可以认为是在传送电路TG的结构复杂而且传送电路TG内的布线电容大时适宜的结构。即，像这样传送电路TG中的布线电容大时，若用从存储器芯读出的未加工的信号直接驱动传送电路TG时则招致延迟时间的增大，而图28a的结构中，用读写单元电路URW放大信号，用其放大信号驱动传送电路TG，因此能够抑制信号延迟的增大。

与此相对，图28b那样的结构可以认为是在传送电路TG的结构简单，传送电路TG内的布线电容小时以及逻辑电路LC的I/O线LIOi的条数少于存储器芯MR的I/O线MIOi的条数时适宜的结构。即，在图28b的结构中由于布线电容小可以不必担心动作速度下降，还有，与逻辑电路LC的I/O线LIOi的少数目相对应，能够减少读写单元电路URW的数目。

前面说明过的传送电路TG用开关群控制信号TGCi和缓冲群控制信号LIOEi控制其动作和数据的传送图形。另一方面，存储器芯MR也被输入控制读、写的控制信号MRC。从传送电路TG被输入控制信号TGCi到确定传送图形和动作的时间一般与存储器芯MR被输入控制信号MRC到能够读写数据的时间不一致。从而，图2的控制电路LCC需要考虑该时间差向两者发出控制信号TGCi及控制信号MRC。在每次设计各个芯片时，设计者可以考虑到这个问题设计控制电路LCC，但有时会厌烦。在这种情况下，作为传送电路TG和存储器芯MR的模块，如果在数据库中预先准备取两者同步的等待时间调整电路，则由于在设计芯片时仅添加该电路即可，因此很方便。例如，同时向传送电路TG和存储器芯MR输入控制信号TGCi及控制信号MRC，并把确定传送电路TG的传送图形到存储器芯MR中可以读写数据的时间(等待时间(latency))取为2个时钟，则作为传送电路TG的模块可以预先准备把控制信号TGCi延迟2个时钟的调整电路。如果这样做，则即使从控制电路同时发出传送电路TG和存储器芯MR的控制信号，由于传送电路TG的控制信号延迟2个时钟因此能够同时取两者的同步。如以下实施例所述，作为存储器芯MR的一实施例的存储器宏的等待时间有时在读和写时不相同，但在那种情况下，可以用读写切换信号切换上述调整电路的延迟。一般由于按时钟生成延迟的电路自身容易构成，因此省略电路结构的详细说明。

前面以传送电路TG为中心说明了本发明的实施例，下面详细叙述有关存储器芯的实施例。图1中数据库用的存储装置DB中存储的存储器芯MR假定是具有多条I/O线并且存储容量不同的多个存储器芯。但如以下所述那样，通过把存储器芯MR模块化，可以灵活地进行存储器、逻辑混载芯片的设计。下面，说明为达此目的的实施形态。在下面的说明中，分开各项目顺序说明作为存储器芯MR的一实施例的存储器宏MMACRO。

存储器宏

1.存储器宏的结构及存储器宏的应用例。

图29中示出存储器宏MMACRO的结构和对于图象处理LSI中的应用例。示于图29中的半导体集成电路SIC在1个单晶硅半导体衬底上形成逻辑电路块LOGIC和存储器宏MMACRO。这样的半导体集成电路SIC被树脂封装(封装在塑料管壳内)。示于图29的模块和电路配置以及布线与半导体芯片上的配置(布局)大致对应。另外，逻辑电路块LOGIC对应于图1的LSI-A或LSI-B的逻辑电路LC、传送电路TG以及控制电路CC。

1.1存储器宏的结构

存储器宏的特长是用各个功能相异的多种模块的组合构成。存储器宏MMACRO由沿图29的横向排列的多个存储单元模块BANK(BANKO-BANKn)，对于多个存储单元模块共用的放大器模块AMP和同样共用的电源模块PS3种模块构成。

存储器单元模块BANK由沿图的纵向并列配置的多个子存储单元阵列SUBARY(SUBARY-00～SUBARY-i7)、对于多个子存储单元阵列共用的存储单元控制电路BNKCNT-1和存储单元控制电路BNKCNT-2构成。

子存储单元阵列SUBARY没有特别的限制，在这里，采用所谓的动态存储器，该动态存储器作为存储单元假定是使用由信息存储用的电容和选择地址用的MOS晶体管组成的所谓动态型存储单元。子存储单元阵列SUBARY构成为具有多对位线B、/B、多条字线W(图29中为避免图面复杂化而易于理解，仅示出1条)、多个存储单元(图29中用圆符号表示)、在存储单元的数据读出前把位线电位置于预充电平的位线预充电电路PC，放大来自存储单元的信号的读出放大器SA、选择多对位线B、/B中的1对的Y选电路(Y开关Y-SW)、把被选位线B、/B与放大器模块AMP连接的总位线GBL、/GBL。在这里，子存储单元阵列SUBARY被构成与存储单元模块BANK内的I/O线的分割单位一对一地对应，尤其不限于这种结构。还有，把多对位线B、/B、多条字线W和多个存储单元构成的部分通常也称为存储单元阵列，在本申请中根据需要分开使用这些名称。

存储单元控制电路BNKCNT-1包括选择字线W的X译码器(行译码器)XD和选择位线对B、/B的Y译码器(列译码器)YD。存储单元控制电路BNKCNT-1接受后述的存储单元地址和控制信号，自动发出位线预充电、字线选择、读出放大器启动等一系列存储单元的读动作所需要的信号。由X译码器XD选择1条字线W，进而由作为Y译码器YD的输出信号的列地址选择信号YSi选择与字线交叉的(n×8×i)对(图29中因图面尺寸的关系示出n＝2的情况，而本实施形态中为n＝8)的位线B、/B中(8×i)对位线。被选位线对B、/B通过与这样的位线对B、/B平行配置的总位线GBL、/GBL，与放大器模块AMP进行数据的传递。

存储体控制电路BNKCNT-2包含检测读出放大器控制信号达到某电平的传感器群。

放大器模块AMP由把控制信号和地址信号等与时钟信号同步并供给存储体模块BANK的主控制电路MAINCNT、控制向上述存储体模块群(BANK-0～BANK-n)的数据读写的字节控制电路BYTCNT构成。来自存储器宏MMACRO的(8×i)条数据输入输出线DQ(DQ00、…、DQ07、…、DQi0、…、DQi7)通过这里输入到存储单元中。在此，字节控制信号BEi是以字节单位开闭数据输入输出线DQ的信号。另外，数据输入输出线DQ对应于图1的数据传送线(I/O线)及图2的I/O线MIOi。

电源模块PS是发生下面各种电路的种种电压的模块，这些电路是发生供给存储体模块BANK的字线驱动电路WD中所必需的字线电压(＞电源电压V_CC)的VCH发生电路VCHG、发生位线预充电必需的电压HVC(电源电压V_CC的一半)的位线预充电电压发生电路HVCG、发生阵列内衬底电压(反偏压)V_BB(＜电源电压V_SS(接地电位))的阵列内衬底电压发生电路VBBG等。另外，为了低功耗和元件的可靠性提高而希望工作电压低于外部电压时可以把降压电路组装到电源模块PS中。

存储体模块BANK中必要的控制信号和地址信号对于各存储体模块BANK的相互之间是共同的，这些信号作为在存储体模块BANK的下边沿位线的方向延长的一种总线。从而，这些控制信号及地址信号能够包含于存储体模块中。即，各存储体模块BANK能够取包含控制信号及地址信号而在设计上可区分的同一单元构造。

但是，行序列存储体地址Ri和列序列存储体地址Ci在各个存储体模块中是固有信号，因此仅需要存储体模块BANK的数目。从而，为了包含行序列存储体地址Ri和列序列存储体地址Ci的布线把各个存储体模块BANK做成相同的单元，最简单的方法是可以构成为从图29的存储器宏MMACRO的上边或下边输入行序列存储体地址Ri和列序列存储体地址线Ci的布线。

另一方面，为了使与逻辑电路块LOGIC的接口容易，可以把对存储器宏MMACRO的控制信号、地址信号、数据输入输出线DQ的全部信号线都集中在单元的一边(图29的左边)。从而，为了从图29的存储器宏MMACRO的左边输入行序列存储体地址Ri和列序列存储体地址Ci的布线，可以像图44a所示那样布局布线。还有，在没有必要把布线也包含在内构成同一单元时，可以像图44b那样布局布线。

还有，存储体模块BANK、放大器模块AMP和电源模块PS的各模块单元的高度，即图示的纵向幅度做成相同，总位线GBL、/GBL、电源线V_CC、V_SS等在同一芯片上配置。

由此，与系统中必要的存储容量相符合，沿位线方向仅排列必要数目的存储体模块，而且仅在其左右配置上述放大器模块AMP、电源模块PS的各模块，就能够完成所希望的存储器宏模块。

本发明实施例的存储体模块BANK没有特别的限制，但构成为具有256条字线(8条X地址)，在1条字线上交叉(8×8×i)对位线，用Y译码器选择1/8(3条Y地址)，在(8×i)对总位线上输入输出数据。i例如取16，与此对应，1个存储体模块BANK被构成为以256k(k＝1024)位的容量、以128位宽度输入输出数据。即，可得到256k位单位的大小、容量可变的存储器宏模块。

与此相对应，例如用4个存储体模块构成1M(M＝1048576)位的存储器宏，用8个存储体模块构成2M位的存储器宏。即，不仅像以往通用的动态RAM(DRAM)的256k位、1M位、4M位、16M位等那样各增加4倍容量，还能构成仅适应使用所需容量的存储器宏。

1.2存储器宏的动作模式

图30示出存储器宏MMACRO的外部信号和动作模式的关系。存储器宏MMACRO与时钟信号CLK同步，进行数据的输入输出、地址的输入输出及控制信号的输入。这里，Ai是地址信号，包括输入到X译码器XD的X地址AXij和输入到Y译码器YD的Y地址AYi。从而，存储器宏MMACRO不是采取地址信号在X序列(行序列)和Y序列(列序列)多路转换的所谓地址多路转换方式，而是采取地址非多路转换方式。

选择存储体模块BANK的行序列存储体地址Ri和列序列存储体地址Ci与把存储体模块数取为可变相对应，在各个存储体模块BANK中取为固有的信号。同一存储体模块BANK内的行序列、列序列的指令信号的区别用各个行序列存储体地址Ri和列序列存储体地址Ci进行。作为控制信号有CR、CC、RW、AC4个。DQij是输入输出用的I/O信号。字节控制信号BEi是在每个字节独立地控制数据输入输出线的信号，由该信号能够在从1个字节到最大i字节范围内以字节单位增减并行读写数据的量。

存储体模块BANK的激活(Bank Active)、闭锁(BankClose)通过在时钟信号CLK的上升沿读取CR、AC和地址信号Ai进行。存储体模块BANK在CR＝“H”(高电平)，AC＝“H”时激活，在CR＝“H”，AC＝“L”(低电平)时闭锁。这时，取入的地址信号Ai仅为行序列，用这样的行序列存储体地址Ri进行存储体模块BANK的选择，用地址信号Ai进行字线W的选择。图30的时序及状态S₀示出存储体模块BANK的闭锁状态。状态S₁示出存储体模块BANK的激活状态。还有，状态S₂示出读或写的状态。

另外，示于图30的LA2示出存储体模块BANK从激活指令输入到能够输入读或写指令的时钟数。LA示出在同一个被激活的存储体模块中从改变X地址到能够输入读或写指令的时钟数。LR示出从输入读或写指令到能够输入存储体模块BANK的闭锁指令的时钟数。

图30的下部示出与列序列的控制信号和动作模式相关的时序。在这里，在时钟信号CLK的上升沿控制CC、BEi、RW和列序列地址信号(上述地址信号Ai的剩余部分和列序列存储体地址Ci)的取入、读/写。本实施形态中，从接受读指令到输出数据的时钟数即等待时间(Read latency)是2，从接收写指令到输入写数据的等待时间(Write latency)是1。然后，列序列控制信号在进行读写，或者在从写移到读之际，不经过不执行状态(Nop状态)能够以不等待输入，而从读移到写之际需要成为一次Nop状态。另外，关于总数，上述的值不是最佳的，能够根据系统的结构适当地变更。

前面，为简化说明仅着眼于同一个存储体。在同一存储体中需要在存储体被激活后等待某个定时再进行读写动作。然而，若着眼于多个存储体，则能够同时进行存储体激活及读写动作。例如，通过对第i个存储体投入激活指令(CR、AC、Ri)，同时对已被激活的第j个存储体投入读写指令(CC、Cj)，就能够同时进行第i个存储体的激活和从第j个存储体的读写。由此，逻辑部分的数据等待时间少，能够更高速地进行数据处理。另外，也能够先激活全部存储体，然后对任意的存储体投入读写指令。由此，由于能够在每个周期连续地输出遍及相互不同的多个存储体的数据，因而能够高速地进行更复杂的运算。

如以上那样，作为使用了同一存储器宏MMACRO内的多个存储体的动作例，图45中示出读出不同的存储体的数据时的时序图。这里，以同一个存储器宏MMACRO中有8个存储体模块BANK为例进行说明，而存储体模块BANK的数目不是8时也一样。还有，这里对读动作进行说明，而对于写动作或者两者混合进行时，能够以前面说明过的内容为基础容易地构成时序图。

图45中，首先为在开始的8个周期内依次激活8个存储体(BANK#0～BANK#7)而投入存储体激活指令。与图45中表示为激活的部分对应。即，边切换行序列的存储体地址Ri边投入指令(CR、AC)和选择字线的行序列地Ai。

输入读指令，使得从存储体#0被激活后经过周期LA₂以上的周期CY₀开始，顺序读存储体#0、#1、…、#7。与图45中表示为激活+读的部分对应。即，边切换列序列的存储体地址Ci边投入指令(CC、RW、BEi)和选择数据线的列序列地址Ai。在此，由于假设CA₂为7个时钟以下，因此，周期CY0中，在对存储体#7投入存储体激活指令的同时能够对存储体#0输入读指令。

接着，从周期CY0后经过等待(Read Latency)的2个周期的周期CY₂开始顺序输出不同的存储体的数据。这里，若再次着眼于周期CY₁，则在对存储体#1投入读指令的同时，再次对存储体#0投入存储体激活指令，可知，行序列地址Ai从a₁切换到a₂。这样，在对一个存储体投入读指令期间能够切换已经结束了读指令投入的其它存储体的行序列地址Ai。

接着，如果在投入存储体激活指令后经过周期LA以上的周期CY_x对存储体#0投入读出指令，则在周期CY_x+2输出对应于存储体#0的行序列地址a₂的数据。通过以上那样同时进行存储体的激活和读出动作就能够边切换行序列和列序列的地址及字节控制信号边在每个周期读出多个存储体的数据。这样地同时进行存储体的激活和读出动作或写入动作是因为行序列和列序列中多重地具有存储体地址之缘故。由此，在用行序列存储体地址Ri指定激活的存储体地址的同时能够用列序列存储体地址Ci指定存取的存储体地址。

如从上述动作所知，若依据本实施例，则如果存储体不同也能够不间断地存取不同的行序列地址的数据。从而，若要把象素数据存入存储器宏MMACRO中，则能够高速地进行对于矩形和三角形等的图面区的读、写及画面的清除(写入一定的值)。因而，在图象的各种滤波处理、动态向量搜索、直线和曲线的描绘、或者计算机绘图中绘图处理的高速化方面非常有效。

1.3读出放大器和位线预充电电路

图31中示出对应于存储体模块BANK的一对位线部分的读出放大器SA和预充电电路PC的电路图。Q₁、Q₂、Q₃、Q₄、Q₇、Q₈、Q₉及Q₁₀是N沟MOS(N-MOS)晶体管。Q₅和Q₆是P沟MOS(P-MOS)晶体管。本例中，存储单元如前述由1个晶体管(Q₁)、1个电容(MC)组成的动态存储单元构成。与此相伴，使用位线预充电电路PC和CMOS交叉耦合型动态读出放大器SA。位线预充电电路PC若位线预充电信号FPC为高电平，则N-MOS晶体管Q₂、Q₃为导通状态，把位线B、/B用电压HVC进行预充电。另外，N-MOS晶体管Q4也成为导通状态，位线B、/B被均衡。CMOS交叉耦合型动态读出放大器SA在P沟读出放大器共用驱动线CSP为高电平、N沟读出放大器共用驱动线CSN为低电平时动作。即，由P-MOS晶体管Q₅和N-MOS晶体管Q₇构成反相电路，由P-MOS晶体管Q₆和N-MOS晶体管Q₈构成反相电路。N-MOS晶体管Q₉、Q₁₀构成列开关、若列地址选择信号YSi为H，则位线B，/B连接子存储阵列的输入输出线IO、IOB。读/写动作和通用的DRAM相同。

1.4存储体控制电路

图32中示出图29所示的实施形态的存储体控制电路BNKCNT1的动作波形。存储体控制电路BNKCNT-1的特点是接受行序列存储体地址Ri和控制信号CR、AC，自动地发出位线预充电、字线选择、读出放大器启动等一系列存储器单元读出动作所需要的信号。即，进行以事件驱动型的控制。以下，说明动作。

(1)存储体模块BANK闭锁时

首先，考虑CR＝“H”、AC＝“L”、Ri＝“H”的存储体模块BANK闭锁的情况。在CR＝“H”、AC＝“L”的状态下，若时钟信号CLK上升则在主控制电路MAINCNT内存储体闭锁标志DCS上升。存储体闭锁标志DCS输入到各存储体模块BANK中。这时，在行序列存储体地址Ri＝“H”的存储体模块BANK中行序列存储体选择信号iRi上升。行序列存储体选择信号iRi和存储体闭锁标志DCS的逻辑积由于输入到置位/复位触发器RS-1的置位端子S，因此行序列存储体地址Ri＝“H”的存储体模块BANK的置位/复位触发器RS-1的输出STi为“H”。

另一方面，上述逻辑积的结果通过逻辑和电路输入到另一个置位/复位触发器RS-2的复位端子R，因此，其输出WLPi成为“L”。通过WLPi成为“L”，首先存储体控制电路BNKCNT-1内的X译码器XD的输出和Y译码器YD的选通信号YG为“L”，接着，字线驱动器WD输出(字线W)为“L”，使存储单元从位线B、/B脱离。

接着，N沟读出放大器起动信号FSA为“L”，P沟读出放大器起动信号FSAB为“H”，读出放大器SA停止动作。这里，空字线DWL和字线W一样是具有延迟时间的元件，由此能够在字线W的电平充分低后使读出放大器SA停止。这是因为通过读出放大器SA停止防止位线B、/B的信号电平降低，向存储器单元的再写入电平降低的原因。

接着，设在存储体模块BANK上部的存储体控制电路BNKCNT-2中的电平传感器电路检测到N沟读出放大器启动信号FSA的“L”，输出RE变成“L”。该信号RE输入到存储体模块BANK下部的存储体控制电路BNKCNT-1内的预充电信号发生电路XPC中，使其输出的位线预充电信号FPC成为“H”。位线预充电信号FPC输入到设在位线B、/B中的预充电电路PC，使位线B、/B成为预充电状态。把前面的一系列状态命名为S。

(2)存储体BANK从状态S₀移向激活时

接着，考虑从状态S₀移向CR＝“H”、AC＝“H”Ri＝“H”的存储体模块BANK的激活的情况。在CR＝“H”、AC＝“H”的状态下，若时钟信号CLK上升则在主控制电路MAINCNT内存储体激活标志DCA上升。存储体激活标志DCA输入到各存储体模块BANK中。这时，行序列存储体地址Ri＝“H”的存储体模块BANK中，行序列存储体选择信号iRi上升。由于行序列存储体选择信号iRi和存储体激活标志DCA的逻辑积输入到置位/复位触发器RS-1的复位端子R上，因此行序列存储体地址Ri＝“H”的存储体模块BANK的置位/复位触发器RS-1的输出STi成为“L”。

行序列存储体选择信号iRi和存储体激活标志DCA的逻辑积同时输入到X地址闩锁电路XLT中，在“H”期间，读取X地址AXij，在“L”期间闩锁。X地址闩锁电路XLT的输出STi输入到预充电信号发生电路XPC，把其输出的位线预充电信号FPC置为“L”。位线预充电信号FPC在解除位线B、/B的预充电的同时到达存储体控制电路BNKCNT-2内的电平读出电路。如果该电平成为某定值以下，则其输出PCSEN为“H”。该信号PCSEN用存储体控制电路BNKCNT-1内的单触发脉冲发生电路ONESHOT变换为几纳秒的窄幅脉冲后，输入到置位/复位触发器RS-2的S输入端子。其结果，输出WLPi成为“H”。通过WLPi成为“H”，首先，用X地址AXij选择的X译码器XD的输出为“H”，接着，连接其后面的字驱动器WD输出(字线W)成为“H”，使存储单元和位线B、/B连接。

接着，N沟读出放大器启动信号FSA为“H”、P沟读出放大器起动信号FSAB为“L”，读出放大器SA开始动作。依据空字线DWL，在字线W的电平充分高，位线B、/B上充分出现信号后能够使读出放大器SA动作。这是为了防止读出放大器SA在小信号内动作这样的误动作。接着，设在存储体模块BANK上部的存储体控制电路BNKCNT-2中的电平读出电路检测出N沟读出放大器起动信号FSA或读出放大器SA的N-MOS晶体管一侧的共同驱动线(SN)的“L”，使输出RE为“H”。信号RE在存储体模块BANK的下部存储体控制电路BNKCNT-1内的逻辑积电路中取和WLPi的逻辑积，其输出YG成为“H”。该YG能够使Y译码电路YD可用。把前面的一系列状态命名为S1。在以上动作后，存储体模块BANK成为能够读、写状态，把该状态命名为S₂。

(3)存储体模块BANK从状态S₁移向激活时

接着，考虑从状态S₁出发，CR＝“H”、AC＝“H”、Ri＝“H”的存储体模块BANK转向激活的情况。在CR＝“H”、AC＝“H”的状态下，若时钟信号CLK上升，则在主控制电路MAINCNT内存储体激活标志DCA上升。存储体激活标志DCA输入到各存储体模块BANK。这时，在取行序列存储体地址Ri＝“H”的存储体模块BANK中行序列存储体选择信号iRi上升。行序列存储体选择信号iRi和存储体激活标志DCA的逻辑积输入到置位/复位触发器RS-1的复位端子R，而由于在前一个周期STi已经成为“L”，因此STi不变化。行序列存储体选择信号iRi和存储体激活标志DCA的逻辑积同时输入到X地址闩锁电路XLT，在其“H”期间取出X地址AXij，在“L”时闩锁。

还有，上述逻辑积电路输出经由逻辑和电路输入到RS-2的R端子，使WLPi为“L”。通过WLPi为“L”，以和S₀同样的顺序，字线W、N沟读出放大器起动信号FSA的电压为“L”，RE为“L”。若RE为“L”，则从预充电信号发生电路XPC内的单触发脉冲发生电路ONESHOT发出十几纳秒左右宽度的脉冲。该脉冲输入到预充电信号发生电路XPC的驱动电路，在其宽度不变的情况下，向位线预充电信号FPC上输出H。该信号在进行位线B、/B的预充电的同时到达存储体控制电路BNKCNT-2内的电平读出电路。如果该电平成为某定值以下，则其输出PCSEN成为“H”。该信号在存储体控制电路BNKCNT-1内的单触发脉冲发生电路ONESHOT中变换为狭幅脉冲后，输入到置位/复位触发器RS-2的S输入端子。其结果输出WLPi成为“H”。通过WLPi成为“H”，首先，用X地址AXij选择的X译码器XD的输出(字线W)成为“H”，接着连接在其后的字驱动器WD输出为“H”，使存储器单元和位线B、/B连接。

接着，N沟读出放大器起动信号FSA为“H”，P沟读出放大器起动信号FSAB为“L”，读出放大器SA开始动作。其后的动作和上述的S₁相同。即，存储体模块BANK上部的存储体控制电路BNKCNT-2中设立的电平读出电路检测出N沟读出放大器起动信号FSA或读出放大器SA的N-MOS晶体管侧的共同驱动线CSN的“L”，并使输出RE为“H”。信号RE在存储体模块BANK的下部存储体控制电路BNKCNT-1内的逻辑积电路中取和WLPi的逻辑积，并使其输出YG为“H”。该YG使Y译码电路可以使用。在以上的动作后，存储体模块BANK成为可以读写的状态S₂。

1.5字节控制电路

接着说明列序列的动作。图33中示出字节控制电路BYTCNT的一例。在图29的放大器模块AMP中组装了i个这样的字节控制电路BYTCNT。

图33中，WA-0～WA-7是写电路，RA-0～RA-7是读电路(主放大器)。字节控制电路BYTCNT内配置了8个这样的写电路WA和读电路RA。这里，从DQ-i0输入的写入数据经由起到输入缓冲器功能的反相器11、12及开关SW1，传送到总位线GBL-i0、/GBL-i0中。总位线GBL-i0、/GBL-i0如图29所示，由于和各存储体模块BANK内被分割的输入输出线IO、IOB连接，因此被传送到那里。经过Y开关Y-SW还传送到位线B、/B以及存储单元中。这里，开关SW1是为了在读出时把总位线GBL-i0、/GBL-i0置为高阻状态而添加的。即，读出时，开关SW1把总位线GBL-i0、/GBL-i0从反相器I₁、I₂分离。该动作用写允许信号WAi控制。

从存储单元读出的数据通过总位线GBL-i0、/GBL-i0、开关SW2，从各存储体模块BANK内输入输出线IO、IOB传送到由MOS晶体管QA₄～QA₈组成的主放大器中。这里，主放大器是漏极输入型的动态放大器，在从总位线GBL-i0、/GBL-i0读入信号之前其输入节点已被预充电至V_CC。一旦被传送来信号，则在其2个输入端子间出现电压差，用主放大器允许信号MAi激活主放大器，放大其差。这里，开关SW2直到主放大器动作之前把总位线GBL-i0、/GBL-i0和主放大器相连，动作时断开。这是为了在主放大器放大时减轻负载电容，使得能够高速动作。开关SW2用读允许信号MAGi控制。被主放大器放大了的信号输入到下一级由NAND门N₁和N₂构成的闩锁电路中，进而经过缓冲放大器TI₁输出到端子DQ-i0中。

输出缓冲允许信号DOEi切换输出缓冲电路TI₁的输出的高阻、低阻。写入时输出缓冲器电路TI₁的输出为高阻。P-MOS晶体管QA₁～QA₃构成总位线GBL-i0、/GBL-i0的预充电电路，P-MOS晶体管QA₉-QA₁₀构成主放大器的预充电电路，分别用总位线预充电控制信号IOEQiB、以及主放大器预充电控制信号MAEQiB控制。还有，上述控制信号，即总位线预充电控制信号IOEQiB、读允许信号MAGi、主放大器允许信号MAi、写允许信号WAi、主放大器预充电控制信号MAEQiB及输出缓冲器允许信号DOEi每一个都在读/写控制电路块RWCNT内部用外部信号CC、BEi、RW、CLK做成。这里，在每个字节控制电路BYTCNT中设立读写控制电路块RWCNT。

图34中示出上述列序列信号的时序。若在时钟信号CLK的上升沿，输入写指令(CC＝“H”，RW＝“L”)以及字节控制信号(BEi＝“H”)，则写入控制信号WAi成为H，开关SW₁为导通状态。另外，这时总位线预充电控制信号IOEQiB为H，总位线GBL-i0、/GBL-i0成为高阻状态。另一方面，读允许信号MAGi、主放大器允许信号MAi、主放大器预充电控制信号MAEQiB及输出缓冲器允许信号DOEi成为L，读出电路RA为非激活。然后，写控制信号WAi及总位线预充电控制信号IOEQiB为L。

接着，在时钟信号CLK的上升沿若输入读指令(CC＝“H”、RW＝“H”)及字节控制信号(BEi＝“H”)，则上述说明过的控制信号如图34所示那样切换。即，总位线预充电控制信号IOEQiB从L变为H，总位线GBL-i0、/GBL-i0从预充电状态变为高阻状态。然后，读允许信号MAGi及主放大器预充电控制信号MAEQiB从L变为H，读出电路RA经开关SW2与总位线GBL-i0、/GBL-i0连接。从总位线GBL-i0、/GBL-i0把读出数据读到读出电路RA后，读允许信号MAGi从H变为L，从总位线GBL-i0、/GBL-i0断开读出电路RA。然后主放大器允许信号MAi从H变为L，在主放大器放大读出的数据后，被NAND电路N₁和N₂组成的闩锁电路闩锁。最后，输出缓冲允许信号DOEi从L变为H，在DOEi＝“H”期间，数据从输出缓冲电路TI1读出到存储器宏MMACRO的外部。“Byte dis.”表示BEi＝“L”，该DQ-i0～DQ-i7是非选的字节。

1.6主控制电路

图35中示出主控制电路MAINCNT的一例。在主控制电路中，从自存储器宏MMACRO的外部输入的控制信号CR、AC、CC、时钟信号CLK、地址信号Ai，组合NAND电路和反相器、D型触发器(用反相器和拍频反相器构成)等标准的逻辑电路，并制做图29所示的存储体闭锁标志DCS(图35中是其反转信号/DCS)，存储体激活标志DCA(图35中是其反转信号/DCA)、列地址允许信号YP、行地址信号(X地址信号)AXij、列地址信号(Y地址信号)AYi等信号。

存储体闭锁标志/DCS(图32中示出其反转信号DCS)由触发器DFF-1和逻辑电路TG1等在图32所示的时序中生成。存储体激活标志/DCA(图32中示出其反转信号DCA)用触发器DFF-2和逻辑电路TG2等在图32所示的时序中生成。列地址允许信号YP用触发器DFF-3和逻辑电路TG3等在图34所示的时序中生成。列地址内部信号AYiG用触发器DFF-4等在图34所示的时序中生成。

还有，图29中示出Y地址闩锁电路YLT，而图35的触发器DFF-4及逻辑电路TG3对应于Y地址闩锁电路YLT。Y地址闩锁电路YLT既可以包含在存储体控制电路BNKCNT-1中，也可以包含在主控制电路MAINCNT中。

D1是延迟电路。触发器DFF(DFF-1、DFF-2、DFF-3、DFF-4、DFF-5)是在时钟信号CLK的上升沿闩锁输入数据D的电路。在图36b的时钟发生电路CLKCNT中生成时钟信号CLK₁B。逻辑电路TG₄的输出BXiT是X地址的被缓冲了的信号，BXiB是其反转信号。X地址信号AXij是用X地址的被缓冲了的信号BXij或其反转信号BXiB并被预译码了的信号。示于图35的逻辑电路TG₁、TG₂、TG₃、TG₄及其它逻辑电路是简单的电路，由于从业者可以容易地理解，因此省略详细的说明。

这里，电路RSTCKT是产生后述的存储体控制电路BNKCNT的电源投入时的复位信号RST的电路，在电源投入时发生单触发的脉冲。该电路RSTCKT的特长在于在电源线和其端子之间设立电容器使得即使电源电压高速地上升时反相器IV₁的输入端子的电压也高速地上升。以下说明动作。

首先，若电源电压V_CC上升，则N-MOS晶体管QV3的栅·漏极电压上升。该电压低于N-MOS晶体管QV₃、QV₅的阈值电压时，由于N-MOS晶体管QV₃、QV₅中不流过电流，因此，反相器IV₁的输入端子的电压和电源电压一起上升到相同的电压。接着，若N-MOS晶体管QV₃的栅·漏极电压超过其阈电压则N-MOS晶体管QV₃、QV₅中流过电流，反相器IV₁的输入端子的电压下降。由此，在电源投入时能够发生单触发脉冲。在此，反相器IV₁的输入端子电压开始下降的V_CC值大致由QV₂和QV₃的阈电压决定，用V_CC＝VT(QV₂)+VT(QV₃)表示。还有，该值通过改变P-MOS晶体管QV4和N-MOS晶体管QV₅、N-MOS晶体管QV₃和P-MOS晶体管QV₁、或N-MOS晶体管QV₃和QV₅的W/L比还能够细致地调整。在这里，电源线和其端子之间连接了电容器QV₆，这是为了在电源电压高速上升时，防止发生因加在反相器IV₁输入端的电容使其电压上升迟缓，在超过反相器IV₁的逻辑阈值之前QV₅中流过电流，导致其节点不超过反相器IV₁逻辑阈值的现象。如以上那样，若依据本电路，无论电源高速或低速上升都能够可靠地发生脉冲。

1.7读/写控制电路块

图36a中示出读/写控制电路块RWCNT的一例。在这里，和主控制电路相同。从自存储器宏MMACRO外部输入的控制信号RW、CC、时钟信号CLK、字节控制信号BEi，组合NAND电路和反相器、D触发器(和图35的触发器DFF相同)等的标准逻辑电路，生成图33所示的主放大器预充电控制信号MAEQiB、写允许信号WAi、主放大器允许信号MAi、输出缓冲器允许信号DOEi(图36中示出其反转信号DOEiB)、读允许信号MAGi(图36中示出其反转信号MAGiB)。

主放大器预充电控制信号MAEQiB、写允许信号WAi、主放大器允许信号MAi、输出缓冲器允许信号DOEi(图36中是其反转信号DOEiB)、读允许信号MAGi(图36中是其反转信号MAGiB)在图34所示的时序中生成。D₁、D₂、D₃是延迟电路。另外，图36b所示的生成时钟信号CLK1B、CLK2B、CLK3B的时钟发生电路CLKCNT既可以组合到每个读/写控制块RWCNT中，也可以仅在主控制电路块MAINCNT中组合进一个。图36a、36b示出的逻辑电路都是简单的电路，因为从业者能够容易地理解因此省略详细的说明。

1.8存储单元阵列的其它例

图37中，示出存储体模块BANK内的存储单元阵列MCA部分的其它例。位线B、/B和总位线GBL、/GBL沿图中的横方向延伸。还有，字线W、存储阵列输入输出线IO、IOB以及列地址选择信号YSi沿图的纵向延伸。还有，总位线配置在图的左端和右端带“O”符号的虚线上。还有，读出放大器SA，位线预充电电路PC、存储阵列输入输出线IO、IOB以及列地址选择信号YSi分开配置在存储单元阵列MCA的左右。从而，Y译码器YD也分开配置在存储单元阵列MCA的左右。字驱动器WD、X译码器XD以及Y译码器YD配置在存储单元阵列MCA的下侧，即图的下边附近。本例的特征是在每对位线上把读出放大器SA以及位线预充电电路PC都分开配置在存储单元阵列MCA的左右。由此，因为缓和了读出放大器SA的布线间距，所以缩短了读出放大器SA沿位线方向的长度，如本发明那样使多数列地址选择信号YSi在通过字线纵向的方式中特别有效。即，通过缩短读出放大器SA沿位线方向的长度能够减小其部分的寄生电容，更增大来自存储单元的信号。

1.9存储体控制电路块

图38a中示出存储体控制电路块BNKCNT-1的一例。该例特别适合于图37所示的读出放大器交互配置的存储单元阵列。和上述读/写控制电路块RWCNT一样，从自存储器宏MMACRO外部输入的控制信号CR、CC、行序列存储体地址Ri、列序列存储体地址Ci及时钟信号CLK以及在主控制电路块MAICNT中生成的信号/DCA、/DCS、RST、YP，组合NAND电路和反相器、D触发器等标准的逻辑电路，生成图29所示的字线W(W0、W₁、W₂、W₃)、位线预充电信号FPC(R)、FPC(L)、列地址选择信号YSi(YS₀、YS₁、YS₂、YS₃、YS₄、YS₅、YS₆、YS₇)、N沟读出放大器启动信号FSA(R)、、FSA(L)、P沟读出放大器起动信号FSAB(R)、FSAB(L)等信号。这里，(R)、(L)分别是用于右侧的读出放大器SA和左侧的读出放大器SA的信号。字驱动器WDBLK对应于图29所示的字驱动器WD。示于图29的其它电路在图38a中使用相同符号。D₁、D₅、D₁₅是延迟电路。上述通电复位电路RSTCKT(参照图35)的输出RST输入到WLPi、STi发生电路，在接通电源时把它们的输出分别和S₀状态相同置为“L”、“H”。由此存储单元阵列成为预充电状态，能够抑制随读出放大器SA动作而引起的通电电流的增加。还有，示于图38a的逻辑电路也是简单的电路，因为从业者容易理解因而省略详细的说明。

图38b示出存储体控制电路块BNKCNT-2的一例。这里，预充电·电平读出器PCS是位线预充电信号FPC的电平读出器，读出放大器·电平读出器SAS是读出放大器SA的N-MOS晶体管一侧的共用驱动线的电平读出器。这些电路分别用于检测预充电结束和信号放大结束点。即，预充电·电平读出器PCS生成信号PCSEN，读出放大器·电平读出器SAS生成信号RE。预充电·电平读出器PCS有2个，右侧的预充电电路PC和左侧预充电电路PC。也有2个读出放大器·电平读出器SAS，右侧读出放大器SA和左侧读出放大器SA。本例的特征在于为了检测出输入信号充分下降的点而把接收该信号的CMOS逻辑电路的逻辑阈值下降到N-MOS晶体管的阈电压附近。由此，即使读出放大器SA和存储单元的阈电压不同也能够在某种程度得到补偿。这种情况下，如果把成为该读出电平的基准电压Vr设定为比N-MOS阈电压低某个差值，则和上述逻辑阈值方式一样可以防止该电压差值引起的误动作。

1.10逻辑电路块

图29所示的逻辑电路块LOGIC被构成为适于进行图象数据的运算处理、对图象存储器(存储器宏MMACRO)的描绘、从图象存储器到显示装置的读出等功能的处理。

图示的逻辑电路块LOGIC向存储器宏MMACRO供给地址信号Ai、行序列存储体地址Ri、列序列存储体地址Ci、数据输入输出线DQ-i0～DQ-i7、控制信号CC、AC、CR、RW、字节控制信号BEi、时钟信号CLK等。进而，逻辑电路块LOGIC用上述控制线、地址信号等把更新动作的指令及更新地址给与存储器宏MMACRO。

还有，逻辑电路块LOGIC还进行对半导体集成电路SIC外部的连接。在外部连接中央处理单元CPU和显示装置等，用图29的I/O、控制信号进行数据和指令的存取。

2.对于存储器·逻辑混载LSI的第2应用例

图39中示出对存储器·逻辑混载LSI的又一应用例。本实施例的存储器宏MMACRO由4个存储体模块BANK0-3、放大器模块AMP以及电源模块PS构成。夹持逻辑电路块LOGIC-1配置2个存储器宏MMACRO。另外，夹持逻辑电路块LOGIC-2配置另外2个存储器宏MMACRO。数据输入输出线DQi进行各存储器宏MMACRO和逻辑电路块LOGIC-1或逻辑电路块LOGIC-2之间的数据传递。字节控制信号BEi从逻辑电路块LOGIC-1或逻辑电路块LOGIC-2输入到各存储器宏MMACRO中。控制信号CR、CC、AC、RW、地址信号Ai、时钟信号CLK，行序列存储体地址Ri及列序列存储体地址Ci从逻辑电路块LOGIC-3输入到各存储器宏MMACRO中。

本例的特征在于搭载了4个本发明的存储器宏MMACRO，并行地在逻辑电路块LOGIC-1、LOGIC-2中处理从存储器宏MMACRO输出的所有数据。由此，数据传送及处理速度能达到仅用1个存储器宏MMACRO时的4倍，还有，通过增加宏的数量，还能够进一步提高数据处理速度。在这里，逻辑电路块LOGIC-3具有把逻辑电路块LOGIC-1、LOGIC-2中的运算结果加工成易于取入芯片外部元件中的形式或把来自芯片外部的数据加工成易于计算的形式、反之，加工成容易运算来自芯片外部的数据的形式的功能。这种并行处理来自多个存储器宏MMACRO的数据的方式在需要高速处理3维绘图这样的大量数据的用途中特别有效。

还有，不仅是本例那样相同容量的存储器宏MMACRO，根据用途，还可以使用不同容量的存储器宏MMACRO。例如，在和微处理器共用时，也可以把存储器宏MMACRO的存储体模块BANK取为1-2个，进而把放大器模块AMP变更为高速型，作为超高速缓冲存储器使用。另外，也可以增加存储体模块BANK的数目组合成低速或中速的放大器模块AMP作为主放大器使用。在这里，把主放大器做成低速或中速是为了减小放大器的占有面积。这样，若依据本发明，存储器宏由于是模块方式，因此能够自由地变更存储容量和放大器的能力。

3.对存储器·逻辑混载LSI的第3应用例

图40示出内部数据总线宽度较小时的应用例。本实施例的存储器宏MMACRO由4个存储体模块BANK0-3、放大器模块AMP及电源模块PS构成。夹持选择电路SELECTOR配置2个存储器宏MMACRO。另外，夹持选择电路SELECTOR还配置另外2个存储器宏MMACRO。数据输入输出线DQi进行各存储器宏MMACRO和逻辑电路块LOGIC之间的数据传递。字节控制信号BEi从选择电路SELECTOR输入到各存储器宏MMACRO中。控制信号CR、CC、AC、RW、地址信号Ai，时钟信号CLK，行序列存储体地址R和列序列存储体地址C从逻辑电路块LOGIC输入到各存储器宏MMACRO中。

该图中，数据输入输出线DQi按字节连结在一起。由此，从1个存储器宏MMACRO出来的输入输出线数仅为8条。数据的切换用从选择电路SELECTOR输出的字节控制信号BEi进行。通过进行这样的连线，作为通常的8-32位的单片机中的内装存储器也可以使用本存储器宏MMACRO。

4.ROM存储体模块

图41中示出用ROM(只读存储器)模块置换存储器宏MMACRO的存储体模块BANK的一部分的例子。本实施例的存储器宏MMACRO由4个存储体模块BANK0-3、ROM的存储体模块ROM-BANK、放大器模块AMP及电源模块PS构成。本例的优点在于在作为单片机的内装存储器使用时，由于能够把ROM和RAM的控制电路(包含主控制电路MAINCNT的放大器模块AMP等)共用，因此能减少芯片面积。还有，在内装于图象处理器和DSP(数字信号处理器)中时由于例如若把积和运算的系数输入ROM中，则ROM和RAM立即分开，因此能够高速地读出并运算数据。

图42中示出为适用本存储器宏MMACRO而适宜的ROM模块的存储阵列RMCA的电路例。本例的特征在于为了使总位线数和间距与RAM模块(示于图29、图31、图37等中的存储体模块BANK)相吻合，部分地变更和RAM模块相同尺寸的DRAM的存储器单元作为ROM使用。为了把DRAM的结构作为ROM单元使用，例如在形成存储单元的绝缘膜后可以对照写入数据添加用于除去其绝缘膜的掩模。由此，除去了绝缘膜的单元(该图的MC1)与存储单元的共同电极成为短路状态，未除去的单元(该图的MC2)通过保持绝缘性能够写入信息。

用图42、43说明ROM模块的动作。首先，通过位线预充电信号为“H”，N-MOS晶体管QR₃，QR₄，QR₅，QR₇导通，位线B及读出放大器的输入端子N₁、N₂成为V_CC的电压。接着，把位线预充电信号FPC置“L”，把字线(本例中为W₁)和传送信号SC置为“H”(V_CC以上)。于是，N-MOS晶体管QR₁，QR₆，QR₈导通，因此N₁的节点降到HVC的电压，N₂的节点降到3/4 V_CC的电压。通过把P沟读出放大器共用驱动线CSP置为“H”，N沟读出放大器共用驱动线CSN置为“L”，使读出放大器(QR₉～QR₁₂)动作，放大该电压差。由于这样通过N-MOS晶体管QR₁持续流过电流，因此传送信号SC为“L”，N-MOS晶体管QR₆，QR₈关断。这样，N₁成为V_SS的电压，N₂成为V_CC的电压。即，读出信息“0”。在这里，如果代替W₁，提高W₂，则N₂的节点仍为3/4V_CC的电压不变，而N₁的节点由于在存储单元中不流过电流，故成为V_CC的电压，电位关系和前面反转，这时N₁成为V_CC的电压，N₂成为V_SS的电压，即读出信息“1”。在这里，如果把列地址选择信号YSi置为“H”，则经过输入输出线IO、IOB在总位线GBL、/GBL上出现信号。另外，字线为“L”的时序只要是SC为“L”时刻开始到开始预充电止的期间，则可以在任何位置。

若依据以上本例，则由于能够把和RAM相同的存储单元图形作为ROM使用，因此能够简单地把总位线数和间距与RAM模块的相吻合。还有，在这里，作为例子记述了除去DRAM单元的绝缘膜的方式，而也可以采取其它的例如除去存储单元的存储电极的方法。还有，只要总位线间距能够与其它的存储体模块BANK相同，则也可以使用以往的ROM。

在这里，所指ROM是预先在芯片制造工艺中写入了信息的程序固定的掩模ROM，是即使断电也保持存储信息的非易失性存储器。还有，所指RAM是可以随时改写、保持、读出数据的存储器，是若断电则不能保持存储信息的易失性存储器。

至以上为止，把RAM的存储单元作为图31所示的DRAM单元进行了说明，但即使用SRAM单元也没有什么问题。还有，这时的ROM存储体模块的ROM单元也可以变更其SRAM的一部分进行制做。

在上述中，当然也可以使用由可改写的存储单元组成的模块代替ROM。例如，可以使用由应用了强介质膜的存储单元组成的模块。应用了强介质膜的存储单元在能够像RAM那样改写的基础上还由于像ROM那样断电后也保持信息，因此能够把所有模块取为由使用了强介质膜的存储单元组成的模块。

同步构造的动态RAM模块

图46中示出用存储器宏MMACRO构成的DRAM模块一例。如上所述，存储器宏MMACRO的存储体模块BANK构成为具有256条字线(X地址8条)，每1条字线上交叉(n×8×i)对位线，用Y译码器选择1/n(Y地址(logn/log2)条)，在(8×i)对总位线上输入输出数据。另一方面，DRAM模块M25的各存储体(BANK0-9)对应于存储器宏MMACRO的存储体模块的n＝16、i＝8的情况。即，DRAM模块M25的各存储体(BANKi，i＝0-9)具有256k位的存储容量，构成为在64对总位线上输入输出数据。还有，用10个存储体(BANKi，i＝0-9)构成DRAM模块M25。从而，DRAM模块M25构成为4096字×64位×10存储体结构的同步构造的动态DRAM模块。另外，各存储体(BANKi，i＝0-9)完全可以独立动作。DRAM模块M25是地址非多路转换结构，行、列完全分离控制。DRAM模块M25的AMP对应于存储器宏MMACRO的放大器模块AMP。

输入输出接口

DRAM模块M25是在ASIC中使用的模块。如图46所示，作为和其它ASIC模块的接口信号，有时钟信号CLK、8条行(Row)地址信号AX〔0：7〕，4条列(Column)地址信号AY〔0：3〕，4条行存储体(Row bank)地址信号AR〔0：3〕，4条列存储体(Column bank)地址信号AC〔0：3〕，行(Row)指令选择信号CR、存储体激活非激活信号BA、列(Column)指令选择信号CC、读/写控制信号RW、64条数据输入输出信号DQ〔0，0：7，7〕、8条数据字节控制信号BE〔0：7〕，电源线V_DD、接地线V_SS。

时钟信号CLK对应于存储器宏MMACRO的时钟信号CLK。其它信号的全部输入及输出与该信号同步进行。

行地址信号AX〔0：7〕对应于存储器宏MMACRO的地址信号Ai中的X地址。输入存储体BANK内的行地址(X地址)。列地址信号AY〔0：3〕对应于存储器宏MMACRO的地址信号Ai中的Y地址。输入存储体BANK内的列地址(Y地址)。

行存储体地址信号AR〔0：3〕对应于存储器宏MMACRO的行序列存储体地址Rj。输入接收了行指令的存储体BANK的地址。这是存储器宏MMACRO的行序列存储体地址Ri不被译码，直接选择存储体模块BANK的构造。然而，行存储体地址信号AR〔0：3〕被构成为译码并选择存储体BANK。由于有4条地址，因此能够最多选择到16个存储体。

列存储体地址信号AC〔0：3〕对应于存储器宏MMACRO的列序列存储体地址Ci。输入接收了列指令的存储体BANK的地址。这是存储器宏的列序列存储体地址Ci不被译码直接选择存储体模块BANK的构造。而列存储体地址信号AC〔0：3〕被构成为译码并选择存储体BANK的结构。由于有4条地址，因而可以最大选择16个存储体。

行指令选择信号CR对应于存储器宏MMACRO的控制信号CR。示出该周期是行指令输入。

存储体激活非激活信号对应于存储器宏MMACRO的控制信号AC。指示激活或不激活该存储体BANK。

列指令选择信号CC对应于存储器宏MMACRO的控制信号CC。指出该周期是列指令输入。

读/写控制信号Rn对应于存储器宏MMACRO的控制信号RW。指示读或写。

数据输入输出信号DQ〔0，0：7，7〕对应于存储器宏MMACRO的输入输出用I/O信号DQij。进行数据的输入输出。

数据字节控制信号BE〔0：7〕对应于存储器宏MMACRO的字节控制信号BEi。进行对各字节的输入输出的掩蔽。读出时，BE＝L时输出为高阻，BE＝H时输出为允许。写入时，BE＝L时，不进行该数据的写入，保持以前的数据。BE＝H时进行该数据的写入。

电源线V_DD对应于存储器宏MMACRO的电源电压V_CC。连接3.3V。接地线V_SS对应于存储器宏MMACRO的电源电压V_SS。接地GND(0V)。

还有，输入输出信号的电压电平是所谓CMOS接口电平。

指令操作

图47a-47b示出设于DRAM模块M25中的指令的真值表。“1”示出输入信号为高电平(VIH)。“0”示出输入信号为低电平(VIL)。“X”示出输入信号或为高电平(VIH)或为低电平(VIL)。“V”示出输入信号有效。

行指令(Row Command(ComR))系统以行指令选择信号CR、存储体激活非激活信号BA、行地址信号AX[0：7]以及行存储体地址信号AR〔0：3〕的组合设定指令。行指令选择信号CR、存储体激活非激活信号BA、行地址信号AX〔0：7〕以及行存储体地址信号AR〔0：3〕用时钟信号CLK的上升沿闩锁在DRAM模块M25内。图47a、47b的“↑”表示在时钟信号CLK的上升沿闩锁在DRAM模块M25内。

指令NOP(不执行)用CR＝0设定。指令NOP不是执行指令。这时继续内部动作。

指令BA(行地址选通和存储体激活)用CR＝1，BA＝1设定。指令BA指定行地址(AX₀-AX₇)及行存储体地址(AR₀-AR₃)，被行存储体地址指定了的存储体BANK成为激活(Active)状态。指令BA在一般DRAM芯片中相当于在/CAS＝H时/RAS的下降沿。还有，指令BA也使用于更新。

指令BC(预充电和存储体闭锁)用CR＝1，BA＝0设定。用指令BC指定了行存储体地址(AR₀-AR₃)的存储体BANK被预充电，然后成为存储体闭锁状态。

列指令(Column Command(ComC))系列用列指令选择信号CC、数据字节控制信号BE〔0：7〕，读/写控制信号RW、列地址信号AY〔0：3〕以及列存储体地址信号AC〔0：3〕的组合设定指令。列指令选择信号CC、数据字节控制信号BE〔0：7〕、读/写控制信号RW、列地址信号AY〔0：3〕以及列存储体地址信号AC〔0：3〕用时钟信号CLK的上升沿闩锁在DRAM模块M25中。

指令NOP(不执行)用CC＝0设定。指令NOP不是执行指令。这时，继续内部动作。

指令RD(列地址选通和读出指令)用CC＝1，RW＝1设定，用指令RD开始读动作。读地址用列地址(AY₀-AY₃)及列存储体地址(AC₀-AC₃)指定。指令RD在一般的DRAM芯片中，相当于/RAS＝L、WE＝H下的/CAS的下降沿。读结束后输出成为高阻状态。

指令WT(列地址选通和写入指令)用CC＝1，RW＝0设定。用指令WT开始写动作。写地址由列地址(AY₀-AY₃)及列存储体地址(AC₀-AC₃)指定。

数据字节控制信号BE〔0：7〕以字节单位进行输入输出数据的掩蔽操作。读时，若BE＝“1”，则输出为低阻，能够输出数据。若BE＝“0”，输出为高阻，不进行数据输出。写时，通过使BE＝“1”，进行数据的写入。若BE＝“0”，不进行数据的写入，保持以前的数据。

图48a-48b示出表示从各种状态执行下面各指令时的动作的功能真值表。若存储体BANK#i在存储体激活状态(Bank active)下执行对于存储体BANK # i的指令BA，则在进行预充电(Precharge)和新的行地址AX的读出(Sense)后，存储体BANK# i成为存储体激活状态(Bank active status)。另外，所谓存储体激活状态指的是能够输入列指令(Com C)的状态。若存储体BANK # j(j和i相异)在存储体激活状态下执行对于存储体BANK#i的指令BA，则存储体BANK#j维持原状态(不执行)。

如果存储体BANK # i在存储体闭锁(Bank close)状态下执行对于存储体BANK # i的指令BA，则进行对于新的行地址AX的读出(Sense)后，存储体BANK#i成为存储体激活状态(Bankactive status)。如果存储体BANK # j(j与i不同)在存储体闭锁状态下执行对于存储体BANK # i的指令BA，则维持存储体BANK # i的状态(不执行)。

存储体BANK # i如果在激活或闭锁状态下执行对于存储体BANK # i的指令BC，则进行了预充电后，存储体BANK#i成为存储体闭锁状态。如果存储体BANK # j(j与i不同)在存储体激活或闭锁状态下执行对于存储体BANK # i的指令BC，则维持存储体BANK # j的状态(不执行)。

存储体BANK # i在存储体激活及存储体闭锁以外的状态下，禁止执行对于存储体BANK # i的指令BA或指令BC。如果存储体BANK # j(j与i不同)在存储体激活或存储体闭锁以外的状态下执行对于存储体BANK # i的指令BA或指令BC，则维持存储体BANK # j的状态(不执行)。

如果存储体BANK # i在存储体激活状态下执行对于存储体BANK # i的指令RD，则进行从存储体BANK # i的读出。存储体BANK # i在非存储体激活状态下禁止执行对于存储体BANK# i的指令RD。存储体BANK # j在任何状态下即使执行对于存储体BANK # i的指令RD也将维持存储体BANK # j的状态(不执行)。

如果存储体BANK # i在存储体激活的状态下执行对于存储体BANK # i的指令WT，则进行对于存储体BANK # i的写入。存储体BANK # i存储体激活以外的状态下禁止执行对于存储体BANK # i的指令WT。存储体BANK # j(j与i不同)在任何状态下即使执行了对于存储体BANK # i的指令WT也将维持存储体BANK # j的状态(不执行)。

图49中示出相对于指令输入的存储体的状态转移图。存储体的状态中，有等待状态S₀、预充电状态S1P、读出状态S1S、存储体激活状态S2、无输出读状态S2RP、读状态S2R、管道输出(Pipe line output only)状态S1RS，管道输出(Pipeline outputonly)状态S2RS以及写状态S2W。通过输入指令BA、BC、RD、WT、NOP，使存储体的状态转移。图49中，未记入指令名的箭头指出经过预定时间后存储体的状态转移。

读/写动作

(1)存储体激活

在读或写动作前，用指令BA进行该存储体BANK以及行地址的激活。用行存储体地址指定激活存储体BANK，用行地址(AX0-AX7)激活字线。

在RAS下降(down)模式(指令BA进入前的状态为存储体激活)时，在从指令BA到指令RD或指令WT之间需要LA的间隔。如图49所示，从存储体激活状态S₂经由预充电状态S1P及读出(Sense)状态S1S成为存储体激活状态S₂。

在高速存取模式(指令BA进入前的状态为存储体闭锁)时，从指令BA到指令RD或指令WT之间需要LA₂的间隔。如图49所示，从等待状态S₀经过读出(Sense)状态S1S成为存储体激活状态S₂。

(2)读动作

图50中，示出RAS下降模式的页·读(page·read)动作的时序图。依据输入指令BA(存储体激活(带预充电))，及间隔LA后的指令RD的输入，开始读动作。图50中示出输入指令RD，读出数据的例子。图50中示出LA为5个时钟周期的例子，而关于最小等待时间后述。地址依据列存储体地址(AC₀-AC₃)的状态指定激活存储体，依据列地址(AY₀-AY₃)指定列选信号。图50中示出读出对应于列地址(AY₀-AY₃)的#1、#2的数据1、2的状况。输出数据后，数据输入输出DQ成为高阻。图50所示的读动作的状态如图49所示那样，从存储体激活状态S₂经过预充电状态S1P及读出(Sense)状态S1S成为存储体激活状态。指令RD输入后，经由无输出读状态S2RP及读状态S2R成为管道输出(pipe line)状态S2RS。指令BA输入后，成为预充电状态S1P。

图51示出高速存取模式的读动作的时序图。依据输入指令BA及间隔LA₂后的指令RD的输入，开始读动作。图51中示出LA₂为3个时钟周期的例子，而关于最小等待时间后述。地址依据列存储体地址(AC₀-AC₃)的状态指定激活存储体，依据列地址(AY₀-AY₃)指定列选信号。图51中，示出读出对应于列地址(AY₀-AY₃)的#1、#2的数据1、2的状况。输出数据后，数据输入输出DQ成为高阻。图51所示的读动作的状态如图49所示，从等待状态S₀经由读出(Sense)状态S1S成为存储体激活状态S₂。指令RD输入后，经过无输出读状态S2RP及读状态S2R成为管道输出状态S2RS。指令BC输入后，经过预充电状态S1P成为等待状态S₀。若间隔LP后输入指令BA，则成为读出(Sense)状态S1S。

(3)写动作

图52中示出RAS下降模式的页·写(page·write)动作的时序图。依据输入指令BA以及间隔LA后的指令WT的输入，开始写动作。图52中示出LA为5个时钟周期的例子，关于最小等待时间后述。地址依据列存储体地址(AC₀-AC₃)的状态指定激活存储体，依据列地址(AY₀-AY₃)指定列选信号。图52中示出写入对应于列地址(AY₀-AY₃)的#1、#2数据1、2的状况。数据输入的等待时间是1个周期。图52所示的写动作的状态如图49所示，从存储体激活状态S₂经过预充电状态S1P及读出(Sense)状态S1S成为存储体激活状态S₂。指令WT输入后成为写状态S2W。指令NOP输入后，成为存储体激活状态S2。

图53中示出高速存取模式的页·写动作的时序图。依据输入指令BA以及间隔LA₂后的指令WT的输入开始写动作。图53中示出LA₂为3个时钟周期的例子，而关于最小等待时间后述。地址依据列存储体地址(AC₀-AC₃)的状态，指定激活存储体，依据列地址(AY₀-AY₃)指定列选信号。图53中示出写入对应于列地址(AY₀-AY₃)的#1、#2数据1、2的状况。数据输入的等待时间是1个周期。图53所示的写动作状态如图49所示，从等待状态S₀经过读出(Sense)状态S1S成为存储体激活状态S₂。指令WT输入后成为写状态S₂W。指令NOP输入后成为存储体激活状态。指令BC输入后，经由预充电状态S₁P成为等待状态S₀。间隔LP后若输入指令BA，则成为读出(Sense)状态S1S。

指令等待时间

(1)指令RD，指令RD等待时间(LRR)

在同一存储体、同一行地址时，如图54所示，若执行指令RD，则能够进行每周期的读。即，指令RD和指令RD之间的最小间隔LRR为1个周期。这是为了从图49所示的存储体激活状态S₂经过无输出读状态S₂RP转移到读状态S₂R。然而，对于同一存储体、不同的行地址不能连续执行指令RD。要在输入后面的指令RD之前执行新的指令BA，或者执行指令BC和指令BA，然后改为执行指令RD。

存取其它存储体的地址时，如图55所示，如果多个存储体为存储体激活状态，则对于存储体激活的存储体能够在每个周期连续地执行指令RD。

(2)指令WT.指令WT的等待时间(LWW)。

同一存储体，同一行地址时，如图56所示，若连续执行指令WT，则每个周期都能写入。即指令WT和指令WT之间的最小间隔为1个周期。这是为了从图49所示的存储体激活状态S₂转移到写状态S₂W。然而，对于同一存储体、不同的行地址不能连续地执行指令WT。要在输入后面的指令WT之前执行新指令BA，然后改为执行指令WT。

存取其它存储体的地址时，如图57所示，如果多个存储体为存储体激活状态，则对于存储体激活的存储体能够每周期地连续执行指令WT。

(3)指令RD，指令WT的等待时间(LRW)

如图58所示，在指令RD后，如果对于同一存储体的同一行地址连续执行指令WT，则要在指令RD和指令WT之间加入最小1个周期的指令NOP。即，指令RD和指令WT间的最小间隔LRW为2个周期。这是由于处于图49所示的无输出读状态S₂RP或读状态S₂R，故要执行指令NOP，转移到管道输出状态S₂RS。还有，在指令RD后，不能对同一存储体的不同行地址连续地执行指令WT。要在输入指令WT之前，执行新的指令BA，然后改为执行指令WT。另外，图58中所示的Q表示数据输出，D表示数据输入。

存取其它的存储体的地址时，如果多个存储体是存储体激活状态，则对于存储体激活的存储体在指令RD后能够连续地执行指令WT，但要在指令RD和指令WT之间加入最小1个周期的指令NOP。

(4)指令WT，指令RD的等待时间(LWR)

如图59所示，在指令WT后，对于同一存储体的同一行地址若连续执行指令RD，则能够在每个周期连续动作。即，指令WT和指令RD之间的最小间隔LWR为1个周期。这是由于处于图49所示的写状态S2W，故能够直接执行指令RD。然而，指令WT后，不能对同一存储体的不同行地址连续地执行指令RD。要在输入指令RD之前执行新的指令BA，然后改为执行RD。另外，图59所示的Q表示数据输出，D表示数据输入。

存取其它存储体的地址时，如果多个存储体是存储体激活状态，则对于存储体激活的存储体，在指令WT后能够连续地执行指令RD。能够每个周期连续执行指令WT和指令RD。

(5)指令RD，指令BA/指令BC的等待时间(LR)

如图60所示，在指令RD后，对于同一存储体能够连续地执行指令BA或指令BC。即，指令RD和指令BA或指令BC之间的最小间隔LR为1个周期。这是由于处在图49所示的无输出读状态S₂RP或读状态S₂R，故能够直接执行指令BA或指令BC。

(6)指令WT，指令BA/指令BC的等待时间(LR)

如图61所示，在指令WT后，对于同一存储体能够连续地执行指令BA或指令BC。即，指令WT和指令BA或指令BC之间的最小间隔LR为1个周期。这是因为处于图49所示的写状态S2W。

(7)指令BA，指令BA的等待时间(LC)

如图62及图63所示，在RAS下降模式及高速存取模式的任一种模式中，对同一存储体的2个指令BA的间隔要满足LC。图62及图63中示出LC为8个时钟周期的例子，关于最小等待时间后述。不同存储体时，2个指令BA在每个周期有可能连续执行。

(8)指令BC、指令BA的等待时间(LP)

如图51及图52所示，在指令BC后，为了对于同一存储体执行指令BA，需要满足间隔LP。关于最小等待时间后述。

数据字节控制

用数据字节控制信号BEi进行输入输出数据的掩蔽操作。读时，依据数据字节控制信号BEi能够进行输出缓冲器的控制。BEi＝1时，输出缓冲器的输出成为低阻，能够进行数据输出。BEi＝0时，输出缓冲器的输出成为高阻，禁止数据的输出。如图64所示，读时的数据字节控制信号BEi的等待时间为2。图64中，示出对应于#4地址的数据由于BEi＝0故不输出到数据输入输出DQ上的例子。

写时，用数据字节控制信号BEi能够进行输入数据的掩蔽。BEi＝1时，能够进行输入数据的写入。BEi＝0时，不进行该数据的写入，保持以前的数据。如图65所示，写时的数据字节控制信号BEi的等待时间为1。图65中示出对应于#4地址的数据由于BEi＝0故不能写入到数据输入输出DQ上的例子。

更新

DRAM模块M25的更新构成为以行激活更新方式进行。即，通过用指令BA选择各存储体的各字线进行更新。通常动作时的更新周期是2560周期/16ms(全部行地址的更新需要2560次)。数据保持时的更新周期可以延长到2560周期/64ms。

电气特性

图66a-66b示出DRAM模块M25的AC特性。系统时钟周期tC的最小值是15ns，即最大动作时钟频率是66MHz。另外，图66a中，AC特性把各信号的前沿及后沿时间tT取为tT＝0.5ns，输入信号的定时以0.5×V_DD为基准。存取时间由0.5×V_DD确定。负载条件是CL(负载电容)＝0.3pF。

图67a-67c示出DRAM模块M25的动作频率最小等待时间。当系统时钟周期tC为最小的15ns时，成为LA＝4、LA2＝2、LP＝2、LC＝6。最小等待时间依赖于系统时钟周期tC是因为内部电路不完全地与系统时钟CLK同步动作。

以上根据实施例说明了本发明。本实施例的效果的概要如下。

(1)由于在数据库中存储了具有多个I/O线的存储器芯、传送电路用模块、以及逻辑库，故短时间内能够设计集成了存储器和逻辑电路的半导体芯片。进而，用小面积的传送电路实时改变传送图形的同时，能够在具有多个I/O线的存储器芯和逻辑电路之间实现高速的数据传送。

(2)还有，在本实施例的传送电路中，由于通过一级开关传送在存储器芯和运算器等的逻辑电路之间传送的数据，因此可以实现高速的数据传送。

(3)进而，由于一级或少数级的开关群对应于一个传送图形，因此在传送图形少时能够减少级数而有效地缩小占有面积。

(4)以放大器模块、存储体模块、电源模块等功能模块的组合构成存储器宏(存储器芯)。在存储体模块内配置了独立动作的行序列电路和沿位线方向延伸的多条I/O线。该I/O线构成为仅相邻配置各模块而进行连接。由此，由于把I/O线数设为一定而能够增减存储体模块数，因此在维持数据传送速度的高速性不变的情况下，可以从小容量到大容量自由地改变容量。还有，由于存储体模块能够共用电源模块、放大器模块，因此存储器宏整体的额外开销小。

(5)在放大器模块内设置能够以字节单位激活、非激活I/O线的电路。由此，能够以字节单位增减向存储器宏外部连接的I/O线。

(6)在具有多个存储体的存储器中，设有多个各存储体的指定地址。由此，有可能在同一个周期输入1个存储体的激活指令和其它存储体的读出或写入指令，能够在每一个周期连续地进行遍及不同存储体的读或写。

以上根据实施例具体地说明了由发明者们完成的发明，然而，本发明不限定以上实施例，在不脱离发明宗旨的范围内可以有种种变化，这是不言而喻的。例如，在存储器芯MR的I/O线MIOi的间距和逻辑电路的I/O线LIOi的间距吻合的情况下，存储器芯MR和传送电路TG可以构成一体。从而可以把存储器芯MR和传送电路TG结合起来的器件称为存储器芯或存储器宏。

Claims (29)

1、半导体集成电路装置，包括：

多个第1模块，

其特征在于：所述多个第1模块的每一个都具有：

    由多条字线、多条位线和配置在它们之间的交点上的多

个存储单元构成的存储阵列；

    通过多个列开关与多条位线耦连并沿第1方向延伸的多

条全局数据线；

    含有与多条字线耦连的行译码器和与多个列开关的控制

节点耦连的列译码器的控制电路；以及

    通过预定引线与控制电路耦连并沿第1方向延伸的多条

地址信号线，

    其中，所述多个第1模块在第1方向上排列成行，所述

多条全局数据线的每一个连接于所述多个第1模块中，并且所

述多条地址信号线的每一个连接于所述多个第1模块中。

2、权利要求1的半导体集成电路装置，其特征在于：所述多个第1模块的每一个还具有接受与行有关的存储体选择信号的第1节点和接受与列有关的存储体选择信号的第2节点。

3、权利要求2的半导体集成电路装置，其特征在于：

所述多个第1模块的每一个还具有通过预定引线与控制电路耦连并沿第1方向延伸的时钟信号线，

所述时钟信号线连接于所述多个第1模块中。

4、权利要求3的半导体集成电路装置，还包括：

耦连于所述多个地址信号线、所述时钟信号线和所述多个第1模块的第1及第2节点的主控制电路，

所述主控制电路能够在预定时钟周期内向所述多个第1模块之一的第2模块的第1节点提供用于选择所述第2模块的第1信号和向所述多个第1模块中另外一个的第3模块的第2节点提供用于选择所述第3模块的第2信号。

5、权利要求4的半导体集成电路装置，其特征在于：在所述第1信号提供给所述第2模块和所述第2信号提供给所述第3模块时，所述主控制电路通过一部分所述多条地址信号线向所述第2模块提供行地址信号和通过剩余部分的所述多条地址信号线向所述第3模块提供列地址信号。

6、权利要求5的半导体集成电路装置，其特征在于：所述主控制电路在某个时钟跃变时刻输出所述行地址信号、所述列地址信号、所述第1信号和所述第2信号。

7、权利要求2的半导体集成电路装置，其特征在于：所述多个第1模块的所述多个存储单元是具有一个晶体管和一个电容器的DRAM型存储单元。

8、权利要求5的半导体集成电路装置，其特征在于：所述多个第1模块的所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

9、权利要求2的半导体集成电路装置，其特征在于：

所述多个第1模块之一中的所述多个存储单元的每一个都是SRAM单元、固定程序掩模存储单元或者使用了铁电膜的存储单元，以及

所述多个第1模块中另一个的所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

10、权利要求5的半导体集成电路装置，其特征在于：

所述多个第1模块之一中的所述多个存储单元的每一个都是SRAM单元、固定程序掩模存储单元或者使用了铁电膜的存储单元，以及

所述多个第1模块中另一个的所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

11、权利要求1的半导体集成电路装置，还包括：

具有多个主放大器的第2模块，其特征在于：

在排列成行的所述多个第1模块中，所述第2模块与所述多个第1模块中位于该行一端的一个第1模块邻接，

所述多个主放大器连接于所述多条全局数据线。

12、权利要求11的半导体集成电路装置，还包括：

具有多个电压产生电路的第3模块，其特征在于：

所述第3模块邻接于所述多个第1模块之一，

所述多个第1模块的每一个还具有在所述第1方向上延伸的多条电源供给线，以及

所述多条电源供给线的每一个连接于所述多个第1模块中并耦连到对应的所述第3模块的所述多个电压产生电路之一上。

13、权利要求12的半导体集成电路装置，其特征在于：

所述列译码器和所述列开关的控制节点通过多条列选择信号线耦连，

所述多条字线和所述多条列选择信号线在与所述第1方向基本垂直的第2方向上延伸，

所述多条位线在所述第1方向上延伸。

14、权利要求13的半导体集成电路装置，其特征在于：所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

15、半导体集成电路装置的设计方法，包括：

准备存储于数据保存装置中的设计数据，所述设计数据具有：

包含存储阵列、沿第1方向延伸的多条全局数据线和沿第1方向延伸的多条电源供给线的存储体模块；

包含多个放大器的放大器模块，每一个放大器提供用于对应的所述多条全局数据线之一；

电源模块；和

逻辑库；以及

通过沿第1方向将预定数量的所述存储体模块、所述放大器模块和所述电源模块排成一行来构建第1存储器宏，

其中，所述放大器模块置于所述存储体模块构成的行的第1边缘，所述电源模块置于所述存储体构成的行的第2边缘。

16、权利要求15的半导体集成电路装置的设计方法，其特征在于：所述第1边缘与所述第2边缘相对。

17、权利要求15的半导体集成电路装置的设计方法，其特征在于：

存储于所述数据保存装置的所述设计数据还具有主控制电路模块，存储于所述数据保存装置的所述存储体模块的所述存储阵列还具有多条字线、多条位线和配置在它们之间的交点上的多个存储单元，

存储于所述数据保存装置的所述存储体模块还具备包括耦连于所述多条字线的行译码器和耦连于多个列开关的控制节点的列译码器的控制电路，所述多个列开关用于耦连所述多条位线与所述多条全局数据线，

构建所述第1存储器宏的所述步骤还包括将所述主控制电路模块置于所述存储体模块构成的行的所述第1边缘处。

18、权利要求17的半导体集成电路装置的设计方法，其特征在于：所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

19、权利要求15的半导体集成电路装置的设计方法，还包括：

通过沿第1方向将预定数量的所述存储体模块、所述放大器模块和所述电源模块排成一行来构建第2存储器宏，

其中，所述放大器模块置于所述存储体模块构成的行的第3边缘，所述电源模块置于所述存储体构成的行的第4边缘，所述第3边缘与所述第4边缘相对。

20、权利要求15的半导体集成电路装置的设计方法，还包括：

使用逻辑库数据构建逻辑电路；以及

在所述逻辑电路和所述放大器模块的所述多个放大器之间制作连接图形。

21、权利要求20的半导体集成电路装置的设计方法，其特征在于：

存储于所述数据保存装置的所述存储体模块的所述存储阵列还具有多条字线、多条位线和配置在它们之间的交点上的多个存储单元，

所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

22、权利要求15的半导体集成电路装置的设计方法，其特征在于：所述设计数据包括所包含模块的布局图形数据。

23、权利要求15的半导体集成电路装置的设计方法，其特征在于：存储于所述数据保存装置的所述设计数据包括具有多个开关的开关群模块。

24、权利要求23的半导体集成电路装置的设计方法，还包括：

通过沿第1方向将预定数量的所述开关群模块排成一行来构建传送电路；以及

将所述传送电路置于邻接所述第1存储器宏的所述放大器模块。

25、权利要求24的半导体集成电路装置的设计方法，其特征在于：所述开关群模块具有沿第1方向延伸的多条信号线，所述多条信号线的每一个提供用于对应的所述放大器模块中的多个放大器之一和对应的所述多个开关之一。

26、权利要求23的半导体集成电路装置的设计方法，其特征在于：存储于所述数据保存装置的所述设计数据还具有缓冲器群模块。

27、权利要求26的半导体集成电路装置的设计方法，其特征在于：所述传送电路的所述构建步骤还包括将预定数量的缓冲器群模块置于邻接所述开关群模块之一的步骤。

28、权利要求15的半导体集成电路装置的设计方法，其特征在于：通过所述第1存储器宏的所述排列步骤，所述多条数据线连接于所述存储体模块中并连接于对应的所述多个放大器之一，所述多条电源供给线的每一个连接于所述存储体模块中并连接于所述电源模块。

29、权利要求15的半导体集成电路装置的设计方法，其特征在于：

存储于所述数据保存装置的所述存储体模块的所述存储阵列还具有多条字线、多条位线和配置在它们之间的交点上的多个存储单元，所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

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