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CN1232032C - 变换信号逻辑电平的电平变换电路 - Google Patents

变换信号逻辑电平的电平变换电路 Download PDF

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CN1232032C
CN1232032C CNB031424740A CN03142474A CN1232032C CN 1232032 C CN1232032 C CN 1232032C CN B031424740 A CNB031424740 A CN B031424740A CN 03142474 A CN03142474 A CN 03142474A CN 1232032 C CN1232032 C CN 1232032C
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Abstract

依据本发明的电平变换电路的偏置电位发生电路(20)，若输入信号(VI)设于“L”电平，而第一和第二信号(V1、V2)分别设于“H”电平和“L”电平，则把加到下拉用的N沟道MOS晶体管(5)的背栅极上的偏置电位(VB1)设为正电位(VDD-VTHL)，将N沟道MOS晶体管(5)的阈值电压降低。因此，即使输入信号(VI)的振幅电压被低压化的场合，也可实现工作速度的高速化。

Description

变换信号逻辑电平的电平变换电路
技术领域
本发明涉及电平变换电路，具体地说，涉及把第一信号变换为第二信号后在输出节点上输出的电平变换电路，其中：所述第一信号一方的电平为基准电平，其另一方的电平为高于基准电平的第一电平；所述第二信号一方为基准电平，其另一方的电平为高于第一电平的第二电平。
背景技术
一直以来，半导体集成电路中设有将振幅电压为第一电源电压VDD的信号VI变换为振幅电压为高于第一电源电压VDD的第二电源电压VDDH的信号VO的电平变换电路。但是，近年为了实现半导体集成电路装置中功耗的降低，电源电压VDD、VDDH的低电压化正在推进，若第一电源电压VDD被低电压化，就会有MOS晶体管的电流驱动力降低、电平变换电路工作速度缓慢的问题。
作为实现电平变换电路工作速度的高速化的方法，有将MOS晶体管的栅极与背栅极直接连接，按照输入信号的电平变化降低MOS晶体管的阈值的方法(例如特开2001-36388号公报)。
但是，在该方法中，由于用输入信号驱动MOS晶体管的栅极与背栅极，输入信号的负载容量变得较大，不能获得快的工作速度。
在以前半导体集成电路装置上，就设计有变换信号逻辑电平的电平变换电路。图18就是表示这样的电平变换电路结构的电路图。在图18中，这个电平变换电路包括反相器131、电阻132和N沟道MOS晶体管133。这个把。
反相器131由第一电源电压VDD驱动，使输入信号VI反转，生成信号V131。电阻132及N沟道MOS晶体管133串联在第二电源电压VDDH线和接地电位线之间。N沟道MOS晶体管133的栅极接受信号V131，其背栅极接受接地电位GND。电阻132和N沟道MOS晶体管133之间的节点N132上呈现的信号为输出信号。
在信号VI为“H”电平(VDD)时，信号V131变为“L”电平(GND)，N沟道MOS晶体管133变为截止状态，信号VO变为“H”电平(VDDH)。信号VI为“L”电平(GND)时，信号V131变为“H”电平(VDD)，N沟道MOS晶体管133导通，信号VO变为“L”电平(GND)。
近年来，在半导体集成电路中，为了达到降低功率消耗的目的而降低电源电压VDD和VDDH，出现了这样的问题：第一电源电压VDD一降低，N沟道MOS晶体管133的电流驱动能力就降低，电平变换电路工作速度便降低。
发明内容
因此，本发明的目的主要在于，提供一种工作速度高的电平变换电路。
本发明提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点，其栅极接受所述第二信号的反转信号的第一P型晶体管；其漏极连接所述输出节点、其源极接接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的第一偏置电位发生电路；所述第一偏置电位发生电路包括：在所述第一信号的反转信号是低电平、并且所述第二信号是高电平的情况，将第一控制信号设于所述第一电位、在此外的情况，将所述第一控制信号设于所述基准电位的第一逻辑电路；其漏极接受所述第一电位、其源极连接于所述第一N型晶体管的背栅极、其栅极接受所述第一控制信号的第二N型晶体管；以及其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述第一控制信号的反转信号的第三N型晶体管。
其中，所述第一偏置发生电路还包括比较器，把所述第一电位与预定的电位加以比较，在所述第一电位高于所述预定电位时，使所述第一逻辑电路去激活，使所述第一控制信号固定在所述基准电位。
所述电平变换电路还设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的反转信号的第二输出节点，其栅极接受所述第二信号的第二P型晶体管；其漏极连接所述第二输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的反转信号的第四N型晶体管；以及响应所述第一信号的反转信号被设于所述第一电位，将所述第四N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第四N型晶体管的背栅极上的第二偏置电位发生电路；所述第二偏置电位发生电路包括：在所述第一信号是低电平、并且所述第二信号的反转信号是高电平的情况，将第二控制信号设于所述第一电位、在此外的情况，将所述第二控制信号设于所述基准电位的第二逻辑电路；其漏极接受所述第一电位、其源极连接于所述第四N型晶体管的背栅极、其栅极接受所述第二控制信号的第五N型晶体管；以及其漏极连接于所述第四N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述第二控制信号的反转信号的第六N型晶体管。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：其源极接受所述第一电位其漏极连接在所述第一N型晶体管背栅极、其栅极接受所述第一信号的第二N型晶体管；以及其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述第一信号的反转信号的第三N型晶体管。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：其栅极和漏极接受所述第一信号、其源极连接在所述第一N型晶体管背栅极的第二N型晶体管；以及与所述第二N型晶体管并联连接、其栅极接受所述第一信号的反转信号的第三N型晶体管。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的第一P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极的第二P型晶体管；其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位的第二N型晶体管；以及在所述第一电位线和所述第二P型晶体管的源极之间串联连接的预定个数的二极管元件。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：其栅极接受所述第一信号、其漏极接受所述第一电位的第二N型晶体管；其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位的第三N型晶体管；以及串联在所述第二N型晶体管的源极和所述第三N型晶体管漏极之间的预定个数的二极管元件。
其中，所述偏置电位发生电路还包含：与各二极管元件并联连接的晶体管；将所述第二电位和所述基准电位之间的电压分压而产生预定个数的基准电位的分压电路；以及对应于各基准电位而设置、并在所述第一电位低于所述基准电位时使对应的晶体管导通、在所述第一电位高于所述基准电位时使对应的晶体管不导通的比较器。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的第一P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：其栅极接受所述第一信号、其漏极接受所述第一电位的第二P型晶体管；其栅极接受所述第一信号、其漏极连接于所述第二P型晶体管的源极、其源极连接于所述第一N型晶体管的背栅极的第二N型晶体管；其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位的第三N型晶体管；其一个电极连接于所述第二P型晶体管的漏极、其另一个电极接受所述基准电位的电容；以及连接在所述第一N型晶体管的背栅极和所述基准电位之间的二极管元件。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的N型晶体管；以及切换电路，该切换电路接受高于所述基准电位的、所述N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位及基准电位，根据所述第一信号之设于所述第一电位，把所述偏置电位加到所述N型晶体管的背栅极上，并根据所述第一信号之设于所述基准电位，把所述基准电位加到所述N型晶体管的背栅极上。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点，其栅极接受所述第二信号的反转信号的第一P型晶体管；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：在所述第一信号的反转信号是低电平、并且所述输出信号是高电平的情况，将控制信号设于所述基准电位、在此外的情况，将所述控制信号设于所述第一电位的逻辑电路；其源极接受所述第一电位、其漏极连接于所述第一N型晶体管的背栅极、其栅极接受所述控制信号的第二P型晶体管；以及其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述控制信号的第二N型晶体管。
本发明还提供了一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：其一个源极接受所述第二电位、其另一个电极连接于输出所述第二信号的输出节点的电阻元件；其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；所述偏置电位发生电路包括：在所述第一信号的反转信号是低电平、并且所述输出信号是高电平的情况，将控制信号设于所述第一电位、在此外的情况，将所述控制信号设于所述基准电位的逻辑电路；其漏极接受所述第一电位、其源极连接于所述第一N型晶体管的背栅极、其栅极接受所述控制信号的第二N型晶体管；以及其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述控制信号的反转信号的第三N型晶体管。
因而，根据本发明，可根据第一信号之设于第一电位，降低第一N型晶体管的阈值，实现工作速度的高速化。
因而，根据本发明，能够根据第一信号之设于第一电位降低N型晶体管的阈值，从而实现工作速度的提高。
因而，根据本发明，可以降低第一N型晶体管的阈值电压，实现工作速度的高速化。
附图说明
图1是按照本发明实施例1的电平变换电路主要部分的电路图；
图2是图1所示的N沟道MOS晶体管结构的断面图；
图3是生成图1所示偏置电位的偏置电位发生电路之结构的电路图；
图4是表示图1至图3所示的电平变换电路动作的时序图；
图5是表示本实施例1的变更例的电路图；
图6是表示按照本发明实施例2的电平变换电路的偏置电位发生电路结构的电路图；
图7是表示按照本发明实施例3的电平变换电路的偏置电位发生电路结构的电路图；
图8是表示按照本发明实施例4的电平变换电路的偏置电位发生电路结构的电路图；
图9是表示按照本发明实施例5的电平变换电路的偏置电位发生电路结构的电路图；
图10是表示实施例5的变更例的电路图；
图11是表示按照发明实施例6的电平变换电路的偏置电位发生电路结构的电路图；
图12是表示图11所示的偏置电位发生电路动作的时序图；
图13是表示按照本发明实施例7的电平变换电路的切换电路之结构的电路图；
图14是表示按照本发明实施例8的电平变换电路的偏置电位发生电路之结构的电路图；
图15是表示按照本发明实施例9的电平变换电路的切换电路之结构的电路图；
图16是表示按照本发明实施例10的电平变换电路的控制电路之结构的电路方框图；
图17是按照本发明实施例11的电平变换电路主要部分的电路图；
图18是按照本发明实施例12的电平变换电路的偏置电位发生电路之结构的电路图。
图19是表示图18所示的电平变换电路动作的时序图。
图20是表示实施例12的变更例的电路图。
图21是表示实施例12的另一变更例的电路图。
图22是表示实施例12的又一变更例的电路图。
具体实施方式
[实施例1]
图1中，该电平变换电路是PMOS交叉耦合型电平变换电路，其中包括：反相器1、2，P沟道MOS晶体管3、4，以及N沟道MOS晶体管5、6。该电平变换电路把振幅电压为第一电源电压VDD的信号VI变换为振幅电压为高于第一电源电压VDD的第二电源电压VDDH的信号VO。
P沟道MOS晶体管3、4分别连接在第二电源电位VDDH线和输出节点N3、N4之间，它们的栅极分别连接节点N4、N3。节点N3上出现的信号为输出信号VO，节点N4上出现信号VO的反相信号/VO。N沟道MOS晶体管5、6分别连接在节点N3、N4和接地电位GND线之间，它们的栅极分别接受信号V1、V2，它们的背栅极分别接受偏置电位VB1、VB2。反相器1由第一电源电压VDD驱动，使信号VI反相，生成信号V1。反相器2由第一电源电压VDD驱动，使信号V1反相，生成信号V2。
MOS晶体管3～6都有比较厚的栅氧化膜，是耐压高的厚膜晶体管。厚膜晶体管具有较高的阈值电压VTHH。反相器1、2都有比较薄的栅氧化膜，构成耐压低的薄膜晶体管。薄膜晶体管具有较低的阈值电压VTHL。众所周知，反相器1、2各自包括串联在第一电源电位VDD线和接地电位GND线之间的P沟道MOS晶体管和N沟道MOS晶体管。
图2是表示N沟道MOS晶体管5之结构的断面图。图2中，在P型半导体基片10表面上形成N型阱11和P+型扩散层12，在N型阱11的表面上形成P型阱(背栅极)13和N+型扩散层14，在P型阱13的表面上形成N+扩散层(源极)15、N+型扩散层(漏极)16和P+扩散层17，在N+扩散层15和16之间，在P型阱13的表面上形成栅氧化膜18和栅电极(栅极)19。
N+扩散层15接受接地电位GND，栅电极19接受反相器1的输出信号V1、N+扩散层16连接到输出节点N3。P型阱13通过P+扩散层17接受偏置电位VB1。偏置电位VB1设定在低于P型阱13和N+扩散层15之间的内建电位以下的电位上。因而P型阱13和N+扩散层15之间并不变为导通状态。另外，N型阱11经由N+扩散层14接受第二电源电压VDDH，P型半导体基片10经由P+扩散层12接受接地电位GND。因此，P型半导体基片10和N型阱11之间的PN结和N型阱11和P型阱13之间的PN结都维持着反偏置状态。N沟道MOS晶体管6和N沟道MOS晶体管5具有相同的结构。
图3是表示生成偏置电位VB1、VB2的偏置电位发生电路20的结构的电路图。在图3中，该偏置电位发生电路20中包含VB2发生电路21和VB1发生电路22。VB2发生电路21包含NOR门23、反相器24、N型MOS晶体管25～27和P沟道MOS晶体管28。N沟道MOS晶体管25、26串联在第一电源电压VDD线和接地电位GND线之间。P沟道MOS晶体管28和N沟道MOS晶体管27串联在第一电源电压VDD线和接地电位GND线之间，它们的栅极分别接受信号V1，/VO。NOR门23接受信号V1和出现在MOS晶体管28、27之间的节点处的信号V3，其输出信号被输入N沟道MOS晶体管25的栅极，同时经由反相器24输入到N沟道晶体管26的栅极。N沟道晶体管25、26之间的节点的电位成为偏置电位VB2。
N沟道MOS晶体管25、26和P沟道晶体管28都是薄膜晶体管，N沟道晶体管27是厚膜晶体管。NOR门23和反相器24均分别由多个薄膜晶体管构成。VB1发生电路22与VB2发生电路21具有相同的结构，只是不接受信号VB1、/VO而接受信号V2、VO，不是输出偏置电位VB2，而输出偏置电位VB1。
图4是表示图1～图3所示电平变换电路的动作时序图。在初始状态下，假定输入信号VI处于“L”电平(GND)，信号V1、V2分别成为“H”电平(VDD)和“L”电平(GND)。另外，MOS晶体管4、5导通，而同时MOS晶体管3、6被截止，信号VO、/VO分别成为“L”电平(GND)和“H”电平(VDDH)。另外，信号V3、V3’分别成为“L”电平(GND)和“H”电平(VDD)，偏置电位VB1、VB2都变为接地电位(GND)。
若某时刻输入信号VI从“L”电平(GND)上升为“H”电平(VDD)，则信号V1、V2分别成为“L”电平(GND)和“H”电平(VDD)。若信号V1处于“L”电平，则N沟道MOS晶体管5成为截止状态。另外，若VB2发生电路21的NOR门23的输出信号上升为“H”电平(VDD)，则N沟道MOS晶体管25导通，同时N沟道MOS晶体管26成为截止状态，偏置电位VB2上升为VDD-VTHL。VDD-VTHL设定为图2中的P型阱13和N+型扩散层15之间的内建电位以下的值。若偏置电位VB2为VDD-VTHL，则N沟道MOS晶体管6的阈值电压VTHH降低，N沟道MOS晶体管6导通，信号/VO的电平渐渐降低。若信号/VO的电平降低，则流入P沟道MOS晶体管3的电流增大，信号VO的电平上升，若信号VO的电平上升，则流入P沟道MOS晶体管4的电流减少，信号/VO的电平进一步降低。这样，信号VO、/VO分别成为“H”电平(VDDH)和“L”电平(GND)。
若信号VO、/VO分别为“H”电平(VDDH)和“L”电平(GND)，则信号V3、V3’分别成为“H”电平(VDD)和“L”电平(GND)，VB2发生电路21的NOR门23的输出信号成为“L”电平，N沟道MOS晶体管25成为截止状态，同时N沟道MOS晶体管26导通，偏置电位VB2成为接地电位(GND)。若偏置电位VB2设于接地电位GND，则N沟道MOS晶体管6的阈值电压VTHH提高，N沟道MOS晶体管6中的漏电流减少。
接着，若输入信号VI从“H”电平(VDD)下降为“L”电平(GND)，则信号V1、V2分别成为“H”电平(VDD)和“L”电平(GND)。若信号V2设为“L”电平，则N沟道MOS晶体管6成为截止。此外，若VB1发生电路22的NOR门23的输出信号上升为“H”电平(GND)，则N沟道MOS晶体管25成为导通，同时N沟道MOS晶体管26成为截止，偏置电位VB1上升为VDD-VTHL。若偏置电位VB1上升为VDD-VTHL，则N沟道MOS晶体管5阈值电压VTHH降低，N沟道MOS晶体管5导通，信号VO的电平渐渐降低。若信号VO的电平降低，则流入P沟道MOS晶体管4的电流增大，信号/VO的电平上升，若信号/VO的电平上升，则流入P沟道MOS晶体管3的电流减少，信号VO的电平进一步降低。这样，信号VO、/VO分别成为“L”电平(GND)和“H”电平(VDDH)。
若信号VO、/VO分别为“L”电平(GND)和“H”电平(VDDH)，则信号V3、V3’分别成为“L”电平(GND)和“H”电平(VDD)，VB1发生电路22的NOR门23的输出信号成为“L”电平，N沟道MOS晶体管25成为截止，同时N沟道MOS晶体管26导通，偏置电位VB1被设于接地电位GND。若偏置电位VB1为接地电位GND，则N沟道MOS晶体管5的阈值电压VTHH变高，N沟道MOS晶体管5中的漏电流变小。
在本实施例1中，根据输入信号V1或V2之设于“H”电平，N沟道MOS晶体管5或6的背栅极的电位VB1或VB2提高，N沟道MOS晶体管5或6的阈值电压VTHH下降，所以即使输入信号V1、V2的振幅电压VDD低，也能获得高的工作速度。
另外，N沟道MOS晶体管5或6导通后N沟道MOS晶体管5或6的背栅极电位VB1或VB2降低，N沟道MOS晶体管5或6的阈值电压VTHH上升，所以N沟道MOS晶体管5或6中的漏电流可被抑制得较小。
另外，如图5所述示，在VB2发生电路21和VB1发生电路22中，N沟道MOS晶体管25也可以由P沟道MOS晶体管29代替，将反相器24的输出信号输入到P沟道MOS晶体管29的栅极。但是，由于偏置电位VB1、VB2各自成为第一电源电位VDD和接地电位GND，因此，此变更例对于在第一电源电位VDD进一步降低，VDD成为图2的P沟道阱13和N+扩散层15之间的内建电位以下的场合有效。
[实施例2]
图6是表示按照本发明实施例2的电平变换电路主要部分的电路图。参见图6，该电平变换电路与实施例1的电平变换电路不同点在于，偏置电位发生电路20被偏置电位发生电路30代替。
偏置电位发生电路30包含N沟道MOS晶体管31～34。N沟道MOS晶体管31～34都是薄膜晶体管。N沟道MOS晶体管31、33均连接在第一电源电位VDD线和输出节点N31、N33之间，它们的栅极分别接受信号V1、V2。N沟道MOS晶体管32、34分别连接在节点N31、N33和接地电位GND线之间，它们的栅极接受信号V2、V1。
在信号V1、V2分别为“H”电平和“L”电平的场合，N沟道MOS晶体管31、34导通，同时N沟道MOS晶体管32、33成为截止，偏置电位VB1、VB2分别成为VDD-VTHL和GND。在信号V1、V2分别为“L”电平和“H”电平的场合，N沟道MOS晶体管32、33成为导通，同时N沟道MOS晶体管31、34成为截止，偏置电位VB1、VB2分别成为GND和VDD-VTHL。
本实施例2，也能得到与实施例1相同的效果。另外，由于去掉了从信号VO、/VO来的反馈环路，因此与实施例1相比，能够加快工作速度。
[实施例3]
图7是表示本发明实施例3电平变换主要部分的电路图。参见图7，该电平变换电路与实施例1电平变换电路不同之点在于，偏置电位发生电路20被偏置电位发生电路40代替。
偏置电位发生电路40包括N沟道MOS晶体管41～44。N沟道MOS晶体管41～44都是薄膜晶体管。信号V1、V2分别输入到输入节点N41、N43，偏置电位VB1、VB2分别从输出节点N42，N44输出。N沟道MOS晶体管41连接在节点N41和N42之间，其栅极连接在节点N43上。N沟道MOS晶体管42连接在节点N41和N42之间，其栅极连接节点N41。N沟道MOS晶体管43连接在节点N43和N44之间，其栅极连接节点N41。N沟道MOS晶体管44连接在节点N43和N44之间，其栅极连接节点N43。N沟道MOS晶体管42、44分别构成二极管。
在信号V1、V2分别处于“H”电平(VDD)和“L”电平(GND)的情况下，N沟道MOS晶体管41成为截止，同时N沟道MOS晶体管43导通，偏置电位VB1、VB2分别成为VDD-VTHL和GND。在信号V1、V2分别为“L”电平(GND)和“H”电平(VDD)的情况下，N沟道MOS晶体管41成为导通，同时N沟道MOS晶体管43成为截止，偏置电位VB1、VB2分别成为GND，VDD-VTHL。
用该实施例3也可以获得与实施例1相同的效果。
[实施例4]
图8是表示按照本发明实施例4的电平变换电路主要部分的电路图。参见图8，该电平变换电路与实施例1电平变换电路不同之点在于，偏置电位发生电路20被偏置电位发生电路50代替。
偏置电位发生电路50中包括P沟道MOS晶体管51.1～51.n，52，53.1～53.n，54和N沟道MOS晶体管55，56。其中，n是自然数。MOS晶体管51.1～51.n，52，53.1～53.n，54～56都是薄膜晶体管。MOS晶体管51.1～51.n，52，55和MOS晶体管53.1～53.n，54，56分别串联在第一电源电位VDD线和接地电位GND线之间。P沟道MOS晶体管51.1～51.n，53.1～53.n的栅极分别连接到它们的漏极。P沟道MOS晶体管51.1～51.n，53.1～53.n分别构成二极管。MOS晶体管52，55的栅极都接受信号V1，MOS晶体管54、56的栅极都接受信号V2。MOS晶体管52和55之间的节点N52上出现的电位成为偏置电位VB2，MOS晶体管54和56之间的节点N54上出现的电位成为偏置电位VB1。
信号V1、V2分别处于“H”电平和“L”电平的情况下，MOS晶体管51.1～51.n，52，56成为截止，同时MOS晶体管53.1～53.n，54，55导通，偏置电位VB1、VB2分别成为VDD-n×VTHL，GND。在信号V1、V2分别处于“L”电平和“H”电平的情况下，MOS晶体管53.1～53.n，54，55成为截止，同时，MOS晶体管51.1～51.n，52，56导通，偏置电位VB1、VB2分别成为GND，VDD-n×VTHL。
用实施例4可以得到与实施例1相同的效果，此外，通过调整P沟道MOS晶体管的个数n，可以防止偏置电位VB1、VB2超过N沟道MOS晶体管5、6的寄生二极管(由P型阱13和N+型扩散层15形成的二极管)的内建电位。
[实施例5]
图9是表示按照本发明实施例5的电平变换电路主要部分的电路图。参见图9，该电平变换电路与实施例1电平变换电路不同之点在于，偏置电位发生电路20被偏置电位发生电路60代替。偏置电位发生电路60中包括VB1发生电路61和VB2发生电路62。
VB1发生电路61中包含N沟道MOS晶体管63～68。N沟道MOS晶体管63～68均为薄膜晶体管。N沟道MOS晶体管63～68串联在第一电源电位VDD线和接地电位GND线之间。N沟道MOS晶体管67，68分别与N沟道MOS晶体管64和66并联。N沟道MOS晶体管63～66的栅极分别接受信号V1、V2。N沟道MOS晶体管64，65的栅极分别连接到它们的漏极。N沟道MOS晶体管64，65分别构成二极管。N沟道MOS晶体管67，68的栅极分别接受选择信号SE1，SE2。N沟道MOS晶体管65和66之间的节点上出现的电位成为偏置电位VB1。VB2发生电路62的结构与VB1发生电路相同。但是VB2发生电路62的N沟道MOS晶体管63的栅极上输入信号V2而不是信号V1。N沟道MOS晶体管66的栅极上输入信号V1而不是信号V2，输出偏置电位VB2，而不是偏置电位VB1。
在选择信号SE1，SE2都处于“H”电平的情况下，N沟道MOS晶体管67，68导通，偏置电位VB1、VB2分别成为VDD-VTHL和GND。在选择信号SE1，SE2分别处于“L”电平和“H”电平的情况下，N沟道MOS晶体管67成为截止，同时N沟道MOS晶体管68导通，偏置电位VB1、VB2分别成为VDD-2VTHL和GND。选择信号SE1，SE2均为“L”电平时，N沟道MOS晶体管67，68截止，偏置电位VB1、VB2分别成为VDD-3VTHL和GND。即使在装有电平变换电路的芯片被安装之后，选择信号SE1，SE2也可以从外部进行调整和设定。
例如，假定选择信号SE1，SE2分别处于“L”电平和“H”电平。在信号V1、V2分别处于“H”电平和“L”电平的情况下，VB1发生电路61的N沟道MOS晶体管63导通，同时N沟道MOS晶体管66成为截止，偏置电位VB1成为VDD-2VTHL。另外，VB2发生电路62的N沟道MOS晶体管66导通，同时N沟道MOS晶体管63成为截止，偏置电位VB2成为接地电位GND。在信号V1、V2分别为“L”电平和“H”电平的情况下，VB1发生电路61的N沟道MOS晶体管66导通，同时N沟道MOS晶体管63成为截止，偏置电位VB1成为接地电位GND。另外，在VB2发生电路62的N沟道MOS晶体管63导通的同时，N沟道MOS晶体管66成为截止，偏置电位VB2成为VDD-VTHL。
用实施例5可以得到与实施例1相同的效果，此外，即使在安装之后，也可以调整和设置偏置电位VB1、VB2的电平。
图10是表示该实施例5的变更例的电路图。在该变更例中，增加了根据第一电源电位生成选择信号SE1，SE2的信号发生电路70。在图10中，信号发生电路70包括电阻71～73和比较器74，75。电阻71～73串联在第二电源电位VDDH线和接地电位GND线之间。电阻71和72之间的节点N71和电阻72和73之间的节点N72上，出现由电阻71～73对第二电源电位VDDH分压后的电位。
比较器74在第一电源电位VDD高于节点N71的电位时，将选择信号SE1设于“L”电平，在第一电源电位VDD低于节点N71的电位时，将选择信号SE1设为“H”电平。比较器75在第一电源电位VDD高于节点N72的电位时，将选择信号SE2设于“L”电位，在第一电源电位VDD低于节点N72的电位时，将选择信号SE2设为“H”电平。
在第一电源电位VDD较高时，偏置电位VB1、VB2的电平可以低，因此，选择信号SE1，SE2被设为“L”电平。第一电源电位VDD较低时，偏置电位VB1、VB2的电平升高，N沟道MOS晶体管5、6的阈值电压VTHH必须下降，所以选择信号SE1，SE2被设为“H”电平。在此变更例中，根据第一电源电位VDD的电平，控制偏置电位VB1、VB2的电平。
[实施例6]
图11是表示按照本发明实施例6的电平变换电路主要部分的电路图。参见图11，该电平变换电路与实施例1电平变换电路不同之点在于，偏置电位发生电路20被偏置电位发生电路80代替。偏置电位发生电路80中包括VB1发生电路81和VB2发生电路82。
VB1发生电路81包括P沟道MOS晶体管83、N沟道MOS晶体管84～86和电容87。MOS晶体管83～86均为薄膜晶体管。输出节点N84连接寄生电容88。P沟道MOS晶体管83和N沟道MOS晶体管84连接在第一电源电位VDD线和输出节点N84之间，它们的栅极都接受信号V1。电容87连接在MOS晶体管83，84之间的节点N83和接地电位GND线之间。N沟道MOS晶体管85连接在输出节点N84和接地电位GND线之间，其栅极接受信号V2。N沟道MOS晶体管86连接在输出节点N84和接地电位GND线之间，其栅极连接在输出节点N84上。N沟道MOS晶体管86构成二极管。VB2发生电路82的结构与VB1发生电路81的相同。但是，VB2发生电路82的P沟道MOS晶体管83的栅极上输入信号V2而不是信号V1，在N沟道MOS晶体管85的栅极上输入信号V1而不是信号V2，被输出的偏置电位是VB2而不是VB1。
图12是表示图11所示偏置电位发生电路80的动作时序图。假定在初始状态下，输入信号VI设于“L”电平，信号V1、V2分别成为“H”电平和“L”电平。此时，VB1发生电路81的MOS晶体管83，85成为截止，同时MOS晶体管84导通，由漏电流使输出节点N84向接地电位GND放电。此外，VB2发生电路82的MOS晶体管83，85导通，同时MOS晶体管84成为截止，电容87被充电至第一电源电位VDD，输出节点N84成为接地电位GND。
若在某个时刻，输入信号VI被提高到“H”电平，则信号V1、V2分别成为“L”电平和“H”电平。此时，VB1发生电路81上MOS晶体管84成为截止，同时MOS晶体管83，85导通，电容87被充电至第一电源电位VDD，同时使输出节点N84成为接地电位GND。另外，在VB2发生电路82上，MOS晶体管83，85成为截止，同时MOS晶体管84导通，电容87中的电荷在寄生电容88和N沟道MOS晶体管86的栅电容之间分配。偏置电位VB2高于N沟道MOS晶体管86的阈值电压VTHL的场合，N沟道MOS晶体管86导通，因此，偏置电位VB1脉冲地上升后成为VTHL，其后因漏电流而渐渐下降。
接着，若输入信号VI下降至“L”电平，则信号V1、V2分别成为“H”电平和“L”电平。此时，VB1发生电路81上，MOS晶体管83，85成为截止，同时MOS晶体管84导通，电容87上的电荷在寄生电容88和N沟道MOS晶体管86的栅电容之间分配。偏置电位VB1高于N沟道MOS晶体管86的阈值电压VTHL的场合，N沟道MOS晶体管86导通，因此，偏置电位VB1脉冲地上升后成为VTHL，其后由于漏电流而渐渐下降。另外，在VB2发生电路82上，MOS晶体管84成为截止，同时MOS晶体管83，85导通，电容87被充电至第一电源电位VDD，同时输出节点N84被设于接地电位GND。
在本实施例6中，偏置电位VB1、VB2并非从第一电源电位VDD降低的电位，而是成为从接地电位GND上升VTHL而成的电位。因此，偏置电位VB1、VB2变得不易受第一电源电位VDD变化的影响，故可实现电路的稳定工作。
[实施例7]
图13是表示按照本发明实施例7的电平变换电路主要部分的电路图。参见图13，该电平变换电路与实施例1电平变换电路不同之点在于，偏置电位发生电路20被偏置切换电路90代替。
切换电路90包括传输门91～94。传输门91～94各自包括并联的N沟道MOS晶体管和P沟道MOS晶体管。N沟道MOS晶体管和P沟道MOS晶体管都是薄膜晶体管。传输门91，93的一个电极接受从外部加上的固定电位VC，其另一电极分别连接输出节点N91、N93。固定电位V1是图2的P型阱13和N+扩散层15之间的内建电位以下的正电位。输出节点N91、N93上出现的信号成为偏置电位VB1、VB2。传输门92，94的一个电极接受接地电位GND，其另一电极分别连接输出节点N91、N93。信号V1被输入到传输门91，94的N沟道MOS晶体管一侧的栅极和传输门92，93的P沟道MOS晶体管一侧的栅极。信号V2被输入到传输门91，94的P沟道MOS晶体管一侧的栅极和传输门92，93的N沟道MOS晶体管一侧的栅极。
在信号V1、V2分别处于“H”电平和“L”电平的场合，传输门91，94导通，同时晶体管92，93成为截止，偏置电位VB1、VB2分别成为固定电位VC和接地电位GND。信号V1、V2分别处于“L”电平和“H”电平的场合，传输门92，93导通，同时传输门91，94成为截止，偏置电位VB1、VB2分别成为接地电位GND和固定电位VC。
用本实施例7也可以获得与实施例1相同的效果。
[实施例8]
图14是表示按照本发明实施例8的电平变换电路主要部分的电路图。参见图14，该电平变换电路与实施例1电平变换电路不同之点在于，偏置电位发生电路20被偏置电位发生电路95代替。
偏置电位发生电路95包括串联在第一电源电位VDD线和接地电位GND线之间的多个(图中为3个)P沟道MOS晶体管96～98。P沟道MOS晶体管96～98都是薄膜晶体管。P沟道MOS晶体管96～98的栅极分别连接它们的漏极。P沟道MOS晶体管96～98各自构成二极管。P沟道MOS晶体管97和98之间的节点N97上出现的电位成为偏置电位VB1、VB2。偏置电位VB1、VB2成为由P沟道MOS晶体管96～98对第二电源电位VDD分压而得的某个电位。偏置电位VB1、VB2是图2的P型阱13和N+扩散层15之间的内建电位以下的正电位。
在本实施例8中，也可以降低图1的N沟道MOS晶体管5、6的阈值电位VTHH，即使在输入信号V1振幅电压低时，也可实现工作速度的提高。由于偏置电位VB1、VB2设为固定电位，所以漏电流增大，但可以简化偏置电位发生电路的结构。另外，这个偏置电位发生电路95的输出电位也可以设置成图12的固定电位VC。
[实施例9]
图15是表示按照本发明实施例9的电平变换电路主要部分的电路图。参见图15，该电平变换电路与实施例1的电平变换电路的不同在于，偏置电位发生电路20被切换电路100代替。
切换电路100中包括2个反相器101，102。反相器101包括P沟道MOS晶体管103和N沟道MOS晶体管104。MOS晶体管103和104都是薄膜晶体管。MOS晶体管103，104串联在第一电源电位VDD线和接地电位GND线之间，它们的栅极都接受信号V1。MOS晶体管103，104之间的节点上出现的电位成为偏置电位VB2。反相器102的结构与反相器101相同，它接受信号V2而不是信号V1，输出偏置电位VB1而不是偏置电位VB2。
在信号V1、V2分别处于“H”电平和“L”电平的情况下，偏置电位VB1、VB2分别成为第一电源电位VDD和接地电位GND，在信号V1、V2分别处于“L”电平和“H”电平的情况下，偏置电位VB1、VB2分别成为接地电位GND和第一电源电位VDD。本实施例9进一步降低了第一电源电位VDD，在VDD成为图2的P型阱13和N+扩散层15之间的内建电位以下时有效。
用这个实施例9也可以获得与实施例1的同样的效果。
[实施例10]
图16是表示按照本发明实施例10的电平变换电路主要部分的电路方框图。参见图16，该电平变换电路与实施例1电平变换电路不同之点在于，增加了判断电路110。
判断电路110包括AND门111～113、延迟电路114、边缘生成电路115、锁存电路116、P沟道MOS晶体管117、N沟道MOS晶体管118，119.1～119.m(式中：m为自然数)和比较器120。AND门111接受时钟信号CMPCK和信号CMPEN，输出信号Φ111。延迟电路114使AND门111的输出信号Φ111延迟一段预定时间。边缘生成电路115对延迟电路114的输出信号Φ114进行整形，生成边缘尖锐的信号Φ115。信号Φ115被送到锁存电路116的时钟端C。
P沟道MOS晶体管117和N沟道MOS晶体管118，119.1～119.m串联在第二电源电位VDDH线和接地电位GND线之间。MOS晶体管117，118，119.1～119.m都是厚膜晶体管。MOS晶体管117，118栅极接受AND门111的输出信号Φ111。N沟道MOS晶体管119.1～119.m的栅极分别连接在它们的漏极。N沟道MOS晶体管119.1～119.m各自构成二极管。比较器120比较第一电源电位VDD与MOS晶体管117，118之间的节点的电位V117，在VDD高于V117的情况下，信号Φ120设于“L”电平，而在VDD低于V117的情况下，信号Φ120设于“H”电平。信号Φ120被送到锁存电路116的输入端D。
在送到时钟端C的信号Φ115为“L”电平的期间，锁存电路116使送到输入端D的信号Φ120通过(通过状态)，根据信号Φ115之从“L”电平变化为“H”电平，锁存电路116保持并输出输入信号Φ120的电平(保持状态)。锁存电路116的输出信号Φ116被送到AND门112，113的一个输入节点。信号V1、V2分别被输入AND门112，113的另一个输入节点。代替信号V1、V2，AND门112，113的输出信号V1’，V2’分别被输入图3的VB2发生电路21和VB1的发生电路22。
信号CMPEN处于“L”电平时，AND门111的输出信号Φ111被固定于“L”电平。这样，延迟电路114的输出信号Φ114和边缘生成电路115的输出信号Φ115也都被固定在“L”电平上，锁存电路116被固定在通过状态。另外，P沟道MOS晶体管117导通，同时N沟道MOS晶体管118成为截止，V117成为第二电源电位VDDH。并且，比较器120被去激活而将信号Φ120设于“L”电平。因此，锁存电路116的输出信号Φ116成为“L”电平，AND门112，113的输出信号V1’，V2’被固定于“L”电平。因此，偏置电位VB1、VB2被固定于接地电位GND。
若信号CMPEN被设于“H”电平，则时钟信号CMPCK通过AND门111成为信号Φ111，比较器120被激活。时钟信号CMPCK在“L”电平期间，比较器120被激活，信号Φ120设于“L”电平，此外，与信号CMPCN处于“L”电平时相同，信号V1’，V2’被固定在“L”电平上。
若时钟信号CMPCK被从“L”电平提高至“H”电平，则AND门111的输出信号Φ111成为“H”电平，P沟道MOS晶体管117成为截止，同时N沟道MOS晶体管118导通，V117成为m×VTHH。VDD高于m×VTHH时，比较器120的输出信号Φ120成为“L”电平，VDD低于m×VTHH时，比较器120的输出信号Φ120成为“H”电平。从时钟信号CMPCK被提高至“H”电平起经过预定时间后，边缘生成电路115的输出信号Φ115被提高至“H”电平，信号Φ120的电平由锁存电路116保持并输出。
因此，VDD高于m×VTHH时，图1的N沟道MOS晶体管5、6的阈值电压不必降低，所以信号Φ116成为“L”电平，信号V1’，V2’被固定在“L”电平。VDD低于m×VTHH时，N沟道MOS晶体管5、6的阈值电压VTHH必须下降，所以信号Φ116成为“H”电平，信号V1，V2通过AND门112，113成为V1’，V2’。
在本实施例10中，由于只在VDD低于m×VTHH时、亦即N沟道MOS晶体管5、6的阈值电压VTHH必须下降时才使偏置电位发生电路工作，因此可以削减无谓的功率消耗。
[实施例11]
图17是表示按照本发明实施例11的电平变换电路主要部分的电路图。在图17中，该电平变换电路包括反相器121、电阻122和N沟道MOS晶体管123。反相器121由第一电源电压VDD驱动，使输入信号VI反转，生成输出信号V1。电阻122和N沟道MOS晶体管123串联在第二电源电位VDDH线和接地电位GND线之间。N沟道MOS晶体管123的栅极接受信号V1，其背栅极接受偏置电位VB1。N沟道MOS晶体管123是厚膜晶体管。偏置电位VB1可用实施例1～10中任何一个偏置电位发生电路生成，但此例中不输入信号V2，而输入信号VI。电阻122和N沟道MOS晶体管123之间的节点N122上出现的信号成为输出信号VO。
信号VI为“H”电平(VDD)时，N沟道MOS晶体管123成为截止，信号VO成为“H”电平(VDDH)。若信号VI被从“H”电平(VDD)降低至“L”(GND)，则偏置电位VB1例如被升高至VDD-VTHL，N沟道MOS晶体管123的阈值电位VTHH降低，N沟道MOS晶体管123导通，信号VO成为“L”电平(GND)。
用本实施例11也可以得到与实施例1相同的效果。
[实施例12]
图18是按照本发明实施例12的电平变换电路的偏置电位发生电路之结构的电路图。参照图18，该电平变换电路跟实施例1的电平变换电路的不同点在于，偏置电位发生电路20被偏置电位发生电路130所代替。偏置电位发生电路130中包含VB1发生电路131和VB2发生电路132。
VB1发生电路131构成以信号V1、VO的逻辑积信号作为偏置电位VB1输出的AND门。也就是，VB1发生电路131中包含P沟道MOS晶体管133、134，N沟道MOS晶体管135、136，以及反相器137。MOS晶体管133、135为薄膜晶体管，MOS晶体管134、136为厚膜晶体管。反相器137是包含串联连接在第一电源电位VDD线和接地电位GND之间的P沟道MOS晶体管和N沟道MOS晶体管的众所周知的反相器。
P沟道MOS晶体管133、134并联连接在第一电源电位VDD线和节点N133之间，它们的栅极分别接受信号V1、VO。N沟道MOS晶体管135、136串联连接在节点N133和接地电位GND线之间，它们的栅极分别接受信号V1、VO。MOS晶体管133～136构成NAND门。反相器137将出现于节点N133的信号的反相信号作为偏置电位VB1输出。VB2发生电路132具有跟VB1发生电路131相同的结构，但不是信号V1、VO被输入而是信号V2、/VO被输入，不是偏置电位VB1被输出而是偏置电位VB2被输出。
图19是表示图18所示的电平变换电路动作的时序图。在初始状态，输入信号VI被设于“L”电平(GND)，信号V1、V2分别成为“H”电平(VDD)和“L”电平(GND)。并且，MOS晶体管4、5导通，同时MOS晶体管3、6成为截止，信号VO、/VO分别成为“L”电平(GND)和“H”电平(VDD)。并且，节点N133、N133’均成为“H”电平(VDD)，偏置电位VB1、VB2均成为接地电位GND。
若某时刻输入信号VI被从“L”电平(GND)升高至“H”电平(VDD)，则信号V1、V2分别成为“L”电平(GND)和“H”电平(VDD)。若信号V1被设于“L”电平，则VB1发生电路131的P沟道MOS晶体管133导通，同时N沟道MOS晶体管135成为截止，但偏置电位VB1保持为“L”电平不发生变化。并且，若信号V2被设于“H”电平，则VB2发生电路132的P沟道MOS晶体管133被截止，N沟道MOS晶体管135导通，节点N133’被设于“L”电平，偏置电位VB2被提升至第一电源电位VDD。
VDD被设定在图2的P型阱13与N+型扩散层15之间的内建电位以下的值上。若偏置电位VB2被设于VDD，则N沟道MOS晶体管6的阈值电压VTHH降低，N沟道MOS晶体管6导通，信号/VO的电平缓缓降低。信号/VO的电平一降低，流入P沟道MOS晶体管3的电流就增加，从而信号VO的电平就上升；信号VO的电平一上升，流入P沟道MOS晶体管4的电流就减少，从而信号/VO的电平就进一步降低。如此，信号VO、/VO分别成为“H”电平(VDDH)和“L”电平(GND)。
信号VO、/VO分别被设于“H”电平(VDDH)和“L”电平(GND)时，节点N133、N133’就均成为“H”电平(VDD)，偏置电位VB2被设于接地电位GND。偏置电位VB2被设于接地电位GND时，N沟道MOS晶体管6的阈值电压VTHH提高，N沟道MOS晶体管6上的漏电流减少。
接着，输入信号VI被从“H”电平(VDD)降低至“L”电平(GND)时，信号V1、V2分别成为H”电平(VDD)和“L”电平(GND)。若信号V2被设于“L”电平，则VB2发生电路132的P沟道MOS晶体管133导通，同时N沟道MOS晶体管135截止，但是，偏置电位VB2仍保持“L”电平不变。并且，若信号V1被设于“H”电平，则VB1发生电路22的P沟道MOS晶体管133被截止，同时N沟道MOS晶体管135导通，节点N133被设于“L”电平，从而偏置电位VB1被提升至第一电源电位VDD。
偏置电位VB1被提升至VDD时，N沟道MOS晶体管5的阈值电压VTHH降低而使N沟道MOS晶体管5导通，信号VO的电平缓缓地降低。信号VO的电平降低时，流入P沟道MOS晶体管4的电流增加；信号/VO的电平上升时，流入P沟道MOS晶体管3的电流减少，从而信号VO的电平进一步下降。如此，信号VO、/VO分别成为“L”电平(GND)和“H”电平(VDDH)。
信号VO、/VO分别成为“L”电平(GND)和“H”电平(VDDH)时，VB1发生电路131的P沟道MOS晶体管134导通，同时N沟道MOS晶体管136截止，节点N133成为“H”电平，偏置电位VB1被设于接地电位GND。偏置电位VB1被设于接地电位GND时，N沟道MOS晶体管5的阈值电压VTHH升高，N沟道MOS晶体管5上的漏电流减小。
用本实施例12也可取得跟实施例1相同的效果。以下，就本实施例12的各种变更例进行说明。图20的电平变换电路的偏置电位发生电路140中，包含VB1发生电路141和VB2发生电路142。VB1发生电路141和VB2发生电路142，分别用N沟道MOS晶体管143置换了VB1发生电路131和VB2发生电路132中的P沟道MOS晶体管134。N沟道MOS晶体管143是厚膜晶体管。VB1发生电路141的N沟道MOS晶体管143，连接在第一电源电位VDD线和节点N133之间，其栅极接受信号/VO。VB2发生电路142的N沟道MOS晶体管143连接在第一电源电位VDD线和节点N133’之间，其栅极接受信号VO。
因此，该偏置电位发生电路140和图18的偏置电位发生电路130同样地工作。但是，图18的偏置电位发生电路130在第一电源电位VDD比P沟道MOS晶体管134的阈值电压VTHH足够高时进行高速动作，而图20的偏置电位发生电路140在VDDH-VDD比N沟道MOS晶体管143的阈值电压VTHH足够高时进行高速动作。也就是，图18的偏置电位发生电路130在第一电源电位VDD为较高电位时有效，而图20的偏置电位发生电路140在第一电源电位VDD为较低电位时有效。
图21的电平变换电路的偏置电位发生电路150包含VB1发生电路151和VB2发生电路152。VB1发生电路151和VB2发生电路152分别在VB1发生电路131和VB2发生电路132中增加了N沟道MOS晶体管143。N沟道MOS晶体管143是厚膜晶体管。VB1发生电路151的N沟道晶体管143，连接在第一电源电位VDD线和节点N133之间，其栅极接受信号/VO。VB2发生电路152的N沟道MOS晶体管143，连接在在第一电源电位VDD线和节点N133’之间，其栅极接受信号VO。因此，该偏置电位发生电路150和图18的偏置电位发生电路130同样地工作。跟图18的偏置电位发生电路130在第一电源电位VDD为较高电位时有效、而图20的偏置电位发生电路140在第一电源电位VDD为较低电位时有效形成对照，图21的偏置电位发生电路150能够不依赖于第一电源电位VDD的电位电平地高速动作。
图22的电平变换电路是在图18的电平变换电路的反相器1和N沟道MOS晶体管5的栅极之间串联连接k级(k为偶数)反相器155而构成的电路。反相器1的输出信号作为信号V1’被输入VB1发生电路131的MOS晶体管133、135的栅极。若设每级反相器的延迟时间Td，则信号V1’、V2’分别比信号V1、V2提早k×Td的时间发生电平变化。因此，能够将偏置电位VB1、VB2的电平变化的定时提前；能够通过调整反相器155的级数k使信号V1、V2的电平变化和偏置电位VB1、VB2的电平变化相一致。由于第一电源电位VDD越低内部电路的工作速度就越慢，因此，第一电源电位VDD越低本变更例就越有效。
这里公开的实施例在所有要点都是示例性的，必须认为是非限制性的。本发明的范围不是由上面的说明而由本发明的权利要求的范围加以规定，其中包含与权利要求范围相当的内容以及在该范围内的所有变更。

Claims (12)

1.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点，其栅极接受所述第二信号的反转信号的第一P型晶体管；
其漏极连接所述输出节点、其源极接接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的第一偏置电位发生电路；
所述第一偏置电位发生电路包括：
在所述第一信号的反转信号是低电平、并且所述第二信号是高电平的情况，将第一控制信号设于所述第一电位、在此外的情况，将所述第一控制信号设于所述基准电位的第一逻辑电路；
其漏极接受所述第一电位、其源极连接于所述第一N型晶体管的背栅极、其栅极接受所述第一控制信号的第二N型晶体管；以及
其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述第一控制信号的反转信号的第三N型晶体管。
2.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
其源极接受所述第一电位其漏极连接在所述第一N型晶体管背栅极、其栅极接受所述第一信号的第二N型晶体管；以及
其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述第一信号的反转信号的第三N型晶体管。
3.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
其栅极和漏极接受所述第一信号、其源极连接在所述第一N型晶体管背栅极的第二N型晶体管；以及
与所述第二N型晶体管并联连接、其栅极接受所述第一信号的反转信号的第三N型晶体管。
4.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的第一P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极的第二p型晶体管；
其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位的第二N型晶体管；以及
在所述第一电位线和所述第二P型晶体管的源极之间串联连接的预定个数的二极管元件。
5.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
其栅极接受所述第一信号、其漏极接受所述第一电位的第二N型晶体管；
其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位的第三N型晶体管；以及
串联在所述第二N型晶体管的源极和所述第三N型晶体管漏极之间的预定个数的二极管元件。
6.如权利要求5所述的电平变换电路，其特征在于所述偏置电位发生电路还包含：与各二极管元件并联连接的晶体管；
将所述第二电位和所述基准电位之间的电压分压而产生预定个数的基准电位的分压电路；以及
对应于各基准电位而设置、并在所述第一电位低于所述基准电位时使对应的晶体管导通、在所述第一电位高于所述基准电位时使对应的晶体管不导通的比较器。
7.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的第一P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
其栅极接受所述第一信号、其漏极接受所述第一电位的第二P型晶体管；
其栅极接受所述第一信号、其漏极连接于所述第二P型晶体管的源极、其源极连接于所述第一N型晶体管的背栅极的第二N型晶体管；
其栅极接受所述第一信号的反转信号、其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位的第三N型晶体管；
其一个电极连接于所述第二P型晶体管的漏极、其另一个电极接受所述基准电位的电容；以及
连接在所述第一N型晶体管的背栅极和所述基准电位之间的二极管元件。
8.如权利要求1所述的电平变换电路，其特征在于所述第一偏置发生电路还包括比较器，把所述第一电位与预定的电位加以比较，在所述第一电位高于所述预定电位时，使所述第一逻辑电路去激活，使所述第一控制信号固定在所述基准电位。
9.如权利要求1所述的电平变换电路，其特征在于还设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的反转信号的第二输出节点，其栅极接受所述第二信号的第二P型晶体管；
其漏极连接所述第二输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的反转信号的第四N型晶体管；以及
响应所述第一信号的反转信号被设于所述第一电位，将所述第四N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第四N型晶体管的背栅极上的第二偏置电位发生电路；
所述第二偏置电位发生电路包括：
在所述第一信号是低电平、并且所述第二信号的反转信号是高电平的情况，将第二控制信号设于所述第一电位、在此外的情况，将所述第二控制信号设于所述基准电位的第二逻辑电路；
其漏极接受所述第一电位、其源极连接于所述第四N型晶体管的背栅极、其栅极接受所述第二控制信号的第五N型晶体管；以及
其漏极连接于所述第四N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述第二控制信号的反转信号的第六N型晶体管。
10.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点、其栅极接受所述第二信号的反转信号的P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的N型晶体管；以及
切换电路，该切换电路接受高于所述基准电位的、所述N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位及基准电位，根据所述第一信号之设于所述第一电位，把所述偏置电位加到所述N型晶体管的背栅极上，并根据所述第一信号之设于所述基准电位，把所述基准电位加到所述N型晶体管的背栅极上。
11.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其源极接受所述第二电位、其漏极连接于输出所述第二信号的输出节点，其栅极接受所述第二信号的反转信号的第一P型晶体管；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
在所述第一信号的反转信号是低电平、并且所述输出信号是高电平的情况，将控制信号设于所述基准电位、在此外的情况，将所述控制信号设于所述第一电位的逻辑电路；
其源极接受所述第一电位、其漏极连接于所述第一N型晶体管的背栅极、其栅极接受所述控制信号的第二P型晶体管；以及
其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述控制信号的第二N型晶体管。
12.一种电平变换电路，将其低电平为基准电位、其高电平为高于所述基准电位的第一电位的第一信号，变换为其低电平为所述基准电位、其高电平为高于所述第一电位的第二电位的第二信号，其特征在于设有：
其一个源极接受所述第二电位、其另一个电极连接于输出所述第二信号的输出节点的电阻元件；
其漏极连接所述输出节点、其源极接受所述基准电位、其栅极接受所述第一信号的第一N型晶体管；以及
响应所述第一信号被设于所述第一电位，将所述第一N型晶体管的背栅极和源极之间的PN结的内建电位以下的偏置电位并加到所述第一N型晶体管的背栅极上的偏置电位发生电路；
所述偏置电位发生电路包括：
在所述第一信号的反转信号是低电平、并且所述输出信号是高电平的情况，将控制信号设于所述第一电位、在此外的情况，将所述控制信号设于所述基准电位的逻辑电路；
其漏极接受所述第一电位、其源极连接于所述第一N型晶体管的背栅极、其栅极接受所述控制信号的第二N型晶体管；以及
其漏极连接于所述第一N型晶体管的背栅极、其源极接受所述基准电位、其栅极接受所述控制信号的反转信号的第三N型晶体管。
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