CN113820011B - 一种用于gm-apd的可屏蔽式光电流检测电路 - Google Patents
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Abstract
本发明属于集成电路领域，公开了一种应用于雪崩二极管盖革模式(GM‑APD)下的可屏蔽式光电流检测电路。该电路通过开关MOS管与数字逻辑运算电路实现对GM‑APD光电流的提取、淬灭以及检测状态输出。其优点在于能够根据电路状态和输入信号对APD进行主动淬灭和快速偏置复位；能够根据输入的像素使能信号实现单个像素的屏蔽；能够在光电流较大时开启过流保护机制，限制APD端口电压过高；能够实现像素级联，适用于阵列式光电流检测。
Description
技术领域
本发明属于集成电路领域，具体涉及一种应用于盖革模式雪崩二极管(GM-APD)下的可屏蔽式光电流检测电路。
背景技术
无扫描三维激光成像技术，通过测量各个像素发射激光信号与回波信号之间时间差进行三维成像，从而获得空间各个点的三维信息。随着基于光子飞行时间(Time ofFlight，TOF)测距技术的发展，无扫描三维激光阵列检测电路对于三维光信号的处理能力日渐提高，相较于其他激光探测模式，无扫描三维激光探测模式探测距离更远、成像速度更快、更适用于隐蔽目标与动态目标的成像。鉴于三维激光成像技术在性能以及实用方面的优越性，其在军事、商业领域有着十分广阔的应用前景。
雪崩二极管(Avalanche Photodiode，APD)是一种利用雪崩倍增效应产生极大电流内增益的光敏接收二极管。APD具有灵敏度高、体积小、功耗低、暗电流小、量子效率高、磁场不敏感等优点，被广泛应用于弱光环境中的光信号检测。APD通常有两种工作模式，分别为线性模式(Linear Mode，LM)以及盖革模式(Geiger Mode，GM)。当APD两极间的反偏电压小于其雪崩击穿电压时，APD的光电流大小与输入光信号强度成正比，此时器件工作在线性模式。工作于线性模式下的APD对光信号的灵敏度相对较低，需要接收一定数量的光子才能实现有效检测，这对于在只有少数光子能量甚至单个光子能量的弱光环境下的应用造成极大的限制。为了进一步提高光子检测的灵敏度，通常令APD工作于盖革模式下。当APD两极间电压大于其雪崩击穿电压时，器件工作于盖革模式下，由单光子激发的载流子即可触发极大增益的自持式雪崩击穿，此时达到了APD灵敏度的极限。基于盖革模式APD高灵敏度、高响应速度等优点，其在光场探测、三维激光成像、激光测距、军事侦察、地形探测等方面有着广泛的应用。
工作于盖革模式下的APD触发雪崩后无法自发停止，需要GM-APD光电流检测电路来实现雪崩光电流的淬灭。光电流检测电路通常也称为接口电路，其完成对光电流的感应、检测与淬灭，并产生检测的状态信号。接口电路需要与读出电路(Read Out IntegratedCircuit，ROIC)配合使用，前者实现信号的提取，后者对提取出的信号进行处理。随着对两者研究的逐步深入，接口电路逐渐趋于微型化、阵列化，读出电路则逐渐向更高精度、更宽量程发展。
发明内容
本发明的目的，在于提供一种应用于单像素内的检测盖革模式雪崩二极管(GM-APD)光电流的电路。该电路能够实现对GM-APD光电流的提取、淬灭以及大输入光电流时的过流保护，并通过逻辑电路的使能控制实现对单像素的可选择性屏蔽，最终输出状态检测信号。
本发明的技术方案为：
一种GM-APD可屏蔽式光电流检测电路，包括开关管MP和MN、过流保护模块、模拟测试管MTESTP、Level Shift模块、延时模块以及数字逻辑模块。
所述的开关管MP、MN，用于控制APD两极的反向偏压，从而控制APD工作于盖革模式或进行雪崩光电流的淬灭。
所述的过流保护模块包括第一NMOS管NMOS1、第二NMOS管NMOS2、第三NMOS管NMOS3、第四NMOS管NMOS4、第一PMOS管PMOS1以及熔丝R0。用于在APD产生较大的雪崩光电流时，将APD端口电压限制在安全电压范围内。
所述的模拟测试管MTESTP，用于在无激光回波信号时模拟光信号到来的效果。
所述的Level Shift模块包括第五NMOS管NMOS5与第二PMOS管PMOS2，用于将输入的数字信号进行电平位移，便于其与数字逻辑模块连接。
所述的延时模块包括第一反相器INV1与第二反相器INV2，用于将输入的复位控制信号ARM_IN延时，便于光电流检测电路的级联与阵列化。
所述的数字逻辑模块包括三输入与-或非门AND_NOR1、三输入或非门NOR1、第三反相器INV3、第四反相器INV4、第五反相器INV5。用于产生开关管MP、MN的栅极控制信号，从而对APD的工作模式和光电流的淬灭进行控制，进而输出检测状态信号。
具体的，开关管MP的源极连接至电源电压VDD，栅极GP连接至三输入与-或非门AND_NOR1的输出端以及NMOS3的栅极，同时与INV5的输入端相连，漏极APD_IN连接至AND_NOR1的输入端A2。开关管MN的源极接地，栅极GNI连接至NOR1的输出端，漏极连接至MP的漏极APD_IN，同时与NMOS3的漏极相连。MP与MN共同控制APD_IN点的电位，实现对APD反偏电压的控制。
具体的，过流保护模块中的PMOS1的源极连接至APD_IN，栅极连接至恒压偏置VBP，漏极与NMOS2的漏极、NMOS1的栅极相连。NMOS2的源极接地，栅极连接至恒压偏置VBN，漏极与PMOS1的漏极、NMOS1的栅极相连。NMOS1的源极接地，漏极连接至APD_IN。NMOS3的源极连接至NMOS4的漏极，栅极连接至GP，漏极连接至APD_IN。NMOS4的源极接地，栅极与恒压偏置VBN连接。当过流发生时，PMOS1与NMOS2为NMOS1提供栅极偏置电压使NMOS1导通，将大电流导通至地。
具体的，模拟测试管MTESTP的源极接电源VDD，栅极接输入信号TESTP，漏极连接至APD_IN。
具体的，Level Shift模块中的PMOS2的源极连接至电源VDD，栅极连接恒压偏置VBP，漏极与NMOS5的漏极BLANK相连，同时连接至INV3的输入。NMOS5的源极接地，栅极连接输入使能信号BLANK_IN。
具体的，延时模块的INV1输入端连接输入复位控制信号ARM_IN，输出信号接至INV2的输入端，同时接入AND_NOR1的输入端A1以及NOR1的输入端A1，INV2的输出信号GN可输出至下一级像素作为输入复位控制信号。
具体的，数字逻辑模块的AND_NOR1的输入端A1连接至INV1的输出端以及NOR1的输入端A1，输入端A2与APD_IN相连，输入端A3连接至INV3的输出端与NOR1的输入端A2，AND_NOR1的输出端接至GP，从而控制开关管MP的工作状态。NOR1的输入端A1与AND_NOR1的输入端A1以及INV1的输出端相连，输入端A2接至INV3的输出端，输入端A3接至INV4的输出，NOR1的输出端连接至GNI，从而控制开关管MN的工作状态。INV3的输入端接至BLANK，输出送至AND_NOR1的输入端A3。INV5的输入端接至GP，输出状态检测信号STOP。数字逻辑模块的AND_NOR1为三输入逻辑门，实现运算
图1为其内部电路，图2为其符号(Symbol)。
本发明的有益效果为：本发明能够根据输入信号进行逻辑运算对APD进行主动淬灭和偏置复位，具有较高的淬灭速度和响应速度；能够根据输入的像素使能信号实现单个像素的屏蔽；能够在光电流较大时开启过流保护机制，限制APD端口电压过高；能够实现像素级联，适用于阵列式光电流检测。
附图说明
图1为数字三输入逻辑门AND_NOR1的内部电路。
图2为数字三输入逻辑门AND_NOR1的Symbol。
图3为本发明电路图。
图4为本发明工作时序图。
具体实施方式
下面结合附图对本发明作进一步的阐述。
本发明的数字逻辑模块能够完成：检测光电流，产生开关管MP、MN的栅极控制信号GP、GNI，进而控制APD_IN点的电位，最终输出状态检测信号；对输入的控制信号进行逻辑运算，对APD的工作模式进行切换和控制像素使能。该模块的真值表如下表所示。
表1数字逻辑块真值表
数字逻辑模块逻辑运算表达式如下：
图2为本发明的电路图，下面将结合图2对本发明的工作状态进行阐述。在输入屏蔽信号BLANK_IN无效，即BLANK_IN＝0时，GM-APD光电流检测电路共有三个工作状态：
(1)复位状态：当复位控制信号ARM_IN为高电平时，输入控制信号经数字逻辑模块运算后将开关管MP的栅极控制信号GP、开关管MN的栅极控制信号GNI置为高，使MP截止，MN导通，将APD阳极电位APD_IN下拉至低电位，从而使其反向偏压增大，APD工作于盖革模式，检测电路进入等待光电流信号的待测状态。
(2)待测状态：复位后，复位控制信号ARM_IN恢复为低电平，将开关管栅极控制信号GP置为高电平、GNI置为低电平，使开关管MP、MN同时截止。此时APD两极反向偏压大于其雪崩击穿电压，能够检测单光子光信号，电路处于等待检测APD电流的状态。
(3)淬灭状态：当光信号到来时，GM-APD发生雪崩击穿，产生较大的光电流，使APD_IN点电位缓慢上升。当其电压上升至数字逻辑电路的阈值后，逻辑门电路将使GP变化为低电平，同时GNI保持低电平不变，从而开关管MP被导通，而MN仍被关闭，迅速将APD_IN点的电位上拉至高电平，将APD的反偏电压降低，同时输出上升沿信号STOP。此时APD退出盖革模式，雪崩电流迅速减小，实现光电流的淬灭。光电流被淬灭后，检测电路将再下一个ARM_IN高电平时进行复位，再次进入等待检测状态。
本发明能够实现在APD电流过大时的过流保护功能。当外界光信号强度较高或反偏电压较大时，APD雪崩电流较大，为了保护端口使其端口电压不超过6V，需要过流保护模块工作以实现大电流的分流。当没有光电流到来时，过流保护模块的NMOS2导通，APD_IN点电位较低，PMOS1截止，没有电流流经两管，此时NMOS1的栅极电压保持为低电平，NMOS1截止，此时过流保护模块关闭。当大光电流到来时，APD_IN点电位迅速升高使PMOS1导通，在NMOS2上产生压降，使NMOS1的栅极电位升高，NMOS1导通。NMOS1导通后，APD电流通过该管导通至地，将APD端口电压稳定在6V范围内。另外，NMOS3、NMOS4能够在开关管MP、MN均关闭时导通，有效减小APD暗电流的影响。
此外，本发明能够通过输入使能控制信号BLANK_IN实现单像素的屏蔽功能。由数字逻辑电路真值表所示，当屏蔽功能无效，即BLANK_IN＝0时，检测电路如上所述正常工作，当屏蔽功能有效，即BLANK_IN＝1时，数字逻辑将开关管MP的栅极控制信号GP、开关管MN的栅极控制信号GNI锁定为0。此时APD_IN点电位为高，APD退出盖革模式，不能接收光电流，同时输出STOP信号为持续的高电平。
光电流检测电路的工作时序图如图4所示。除光电流为电流信号，其余信号均为电压信号。在t6时刻前，使能信号BLANK_IN有效，检测电路按上述工作状态正常工作，其工作时序流程如下：
在t0时刻，复位控制信号ARM_IN由低电平变为高电平，电路进入复位状态，此时开关管MP、MN的栅极控制信号GP、GNI由低上升至高，将MP关闭，MN打开，APD_IN点的电位在MN的下拉作用下降低至低电平。在t1时刻，复位控制信号ARM_IN高电平变为低电平，电路复位结束，在t1到t2内保持所述的待测状态。
光电流在t2时刻到来，使APD_IN电位上升，触发后续的数字逻辑，使GP由高电平变为低电平，MP开启，电路进入淬灭状态。开关管MP将APD_IN点拉高，使APD反偏电压减小，退出盖革模式。同时，检测电路输出信号STOP由低电平跳变为高电平，产生上升沿有效的状态检测信号。
在t2到t3内，APD不能检测光电流。在t3时刻，下一个复位信号ARM_IN的高电平到来，重复上述工作流程。
在t6时刻，使能信号BLANK_IN由低电平跳变为高电平，将GP、GNI锁定为低电平，检测电路对复位信号ARM_IN、光电流信号均无响应，持续输出STOP信号为高，实现单像素的屏蔽功能。
Claims (1)
1.一种用于GM-APD的可屏蔽式光电流检测电路，包括PMOS开关管MP和NMOS开关管MN、过流保护模块、模拟测试管MTESTP、Level Shift模块、延时模块以及数字逻辑模块；
所述PMOS开关管MP和NMOS开关管MN，用于控制APD两极的反相偏压，从而控制APD工作于盖革模式或进行雪崩光电流的淬灭；
所述的过流保护模块包括第一NMOS管NMOS1、第二NMOS管NMOS2、第三NMOS管NMOS3、第四NMOS管NMOS4、第一PMOS管PMOS1以及熔丝R0，用于将APD端口电压限制在安全电压范围内；
所述的模拟测试管MTESTP，用于在无激光回波信号时模拟光信号到来的效果；
所述的Level Shift模块包括第五NMOS管NMOS5与第二PMOS管PMOS2，用于将输入的数字信号进行电平位移，便于其与数字逻辑模块连接；
所述的延时模块包括第一反相器INV1与第二反相器INV2，用于将输入的复位控制信号ARM_IN延时，便于光电流检测电路的级联与阵列化；
所述的数字逻辑模块包括三输入与-或非门AND_NOR1、三输入或非门NOR1、第三反相器INV3、第四反相器INV4、第五反相器INV5，用于产生PMOS开关管MP和NMOS开关管MN的栅极控制信号，从而对APD的工作模式和光电流的淬灭进行控制，进而输出检测状态信号；
其中，PMOS开关管MP的源极连接至电源电压VDD，栅极连接至三输入与-或非门AND_NOR1的输出端以及NMOS3的栅极，PMOS开关管MP的栅极同时与第五反相器INV5的输入端相连，PMOS开关管MP的漏极连接至三输入与-或非门AND_NOR1的第二输入端A2；NMOS开关管MN的源极接地，栅极连接至NOR1的输出端，漏极连接至PMOS开关管MP的漏极，NMOS开关管MN的漏极同时与第三NMOS管NMOS3的漏极相连；PMOS开关管MP和NMOS开关管MN共同控制PMOS开关管MP漏极的电位，实现对APD反偏电压的控制；
第一PMOS管PMOS1的源极连接至PMOS开关管MP的漏极，栅极连接至恒压偏置VBP，漏极与第二NMOS管NMOS2的漏极、第一NMOS管NMOS1的栅极相连；第二NMOS管NMOS2的源极接地，栅极连接至恒压偏置VBN，漏极与第一PMOS管PMOS1的漏极、第一NMOS管NMOS1的栅极相连；第一NMOS管NMOS1的源极接地，漏极连接至PMOS开关管MP的漏极；第三NMOS管NMOS3的源极连接至第四NMOS管NMOS4的漏极，第三NMOS管NMOS3的栅极连接至PMOS开关管MP的栅极，第三NMOS管NMOS3的漏极连接至PMOS开关管MP的漏极；第四NMOS管NMOS4的源极接地，栅极与恒压偏置VBN连接；当过流发生时，第一PMOS管PMOS1与第二NMOS管NMOS2为第一NMOS管NMOS1提供栅极偏置电压使第一NMOS管NMOS1导通，将大电流导通至地；
模拟测试管MTESTP的源极接电源VDD，栅极接输入信号TESTP，漏极连接至PMOS开关管MP的漏极；
第二PMOS管PMOS2的源极连接至电源VDD，栅极连接恒压偏置VBP，漏极与第五NMOS管NMOS5的漏极相连，第二PMOS管PMOS2的漏极同时连接至第三反相器INV3的输入；第五NMOS管NMOS5的源极接地，栅极连接输入使能信号BLANK_IN；
第一反相器INV1输入端连接输入复位控制信号ARM_IN，输出信号接至第二反相器INV2的输入端，同时接入三输入与-或非门AND_NOR1的第一输入端A1以及三输入或非门NOR1的第一输入端A1，第二反相器INV2的输出信号输出至下一级像素作为输入复位控制信号；
三输入与-或非门AND_NOR1的第一输入端A1连接至第一反相器INV1的输出端以及三输入或非门NOR1的第一输入端A1，三输入或非门NOR1的第二输入端A2与PMOS开关管MP的漏极相连，三输入或非门NOR1的第三输入端A3连接至第三反相器INV3的输出端与三输入或非门NOR1的第二输入端A2，三输入与-或非门AND_NOR1的输出端接至PMOS开关管MP的栅极，从而控制PMOS开关管MP的工作状态；三输入或非门NOR1的第一输入端A1与三输入与-或非门AND_NOR1的第一输入端A1以及第一反相器INV1的输出端相连，三输入或非门NOR1的第二输入端A2接至第三反相器INV3的输出端，三输入或非门NOR1的第三输入端A3接至第四反相器INV4的输出，三输入或非门NOR1的输出端连接至NMOS开关管MN的栅极，从而控制NMOS开关管MN的工作状态；第三反相器INV3的输入端接至第五NMOS管NMOS5的漏极，输出送至三输入与-或非门AND_NOR1的第三输入端A3；第五反相器INV5的输入端接至PMOS开关管MP的栅极，输出状态检测信号STOP。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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