CN113809117A - 半导体元件及其制作方法 - Google Patents

Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，其中MTJ堆叠结构包含一固定层设于基底上、一阻障层设于固定层上以及一自由层设于阻障层上。然后形成一上电极于MTJ堆叠结构上，去除上电极、自由层以及阻障层，形成第一遮盖层于上电极、自由层以及阻障层上，再去除第一遮盖层以及固定层以形成一MTJ以及一间隙壁于MTJ旁。

Description

半导体元件及其制作方法

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。

背景技术

已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。

上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

发明内容

本发明一实施例揭露一种制作半导体元件的方法，其主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，其中MTJ堆叠结构包含一固定层设于基底上、一阻障层设于固定层上以及一自由层设于阻障层上。然后形成一上电极于MTJ堆叠结构上，去除上电极、自由层以及阻障层，形成第一遮盖层于上电极、自由层以及阻障层上，再去除第一遮盖层以及固定层以形成一MTJ以及一间隙壁于MTJ旁。

本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧穿结(magnetictunneling junction,MTJ)设于基底上，其中MTJ包含一固定层设于基底上、一阻障层设于固定层上且阻障层的临界尺寸不同于固定层的临界尺寸以及一自由层设于阻障层上。

附图说明

图1至图5为本发明一实施例制作MRAM单元的方式示意图；

图6为本发明一实施例的MRAM单元的结构示意图；

图7为本发明一实施例的MRAM单元的结构示意图。

主要元件符号说明

12:基底

14:MRAM区域

16:层间介电层

18:金属内连线结构

20:金属内连线结构

22:金属间介电层

24:金属内连线

26:停止层

28:金属间介电层

30:金属内连线

32:金属内连线

34:阻障层

36:金属层

38:下电极

40:固定层

42:参考层

44:阻障层

46:自由层

48:MTJ堆叠结构

50:上电极

52:硬掩模

54:遮盖层

56:MTJ

58:MTJ

60:间隙壁

62:遮盖层

64:金属间介电层

66:金属内连线

68:停止层

具体实施方式

请参照图1至图5，图1至图5为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域(图未示)。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层16可设于基底12上并覆盖MOS晶体管，且层间介电层16可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。

然后于层间介电层16上依序形成金属内连线结构18、20电连接前述的接触插塞，其中金属内连线结构18包含一金属间介电层22以及金属内连线24镶嵌于金属间介电层22中，金属内连线结构20则包含一停止层26、一金属间介电层28以及多个金属内连线30、32镶嵌于停止层26与金属间介电层28中。

在本实施例中，金属内连线结构18中的各金属内连线24较佳包含一沟槽导体(trench conductor)，金属内连线结构20中的金属内连线30、32则包含接触洞导体(viaconductor)。另外各金属内连线结构18、20中的各金属内连线24、30、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层22、28以及/或停止层26中并彼此电连接。例如各金属内连线24、30、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线24中的金属层36较佳包含铜、金属内连线30、32中的金属层36则较佳包含钨、金属间介电层22、28较佳包含氧化硅或超低介电常数介电层、而停止层26则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。

接着可先形成一下电极38于金属间介电层28表面，一由固定层(fixed layer)40、参考层(reference layer)42、阻障层(barrier layer)44及自由层(free layer)46所构成的MTJ堆叠结构48于下电极38上以及一上电极50及一硬掩模42于MTJ堆叠结构38上，其中自由层46又可选择性细部包含第一自由层(图未示)设于阻障层44上、停止层(图未示)设于第一自由层上以及第二自由层(图未示)设于停止层上。然后进行一光刻暨蚀刻制作工艺去除部分硬掩模52及部分上电极50并暴露出部分MTJ堆叠结构48表面。

在本实施例中，下电极层38与上电极50较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)或其组合。固定层40可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等，用以固定或限制邻近层的磁矩方向。参考层42较佳设于固定层40与阻障层44之间，其可包含由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。阻障层44可由包含氧化物的绝缘材料所构成，例如氧化铝(AlO_x)或氧化镁(MgO)，但均不局限于此。自由层46包括第一自由层与第二自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，镍铁(nickel-iron,NiFe)等，但不限于此。其中，自由层46的磁化方向会受外部磁场而「自由」改变。另外第一自由层与第二自由层之间的停止层较佳包含钽，硬掩模52则较佳包含氧化硅或氮化硅。

如图2所示，然后进行一图案转移制作工艺，例如可利用图案化的硬掩模52以蚀刻去除部分自由层46、部分阻障层44甚至部分参考层42并暴露出剩余的参考层42表面。需注意的是，本阶段所进行的图案转移制作工艺虽停在参考层42表面，但不局限于此，依据本发明其他实施例又可于蚀刻时仅去除部分阻障层44但不去除任何参考层42而停在参考层42顶部或是去除部分阻障层44后接着去除部分参考层42并暴露出固定层40顶部，这些变化形均属本发明所涵盖的范围。另外本实施例用来进行图案转移的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beametching,IBE)等手段。

随后如图3所示，形成一遮盖层54于硬掩模52以及剩余的MTJ堆叠结构48上，其中遮盖层54较佳共形的覆盖于硬掩模52顶部，硬掩模52侧壁、上电极50侧壁、自由层46侧壁、阻障层44侧壁以及参考层42侧壁及顶部。在本实施例中，遮盖层54较佳包含氮化硅，但不局限于此。

如图4所示，然后可在不额外形成掩模的情况下进行一道或一道以上蚀刻制作工艺去除部分遮盖层54、硬掩模52、部分上电极50、部分参考层42、部分固定层40、部分下电极38以及部分金属间介电层28以形成多个MTJ 56、58于基底12上，并同时形成间隙壁60于MTJ56、58旁或更具体而言于参考层42、阻障层44、自由层46及上电极50旁，其中由遮盖层54所转变而成的间隙壁60较佳具有I形剖面且间隙壁60侧壁较佳切齐参考层42、固定层40及下电极38侧壁，同时硬掩模52较佳于蚀刻制作工艺中被完全去除。

在本实施例中，用来形成上述MTJ 56、58的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)等手段。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层28上表面较佳略低于两侧金属内连线30、32上表面且金属间介电层28上表面可呈现一弧形或曲面。

如图5所示，然后形成另一遮盖层62于MTJ 56、58上并覆盖金属间介电层28表面，一金属间介电层64于遮盖层62上，再进行一道或一道以上光刻暨蚀刻制作工艺去除部分金属间介电层64及部分遮盖层62形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以形成金属内连线66连接下方的上电极50。最后再形成另一停止层68于金属间介电层64上并覆盖金属内连线66。

在本实施例中，遮盖层62较佳包含氮碳化硅(SiCN)，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮化硅或氮氧化硅。另外遮盖层62及间隙壁60较佳包含不同材料，特别是遮盖层62中的硅原子含量较佳高于间隙壁60而构成一富硅(silicon-rich)层。停止层68可选自由氮掺杂碳化物层(NDC)、氮化硅、以及氮碳化硅(SiCN)所构成的群组且又最佳包含氮碳化硅。如同前述所形成的金属内连线，设于金属间介电层64内的各金属内连线66均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层64内。例如各金属内连线66可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。

请再参照图5，图5又揭露本发明一实施例的一半导体元件的结构示意图。如图5所示，半导体元件主要包含至少一MTJ例如MTJ 56设于基底12上、下电极38设于MTJ 56下方、上电极50设于MTJ 56上方以及间隙壁60设于MTJ 56、58侧壁，其中MTJ 56包含一固定层40、一参考层42设于固定层40上、一阻障层44设于参考层42上以及一自由层46设于阻障层44上且阻障层44的临界尺寸较佳不同于固定层40的临界尺寸。

从细部来看，上电极50宽度较佳等于自由层46宽度，自由层46宽度较佳等于阻障层44宽度，阻障层44宽度等于或小于参考层42宽度，自由层46及阻障层44宽度均分别小于固定层40宽度，且参考层42宽度可小于或等于固定层40宽度。间隙壁60则设于并接触上电极50、自由层46、阻障层44以及部分参考层42侧壁，其中间隙壁60侧壁较佳切齐参考层42及固定层40侧壁，间隙壁60顶部切齐上电极50顶部且间隙壁60底部低于阻障层44底部。

需注意的是，本实施例中的参考层42虽具有不同宽度，但不局限于此，例如图6所示，依据本发明其他实施例又可选择于图2进行蚀刻时仅去除部分阻障层44但不去除任何参考层42而停在参考层42顶部，如此阻障层44便与参考层42具有不同宽度，间隙壁60侧壁同样切齐参考层42及固定层40侧壁，而间隙壁60底部则切齐阻障层44底部。

此外如图7所示，依据本发明又一实施例可选择于图2进行蚀刻时去除部分参考层42并暴露出固定层40顶部，如此阻障层44便与参考层42具有相同宽度，间隙壁60侧壁仅切齐固定层40侧壁，间隙壁60底部改切齐参考层42底部且间隙壁60底部则较佳接触固定层40，这些变化形均属本发明所涵盖的范围。

一般而言，现行制作MRAM元件时通常会以IBE等蚀刻方式来图案化由固定层、参考层、阻障层以及自由层所构成的MTJ堆叠结构形成MTJ。由于IBE的特性，在蚀刻制作工艺中所产生的金属杂质容易喷溅到MTJ的侧壁特别是阻障层的部位并影响元件运作。为了解决此问题本发明较佳于图案化MTJ堆叠结构时先定义出自由层及阻障层的图案然后于自由层以及至少阻障层侧壁形成间隙壁作为保护，使IBE制作工艺所产生的杂质不致直接接触到MTJ的阻障层影响元件效能。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种制作半导体元件的方法，其特征在于，包含：

形成磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于基底上，其中该磁性隧穿结堆叠结构包含阻障层；

去除部分该阻障层；

形成第一遮盖层于该阻障层旁；以及

去除该第一遮盖层以及该磁性隧穿结堆叠结构以形成磁性隧穿结。

2.如权利要求1所述的方法，其中该磁性隧穿结堆叠结构包含固定层设于该基底上、该阻障层设于该固定层上以及自由层设于该阻障层上，该方法包含：

形成上电极于该磁性隧穿结堆叠结构上；

去除该上电极、该自由层以及该阻障层；

形成该第一遮盖层于该上电极、该自由层以及该阻障层上；以及

去除该第一遮盖层以及该固定层以形成间隙壁于该磁性隧穿结旁。

3.如权利要求2所述的方法，其中该间隙壁底部低于该阻障层底部。

4.如权利要求2所述的方法，其中该间隙壁顶部切齐该上电极顶部。

5.如权利要求2所述的方法，其中该自由层宽度等于该阻障层宽度。

6.如权利要求2所述的方法，其中该自由层宽度小于该固定层宽度。

7.如权利要求1所述的方法，另包含形成第二遮盖层于该第一遮盖层以及该磁性隧穿结上。

8.如权利要求7所述的方法，其中该第一遮盖层以及该第二遮盖层包含不同材料。

9.一种半导体元件，其特征在于，包含：磁性隧穿结(magnetic tunneling junction,MTJ)，设于基底上，该磁性隧穿结包含：

固定层，设于该基底上；

阻障层，设于该固定层上，其中该阻障层的临界尺寸不同于该固定层的临界尺寸；以及

自由层，设于该阻障层上。

10.如权利要求9所述的半导体元件，其中该自由层宽度等于该阻障层宽度。

11.如权利要求9所述的半导体元件，其中该自由层宽度小于该固定层宽度。

12.如权利要求9所述的半导体元件，另包含参考层，设于该阻障层以及该固定层之间。

13.如权利要求12所述的半导体元件，其中该自由层宽度小于该参考层宽度。

14.如权利要求12所述的半导体元件，其中该自由层以及该参考层包含相同材料。

15.如权利要求9所述的半导体元件，另包含：

间隙壁，设于该阻障层以及该自由层旁；以及

遮盖层，设于该间隙壁以及该固定层旁。

16.如权利要求15所述的半导体元件，其中该间隙壁底部低于该阻障层底部。

17.如权利要求15所述的半导体元件，另包含上电极，设于该自由层上，其中该间隙壁顶部切齐该上电极顶部。

18.如权利要求15所述的半导体元件，其中该间隙壁以及该遮盖层包含不同材料。

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