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CN110459673B - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

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Abstract

本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，主要先提供一基底包含一磁性隧穿接面(magnetic tunneling junction,MTJ)区域以及一边缘区域，然后形成一第一金属间介电层于该基底上，再形成一第一磁性隧穿接面以及一第二磁性隧穿接面于第一金属间介电层上，其中第一磁性隧穿接面设于磁性隧穿接面区域上而第二磁性隧穿接面则设于边缘区域上。之后再形成一第二金属间介电层于第一磁性隧穿接面以及第二磁性隧穿接面上。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤指一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。
巨磁阻(giant magnetoresistance,GMR)效应则存在于铁磁性(如：Fe,Co,Ni)/非铁磁性(如：Cr,Cu,Ag,Au)的多层膜系统，由于磁性层间的磁交换作用会改变其传导电子行为，使得电子产生程度不同的磁散射而造成较大的电阻，其电阻变化较常磁阻大上许多，故被称为「巨磁阻」。这种多层膜结构的电阻值与铁磁性材料薄膜层的磁化方向有关，两层磁性材料磁化方向相反情况下的电阻值，明显大于磁化方向相同时的电阻值，而电阻在很弱的外加磁场下具有很大的变化量。隧穿磁阻(tunnel magnetoresistance,TMR)效应则是指在铁磁/绝缘体薄膜(约1纳米)/铁磁材料中，其隧穿电阻大小随两边铁磁材料相对方向变化的效应。
目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿接面(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例揭露一种制作半导体元件的方法，其主要先提供一基底包含一磁性隧穿接面(magnetic tunneling junction,MTJ)区域以及一边缘区域，然后形成一第一金属间介电层于该基底上，再形成一第一磁性隧穿接面以及一第二磁性隧穿接面于第一金属间介电层上，其中第一磁性隧穿接面设于磁性隧穿接面区域上而第二磁性隧穿接面则设于边缘区域上。之后再形成一第二金属间介电层于第一磁性隧穿接面以及第二磁性隧穿接面上。
本发明另一实施力揭露一种半导体元件，其主要包含：一基底包含一磁性隧穿接面(magnetic tunneling junction,MTJ)区域以及一边缘区域，一第一磁性隧穿接面设于磁性隧穿接面区域上以及一第二磁性隧穿接面设于边缘区域上。
附图说明
图1为本发明一标准MRAM的上视图；
图2为本发明一反向单元MRAM的上视图；
图3为图1或图2中MRAM的剖面示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 边缘区域 18 栅极结构
20 层间介电层 22 金属内连线结构
24 金属内连线结构 26 金属内连线结构
28 停止层 30 金属间介电层
32 金属内连线 34 停止层
36 金属间介电层 38 金属内连线
40 停止层 42 金属间介电层
44 金属内连线 46 沟槽导体
48 接触洞导体 50 阻障层
52 金属层 54 MTJ
56 MTJ 58 第一电极层
60 固定层 62 自由层
64 遮盖层 66 第二电极层
68 遮盖层 70 金属间介电层
72 金属内连线结构 74 停止层
76 金属间介电层 78 金属内连线
80 源极/漏极区域 82 接触插塞
具体实施方式
请同时参照图1至图3，图1至图3为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图，其中图1为一标准MRAM的上视图，图2为一反向单元(reverse cell)MRAM的上视图，图3则为图1或图2的MRAM剖面示意图。需注意的是，虽然图1或图2中MRAM的大部分元件均揭露于图3中，但图3仅为图1或图2中MRAM结构的整体概略剖面示意图而非图1或图2中沿着一特定切线的剖面示意图。
如图1至图3所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(galliumarsenide)等所构成的群组，且基底12上优选定义有一磁性隧穿接面(magnetic tunnelingjunction,MTJ)区域14以及一边缘区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等有源元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)20等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构18(例如金属栅极)以及源极/漏极区域80、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层20可设于基底12上并覆盖MOS晶体管，且层间介电层20可具有多个接触插塞82(仅示于图1以及图2)电连接MOS晶体管的栅极以及/或源极/漏极区域80。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及边缘区域16的层间介电层20上依序形成金属内连线结构22、24、26电连接前述的接触插塞82，其中金属内连线结构22包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中，金属内连线结构24包含一停止层34、一金属间介电层36以及多个金属内连线38镶嵌于停止层34与金属间介电层36中，金属内连线结构26则包含一停止层40、一金属间介电层42以及多个金属内连线44镶嵌于停止层40与金属间介电层42中。
在本实施例中，金属内连线结构22中的各金属内连线32优选包含一沟槽导体(trench conductor)46，金属内连线结构24中的金属内连线38可包含沟槽导体46以及接触洞导体(via conductor)48的组合，例如MTJ区域14的金属内连线38可由沟槽导体46以及接触洞导体48一同组成，而边缘区域16中的金属内连线38则仅由沟槽导体46所组成。金属内连线结构26中的金属内连线44则仅包含接触洞导体48。其中位于边缘区域16金属间介电层30内的金属内连线32或沟槽导体46优选为选择性设置，亦即若边缘区域16中的金属间介电层30内不设置任何导体，则其上的金属内连线38下方便无任何阻挡。
另外各金属内连线结构22、24、26中的各金属内连线32、38、44均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层30、36、42以及/或停止层28、34、40中并彼此电连接。例如各金属内连线32、38、44可更细部包含一阻障层50以及一金属层52，其中阻障层50可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层52可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺时本领域所熟知技术，在此不另加赘述。此外在本实例中金属层52优选包含铜、金属间介电层30、36、42优选包含氧化硅、而停止层28、34、40则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成多个MTJ 54、56于金属间介电层42上分别连接金属内连线44。在本实施例中，形成MTJ 54、56的方式可先依序形成一第一电极层58、一固定层(fixed layer)60、一自由层(free layer)62、一遮盖层(capping layer)64以及一第二电极层66。在本实施例中，第一电极层58以及第二电极层66优选包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层60可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层62可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层62的磁化方向会受外部磁场而「自由」改变。遮盖层64可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。
随后进行一图案转移制作工艺或光刻剂蚀刻制作工艺，例如可利用一图案化光致抗蚀剂为掩模去除部分第二电极层66、部分遮盖层64、部分自由层62、部分固定层60以及部分第一电极层58以形成MTJ 54于MTJ区域14以及MTJ 56于边缘区域16，其中各MTJ 54、56分别接触并电连接设于其下方的金属内连线44。
然后形成一遮盖层68于金属间介电层42上并覆盖MTJ 54、56，形成另一金属间介电层70于遮盖层68上，再进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)制作工艺去除部分金属间介电层70以及部分遮盖层68使剩余的金属间介电层70上表面约略切齐遮盖层68上表面。在本实施例中，遮盖层68优选包含氮化硅等介电材料，但不局限于此。
随后再比照前述金属内连线制作工艺以形成另一金属内连线结构72于金属间介电层70以及MTJ 54、56上，其中金属内连线结构72优选包含一停止层74、一金属间介电层76以及多个金属内连线78镶嵌于停止层74以及金属间介电层76内。需注意的是此阶段的金属内连线78优选包含沟槽导体46以及接触洞导体48设于MTJ区域14并连接或更具体而言直接接触下方的MTJ 54，边缘区域16则无任何金属内连线电连接下方的MTJ 56。至此即完成本发明一实施例的一半导体元件的制作。
请再参照图3，图3又揭露本发明一实施例的一半导体元件的结构示意图。如图3所示，半导体元件主要包含金属内连线结构22、24、26设于层间介电层20上、MTJ 54、56设于金属内连线结构26上、遮盖层68设于MTJ 54、56周围、金属间介电层70设于遮盖层68周围以及另一金属内连线结构72设于金属间介电层70上。需注意的是，设于MTJ区域14内的遮盖层68优选设于MTJ 54侧壁但不设于MTJ 54上表面，设于边缘区域16内的遮盖层68则同时设于MTJ 56侧壁以及MTJ 56上表面。
在本实施例中，金属内连线结构22包含停止层28、金属间介电层30以及多个沟槽导体46镶嵌于停止层28与金属间介电层30中，金属内连线结构24包含停止层34、金属间介电层36、沟槽导体46以及接触洞导体48镶嵌于MTJ区域14内的停止层34与金属间介电层36中以及沟槽导体46镶嵌于边缘区域16内的金属间介电层36内，金属内连线结构26包含一停止层40、一金属间介电层42以及多个接触洞导体48镶嵌于停止层40与金属间介电层42中，金属内连线结构72则包含一停止层74、一金属间介电层76以及沟槽导体46与接触洞导体48镶嵌于MTJ区域14内的停止层74以及金属间介电层76中。
从细部来看，设于MTJ区域14的MTJ 54下表面是电连接或直接接触接触洞导体48而上表面则是接触金属内连线78，设于边缘区域16的MTJ 56下表面同样直接接触接触洞导体48但其上表面并不连接任何金属内连线。换句话说，设于边缘区域16的MTJ 56上表面及侧壁优选直接接触遮盖层68。另外设于边缘区域16金属间介电层30内的沟槽导体46优选为选择性设置，因此依据本发明一实施例，边缘区域16的金属间介电层30内可不设置任何金属内连线如沟槽导体46，此实施例也属本发明所涵盖的范围。
综上所述，本发明优选于制作MRAM单元时同时于MTJ区域以及边缘区域中形成MTJ，其中设于边缘区域的MTJ优选作为虚置MTJ且不电连接其他元件。更具体而言，设于边缘区域的MTJ底部虽可连接导线如接触洞导体，但所连接的接触洞导体或其他导线并不电连接其他导线。另外边缘区域的MTJ顶部也不连接任何导体，例如本实施例所揭露设于边缘区域的MTJ顶部及侧壁优选覆盖一由氮化硅所构成的遮盖层。依据本发明一实施例，此配置方式可有效盖善MRAM在边缘区域的临界尺寸均匀性(critical dimension uniformity,CDU)进而提升整个元件的读取视窗(read window)。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种制作半导体元件的方法，包含：
提供基底包含磁性隧穿接面区域以及边缘区域；
形成第一金属间介电层于该基底上；
形成第一磁性隧穿接面于该磁性隧穿接面区域和该第一金属间介电层上；
形成第二磁性隧穿接面于该边缘区域和该第一金属间介电层上，其中该第二磁性隧穿接面的顶面不连接金属内连线；
形成遮盖层于该第一磁性隧穿接面和该第二磁性隧穿接面上，其中该遮盖层共形地设置在该第一磁性隧穿接面的侧壁、该第二磁性隧穿接面的侧壁和该第二磁性隧穿接面的顶面上，该遮盖层的厚度小于该第一磁性隧穿接面的厚度；以及
形成第二金属间介电层于该遮盖层上，其中该遮盖层的顶面与该第二金属间介电层的顶面齐平。
2.如权利要求1所述的方法，其中该遮盖层包含氮化硅。
3.如权利要求1所述的方法，另包含于形成该第一磁性隧穿接面以及该第二磁性隧穿接面之前形成第一接触洞导体以及第二接触洞导体于该第一金属间介电层内，其中该第一接触洞导体连接该第一磁性隧穿接面且该第二接触洞导体连接该第二磁性隧穿接面。
4.如权利要求1所述的方法，另包含形成第三接触洞导体于该第二金属间介电层上并连接该第一磁性隧穿接面。
5.如权利要求1所述的方法，另包含：
形成第三金属间介电层于该第一金属间介电层以及该基底之间；
形成金属内连线于该第三金属间介电层内，其中该金属内连线电连接该第一磁性隧穿接面；以及
形成沟槽导体于该第三金属间介电层内，其中该沟槽导体电连接该第二磁性隧穿接面。
6.一种半导体元件，包含：
基底，包含磁性隧穿接面区域以及边缘区域；
第一金属间介电层，设于该基底上；
第一磁性隧穿接面，设于该磁性隧穿接面区域和该第一金属间介电层上；
第二磁性隧穿接面，设于该边缘区域和该第一金属间介电层上，其中该第二磁性隧穿接面的顶面不连接金属内连线；
遮盖层，设于该第一磁性隧穿接面和该第二磁性隧穿接面上，其中该遮盖层共形地设置在该第一磁性隧穿接面的侧壁、该第二磁性隧穿接面的侧壁和该第二磁性隧穿接面的顶面上，该遮盖层的厚度小于该第一磁性隧穿接面的厚度；以及
在该遮盖层上的第二金属间介电层，其中该遮盖层的顶面与该第二金属间介电层的顶面齐平。
7.如权利要求6所述的半导体元件，另包含第一接触洞导体以及第二接触洞导体设于该第一金属间介电层内，其中该第一接触洞导体连接该第一磁性隧穿接面且该第二接触洞导体连接该第二磁性隧穿接面。
8.如权利要求6所述的半导体元件，另包含第三接触洞导体设于该第二金属间介电层上并连接该第一磁性隧穿接面。
9.如权利要求6所述的半导体元件，另包含：
第三金属间介电层，设于该第一金属间介电层以及该基底之间；
金属内连线，设于该第三金属间介电层内，其中该金属内连线电连接该第一磁性隧穿接面；以及
沟槽导体，设于该第三金属间介电层内，其中该沟槽导体电连接该第二磁性隧穿接面。
10.如权利要求6所述的半导体元件，其中该遮盖层包含氮化硅。
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US17/064,606 US11744160B2 (en) 2018-05-07 2020-10-07 Semiconductor device and method for fabricating the same
US18/219,713 US20230354716A1 (en) 2018-05-07 2023-07-10 Semiconductor device and method for fabricating the same

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
CN112992965B (zh) * 2019-12-13 2023-08-15 联华电子股份有限公司 磁阻式随机存取存储器的布局图案

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202758852U (zh) * 2010-08-04 2013-02-27 中国科学院微电子研究所 一种半导体器件
CN105321810A (zh) * 2014-07-08 2016-02-10 联华电子股份有限公司 制作半导体元件的方法
CN107107303A (zh) * 2014-11-04 2017-08-29 海德威科技公司 适应回馈抛光控制的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863060B2 (en) * 2009-03-23 2011-01-04 Magic Technologies, Inc. Method of double patterning and etching magnetic tunnel junction structures for spin-transfer torque MRAM devices
JP2012064258A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体記憶装置
US9601544B2 (en) * 2013-07-16 2017-03-21 Imec Three-dimensional magnetic memory element
US9614143B2 (en) * 2015-06-09 2017-04-04 Qualcomm Incorporated De-integrated trench formation for advanced MRAM integration
US9698200B2 (en) * 2015-10-08 2017-07-04 Globalfoundries Singapore Pte. Ltd. Magnetism-controllable dummy structures in memory device
US10158066B1 (en) * 2017-06-07 2018-12-18 Globalfoundries Singapore Pte. Ltd. Two pass MRAM dummy solution
US10069064B1 (en) * 2017-07-18 2018-09-04 Headway Technologies, Inc. Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
US10374005B2 (en) * 2017-12-29 2019-08-06 Globalfoundries Singapore Pte. Ltd. Density-controllable dummy fill strategy for near-MRAM periphery and far-outside-MRAM logic regions for embedded MRAM technology and method for producing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202758852U (zh) * 2010-08-04 2013-02-27 中国科学院微电子研究所 一种半导体器件
CN105321810A (zh) * 2014-07-08 2016-02-10 联华电子股份有限公司 制作半导体元件的方法
CN107107303A (zh) * 2014-11-04 2017-08-29 海德威科技公司 适应回馈抛光控制的方法

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